TWI260768B - Nonvolatile semiconductor memory - Google Patents

Nonvolatile semiconductor memory Download PDF

Info

Publication number
TWI260768B
TWI260768B TW093133448A TW93133448A TWI260768B TW I260768 B TWI260768 B TW I260768B TW 093133448 A TW093133448 A TW 093133448A TW 93133448 A TW93133448 A TW 93133448A TW I260768 B TWI260768 B TW I260768B
Authority
TW
Taiwan
Prior art keywords
line
source
memory cell
lines
source line
Prior art date
Application number
TW093133448A
Other languages
English (en)
Other versions
TW200520209A (en
Inventor
Minori Kajimoto
Mitsuhiro Noguchi
Hiroshi Maejima
Takahiko Hara
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of TW200520209A publication Critical patent/TW200520209A/zh
Application granted granted Critical
Publication of TWI260768B publication Critical patent/TWI260768B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Read Only Memory (AREA)

Description

1260768 15269pif.doc 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種在非揮發性半導體記憶體中的 金屬内連線層，會用於對區塊式的記憶胞電晶體，像是 NAND EEPROM或AND EEPROM的金屬内連線，像是銘 (A1)内連線、鷂(W)内連線、或銅(Cu)内連線的圖案化與佈 局。 【先前技術】 圖1至圖9顯示一種利用與本發明有關的技術製作的 NANDEEPROM。圖1顯示一種記憶胞陣列區的一種放大 上視圖。圖2至圖4分別是沿著圖1的線段以及 III-III的剖面圖。另外，圖5繪示記憶胞陣列區1的整個 上視圖。圖6是形成寬源極線SL2的記憶胞陣列區1的詳 細上視圖。圖7至9是分別沿著圖6的線段iv-iv、V-V 以及VI·VI的剖面圖。 如圖1所示，非揮發性半導體記憶體包括資料傳輸線 BL、資料選擇線WL垂直資料傳輸線B]L放置、一個元件 區10以及一個元件隔離區12，沿著資料傳輸線BL·延伸、 選擇閘極線SSL與SGL、源極線接觸CS、資料傳輸線接 觸CB、介層洞接觸16、第一源極線sl〇、以及第二源極 線SL2。如圖1所示，圓形或橢圓形的源極線接觸cs與 資料傳輸線接觸CB會垂直於資料傳輸線BL，這些接觸會 對準沿著在2至3F的非常接近的區間之線段ΠΙ-ΠΙ，其中 F表不根據元件區10與元件隔離區12寬度的最小製作尺 1260768 15269pif.doc 寸。換句洁况’貧料傳輸線接觸CB與源極線接觸cs會 對準沿著線段1_1，其係垂直線段m_m，會在比沿著線段 m-πι的區間還要長的區間處，比如在一個nANXE)快閃 記憶體的例子中的40至卿。要注意，χ表示每個第二 源極線SL2的寬度，而u表示在圖i之中的區間。 如圖2所示’沿著非揮發性半導體記憶體的線段η 的剖面顯示ρ-井區或是一個半導體基底26、擴散層18、 記憶胞電晶體20、選擇閘電晶體SGS與SGD、阻障絕緣 層22、資料傳輸線接觸CB、源極線接觸cs、第一源極線 SL0、資料傳輸線延伸區14、介層洞接觸16、資料傳輸線 BL、以及内層絕緣層23與24。此外，如圖3與4所示， 分別是沿著非揮發性半導體記憶體的線段Π-ΙΙ與ΙΙΗΠ的 剖面，顯示一個ρ-井區或是一個半導體基底26、擴散層 18、阻障絕緣層22、資料傳輸線接觸CB、源極線接觸CS、 第一源極線SL0、資料傳輸線BL、源極分路線SH卜井分 路線SH2、第二介層接觸17、第二源極線SL2、以及内層 絕緣層23與27，注意在圖4中y表示半導體基底26表面 與第二源極線SL2之間的距離，而X表示第二源極線SL2 的寬度。 貧料傳輸線接觸CB與弟一介層接觸16會填入磷或是 類似的南按雜多晶石夕或像是W之類的金屬，而資料傳輸線 延伸區14與第一源極線SL0會填入像是W之類的金屬。 因此，資料傳輸線延伸區14會比資料傳輸線BL長7F， 其會作為内連線層；另外一個直的較長的鰭狀金屬圖案本 1260768 15269pif.doc 來就會用於内連線層，且在接下來的敘述中會用到一種結 構，其中第一介層接觸16與資料傳輸線延伸區Μ會被^ 略，會將資料傳輸線BL作為内連線直接形成接觸， 傳輸線BL、第二介層接觸17與第二源極線SL2是用一種 比如為A卜Cu等金屬製成。 舉，來說’在形成有將近五百三十條f料傳輸線扯 勺一個早一記憶胞陣列區塊中，與線段III-III垂直的資料 ::=會兴非常靠近2至爾間，其”表;二 曰%例來說，假設連續對㈣仏位元記憶胞電 NAND記憶胞單元’—鮮—議D 俨免會包括五百三十個nand記憶胞單元沿著線 SB盘田仃排列。另外，連接到用於半導體基底26的接 接到用^於源極線SL的接觸之源極分路線SH1，以及連 塊(比^ ^觸之井分路線腿會放置在記憶胞陣列區 SL0會^ 百三十㈣料線叫之間。請注意源極線 m θ〜者抓Π·Π形成，其會被用來作為資料傳輸嗖 辑_躺_。糾，㈣== 形成格狀的二内連 邊選擇閉電晶體SGD麵極_邊勒 在位兀線侧 深惻故砥擇閘電晶體SGS之 1260768 15269pif.doc 間的連續對準的16_位元記憶胞電晶體構成一個單—的 NAND記憶胞單元，會有2048的區域沿著線段η放置， 因此為了得到2048的區塊，源極線SL2會變成一條足夠 長的内連線。 習知技術的第一個問題就是因為記憶胞陣列之間的 空間減少造成内連線阻抗的增加，以及因為縮小化内連線 寬度的減少，當源極線SL2像習知技術一樣是直的放置在 記憶胞陣列之間時，在記憶胞陣列之間的空間會因為在這 之間的源極内連線的寬度縮小而隨著縮小。另外，當需要 進一步的縮小化時，内連線縮小化會造成記憶胞陣列之間 =空間縮小，但是因為在任一個情況中内連線的寬度都會 縮小，就很難去避免内連線阻抗的增加。 一如圖5所示，記憶胞陣列區的整個架構是由一個半導 體晶片一 6、由虛線標示的—個記憶胞陣列區i、源極線 SL2、貝料選擇線控制電路2、感應放大器或資料閘4、源 =線分路電晶體3、以及電源供應内連線墊5構成，如特 別於圖5所示，當電源供應内連線墊5的區域只放置在半 的，時’當晶片面積縮小時-個厚的電源供 :2 被放置在週邊’這是因為資料選擇線控制電 路2與感應放大器或异咨本1/ 土、 卜特別是在非料性半^ " έΙ#近記憶胞陣列區 透過在形成記憶胞喔^ ♦办办、去 、 品1的Ρ-井區26上施加一個正的 :拉，ί ’連接到記憶胞電晶體的第二源極線SL2必須 保持在-個大於P-井區26電壓還大的—個正電壓下，藉 1260768 15269pif.doc 以避免在使用時源極線SL2有漏電流，因此如圖 八 在記憶胞陣列區i的週邊上需要源極線分路電晶體3 = 在接地電位的雜線SL2與電秘應_線墊$進 ^ 開導電狀態，在縮小内連線面積與晶片面積的需求下一 極線分路電晶體3只會被放置在記憶胞陣列的一側以 讓源極線分路電晶體3與電源供應内連線塾5之間的丄 =連線區域可以縮小，在此例子中，在圖5的上部分 憶胞陣列區域1中’因為源極線SL2會沿著内連線幾乎等 於半導體晶片-側的長度，這樣會產生嚴重的問題，像是 =2連線阻抗’以及隨著位置記憶胞電晶體操作的改變 電壓突然下降’舉例來說，在寫人確認的操作期間 =日r這樣的電壓突然下降會造成祕線電壓的增加， :會造成寫人臨限電壓的明顯增加（比如見日本專利 =案早期公開號Hei 11_26〇〇76)。更特別的是，在此位置 ΐ列會造成在需要精確的臨限控制的記憶胞 私曰曰=中使用南額的臨限下會無法完全程式化。 第二個問題就是當每個源極線犯的寬度增加時，源 SL2會部分覆盖記憶胞陣列區！❺n細^串，藉以減 少為了解決第一個問題的内連線阻抗，圖6到圖9,係對 1至圖4 ’顯示將每條源極線su的寬度作的比較 =源極、、泉su部分覆蓋NAND串列的狀況，特別的是圖 」.、，貝不個區域的父錯區，其中源極線如對應於圖4覆 二=AND串列的乂錯區域。請注意這些組成的敛述是根據 圖6至9的習知’這也大致跟圖】至4中所示相同，其中 1260768 15269pif.doc 的差別在於每個弟二源極線SL2的寬度會延伸到記憶胞陣 列區1藉以變寬，另外會使用一層SiN層7作為最j：；.面的 保護層。 根據習知，如圖1與圖4所示，假如y表示在一個記 憶胞電晶體中的源極線SL2與一個隧道絕緣層44之間的 距離（見圖10與11的放大圖），X表示每個源極線SL2的 寬度，而u表示其之間的距離的話，每個源極線的寬度 SL2⑻與其中的空間⑻會變寬，以滿足y<x/2以及y<u/2 的關係，而減少源極線SL2的阻抗。一層像是氮化石夕層（3沉 層）7的保護層會在源極線SL2形成以後形成，而在形成期 間產生的氫會擴散到記憶胞電晶體中，當源極線SL2沒有 覆盖到s己憶胞陣列區1時’擴散的鼠很容易到達隧穿絕緣 層44或是選擇閘電晶體SGD或SGS的閘極絕緣層，而後 陷入隧穿絕緣層44或是閘極絕緣層中，可以修補隧穿絕緣 層44或是閘極絕緣層的部分缺陷。另外，因為隧穿絕緣層 44或閘極絕緣層與半導體基底26之間的界面也會接觸到\ 擴散的氫，界面狀態會被消除，nMOS電晶體的臨限會降 低’而次5品限係數會減少。換句话说’當源極線见2重最 記憶胞陣列區1時，擴散的氫會陷入用Ti、丁iN等作成的 源極線SL2的阻障金屬層中，而不會到達隧穿絕緣層料 或是閘極絕緣層中。更進一步來說，在形成像是SiN層7 的保護層時氫的等向擴散以及接下來進行熱處理的^子 中，當滿足y<x/2時，擴散的氫會到達沒有源極線SL2形 成於其中的區域内的隨穿絕緣層44或是閘極絕緣層，卷氣 10 1260768 15269pif.doc $擴散長度在y與x/2之晴，擴散的氫不會到達在源極 線SL2 ^心的隧穿絕緣層私，因此很明顯的，在隧穿絕緣 上4中氫的拴度分布跟區域有關，結果會有一個問題，就 是有源極線SL2形成於其上與沒有形成於其上的記憶 晶體的NAND串列的可靠度會有差異，另外當使用非等向 蝕刻(RIE)來處理源極線su時，在NAND串列上形成源 極線SL2的可能性會不同，結果因為被蝕刻的區域會因為 姓刻離子而受損’記憶胞電晶體可靠度有差異的問題也會 產生。 曰 此外，在圖6至9的例子中，關於源極線su，相較 於/又被源極線SL2覆蓋且連接到NAND串列的資料傳輸線 BL，連接到被源極線SL2覆蓋的NAND串列的資料傳輸 線BL之電容量被大幅增加，以用於因為NAND區塊的數 量倍增的NAND㈣數量，這會造成傳輸線上電容量 數值的變化，使得在讀取期間資料傳輸線上Rc時間接觸 内有差異，其中R表示資料傳輸線的寄生電阻的值而c表 示資料傳輸線的寄生電容的值，因此讀取會需要較大的 間範圍。 習知的金屬内連線會直線的放置在記憶胞陣列之 間，其會被製作成最小尺寸，縣覆蓋記憶胞陣列，但是 會有一個問題就是因為金屬内連線以及記憶胞陣列之間的 間隔的縮小化會讓金屬喊線的阻抗隨著縮小化而增加。 【發明内容】 本發明的目的之一在於提供一種非揮發性半導體記 1260768 15269pif.doc 傯體，包括 ^ ^ 奶早兀，巴栝平行的資料谍姐紿 %該些資料選擇線並彼此平行的資料傳幹绩·擇線、橫 重寫的記情胞雷曰邮妨罢—分/ 輸線’以及電力可 極線，電性心選=著^ 線放置。 °者邊些貨料選擇 情體本im—目的在練供—種麵發財導體t ϊ選=憶包括平行的資料選擇線= —貝科、擇線亚彼此平行的資料傳輪線.七、 重寫的記憶胞電晶體放置在該也資%力可 擇線的交點記憶胞_=^=些資料選 =沿著該些選擇線放置；（e)第—源極線，單 扒胞電晶體的—端，並 連接到该些記 擇線放置，其中⑷該些第二源極線I著=^亥些資料選 置，而該些資料選擇線會在該些第一源極=1、極線放 本餐明的再另一目的在於提供一 f意體，包括：⑻記憶胞單元，包括平=^!半導體 些貧料選擇線並彼此平行的資料傳輪η:力 #杨、、泉，連接到該些 12 1260768 15269pif.doc 6己胞電晶體的一端， 第二源極線，紐；以及⑷ 線放置，〜些第二源極線沿著該些第一源極 ί讓·線會在該些記憶胞電晶體上。 易懂‘:V文特和其他目❾、特徵和優點能更明顯 日：下特舉較佳實施例，並配合所附圖式，作詳細說 【實施方式】 件’而相同或相似部分來表示同樣獅 通常以及像習4現=述將會被省略或簡化。 的晝出圖形，且特別…包路£塊的方式’將不會照比例 順利的觀看圖示。疋會目的性的晝出電路圖藉以可以 在接下來的敘述φ 定的訊號值等，以曰5又疋很多特定的細節，像是特 技藝者來說，可㈣it明有通盤的了解，但是對熟習此 定的細節操作，。^的知道本發明可能不會用這些特 讓本發明落人不<轉° 2 路會顯不在區塊巾，以避免 本發明的實施例:=而模糊掉焦點。 的參考標號會用於下=，說明於下，同樣或相似的 的實施例巾合干^觸中相同歧相_部分，再以下 術概念，但i不將本^置與方法，用來實現本發明的技 中，本發明的這些技^明人的技術概念限制在下面的内容 一支彳町概忑在申請專利範圍之内可以作各 13 1260768 15269pif.doc 種修改。 [第一實施例] 本發明的此貫施例接供一 體，呈現在單一記憶胞電晶體與佈局上夕^=^體1 己憶 ==資:傳輸線上的差異 極電極内連線之圖或是低電位vss的源 腳形的μ _ /佈特達到，藉以連接習知接 區間放置線以讓金屬内連她 中相:Lttl示說明本發明的第一到第六實施例，圖 ”以勺才示號會用於相同或相似的部分，請注咅圖 ;观解說範例，因此實際上厚度與空間尺寸 層的厚度比等可能會不—樣’因此特殊的厚度與 6曰下列敘逑中指名，另外圖示自，然包括彼此尺寸關 係的是異比。 ^第二到第六實施例列舉裝置與方法以完成本發明的 技術概=，其並不將本發明的技術概念限制在這些材料、 、、、°構以及組成架構上，本發明的這些技術概念可 以在申4專利範圍内作各種變化。 — 種典型的非揮發性記憶體，NAND EEPROM的第一 實參考圖1〇至18說明，圖12與13分別顯示記憶 包，晶，的電路圖以及上視圖，而圖10與11為其剖面圖。 在等效電路圖中，當選擇閘極電晶體SGD與SGS的記憶 1260768 15269pif.doc 胞電晶體M0至M15有不间的知入# — 蝴cm t 』的組合時，每個選擇閘極電晶 體SGD與SGS會有一個带丼奸十p 屯何储存層49與記憶胞雷曰^ M0至M15的組合結合。 曰體
如圖13所示，多重記憶胞電晶體_至购 選擇閑電晶體SGS與SGD，在源極線接觸〇與資^^ 線，觸CB之間串接在一起，記憶包電晶體_至、奶5 ^ 以疋一種具有浮置閘40的形式，如圖1〇所示，或是一 具有絕緣層有電荷儲存層49的形式，如圖u所示。如圖 H)所示’ -個具有浮置閘4〇的記憶胞電晶體包括擴散^ 18或一個源極與一個汲極區形成於—個p井區中或是 半導體基底26巾、-倾穿絕緣層44形成在p井區或半 導體基底26上、浮置閘4〇、内多晶石夕絕緣體a、控制間 極46、罩幕絕緣層48、以及内層絕緣層24。 甲
另-方面，如圖11所示，一個有絕緣層與電荷儲存 層49的記憶胞電晶體包括擴散層18或一個源極與一個汲 極區形成於一個P井區中或是一個半導體基底26中、—個 隧穿絕緣層44形成在p井區或半導體基底仏上、電荷儲 存層49、區塊絕緣層52、控制閘極46、罩幕絕緣層48=、 以及内層絕緣層24。 q 在圖U中，氮化矽層、氮氧化層或鋁層都可以用來 作為電荷儲存層49，在此例子中，記憶胞電晶體有電荷传 存層49可以根據要儲存的資料，讓電荷穿過源極或擴 散層18或P井區或半導體基底26注入或射出，另外根^ 第一實施例的非揮發性半導體記憶體的NAND結構，多^ 15 1260768 15269pif.doc 兄憶胞電晶體MO SM15會形成並可以再寫入資料。 12所示，非揮發記憶胞電日日日體會串接在一起， 接Ϊ的源極或没極電極的—端透過資料傳輸 幹】^性連接到選擇閘極電晶體卿卩及資料傳 翻深BL。另一太而，六j‘义 ^ σ丨思1笔晶體M15的源極或：；及極電 =一端透過祕線接觸cs，會電性連制選擇閘極電晶 極备分= 套共 、線SL。此外，記憶胞電晶體控制電 ^ =連接到貧料選擇線，就是wl〇至wu5。此外， …、匕括對準貨料傳輸線BL的多重NAND記_胞| 一 - NANDt^- 選摆擇的§己憶胞單元連接到資料傳輸線BL，會將 選擇pm# 4 fU晶體SGS的㈣電極會連接到區塊 ;:間，L，形成所謂的鄉記憶胞區塊，在此: 少-區ίΐΐ立—個高密度的結構，記憶胞區塊應該有至 沿菩:1=擇閘極線SSL以及—個區塊選擇閘極線GSL， ΐ資二:::至WU5形成。另外。提供將連接 別的是2ηΓν、貝料廷擇線的複數個記憶胞電晶體，更特 疋』（η表示一個正的整數）會被用於解碼位址。 相鄰圖12中的每個nand記憶胞單元51會彼此 線机〇至;=巨陣中士，沿著資料傳輸線BL與資料選擇 胞陣列合垂，更特別的，如圖13所示’相似的記憶 連接到二，：成圖13所不，並透過資料傳輸線(¾) 乂成在上方區域的記憶胞陣列。用這樣的佈局，在 1260768 15269pif.doc =鄰的記憶胞電晶體之間運作的每個資料傳輸線肌以及 貝料傳輸線延伸區14的每侧連線必須連接到用於記憶 紀電晶體的對應選擇間電晶體SGD W η型汲極擴散層， 所以個別的㈣可以儲存在對應的記憶胞電晶體中，在曰 本專利申請早期公開第2⑻U麵3號中詳細描述nand 結構可以用於在資料傳輸線BL下方的結構，因此在 略敘述。
圖14至18顯示本發明第一實施例的詳細圖示，圖14 j 18顯示一個NANDEPPR〇M的例子，係為本發明的第 =實施例的一種非揮發性半導體記憶體，圖14顯示一個記 憶胞陣列區的放大圖，圖15至17分別為沿著圖14的線段 I-I、ΙΙ-Π與III-III的刳面圖，圖18為記憶胞陣列區的整 上視圖。 正
曾如圖14所示，根據本發明第一實施例的非揮發性半 導體記憶體包括資料傳輸線BL、與資料傳輸線BL ^直的 貝料選擇線WL、位元線側邊選擇閘極線SSL、源極貝 邊選擇閘極線SGL、多個記憶胞單元51、一個元件區1〇 以及一個元件隔離區12,其會沿著資料傳輸線BL/選擇 閘極電晶體SGD與SGS、源極線接觸CS、資料傳輪線接 觸CB、介層洞接觸16、資料傳輸線延伸區14、—=第一 源極線SL0、以及第二源極線SL2延伸。
如圖14所示，圓形或橢圓形的源極線接觸cs與資 傳輸線接觸CB會垂直對轉資料傳輸線BL，這些接觸在約 為2至3F的很接近的區間内沿著線段III-III對準，其中F 17 1260768 15269pif.doc 表示根據元件區1〇與元件隔離區12的寬度之最小製作尺 寸。另一方面，這些接觸會對準沿著垂直於線段nwn的 線段I-Ι中比沿著線段m-ln那些區間還要長的區間，舉例 來u兒在NAND快閃^憶體的例子中為仙至1⑻f，請注 意X表示每個第二源極線SL2的寬度，❿u表示在圖^ 中的區間。
如圖15所不，沿著本發明第一實施例的非揮發性半 ^體記憶體㈣段w之剖面包括—個p井
:^擴散;：18、記憶胞電晶魏、選擇間電晶體SGS 、一個#料傳輸線接_、 線SL2以;5 而接觸16、一條資料傳輸線BL、源極
St、，= 3气23與24。另-方面，如圖16與 :”別為>口者本發明第—實 半導體基底26、擴散層〗8與19、一屛 p
料傳輸線接觸CB、源極線接觸cs、_；轉緣層22、資 資料傳輸線延伸區14、—個$ 伶弟—源極線SL0、 内層絕緣層23與27。如圖15 / =線SH2、以及 被比如為氮切層、氮氧化 ^二=電晶體20會 覆蓋，用來作為—層_阻擋m的阻障絕緣層22
與源極線翻CS侵以件隔㈣^^^線接觸CB 表示半導體基底26表面與每個 、中在圖15中，丫 、母個弟—源極線SL2之間的距 18 1260768 15269pif.doc 離，而z表示每個第二源極線構件！（SL2EU)之間的距離。 如圖18所示，在記憶胞陣列區上的整個上視圖案包 括一個半導體晶片6、一個用虛線表示出來的記憶胞陣列 區1、放置在ό己胞陣列區1中的多個記憶胞陣列區塊53、 多條第一源極線SL0、第二源極線SL2、在一個框架中將 第一源極線彼此連接的源極線SL2的構件1 (在以下提到 的SL2EL1)、資料選擇線控制電路2、感應放大器或資料 閘4、源極線分路電晶體3、以及一個電源供應内連線墊5, 電源供應線會連接到電源供應内連接墊5。更特別的是， 如圖18所示，源極線SL2包括沿著資料選擇線W]L的源 極線SL0的上方區域的源極線SL2構件丨肌:紅丨），並整 個放置在框格内，另外多個記憶胞單元51會沿著資料選擇 線WL在每個記憶胞陣列區塊53中，如圖14所示。 資料傳輸線接觸BL與介層洞接觸π會填入礙(p)或 類似的高摻雜多晶矽或是像是w的金屬，而資料傳輸線延 伸區14與源極線SL0會填入像是w的金屬，在此沿著資 料傳輸線BL的資料傳輸延伸區14會比开長，係用以作 内連線層。另外或者一條直線長的鰭狀金屬圖案，以及下 列的敘述可以用於一個架構中，就是介層洞接觸16與資料 傳知、、泉延伸區14會被省略，而接觸與作為内連線的資料傳 輸線BL直接-起形成，資料傳輸線机、介層洞接觸16、 以及源極線SL2會是用一種金屬像是a卜Cu等構成。 資料傳輸線BL以非常接近的區間2至3F垂直對準線 & III-III ’其巾F表示形成―個單―記憶胞_的最小製 19 l26〇768 15269pif.doc 丰莫雕二t有接近五百三十條·傳輸線。另外連接到 及源1接觸的井分路線別2與源極分路線sm以 j j會被置在記憶胞陣列之間（比如接近每個 二十條貝料傳輸、線BL)。請注意，源極線SLO ♦沿著 τ成’這些是在資料傳輸線bl之間的位元線乩 SL2 外如沿著線段Π_Π的剖面所#，源極線 2 4成/口者垂直線段蘭的線段η的源極線接地内
連線’源極線SL2、SL2EU、以及源極線SL〇會在框格中 形成源極線接地内連線，源極線SL2會在源極分路線則 上、，其放置方向係垂直於的線段ln_m，所以每個的寬度 約為15—至2GF的内連線不會重疊記憶胞陣列。另外，^ 。又在位元線側擇間電晶體SgD與源極線側邊選擇閘 電晶體SGS之間16位元記憶胞電晶體以形成—個單一區 塊串接起來，會有接近2〇48個區塊沿著線段Η放置，因 此源極線S L2會變成-條非常長的内連線以構成如範例中 提到的約2048個區塊。
如習知技術，源極線SL2會被放置在記憶胞陣列之 間，其方向垂直線段m_m，另外在第-實關中，源極 線SL2會沿著線段hhh放置，之後沿著線段m_m放置 的源極線SL2會被表示為，源極線SL2構件1(SL2EU)，， 另外沿著線段III-III延伸的源極線SL構件丨會被放置在 特疋的區間上，會是沿著線段Η的NAND串接的整數倍， 其只會放置在位元線側邊選擇閘極電晶體SGD與源極線 側邊選擇閘極電晶體SGS上’或是在沿著線段m_m的位 20 1260768 15269pif.doc
=巧邊選擇閘極電晶體SGD之間也在位元線側 Γ體^的區域内，所以源極線不會覆蓋記憶胞陣 -以減4 Λ著線段ΠΙ·ΠΙ的電阻，也就是放置在位 j則邊選擇閘極電晶體SGD之間以及在源極線側邊選 =閘極電晶體S G S之間所有區域中的源極線2構件卜這 木，的這記可以讓NAND串列的源極線2構件i(sL2Eu)有 大致相同的覆蓋率，也讓源極線2構件丨风肌丨)的影塑 大致相同。料或者下顺徵可賤過在彳权的區間上^ 置源極線2構件1來達成，這區間會是沿著線段η的 NAND φ _區_整數倍。另外或者，祕線2構件丄 只，成在源極線側邊閘極電晶體贴之間的—個區域中 或疋在位TL線側邊選擇閘電晶體SGD之間的一個區域 中，跟3知不一樣的地方在於會形成源極線2構件 1(SL2EL1)藉以延伸到記憶胞陣列中。
_在本實施例中，源極線SL2絕不會覆蓋記憶胞陣列， 這可，避士氫氣自被源極線SL2隔成區塊的記憶胞電晶體 上擴散，藉以提供記憶胞電晶體有同樣的可靠輸出，此外 因為源極内連線也會在框格内連接，可以減少内連線阻抗。 另外，因為源極線SL2會被放置在位元線側邊選擇閘 電晶體SGD以及源極線侧邊選擇閘電晶體SGS兩個上， 即使當沿著線段ιΙΗΙΙ的源極線SL0與源極線SL2的内連 線寬度是一樣的，源極線SL2的内連線阻抗的值可以降低 到比習知中源極線SL2的内連線阻抗值還要小於〇·5倍。 此外’在源極線之間的阻抗可以進一步的透過使用—種低 21 1260768 15269pif.doc 阻抗的内連線材料，比如Ah Cu等作為源極線su，以 及使用一種高熔點金屬，像是w、TiN或wsi，或是一種 用於源極線SL0電阻係數至少是用於源極線SL2的兩倍的 内連線材料的阻障金屬來加以降低。另外，並不需要形成 厚的源極線SL0來達到沿著線段^^〗〗的低阻抗，這只會 试著在源極線SL0上達到低阻抗，因此不需要在記憶胞電 晶體上形成源極線SL0，並且如圖14與圖16所示，透過 =在選擇閘極線SGL上形成源極線SL〇可以控制源極線 電壓的增加。因此，記憶胞電晶體的特性會因為氫擴散的 阻隔的變化可以減少到低於習知因為源極線SLG圖案造成 的又化，另外圯憶胞電晶體因為源極線SL〇電位而產生 ，位改變的問題也可㈣免，更制的是在施加正電壓 一個記憶胞電晶體形成於其巾的井區以抹除資料的 ^半導體記憶體巾，連接到記憶胞電晶體的源極線可以 的漏個比賴還要大的正電壓下，簡免源極線 ’如目18所不，需要源極線分路電晶體3以將 帶出導 tffi U 如圖18所示，當其數 被L: 的源極線SU的源極線分路電晶體3 =置在比如在每個記憶胞_末端，可 電性沿著線段m-m放置的源極線su = ^心 βώ ΛΑ . . 口為源極線電位 曰加的車父少。在本實施例中，沿著唆辟TTT m 1 電係數會比習知透過增加構件數量=== 22 1260768 I5269pif.doc 構件1 (SL2EL1)數量的值增加的還要多，而且相較於習 知’在只在每個記憶胞陣列末端沿著線段m_m增 線的例子中，寄生電容的值可以有較高的降低效率。 此外’因為源極線2構件i (SUEL1)會形成在沿著線 段I-II4 III-III存在的内連線的框格交錯區域中，因此即使 田使用種具有差的附著力的材料，像是一層内層推 的，緣層⑸OF)、SlC、HSQ '或MSQ來作為内連^ 3或下方的緣體’剖面區的表面機會增加改善附著力， k可以避免材料比如像是用内層摻雜 mc:HsQ、或_來作為内連線襯裡因為差白; 附者力而剝落的問題。 另外’如圖15所示，可預期形 m 胞電晶體_穿絕緣層與半導體基底26 之間的）丨面之間的距離，而且可預期 之間的範圍内。诵堂，你曰# μ ^ μ1Ώ 搞綠y 纟像疋氮化石夕層的保護層會在源 成以後形成，在形成期間產生的氫氣也會擴散 日士 :己二、，私1曰體中’當源極線SL2沒有覆蓋記憶胞陣列區 :政的風很容易到達閘極絕緣㉟，而後限在此絕緣層 ^以修補絕緣層的部分缺陷。3外，透過提供擴散的 = 與基底之間的界面，界面狀態會被消除，v 1 包日日體的臨限降低，也讓次臨限係數降低。在 *二' 在形成保護層以後氫會等向擴散的例子中， 田z2<y時，氫自保護層擴散的長度會大於乂，而因 23 1260768 15269pif.doc
體二到？在源極線2構件1(SL2EL1)下方的電晶 的二極’这可以省略在選擇閑電晶體SGD與SGS 靠的车ϊί1氫密度分布的區域關聯性，並形成更可 罪的+導體記憶體。 極綠=，如目Μ所示，源極線队2均勻的覆蓋選擇閘 " 之間的一個區域或是選擇閘極線SGL·之間的一
品域’因此所有的資料傳輪線bl可以與在選擇問極線 =間的區域或是與選擇閘極線SGL之間的區域維持幾 疋的内層寄生電容，結果資料傳輸線BL·的寄生電容 ^、交化會減少’這可以減少在讀取期間用於資料傳輸線的 時間常數的變化，因此讀取時間差可以進一步的縮小， 就，在較快速的半導體記憶體中一樣。另外，用小量的電 =電荷充放電就可以維持資料傳輸線，這會減少在低能量 ’肖耗的南速璜出操作’此外當用於記憶胞陣列區中的資料 傳輪線BL時，因為源極線SL2只形成在選擇閘極線SSL 之間的區域上或是選擇閘極線SGL之間的區域上，源極線 SL2與資料傳輸線BL之間的電容耦合會減少，結果資料 傳輪線的電容會降低到幾乎跟習知一樣。 (第一實施例的製造方法） 以下將會參考圖23至74說明本發明第一實施例的非 揮發性半導體記憶體的製造方法。 一開始，會在第一導電半導體基底或具有深度為0.3 至2μπι的井區26上’形成一個由^一層石夕絕緣層或是氮化 發層構成的元件隔離區12，其深度比如為0.1至0.4μηι， 24 1260768 15269pif.doc 元件隔離區12的深度可 元件隔離區12被隔離n 外丨的弟一涂电區1〇透過此 型而第二導電區為=開第^中第一導電半導體區為P 導電區為P型，用這樣料構;：1區也可以心型而第二 沿著線段㈣觸:續傳冓=祕區12會與之後會 具有與半導體基底26有==_細_距，而 體基底中，到達比如為0 05 ^=性的摻質會被摻入半導 ~ υ.υ：)至〇.3μηι的深度，這舍續姑开
離的半導體表面上的擴散層18(η_連接 個線’並電性隔離半導體表面上的多個η型區 二1= 縫隙形成步驟在使用相位移罩幕用 則^合3 *、兀件形成圖案的0·13_或更小的設計規 二二:固問題，因此希望接觸的間距是 =輪，—轉糊(獅似的高 疋魏朗金屬的導電層會被沈積到 lOOOrnn的厚度’然:後透過微影製程圖案化資料傳輸線 L，而結果表面接著會進行非等向性的蝕刻。
接著，知層厚度為1〇至1〇〇〇麵的阻障絕緣層 ，比如是氮化矽層、氧化矽層或是鋁層，在此例子中， 在形成源極線接觸cs與資料傳輸線接觸CB時，因為沒 有侧控制，過度㈣丨會造成祕線_ CS與資料傳輸 線接觸CB侵人到元件隔祕12，而產生—個問題就是在 P井區26與源極線接觸cs之間以及在p井區％與資料傳 輸線CB之間的崩潰電壓值的量無法提供，另一面在形 成源極線接觸CS與資料傳輸線接觸CB時蝕刻不足會產 25 1260768 15269pif.doc 王一徊问崤，就是增加n型區 =:=此在形成這些資== 會比對内層：=¾層職_ u的钱刻會減少内層絕緣層23^，刻接觸時阻障絕緣層 者會在沈積阻障絕緣層之前曰，影響。另外或 基底26的表面上形成礼化或疋沈積在半導體 此外，在姓果#& μ :二又為1至50nm的矽絕緣層，
__的；^= 2f7沈積—層厚度接近1〇至 像是如，絕緣層、氮化石夕層、
或SiLK的肉®从故、 呙、或是一層像是HSQ、MSQ 料對内層絕綾ϋ層(圖23至26) ’阻障絕緣層22的材 22的厚U要;妾】:須有足夠的蝕刻選擇比，阻障絕緣層 得到-個會提供足夠的製程欲度以
23的圖案化(圖27幻用非拍性钱刻進行内層絕緣層 障絕緣層22有足夠的_=件阻58以及阻 接著，在移除光ί：且58以以3供製程欲度。 等向性的_(圖31至34)，，，對阻障絕緣層22進行非 對於半導體基底26 * 關子巾’軸铜條件相 比，藉以在後續的製程2、、、巴緣層23有足夠的钱刻選擇 層22的濕步驟，避免 Μ略將要用來剝除阻障絕緣 宁於第一内層絕緣層23過度的蝕 26 1260768 15269pif.doc ^並維持-個往前逐漸變細的形狀以及—個小的接觸直 在圖案化以後，源極線接觸C < 會填入磷或是镇摻雜細(第:===» =同於内連線層的材料），细轉向性侧或是^與 d虫刻的㈣性朗來回綱麵相高摻W = :接觸填充材料7_ 35至38)，假如每個源== 料傳輸線接觸CB的高寬比增加’阻障金= ，充的金屬材料(第二接觸填充材料7())的覆蓋率會變料 ，而結果可能會發生填充金屬材料的沈、 ^在半導體基底26(或下層内連線)與接觸之間二電= 在f發明第一實施例的非揮發性半導體記憶體中，因 為原極線接觸與資料傳輸線接觸CB會填入一種半導 料比如夕和細，在南南寬的資料傳輸線接觸CB部八又 =要有阻障金屬，這可以避免因為阻障金屬的不^蓋 ，造成的漏電流增加，另外因為資料傳輸線接觸cb的； ，分已經預先填入，會影響内連線層中與資料傳輸線接觸 的上方區域的填充能力的真實高寬比會變低，可以改 善阻障金屬或相關金屬的填充特性，另外因為像是多曰 的半導體材料會填人資料傳輸線CB中，可以形成〜:: 有非常窄的接合深度的資料傳輸線接觸CB，而不需要在 資料傳輸線接觸CB的下方區域中進行n型摻質的^子佈 值，這可以改善有資料傳輸線接觸CB形成於其中的η型 27 1260768 15269pif.doc „層18之間的貫穿崩潰電壓。此外，假如多晶石夕m、 ^曰曰糸的梦被用來作為第二接觸填充材料或是⑽ =填人，結果會比填入金屬有更好的覆蓋 k使付卩使在南寬比的結構中還是可以穩 ， =外’假如有摻質摻雜的多晶石夕或是⑽被 為 =充材料7。’透過將摻質擴散到半導體基底 = 進行再擴散，就可以得到穩定的接觸電
γ卜口為不茜要用阻障金屬填充接 有小型化的接·型區也可以有穩定的接觸電^ Ρ 觸叩_ ^ 層3關魏’形朗於基底接 之前形成因為用 邻稀線接觸 源極線接觸cs的内 選r==與阻—
^有足絕緣層23、以及之前填人的第二填充材 有足夠的_選擇比，以在之後的製程中可以賓略用 22的濕步驟’避^目對於第一内層絕緣 個小的接;直徑·:亚維持-個往前逐漸變細的形狀以及- F只、二彻植人像是韻*的摻f減少n型區在接觸 &域中的電阻係數，植人的計量比如在 28 1260768 I5269pif.doc 離子/平方公分之間。 接著，用微影進行源極線SL0與資料傳輸線延伸區 的0木化，以及用非等向性钱刻進行内層絕緣層a的 圖木化，开》成用於基底接觸SB的開口 38(圖至。
〇蝕刻亚形成將被填入源極線SL0與資料傳輸線延伸 區14的溝渠，然後移出光阻％ ,之後用賴或化學氣相 沈積技術在接觸朗連線巾沈積-層厚度為1至刚職的 比^為丁1々、丁&1^、或彻的阻障金屬64，接著沈積一 旱又為10至1000nm，比如鎢、铭或銅的内連線金屬材 69，填入接觸與内連線層中，請注意在圖μ至％的步 驟中’在形成用於源極線SLQ或資料傳輸線延伸區14的 3線溝知後’會用任何轉形成驗傳輸線机 ό、接觸的開口，以及形成用於祕線％巾的接觸的開 2但是當接觸直徑小的時候，报難用高解析度的微影在
垃納T結構上圖案化，因此使用—種先開出資料傳輸線 接=CB的方法是比較理想的，且更恰當的是財發明第 =施例提到的順序來開出這些接觸，接著使用化學機械 碧(CMP)“平坦化沈積的内連線金屬材料仍(圖^至 54)，當^阻障金屬64時，因為在有高寬比的接觸開口 中可μ有不均勻的沈積，CVD技術會比較理想。 接著，沈積—層由石夕絕緣層、比如BPSG或PSG的石夕 化玻璃、或是比如HSO、Μςη十a 〇·τ ^ ΑΑ βπ ^ ^ ^ y MSQ或疋SiLK的内層結構層構 成的層广彖層23 ’其厚度約為1。至l_nm。 接著用U衫進仃第一介層洞接觸％的圖案化，以 29 1260768 15269pif.doc 5^ =1 内層絕緣層23的圖案化(圖55至 壶須相對於填在下層接觸中的光阻58與内 連線金屬㈣69或纽障金屬64有 提供製程欲度。 k聊以 "f著，在移除光阻58以後，用濺鍍或是CVD技術在 弟一"層簡觸16中沈積厚度為1至刚_的阻障全屬 =广Ta，、或T1N，然後接著二=
至lOOOnm的金屬材料，像是w、A卜或Cu，填入介 層洞接觸16巾’之後使用化學機械研磨(CMP)回侧並平 坦化元件的整個表面（圖％至62)。 之後，沈積厚度為10至1〇〇〇nm的A1或AlCu。 另外在結果表面上，沈積一層由石夕絕緣層、比如 BPSG或PSG的魏玻璃、或是比如HSQ Msq或是娜 的内層結構層構成的内層絕緣層23，其厚度約為1〇至 lOOOnm(圖 63 至 66)。
接，，用微影進行第二介層洞接觸17的圖案化，以 及用非等向性钱刻進行内層絕緣層23的圖案化(圖67至 70) ’侧條件必須相對於填在下層接觸巾的光阻％與内 連線金屬材料69或是阻障金屬64有高的_選擇比Ϊ以 提供製程欲度。 一接著，在移除光阻58以後，用濺鍍或是CVD技術在 第二介層洞接觸17中以及在内層絕緣層23上沈積厚产為 1至100腿的阻障金屬64，比如是Ti、Ta、TaN、或Ti^， 然後接著沈積厚度為1()至誦腿的金屬材料，像是w、 30 1260768 15269pif.doc 二填入第二介層洞接觸17中，用以作為源極線 li ^ 興貝枓傳輸線BL的掣谇古、n ^… i古ϋ牮人η 〇衣w方去中提到的，用濺鍍或是CVD ^严二"層=接觸16中沈積厚度為1至1〇〇醜的阻 厚产】ίο二Γ疋Tl、Ta、TaN、或™，然後接著沈積 :又二一 _麵的金屬材料，像是W、A卜或Cu， 弟—；丨層顺觸17巾並用化學機械研磨(c娜)回姓刻
=的整個表面，紐沈積-層厚度為1G i lGO〇nm的 ，AlCu。或者，在本發明的第一實施例中，第二介層 =接觸η與第二源極線SL導電材料的同時沈積可曰 製程步驟。 最後，透過使用微影與非等向性蝕刻進行厚度危 至lOOOnm的A1或AlCu的沈積，以達到本發明第一實施 例的非揮發性半導體記憶體的形狀（圖71至74)。、 曰接下來會省略一些詳細的敘述，用電漿沈積技術一層 厚度約為0.05至2.0μηι，比如氮化矽層或是p〇lyimede的
保護層，以減少外部應力，像是暴露在阿法粒子射線、紫 外光、或外部的環境下造成的影響，氮化矽層可以用六氯 二矽烷(HCD)來形成。 、” 用本發明第一實施例的非揮發性半導體記憶體，當進 行源極線SL2的圖案化時，在沿著線段w延伸的記&胞 陣列之間的源極線SL2，以及厚度約為1 沿著線段in-in 延伸用於那些源極線SL2的另外一條線路用會直接被連 接，將源極線SL2的内連線阻抗降低到低於習知的例子。 31 1260768 15269pif.doc 另外’因為源極線SL2彼此連接的另外線路 線側邊選擇間電晶體SGD以及源極線側邊‘擇二:: SGS上，絕不會覆蓋記憶胞陣列區丨，因此者 屯日曰脰 域擴散時，因為到達記舰的氫的分布是均=上層區 制記憶胞可靠度的不規則分布。 、可以控 (第一實施例的修改範例）
圖19至22分別為根據本發明第_實施例的第^ 四種修改·丨，描述-種轉發性半導體記憶體的1 陣列區上的詳細源極線圖案的上視圖。 〜ε
在本發明第-實施例的第一至第四種修改範例中，如 圖19至22所示，源極線2構件2 (SL2Eu)會另外被放置 在於框架内的源極線2構件1 (SL2EL1)之間，如圖19至 22所示，在第一至第四種修改範例中，放置在之 間的框架間距以及SL2EL2間距是不—樣的。舉例來說， 圖19中SL2EL2會跟SL2EL1交替放置在一個框格内，另 一方面，圖20中SL2EL2每個會在一個斜線方向中串接對 準，另外圖21中SL2EL2每個會有系統的在一個斜線與交 叉方向中對準，此外在圖22中每個SL2EL2會形成一個廣 的£域，用一個没定的間距放置並用來填入SL2EL1之間 的區域中。 因為源極線2構件2 (SL2EL2)會形成在一個框格内， 沿著線段I-Ι與線段ΠΙ-ΙΙΙ的兩個剖面結構中可以發現每條 源極線SL2的交錯區，資料傳輸線BL會延伸到線段μι 32 1260768 15269pif.doc 的交錯面’資料選擇線WL會延伸到線段ΙΠ_ΙΠ的交錯面， 結果即使當制具有差義著力，比如肋層摻氟⑽絕 緣層（SiOF)、SlC、HSQ、或MSQ作為-種在内連線之間 ，之下的絕緣體，交錯區的表面積會增加，就可以改善^ 著力。因此，比如用内層摻氟的矽絕緣層0丨〇17)、&C、 HSQ、或MSQ作為内連線架構這種差附著力的材料剥離 的問題就可以避免。 、另外，可預期會滿足r/2<y的關係，其中r表示每個 源極線2構件2 (SL2EL2)的寬度，而y表示源極線sl2與 記憶胞電晶體的隧穿絕緣層44之間的距離，更特別的是可 以預見r會在〇.1111111與2以111之間的範圍内。 通常，會在形成源極線SL2以後形成一層像是氮化矽 ^的保護層，在製程期間產生的氫也會擴散到記憶胞電晶 體中’當源極線SL2沒有覆蓋記憶胞陣列區1時，擴散的 氫可以輕易的到達隧穿絕緣層（間極絕緣層）44，並陷在隧 牙絕緣層44中，結果可以修復隧穿絕緣層44中一部分缺 陷。另外，當氫氣擴散到達隧穿絕緣層44與半導體基底 26之間的界面’終止界面狀態，每個nM〇s電晶體的臨限 會降低，次臨限係數也會降低。在形成一層保護層以後進 行熱處理讓氫等向擴散的例子中，當滿足 r/2<y時，氫由 保護層擴散的長度會比y長，因此擴散的氫會到達在源極 線2構件2 (SL2EL2)下方的電晶體閘極絕緣層，這消除了 在位元線側邊選擇閘極電晶體；SGD以及源極線侧邊選擇 問極電晶體SGS中氫密度分布與區域的關係，並改善半導 33 1260768 15269pif.doc 體記憶體的可靠度。 另外’在本發明第一實施例的第一至第四種修改範例 中’因為低阻抗的源極線2構件2 (SL2EL2)也會沿著線段 I-Ι形成，沿著線段I-Ι的阻抗可以進一步的降低。 此外，在本發明第一實施例的第一至第四種修改範例 中，源極線2構件2 (SL2EL2)在框格中資料，輸線上 的設計可以降低源極線S L 2形成在資料傳輸B L上的比 例，相較於源極線SL2覆蓋資料傳輸線Bl的整個表面的 例子可以降低超過一半，結果源極線SL2與資料傳輪線 BL之間的電容耦合會降低，而每條資料傳輸線BL的電容 量可以降低到低於在資料傳輸線BL的整個表面上形成源 極線SL2的例子，這可以控制充/放電資料傳輸線8[的電 f量到比較小，減少充/放電的時間，以及有低功率耗損= 南速度讀取操作。另外，在本發明第一實施例的第一至第 四種修改範例中，内源極線SL2覆蓋的所有垂直延伸的資 料傳輸線BL的比例都是相近的，相較於圖6的習知，之 會減少資料傳輸線電容量的變動，結果對應於資料傳輪= BL的電容變化的減少，可以控制在讀取期間資料傳輸線的 CR時間常數變化，這會進—步的縮短讀取顧的計時欲 度，而完成一個比較快的非揮發性半導體記憶體。 [弟二貫施例] 圖75為根據本發明第二實施例的—種非揮發性半 體§己憶體的記憶胞電晶體區的詳細上視圖。圖％至Μ分 1260768 15269pif.doc 別為圖75的線段Η、IK[I以及πμιπ的剖面圖。在此同 樣的標號表示與第一實施例相同的部分，且敘述會被省 略’根據本發明第二實施例的非揮發性半導體記憶體自然 可以根據依照源極線SL2、SL2EL1以及SL2EL2的設計的 源及電極而有各種電源供應電極的設計，結果使用如圖19 至22所不的相同源極電極會與在第一實施例的第一到第 四修正範例中提到的那些效果相同。 一、有一個與圖14至18中所示的第一實施例的非揮發性 半導體圮憶體不同的點，就是在記憶胞陣列區丨上會放置 另一個源極線内連接區SL2A，以進一步降低源極線SL2 的内連線阻抗。因為源極線SL2的電位會沿著線段w傳 达，即使當沿著線段ni_m(垂直於線段〗_1)使用額外的内 連線來連接以減少阻抗，源極線SL2的阻抗還是不會得到 足夠的降低效果，因此在本發明第二實施例的一種非揮發 性f導體記憶體中，如圖75所示，會形成另外的内連線， 像，階梯狀的源極線額外内連線區SL2A，藉以減少抵抗 沿著線段I-Ι流動的電流的内連線阻抗。另外，圖79顯示 在NAND 6己“胞電晶體串列中的源極線構件圖案 的一個特殊結構，圖79顯示一種NAND區塊的例子，包 括二^二條資料選擇線WL、-條選擇問極線SSL、以及 -條選擇閘極線SGL，其巾記憶胞電晶齡形成在個別元 件區的與記憶胞資料選擇線’匕的交叉處。 相較於本發明第一實施例的非揮發性半導體記憶 體’本發明第二實施例的非揮發性半導體記憶體的特點在 35 1260768 15269pif.doc 於源極線2構件2 (SL2EL2)會在單—NAND區塊中形成阡 梯狀，更特別的是在圖79的寬度a範圍中的資料選擇^ WL數量(在圖中是16)會幾乎等於圖79中寬度e鬥 中的資料選擇線WL的總數量(在圖中8+8二16)，且在^一 NAND串列上的源極線SL2的每個覆蓋率會幾乎一樣，在 这樣的方式中，對所有涵蓋在資料傳輸線BL中的HAND 串列來說，在個別NAND串列上的源極線Sl2的所有舜芸 率會幾乎-樣。另外，在本發明第二實施例的非揮發= 導體記憶體巾，㈣將祕線SL2佈局目籍準^關 # 距，在選擇閘極線SSL與選擇閘極線SGL之間的區域 一區塊）以及源極線SL2之間的區域，源極線su被择: 區域的面積對每個單—記憶胞的面積比會幾乎相同，= =使當氫由上層擴散但因為被阻障金屬64或源極線 等抓住而沒有到達下方的閘極絕緣層時，透過將源極 SL2佈局圖案對準記憶胞間距，可能將源極、線SL2的承ς 面和、，每個單-記憶胞的面積比例的均勻度控制到一個 2的範圍，比本發明第一實施例的第一到第四修正範例巾 鲁 C要子此外，因為形成在每個Nand的上方區域中的、、 極線SL2的覆盍率幾乎相同，沿著源極線2構件2 (队注q f塊的連續區間會比在發明第-實施例的第-到第四修正 軌例中的那些短，結果因為沿著資料傳輸線JBL也可以右 連續區間，在資料傳輸線BL上的寄生電容值的變化會^ 4¾ ° 牛 凊〉主意圖79繪示一種結構包括十六條記憶胞資料選 36 1260768
15269pif.doc 擇線WL在寬度a與寬度(b+c)之中，另外資料選擇線WL 的數量可以是NAND串列的因數，舉例來說，假如nand 串列的數量為三十二，資料選擇線WL的數量可以是十 六、八、四或二，但是一般每條源極線SL2的最小製程線 寬會大於四倍的每個記憶胞電晶體的最小製程線寬，以製 作具有厚結構層的源極線SL2。因此，二、四、八、或十 六中任何一個都可以用來作為資料選擇線WL的數量，而
線寬要大於Ο.ίμηι。另外，沿著資料選擇線…[延伸的每 條源極線2構件2(SL2EL2)的寬度d不需要一樣，應該在 〇·1μηι至2μηι之間，以能夠將氫擴散到其下方的記情胞 晶體中。 〜
因為製作方法幾乎與本發明第一實施例在圖23至74 =描述的製作方法相同，在此就省略這些敘述，用賤鍛或 是CVD技術在第二介層洞接觸17中以及在内層絕緣層μ 上沈積厚度為1至l〇〇nm的阻障金屬64，比如是、 =、或丁!N，然後接著沈積厚度為1〇至1〇〇〇_的金 材料，像是w、A1、或Cu，填入第二介層洞接觸17中， 極線SL2的内連線材料，透過微影進行預期階 梯狀的圖案化，就可以輕易的賴本發明第二實施 軍發性半導體記憶體的源極線SL2佈局（圖乃至π)。、 [第三實施例] 圖8 0為根據本發明第三 體記憶體的記憶胞電晶體區1 實施例的一種非揮發性半導 的详細上視圖。圖至幻 37 1260768 15269pif.doc 分別為圖8G的線段H、IHI以及ΙΙΗΠ的剖面圖。 坐j個與圖75至79中所示的第二實施例的非揮發性 + W記憶體不同的點’就是在框格内放置另外的内連
fv’ ^進Γ步減少内連線阻抗’就像連接繼梯狀的源極 :、頭夕内連接區SL2A -樣。另外，因為透過將另外的内 =對準記憶胞電晶體的間距，沿著資料傳輸線机會有 連績區間’在保護步驟關氫的擴散均勻度會影響記情胞 電晶體’而資料傳輸線BL的寄生電容值的變化會減少。 本發明第三實施_非揮發性半導敎憶體的製造方法與 圖23至74中提到的第一實施例幾乎相同，利用在框格内 將放置第二源極線SL2微影圖案，像圖8〇中所示一樣就 y以輕易的完成本發明第三實施例的形狀。因為本發明第 三^施例的非揮發性半導體記憶體的效果幾乎與本發明第 一貫施例的第一到第四修正範例相同，因此省略這些敘述。 [第三實施例的修正範例] 圖84為根據本發明第三實施例的修正範例的一種非 參 揮發性半導體記憶體的詳細上視圖。圖85至87分別為圖 84的線段Μ、Π_Π以及ln_m的剖面圖。 拉 當圖80至83中的第三實施例的源極線額外内連線區 SL2A是對準框格内的記憶胞電晶體的間距，修改範例的 特徵在於源極線SL2的圖案會被連接到每個整數的記憶胞 電晶體間距，像是在框格内的每四個記憶胞電晶體(2d)， 其效果會與對準記憶胞電晶體的間距一樣，除了過較寬 38 1260768 15269pif.doc 的内連線可以提供微影欲度以外。在此修正範例中，源極 線SL2會被連接到每四個記憶胞，另外或者他們可以被連 接到一個有任何數量的記憶胞電晶體的一個單位中，像是 有/、個5己仏胞或八個記憶胞，只要在框架内額外的内連線 :以連續的連接即可。此製作方法與上述的第一或第三實 施例相同’而且利用在祕⑽放置第二雜線犯微影 圖案’像圖84中所示一樣就可以輕易的完成本發明第三實 施例的修正範例的形狀，因林發明第三實施_修球 例的非揮發性半導體記憶體㈣效果幾乎與本發明第―冑 1 施例的第-到第四修正範，因此省略這些敛述。貝 [苐四實施例] S 88為根據本發明苐四實施例的一種非揮發性 體記憶體的詳細上視圖。圖89至91分別為圖⑽的線段 I-I、II-II以及ΠΙ-ΙΙΙ的剖面圖。 其與圖75至79以及圖80至83的本發明之第二實施 利與第三實施例不同的地方在於每個源極線額外 ς ^以會在一個，，對角，，内連接，而不是在-個階梯狀中連 接丄在此㈣，，表示—個組成會對準每個資料傳輸線與每 1V、資料選擇線方向的對角，而會是一個直的對角，或者其 狀結構可以包括鳍狀的階梯狀。 ” 在與第二實施例的那些源極線2構件2 (sl2el2)的内 連線寬度與圖案間距-樣的情況下，本發明第四實施例的 非揮發性半導體記憶體可以有較短的圓週長以及較短的源 39 1260768 15269pif.doc 極線2構件2 (SL2EL2)的總延伸長度，結果透過，，對角，，的 連接内連線，就像在第四實施例中一樣，直立組成的阻抗 可以被降低到一最小值，另外，在製造源極線SL2期間内 連線邊緣的損害可以被減少到比在第二實施例的非揮發性 半導體記憶體中還低，使可靠度得到改善。
圖92為在一個NAND記憶胞陣列串列中的源極綉 SL2構件的詳示圖，圖92繪示在用虛線表示的單一 nane 區塊中的源極線2構件2 (SL2EL2)圖案，圖92為一種 NAND區塊範例，包括三十二條資料選擇線WL、一條選 擇閘極線SSL、以及一條選擇閘極線SGL，其中記憶胞電 晶體會形成在個別的元件區與記憶胞資料選擇線wl的交 叉處。與圖75至79所示的本發明第二實施例的非揮發性 半V肪^己丨思體不同點在於源極限2構件2 (SL2EL2)會對角 形成j一個單一 NAND區塊中，更特別的是，在圖％所 不的寬度a的範圍内包括的資料選擇線WL數量(在圖中為 14)曰幾乎等於圖92中寬度b與e的範圍内的資料選擇線肌 數買的總合(圖中為12+2=14)，使得形成在一個單—nand 串列上的源極線SL2的覆蓋率幾乎相同。 用此方法，遍及包含在所有資料傳輸線β 串列，在每個麵D串列上的源極線s I乎相同。請注意圖92顯示-種結構包括寬= 度為(b+c)的十四個記憶胞資料線WL，另外去 見 何數量只要寬度幾乎等於寬度(b+e)就奸，但是 SU的最小製作線寬-般會大於每個記憶胞電 40 1260768 15269pif.doc 製作線寬的四倍，以製作厚的源極線SL2，因此可以預期 記憶胞資料選擇線WL的數量為二或更多，而其線寬會介 於Ο.ίμηι與2μηι之間。另外，沿著資料選擇線WL延伸的 每條源極線2構件2 (SL2EL2)的寬度不一定要一樣，預計 寬度介於0· 1 μηι與2μηι之間足夠將氫擴散到其下方的記憶 胞電晶體。此外，預計對角的角度是罩幕資料步驟的45 度。 另外，本發明第四實施例的非揮發性半導體記憶體就 像第一與第二實施例中的例子一樣，源極線額外内連接區 φ SL2A覆蓋每個單一記憶胞的比率會經過設計，使其在單 一區塊中相同，因為其效果與本發明的第二與第三實施例 相同，在此不予贅述，另外因為製作方法與第一 同，故在此亦不予贅述。 、 [第五實施例] (直立接觸and式)
圖93與94顯示本發明第五實施例的一種半導體^ 肢，在本發明的第五實施例中，直立接地的記憶胞單^ 會用來取代第一到第四實施例中的NAND記憶胞^ 51，相同標號表示與第一至第四實施例相同的部分 就省略說明。 圖3與9 4分別為一種直立接地記憶胞單元的電路圖 入上視圖，在圖93中，直立接地記憶胞單元幻包括第一 記憶胞單元80連接在區域資料線82a與82b之間，而第二 41 1260768 15269pif.doc 記憶胞單兀81連接在區域資料線82b與82c之間，非揮發 性記憶胞電晶體M〇a至M15a與圖1〇與n顯示的基礎^ 構的電流節點會平行相接’且一端因此會透過區塊選 晶體Sla接到資料傳輸線BUa，另外，其他端因此會透】 -個區塊選擇線S2連接到-個相鄰的資料傳輸線Bu， 非揮發性記憶胞電晶體MOa至M15a的控制電極會分別被 連接到資料選擇線WL0至WL15,此外為了自多個沿著資 料傳輸線BL的記憶胞區塊中選擇一個單一記憶胞區塊，、 =將使記憶胞區塊連接到資料傳輸線B L，此區塊選擇電曰曰曰 _ 體Sib的控制電極會被連接到一個區塊選擇間極線饥。 另外，區塊選擇線電晶體S2的控制電極會被連接到一個 ^選擇閘極線GSL，此外個別的非揮發性記憶胞電晶體 恥至M15b會相鄰於在資料選擇線WL〇至和〇的延 伸方向中的非揮發性記憶胞電晶體M〇a至M15a而形成， 兩個記憶胞會_接到-個區域資料傳輸線伽，結果就 所謂的直立接地記憶胞單元83(用虛線表示）。在此第 只施例中，區塊選擇閘極線是用在同一層 · 勺内連線就疋§己,丨思胞電晶體的資料選擇線至wli5 成，另外可以建立一個高密度結構，其中一個單一直立 2記憶胞單元83有至少一個區塊選擇線平行於資料選 成。在第五實施例中，會提供—個例子其中有十六 =(=)的記胞電晶體被連接到直立接地記憶胞單元83，複 個記憶胞電晶體應該會被連接到資料傳輸線BL以及資 4選擇線WL ,更特別的是2n (n為正整數)應該是解碼位 42 1260768 15269pif.doc 址 圆 ^有顯示出在閘極控制線90WL〇至9〇 方 的結構，以清楚表示記憶胞結構。 區塊選擇線9〇SSL與9〇 GSL會分別連接 GSL，並形成在同—層中就像 二Si Kg]iiWL15。如圖93與94所示，區塊選擇電晶 為-個包括〜型擴散層85與85d用以作為源極與汲 極區、以及一個區塊選擇線90ssl以作為閘極電極的
MOS,ET，而區塊選擇電晶體S2是一個包括擴散層 85與85S用以作為源極與没極區、以及-個區塊選擇線 9〇gsl以作為閘極電極的M〇SFET。
^在本發明的第五實施例中，因為使用直立接地記憶胞 電晶體，串接的記憶胞單元的阻抗可以變小且固定，這有 力於L疋個夕值結構的臨限，此外一位元的資料可以儲 存在順者電流方向的單一電晶冑中的兩^型擴散層的鄰近 區域且可以由忒處被讀出，其可預見會建立高密度的結 構。此外，在第五實施例中，除了第一到第四實施例的特 點以外，因為記憶胞電晶體會平行連接，可以使用一個大 的記憶胞電流量，且資料可以用高速讀出。 在本發明的第一到第四實施例中，非揮發性半導體圮 憶體是制NAND記憶料元作為記舰陣顺的基本 結構，相似的電源供應與電極佈局會用於使用被選擇閘隔 離作為記憶胞陣列區的基礎結構的直立接地記憶胞單元的 非揮發性半導H記憶财，且可輯卿似的效果。 43 1260768 15269pif.doc [第五實施例的修改範例] (AND 型） 圖95與96為本發明第五實施例的修改範例，圖％ 士-，範例的AND記憶胞單㈣電路圖，而圖％為圖％ ^的乾例AND記憶胞單元1〇〇的上視圖。此and記憶胞 早兀的基礎結構大致與第五實施例中提到的直立接 AND結構相似，另一方面，比較圖％與％或圖9技％， ^以發現AND記憶胞單元1〇〇是只用在直立接地記憶胞 早=83巾的記憶胞單元8〇$.81構成，其中直立接地記，降鲁 =凡83是用第-記憶胞單元⑽以及第二記憶胞單元 構成。因為AND記憶胞單元1〇〇白勺電路結構以及空間圖 案結構會大致與直立接地記憶胞單元的那些相同，在此就 不予贅述。 ” 在本發明的第一到第四實施例中，提到一種使用 NAND記憶胞單元作為記憶胞_區的基礎結構的非揮發 性半導體記憶體，相似的電源供應與電極佈局會用於使^ 被選擇閘隔離作為記憶胞陣列區的基礎結構的and記憶 鲁 胞單元的非揮發性半導體記憶體中，且可以達_似的^ 果。 、 [其他實施例] 如上所述，本發明透過第一到第四實施例說明，但是 並看不出此揭露與圖示顯示的部分描述會用來限制本發 明，各種替代的實施例、實際範例' 以及操作技術對熟習 44 1260768 15269pif.doc =者來說是很顯而易見的’因此本發明自然包括各種 >又有&到的實施例。 在將砂轉換成-㈣絕緣層或是—層氮化石夕層的方 法以外，形成-層元件隔離層或是_層絕緣層的方法比如 可以用_氧離子進人沈積㈣錢化沈積㈣，另外 • 2丨2〇3層纽絕緣層、鈦酸錄、鈇酸鋇、鈦酸船錄、 層ZrSiO層、一層脑〇層、一層聰伽層、或一層 馳材料的堆疊層可·來作為内多料絕緣層42。此 外，-層侧麵緣層與_料幕絕緣層可叹—層抗氧化 的絶緣層，像是一層八丨2〇3層、一層ZrSiO層、一層HfSi〇 層、·一層ZrSiON層、一層Hfsi〇N層、一層層、一 層SiON層，或是一層這些材料的堆疊層，在此用㈣基 底作為實施财的半導體基底26，也可以使用n德底、 基底的-層絕緣層上树_層、錢―層包含石夕的 單晶半導體基底，像是SiGe混晶或是SiGeC的混晶也可 以用來替代。此外在此提到在p_^的半導體基底％上 η-MOSFET的形成，也可以用在^型的半導體基底％上 形成p-MOSFET來取代，在此例子中，在上述實施例中的 η型區會被p型區取代，而p型區會被n型區取代，摻質 As、Ρ與Sb會被In或Β取代。此外，矽半導體、SiGE混 晶、SiGeC混晶、或是這些材料的堆疊層會用來形成閘極 電極，另外矽化金屬、或是比如為TiSi、NiSi、CoSi、TaSi、 WSi、或MoSi的多晶石夕化金屬、或是比如丁丨、Al、Cu、 TN、或W的金屬可以用來作為控制閘的金屬化材料，此 1260768 15269pif.doc 外在實施例中會顯示一種新的源極線SL2佈局，但是相似 的佈局也可以用於記憶断列的井分路内連線，在此例子 中，有胞電晶體形成於其中的p井區的電位可以進一 ^被穩^，結果在讀取或寫人資料時，因為資料傳輸線升 向電壓造成輕電位改變的縣可峨控制，鱗間欲度 會降低直到井區電位變的穩定為止，這可以容許更 ^ 出或宣入握祚。
另外，本發明的實施例會被修改並用各種方式執行， 只要不脫離本發㈣摘要範圍，因此本發日_技術範圍只 用根據在上面提到的敘述以及適當追加的專利申請範中、 的特定特徵來加以界定。 雖然本务明已以較佳實施例揭露如上，然其並非用以 限定本發明，任何熟習此技藝者，在不脫離本發明之精神 和範圍内，當可作些許之更動與潤飾，因此本發明之^谁 範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】
、圖1顯示一種與本發明有關的技術之一種非揮發性半 ^月豆0己饭、體的§己憶胞陣列區的一種詳細上視圖。 圖2疋沿者圖1的線段ι_ι的剖面圖。 圖3疋沿著圖1的線段hi的剖面圖。 圖4是沿著圖1的線段πηη的剖面圖。 圖5繪示一種習知的非揮發性半導體記憶體的記 陣列區的整個上視圖。 〜 圖6是習知當形成寬源極線時，非揮發性半導體纪, 46 1260768 15269pif.doc 體的記憶胞陣列區的詳細上。 圖7是分別沿著圖6的線段Iv 圖8是分別沿著圖6的線段v-v的剖= 圖9是分別沿著圖6的線段νι_ν 圖10為根據本發明的〜葙 々口J面圖。 體的浮置閘記憶胞電晶體的剖面圖。;非揮發性半導體記憶
圖11為根據本發明的〜葙L 體的MONOS記憶胞電晶體的㈣圖彳。揮發性半導體記憶 圖12為根據本發明的—葙认 體的NAND記憶胞單元的電路圖。；轉性半導體記板'
圖13為根據本發明的—種用於非 體的NAND記憶胞單元的上視圖。 干％妝圯U 圖14係根據本發明笫—命 男、方t!L例的一種非揮發性本i| 體記憶體的記憶胞陣列區的詳細上視圖。 干与 圖15是沿著圖14的線段u的剖面圖。 圖16是沿著圖14的線段1141的剖面圖。
圖17是沿著圖14的線段m-m的剖面圖。 圖18係根據本發明第一實施例的一種非揮發性 體記憶體的記憶胞陣列區的完整上視圖。 圖19係根據本發明第一實施例的第一種修改範例， 描述-種非揮發財導n記賴的記憶齡顺上 源極線圖案的上視圖。 圖20係根據本發明第一實施例的第二種修改範例， 描述-種非揮發性半導體記憶體的記憶胞陣麵上的詳細 47 1260768 15269pif.doc 源極線圖案的上視圖。 圖21係根據本發明第一實施例的第三種修改範例， 描述一種非揮發性半導體記憶體的記憶胞陣列區上的詳細 源極線圖案的上視圖。 圖22根據本發明第一實施例的第四種修改範例，描 述一種非揮發性半導體記憶體的記憶胞陣列區上的詳細源 極線圖案的上視圖。 圖23係為根據本發明第一實施例，描述一種用於非 揮發性半導體記憶體的製造方法的一步驟巾記憶胞陣砸 _ 之詳細上視圖。 圖24是沿著圖23的線段η的剖面圖。 圖25是沿著圖23的線段π_ιι的剖面圖。 圖26是沿著圖23的線段πΐ_ΙΙΙ的剖面圖。 圖27係為根據本發明第一實施例，描述一種用於非 揮發性半導體記㈣的製造方法的_步驟巾記憶胞陣列區 之詳細上視圖。 圖28是沿著圖27的線段μ!的剖面圖。 · 圖29是沿著圖27的線段η_π的剖面圖。 圖30是沿著圖27的線段ln_m的剖面圖。 圖31係為根據本發明第—實施例，描述_種用於非 揮發性半導體記憶體的製造方法的一步驟中記憶胞陣列區 之詳細上視圖。 圖j2是沿著圖31的線段H的剖面圖。 圖33是沿著圖31的線段Ιμπ的剖面圖。 48 1260768 15269pif.doc 圖34是沿著圖31的線段III-III的剖面圖。 圖35係為根據本發明第一實施例，描述一種用於非 揮發性半導體記憶體的製造方法的一步驟中記憶胞陣列區 之詳細上視圖。 圖36是沿著圖35的線段I-Ι的剖面圖。 圖37是沿著圖35的線段IMI的剖面圖。 圖38是沿著圖35的線段ΠΙ-ΙΙΙ的剖面圖。
圖39係為根據本發明第一實施例，描述一種用於非 揮發性半導體記憶體的製造方法的一步驟中記憶胞陣列區 之詳細上視圖。 圖40是沿著圖39的線段I-Ι的剖面圖。 圖41是沿著圖39的線段IMI的剖面圖。 圖42是沿著圖39的線段III-III的剖面圖。 圖43係為根據本發明第一實施例，描述一種用於非 揮發性半導體記憶體的製造方法的一步驟中記憶胞陣列區 之詳細上視圖。
圖44是沿著圖43的線段I-Ι的剖面圖。 圖45是沿著圖43的線段II-II的剖面圖。 圖46是沿著圖43的線段III-III的剖面圖。 圖47係為根據本發明第一實施例，描述一種用於非 揮發性半導體記憶體的製造方法的一步驟中記憶胞陣列區 之詳細上視圖。 圖48是沿著圖47的線段I-Ι的剖面圖。 圖49是沿著圖47的線段II-II的剖面圖。 49 1260768 15269pif.doc 圖50是沿著圖47的線段ΙΙΙ·ΙΠ的剖面圖。 圖51係為根據本發明第一實施例，描述一種用於非 揮發性半導體記憶體的製造方法的一步驟中記憶胞陣列區 之詳細上視圖。 圖52是沿著圖51的線段I-Ι的剖面圖。 圖53是沿著圖51的線段ΙΙ-ΙΙ的剖面圖。 圖54是沿著圖51的線段ΙΙΙ-ΙΙΙ的剖面圖。
圖55係為根據本發明第一實施例，描述一種用於非 揮發性半導體記憶體的製造方法的一步驟中記憶胞陣列區 之詳細上視圖。 圖56是沿著圖55的線段I-Ι的剖面圖。 圖57是沿著圖55線段ΙΙ-ΙΙ的剖面圖。 圖58是沿著圖55的線段ΙΙΙ-ΙΙΙ的剖面圖。 圖59係為根據本發明第一實施例，描述一種用於非 揮發性半導體記憶體的製造方法的一步驟中記憶胞陣列區 之詳細上視圖。
圖60是沿著圖59的線段I-Ι的剖面圖。 圖61是沿者圖59的線段ΙΙ-ΙΙ的剖面圖。 圖62是沿著圖59的線段ΙΙΙ-ΙΙΙ的剖面圖。 圖63係為根據本發明第一實施例，描述一種用於非 揮發性半導體記憶體的製造方法的一步驟中記憶胞陣列區 之詳細上視圖。 圖64是沿著圖63的線段I-Ι的剖面圖。 圖65是沿者圖63的線段ΙΙ-ΙΙ的剖面圖。 50 1260768 15269pif.doc 圖66是沿著圖63的線段III-III的剖面圖。 圖67係為根據本發明第一實施例，描述一種用於非 揮發性半導體記憶體的製造方法的一步驟中記憶胞陣列區 之詳細上視圖。 圖68是沿著圖67的線段I-Ι的剖面圖。 圖69是沿著圖67的線段II-II的剖面圖。 圖70是沿著圖67的線段III-III的剖面圖。 圖71係為根據本發明第一實施例，描述一種用於非 揮發性半導體記憶體的製造方法的一步驟中記憶胞陣列區 之詳細上視圖。 圖72是沿著圖71的線段I-Ι的剖面圖。 圖73是沿著圖71的線段II-II的剖面圖。 圖74是沿著圖71的線段III-III的剖面圖。 圖75係為根據本發明第二實施例的一種非揮發性半 導體記憶體的記憶胞電晶體區的詳細上視圖。 圖76是沿著圖75的線段I-Ι的剖面圖。 圖77是沿著圖75的線段II-II的剖面圖。 圖78是沿著圖75的線段III-III的剖面圖。 圖79係為根據本發明第二實施例，描述一種非揮發 性半導體記憶體的記憶胞陣列區上的洋細源極線圖案的一 種記憶胞陣列區的上視圖。 圖80係為根據本發明第三實施例的一種非揮發性半 導體記憶體的記憶胞電晶體區的詳細上視圖。 圖81是沿著圖80的線段I-Ι的剖面圖。 1260768 15269pif.doc 圖82是沿著圖81的線段II-II的剖面圖。 圖83是沿著圖82的線段III-III的剖面圖。 圖84根據本發明第三實施例的一種修改範例，描述 一種非揮發性半導體記憶體的記憶胞陣列區的上視圖。 圖85是沿著圖84的線段Η的剖面圖。 圖86是沿著圖84的線段ΙΙ-ΙΙ的剖面圖。 圖87是沿著圖84的線段ΙΙΙ-ΙΙΙ的剖面圖。 圖88係為根據本發明第四實施例的一種非揮發性半 導體記憶體的記憶胞陣列區的詳細上視圖。 圖89是沿著圖88的線段I-Ι的剖面圖。 圖90是沿著圖88的線段ΙΙ_ΙΙ的剖面圖。 圖91是沿著圖88的線段ΙΙΙ-ΙΙΙ的剖面圖。 圖92係為根據本發明第四實施例，描述一種非揮發 性半導體記憶體的記憶胞陣列區上的詳細源極線圖案的一 種記憶胞陣列區的上視圖。 圖93係為根據本發明苐五實施例的一種非揮發性半 導體記憶體的垂直接地AND記憶胞陣列之電路圖。
圖94係為根據本發明第五實施例的一種非揮發性 導體記憶體的垂直接地AND記憶胞陣列之上視圖。X 、圖95係為根據本發明第六實施例的一種非揮發性半 導體s己憶體的AND記憶胞陣列之電路圖。 圖96係為根據本發明第六實施例的—種非 導體記憶體的AND記憶胞陣列之上視圖。 x千 【主要元件符號說明】 1260768 15269pif.doc 1 :記憶胞陣列區 SL0 :第一源極線 SL2 :第二源極線 BL、BLla、BL2 ··資料傳輸線 WL、WL0〜WL15 :資料選擇線 10 :元件區 12 :元件隔離區
SSL、SGL :選擇閘極線 CS :源極線接觸 CB :資料傳輸線接觸 16、17 :介層洞接觸 F:元件區與元件隔離區的最小製作尺寸 X:第二源極線的寬度 26 :半導體基底或井區 18 :擴散層 20、M0〜M15、MOa〜M15a、MOb〜M15b :記憶胞電晶
SGS、SGD :選擇閘極電晶體 22 :阻障絕緣層 14 :資料傳輸線延伸區 23、24、27 :内層絕緣層 SH1 :源極分路線 SH2 :井分路線 y:半導體基底與第二源極線之間的距離 53 1260768 15269pif.doc 6:半導體晶片 2:資料選擇線控制電路 4 :感應放大器或資料閘 3:源極線分路電晶體 5;電源供應内連線墊 7 ·· SiN 層 44 :隧穿絕緣層 49 :電荷儲存層 40 :浮置閘 響 42 :内多晶矽絕緣層 46 ··控制閘 48 :罩幕絕緣層 52 :區塊隔離層 51 : NAND記憶胞單元 GSL :區塊選擇閘極線 SL2EL1 :源極線2構件1 SL2EL2 ··源極線2構件2 # z:源極線2構件1之間的距離 53 :記憶胞陣列區塊 58 :光阻 70 ··第二接觸填充材料 64 :阻障金屬 38 :開口 69 ··内連線金屬材料 54 1260768 15269pif.doc SL2A :源極線内連線區 83 :直立接地記憶胞單元 82a、82b、82c ··區域資料線 80、81 :記憶胞單元 Sla、Sib :區塊選擇電晶體 S2、9〇ssl、9〇gsl ·區塊選擇線 9〇wlg 〜9〇wli5 : 閘極控制線 85、85d、85s : η-型擴散區 100 : AND記憶胞單元
55

Claims (1)

1260768 15269pif.doc 十、申請專利範圍： 1·一種非揮發性半導體記憶體，包括： §己憶胞單70 ’包括平行的資料選擇線、橫跨該些資料 選擇線並彼此平行的資料傳輸線；以及電力可重寫⑹己产 :電晶體放置在該些資料傳輸線與該些資料選擇線的; 該些該些記憶胞單元的—端，並對準 些資置電性連接到該些第一源極線，並沿著該 體’ 利範圍第1項所述之非揮發性半導體記憶 一電源供應内連線；以及 源極線f間’放置在該電祕應内連線與該些第二 t咅㉟%專利範圍第2項所述之非揮發性半導體記 二；=内連線會連接到只在-晶片的-側 體，圍…所述之非揮發性半導體記憶 為銘或銅^源極線為w或侧，而該些第二源極線 5·如中請專利範圍第1項所述之非揮發性半導體記憶 56 1260768 15269pif.doc 體，其中該些第二源極線會位於區間處，其係為該些記憶 胞單元的一區間的整數倍。 〜 6·如申請專利範圍第1項所述之非揮發性半導體記憶 體，其中Z表示每個第二源極線的一寬度，而y表示 導體基底到該第二祕線的—高度；該寬度z滿足一關係 z/2<y 〇 κ ,、 7·—種非揮發性半導體記憶體，包括·· 記憶胞單元，包括平行的資料選擇線、橫跨該些資料
選擇線並彼此平行的資料傳輸線；以及電力可重寫^記憶 胞電晶體放置在該些資料傳輸線與該些:#料選擇線的^ 點； -記憶胞陣顺塊，在其中該些記憶 些選擇線放置； 第一源極、線，連接到該些記憶胞電晶體的一端，並 準该些資料選擇線；以及
此次ft祕線，電性連接到雜第1、極線，並沿著該 些貧料選擇線放置， 百 其中該些第二源極線沿著該些第—源 些育料選擇線會在該㈣—祕線上。 而。亥 卿、隹月專利範圍第7項所述之非揮發性半導體記憶 肢，進一步包括·· 一電源供應内連線；以及 源板2=晶體’放置在該電源供應内連線與該些第二 57 1260768 15269pif.doc 9·如申請專利範圍第8項所述之非揮發性半導體記憶 體’其中該電源供軸連線會連_只在—晶片的一 一電源供應内連線墊。 10·如申請專利範圍第7項所述之非揮發性半 憶體，其中該些第—源極線為W或WS1，而該些第二源: 線為叙志細。 11·如申請專利範圍第7項所述之非揮發性半導體
^體’其巾雜第二源極線會位於區間處，其係為該些纪 憶胞單元的一區間的整數倍。 —σ A 12.如巾請專利範圍第7項所述之_發性半導體記 憶體，其中z表示每個第二源極線的—寬度，—表示一 半$體基底㈣第二源極線的—高度；該寬度z滿足一關 係z/2<y 〇 ⑼ 13·如申晴專利範圍第7項所述之非揮發性半導體記 憶體’其巾該些第二祕線會放置在該些資料傳輸線與該 些資料選擇線的方向的一對角線方向中延伸。
14·一種非揮發性半導體記憶體，包栝： 記憶胞單元，包括平行的資料選擇線、橫跨該些資料 選擇線並彼此平行的資料傳輸線；以及電力可重寫的記憶 胞電晶體放置在該些資料傳輸線與該些資料選擇線的交 點； 一記憶胞陣列區塊，在其中該些記憶胞單元會沿著該 些選擇線放置； 第一源極線，連接到該些記憶胞電晶體的一端，並對 58 1260768 15269pif.doc 準該些資料選擇線； 第二源極線，電 些資料選擇線放置， 以及 性連接到該些第-源、極線，並沿著該 此資極線沿著該些第1極線放置，而該 些貝枓廷擇線會在該些記憶胞電晶體上。 憶體㈣14顿狀喻性半導體記 一電源供應内連線；以及
一第一電晶體，放置在該 源極線之間。 電源供應内連線與該些第二 ι·-ΠαΓΓ專利關第15顿述之非揮發性半導體言 k、體’其中該電源供應内連線會連接到只在—晶片的一* 的一電源供應内連線墊。 Π·如申請專利範圍第Η顿述之非揮發性半導體t i思體’其中該些第-源極線為w或WSi，而該些第二源才 線為銘或銅。
立18.如申睛專利範圍帛14項所述之非揮發性半導體記 *1趾i其中6亥些第二源極線會位於區間處，其係為該些記 胞單元的一區間的整數倍。 ^ 19·如申請專利範圍第14項所述之非揮發性半導體記 憶體’其中z表示每個第二源極線的一寬度，@ y表示一 半導體基底到該第二源極線的—高度；該寬度 係 z/2<y。 20.如申請專利範圍第14項所述之非揮發性半導體記 59 1260768 15269pif.doc 憶體，其中該些第二源極線會放置在該些資料傳輸線與該 些資料選擇線的方向的一對角線方向中延伸。
60
TW093133448A 2003-11-10 2004-11-03 Nonvolatile semiconductor memory TWI260768B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003379988A JP4455017B2 (ja) 2003-11-10 2003-11-10 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
TW200520209A TW200520209A (en) 2005-06-16
TWI260768B true TWI260768B (en) 2006-08-21

Family

ID=34431391

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093133448A TWI260768B (en) 2003-11-10 2004-11-03 Nonvolatile semiconductor memory

Country Status (6)

Country Link
US (4) US7145199B2 (zh)
EP (1) EP1530237A3 (zh)
JP (1) JP4455017B2 (zh)
KR (1) KR100598760B1 (zh)
CN (1) CN1645515B (zh)
TW (1) TWI260768B (zh)

Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4455017B2 (ja) * 2003-11-10 2010-04-21 株式会社東芝 不揮発性半導体記憶装置
JP2006060138A (ja) * 2004-08-23 2006-03-02 Toshiba Corp 半導体集積回路装置
JP4664688B2 (ja) * 2005-01-14 2011-04-06 東芝メモリシステムズ株式会社 工業製品の製造方法
JP4874658B2 (ja) * 2005-02-04 2012-02-15 株式会社東芝 不揮発性半導体記憶装置
JP4488926B2 (ja) * 2005-02-21 2010-06-23 株式会社東芝 マスクパターンデータ形成方法、フォトマスク、及び半導体デバイスの製造方法
JP4907897B2 (ja) 2005-04-15 2012-04-04 株式会社東芝 不揮発性半導体記憶装置
KR100731083B1 (ko) * 2005-07-28 2007-06-22 동부일렉트로닉스 주식회사 구리 금속 배선의 형성 방법 및 그에 의해 형성된 구리금속 배선을 포함하는 반도체 소자
DE102005047104B3 (de) * 2005-09-30 2007-05-31 Infineon Technologies Ag Halbleiterbauelement mit miteinander verschalteten Zellstreifen
US7737483B2 (en) 2005-12-06 2010-06-15 Sandisk Corporation Low resistance void-free contacts
WO2007067860A2 (en) * 2005-12-06 2007-06-14 Sandisk Corporation Low- resistance void-free contacts for eeprom devices
US7615448B2 (en) 2005-12-06 2009-11-10 Sandisk Corporation Method of forming low resistance void-free contacts
JP4921884B2 (ja) 2006-08-08 2012-04-25 株式会社東芝 半導体記憶装置
KR100780774B1 (ko) * 2006-11-07 2007-11-30 주식회사 하이닉스반도체 낸드형 플래쉬 메모리소자 및 그 제조방법
US7666774B2 (en) * 2007-01-23 2010-02-23 International Business Machines Corporation CMOS structure including dual metal containing composite gates
JP5283960B2 (ja) 2008-04-23 2013-09-04 株式会社東芝 三次元積層不揮発性半導体メモリ
JP2010021349A (ja) * 2008-07-10 2010-01-28 Nec Electronics Corp 半導体記憶装置
JP2010165785A (ja) 2009-01-14 2010-07-29 Toshiba Corp 半導体記憶装置およびその製造方法
JP2010199235A (ja) * 2009-02-24 2010-09-09 Toshiba Corp 不揮発性半導体記憶装置
US8796778B2 (en) * 2011-12-09 2014-08-05 Micron Technology, Inc. Apparatuses and methods for transposing select gates
JP2013191739A (ja) * 2012-03-14 2013-09-26 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP5814867B2 (ja) 2012-06-27 2015-11-17 株式会社東芝 半導体記憶装置
CN104347634B (zh) * 2013-07-30 2017-05-24 中芯国际集成电路制造(上海)有限公司 一种闪存存储单元阵列
KR102301501B1 (ko) * 2015-01-21 2021-09-13 삼성디스플레이 주식회사 가요성 표시 장치의 제조 방법
JP6515046B2 (ja) * 2016-03-10 2019-05-15 東芝メモリ株式会社 半導体記憶装置
US10014255B2 (en) * 2016-03-14 2018-07-03 International Business Machines Corporation Contacts having a geometry to reduce resistance
US10276491B2 (en) * 2016-08-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and methods thereof
KR102684539B1 (ko) * 2016-12-21 2024-07-16 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
US10600796B2 (en) 2017-06-15 2020-03-24 Micron Technology, Inc. Methods of forming staircase structures
US10283452B2 (en) 2017-09-15 2019-05-07 Yangtze Memory Technology Co., Ltd. Three-dimensional memory devices having a plurality of NAND strings
CN109285774B (zh) * 2018-09-12 2023-03-24 江苏能华微电子科技发展有限公司 一种基于氮化镓的结势垒肖特基二极管及其形成方法
JP2021039965A (ja) * 2019-08-30 2021-03-11 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0170714B1 (ko) 1995-12-20 1999-03-30 김광호 낸드형 플래쉬 메모리 소자 및 그 구동방법
JP3600393B2 (ja) * 1997-02-10 2004-12-15 株式会社東芝 半導体装置及びその製造方法
JP3898349B2 (ja) 1997-07-29 2007-03-28 株式会社東芝 半導体記憶装置
JP3225916B2 (ja) * 1998-03-16 2001-11-05 日本電気株式会社 不揮発性半導体記憶装置とその製造方法
JPH11354758A (ja) 1998-06-08 1999-12-24 Hitachi Ltd 半導体記憶装置
JP3940544B2 (ja) * 2000-04-27 2007-07-04 株式会社東芝 不揮発性半導体メモリのベリファイ方法
US6438030B1 (en) * 2000-08-15 2002-08-20 Motorola, Inc. Non-volatile memory, method of manufacture, and method of programming
JP2003188252A (ja) * 2001-12-13 2003-07-04 Toshiba Corp 半導体装置及びその製造方法
CN1280891C (zh) * 2001-12-31 2006-10-18 台湾茂矽电子股份有限公司 非挥发性存储器结构及其制造方法
JP4455017B2 (ja) * 2003-11-10 2010-04-21 株式会社東芝 不揮発性半導体記憶装置

Also Published As

Publication number Publication date
KR100598760B1 (ko) 2006-07-11
US20050128843A1 (en) 2005-06-16
US7781823B2 (en) 2010-08-24
US20090278190A1 (en) 2009-11-12
CN1645515B (zh) 2010-04-21
US7339227B2 (en) 2008-03-04
EP1530237A2 (en) 2005-05-11
US20060267069A1 (en) 2006-11-30
CN1645515A (zh) 2005-07-27
EP1530237A3 (en) 2014-08-20
KR20050045861A (ko) 2005-05-17
JP4455017B2 (ja) 2010-04-21
TW200520209A (en) 2005-06-16
US20080149993A1 (en) 2008-06-26
US7145199B2 (en) 2006-12-05
JP2005142493A (ja) 2005-06-02
US7560766B2 (en) 2009-07-14

Similar Documents

Publication Publication Date Title
TWI260768B (en) Nonvolatile semiconductor memory
TW200941707A (en) Semiconductor device
TW201044563A (en) Semiconductor memory devices and method of manufacturing semiconductor devices
TWI284978B (en) Array of nonvolatile memory cells wherein each cell has two conductive floating gates
TW583749B (en) Contact and via structure and method of fabrication
TWI278964B (en) Semiconductor device and method of manufacturing the same
CN110100307B (zh) 三维存储器件及其制作方法
TWI512904B (zh) 用於三維裝置之具有多個垂直延伸之導體
CN102142426B (zh) 半导体器件及其制造方法
TW200415780A (en) Semiconductor device and its manufacturing method
JP2011187794A (ja) 半導体記憶装置及びその製造方法
US9087906B2 (en) Grounding of silicon-on-insulator structure
US20120241978A1 (en) Semiconductor device and method of manufacturing the same
CN101159257A (zh) 具有高密度三维电阻器的互连结构及其制造方法
US9263322B2 (en) Reliable contacts
TWI480981B (zh) 多層介電質記憶體裝置
JP2014011230A (ja) 半導体記憶装置およびその製造方法
TWI263304B (en) Interconnection structure for IC metallization and method for fabricating the same
CN100501973C (zh) 适合半导体器件的熔丝断开方法
CN104022100A (zh) 电熔丝及制造电熔丝的方法
TW201727903A (zh) 半導體裝置及其製造方法
TW200901370A (en) Semiconductor device having fine pattern wiring lines integrally formed with contact plug and method of manufacturing same
TWI311351B (en) Method of manufacturing well pick-up structure of non-volatile memory
TW201123361A (en) Methods of manufacturing memory devices
TWI231601B (en) Charge-coupled device having a reduced width for barrier sections in a transfer channel

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees