CN104022100A - 电熔丝及制造电熔丝的方法 - Google Patents

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Abstract

一种熔丝、制造这种熔丝的方法及包含这种熔丝的电路。这种熔丝包括：位于沟槽侧壁和底部上的导电且保形的衬垫；位于保形衬垫上的铜层，其中沟槽的下部中位于沟槽底部之上的铜层的第一厚度大于沟槽的邻接的上部中位于沟槽侧壁之上的铜层的第二厚度；及沟槽中位于铜层上的电介质材料，该电介质材料填充所述沟槽的上部中的剩余空间。

Description

电熔丝及制造电熔丝的方法
技术领域
本发明涉及集成电路领域；更具体而言，涉及电熔丝及制造电熔丝的方法。
背景技术
熔丝是用于编程集成电路功能的最简单和最紧凑的机制之一。在目前使用的熔丝类型当中有两种主要类型：基于晶体管的熔丝和基于金属导线的熔丝。随着熔丝尺寸的减小，由于作为基于晶体管的熔丝的可熔部分的栅极材料的固有健壮性，基于晶体管的熔丝变得越来越不可操作，而且编程金属导线熔丝的可靠性受用于制造金属导线熔丝的平版印刷工艺的尺寸控制的不利影响。因此，在本领域中存在缓解上述缺陷和限制的需求。
发明内容
本发明的第一方面是一种结构，包括：在电介质层中形成的沟槽；及熔丝，所述熔丝包括：位于沟槽侧壁和底部上的导电且保形的（conformal）衬垫；位于保形的衬垫上的铜层，其中，沟槽的下部中位于沟槽底部之上的铜层的第一厚度大于沟槽的邻接的上部中位于沟槽侧壁之上的铜层的第二厚度；及沟槽中位于铜层上的电介质材料，该电介质材料填充所述沟槽的上部中的剩余空间。
本发明的第二方面是一种方法，包括：形成在电介质层中形成的沟槽；及在电介质层中形成熔丝，所述熔丝包括：位于沟槽侧壁和底部上的导电且保形的衬垫；位于保形的衬垫上的铜层，其中沟槽的下部中位于沟槽底部之上的铜层的第一厚度大于沟槽的邻接的上部中位于沟槽侧壁之上的铜层的第二厚度；及沟槽中位于铜层上的电介质材料，该电介质材料填充所述沟槽的上部中的剩余空间。
本发明的第三方面是一种熔丝电路，包括：可开关地连接在正电压源和地之间的熔丝，该熔丝还可开关地连接在正电压源和被配置为确定跨熔丝的电压降的比较电路之间；而且熔丝包括：在电介质层中形成的沟槽；位于沟槽侧壁和底部上的导电且保形的衬垫；位于保形的衬垫上的铜层，其中，沟槽的下部中位于沟槽底部之上的铜层的第一厚度大于沟槽的邻接的上部中位于沟槽侧壁之上的铜层的第二厚度；及沟槽中位于铜层上的电介质材料，该电介质材料填充所述沟槽的上部中的剩余空间。
以下描述本发明的这些及其它方面。
附图说明
本发明的特征在所附权利要求中阐述。但是，当结合附图阅读时，本发明本身将通过参考以下说明性实施例的具体描述得到最好的理解，其中：
图1A至1H说明了根据本发明实施例的电熔丝的制作；
图2说明了根据本发明实施例的接触电熔丝的备选方法；
图3说明了用于根据本发明实施例的电熔丝的备选位置；
图4说明了用于根据本发明实施例的电熔丝的备选位置；
图5说明了根据本发明实施例的修改后的电熔丝结构；
图6说明了根据本发明实施例的电熔丝的可熔链接部分的备选结构；及
图7是示例性熔丝编程/感测电路。
具体实施例
电熔丝（e熔丝）是包括导电可熔部分的器件，当电流被迫通过该可熔部分时该可熔部分物理地更改结构（例如，熔化、蒸发或者发生电迁移）以改变（例如，增加）可熔部分的电阻。根据本发明实施例的e熔丝包括沟槽侧壁上的超薄铜层和沟槽底部上的较厚铜层，其中超薄铜层充当e熔丝的可熔部分。根据本发明实施例的e熔丝在编程（也称为熔断）之后具有比编程之前更高的电阻。
镶嵌（damascene）工艺是一种在电介质层中形成导线沟槽或通孔开口、在沟槽中和电介质的顶表面上形成厚度足以填充沟槽的电导体的工艺。执行化学机械抛光（CMP）工艺，以便从电介质层的表面除去过多的导体并且使导体的表面与电介质层的顶表面共面，以形成镶嵌导线（或者镶嵌通孔（via））。当只形成一个沟槽和一条导线（或者一个通孔开口和一个通孔）时，这种工艺被称为单镶嵌。
先通孔双镶嵌工艺是这样一种工艺，其中，穿过电介质层整个厚度形成通孔开口，之后在任何给定的截面视图中穿过电介质层的一部分而形成沟槽。先沟槽双镶嵌工艺是这样一种工艺，其中，穿过电介质层厚度的一部分形成沟槽，之后在任何给定的截面视图中在沟槽内穿过电介质层的剩余部分形成通孔。所有通孔开口都与上面的一体化导线沟槽并且与下面的导线沟槽相交，但是不是所有沟槽都需要与通孔开口相交。在电介质层的顶表面上形成厚度足以填充沟槽和通孔开口的电导体，并且执行CMP工艺以使沟槽中导体的表面与电介质层的顶表面共面，从而形成具有一体化通孔的双镶嵌导线。
保形层（或衬垫）定义为沿着其上形成有该层的表面的轮廓的层。在一个例子中，当垂直于其上形成有保形层的表面测量时，保形层的厚度沿界面每个地方都相对相同。保形层可以沿表面的边缘或阶梯呈现厚度变化，但仍然被认为是保形层。保形层可以通过薄膜淀积方法来淀积，诸如镀层、化学气相淀积或者原子层淀积。
除非明确地说术语单镶嵌导线或者双镶嵌导线，否则，当下文中使用术语“镶嵌导线”时，指单镶嵌导线或者双镶嵌导线。
图1A至1H说明了根据本发明实施例的电熔丝的制作。在图1A中，在半导体（例如，硅）衬底100上形成的是电介质层105并且在电介质层105中形成的是镶嵌导线110。导线110包括可选的保形导电衬垫112和导电核心导体114。在电介质层105顶表面上形成的是包括可选的电介质蚀刻停止层120和电介质层125的电介质层115。在一个例子中，电介质层105和125可以包括独立地选自二氧化硅（SiO2）、正硅酸乙酯玻璃（TEOS）、氟化SiO2（FSG）、FTEOS、低K（介电常数）材料、氢倍半硅氧烷聚合物（HSQ）、甲基倍半硅氧烷聚合物（MSQ）、有机硅酸盐玻璃（掺杂了甲基的二氧化硅或SiOx(CH3)y或SiCxOyHy或SiCOH）以及聚亚苯低聚物的材料。低K电介质材料具有大约3.0或者更小的相对介电常数。在一个例子中，电介质层120可以包括选自氮化硅（Si3N4）、碳化硅（SiC）、氮氧化硅（SiON）、碳氧化硅（SiOC）、有机硅酸盐玻璃（SiCOH）、等离子增强的氮化硅（PSiNx）或NBLok（SiC(N,H)）的材料。在一个例子中，电介质层120是铜扩散阻挡层。在一个例子中，衬垫112包括最接近电介质层的一层氮化钽（TaN）和TaN层上的一层Ta而且核心导体114是铜。在一个例子中，衬垫112包括最接近电介质层的一层氮化钛（TiN）和TiN层上的一层Ti而且核心导体114是铜。在一个例子中，衬垫112包括一层氮化钨（WN）而且核心导体114是W。
在图1B中，沟槽135穿过电介质层115而形成并且导线110暴露在沟槽135的底部中。在一个例子中，沟槽135通过以下步骤形成：在电介质层105上光刻形成图案化光致抗蚀剂层，执行反应离子蚀刻以便在电介质层不受图案化光致抗蚀剂层保护的地方除去电介质层115，然后除去图案化光致抗蚀剂层。优选地，电介质层115沿着导线110的整个周界137在核心导体114之上延伸。
在图1C中，保形且导电的衬垫层140形成在沟槽135的侧壁和底部上以及电介质层115的顶表面上。保形铜层145形成在衬垫层140的顶表面上。衬垫层140不填充沟槽135，铜层145也不填充沟槽135。在一个例子中，衬垫层140包括沟槽135侧壁和底部上的第一层TaN、TiN、W（N）或者氮化钌钽（RuTa(N)），以及在可选的第一层上的第二层钴（Co）、Ru、铱（Ir）、铑（Rh）、铂（Pt）或铅钽（PbTa）。在一个例子中，衬垫层140包括单层的Co、Ru、Ir、Rh、Pt或者Ta。在一个例子中，当衬垫层140包括第一层和第二层时，第一层是铜扩散阻挡层。在一个例子中，衬垫层140具有大约1nm和大约10nm之间的厚度。在一个例子中，衬垫层140包括给沟槽135的侧壁和底部加衬的一层TaN（例如，大约6nm厚）以及在TaN层上大约3nm厚的一层Ru。衬垫层145在沟槽135的侧壁之上具有厚度T1并且在沟槽135的底部之上具有厚度T2。在一个例子中，T1大约等于T2。在一个例子中，T1和T2在大约5nm和大约20nm之间。在一个例子中，T1大约等于T2，并且T1和T2在大约5nm和大约20nm之间。衬垫层140和铜层145可以利用化学气相淀积（CVD）或物理气相淀积（PVD）独立地形成。铜层145也可以通过蒸发淀积形成。
在图1D中，在惰性（例如，氮气（N2））或者还原（例如，氢气（H2）或者H2/N2混合物）气氛中低温退火（例如，小于大约400℃）。退火气氛包含非常低的氧气（O2）含量（例如，小于1ppm）。在一个例子中，退火温度在大约200℃和大约350℃之间。在一个例子中，退火温度不大于大约250℃。在一个例子中，退火温度是大约250℃。在一个例子中，退火时间是大约30分钟。退火过程可以紧跟着H2清洁过程。关键的是，退火温度不应当超过大约400℃，以避免损坏退火之前在衬底100中制作的集成电路器件。低温（？）退火造成铜层145（见图1C）回流，形成铜层145A。铜层145A在沟槽135的侧壁之上具有厚度T3并且在沟槽135的底部之上具有厚度T4。退火的时间和温度控制厚度T3。T3小于T1，T2T3小于T2，而且T3小于T4。在一个例子中，T3在大约1nm和大约5nm之间。在退火之后，衬垫140和铜层145A填充沟槽135的下部，但衬垫140和铜层145A不填充沟槽135的邻接的上部；铜层145A的顶表面是沟槽底面，其定义下部和上部之间的界面。
在图1E中，电介质层150在铜层145A上形成。电介质层完全填充沟槽135中剩余的空间。在一个例子中，电介质层150可以包括选自二氧化硅（SiO2）、TEOS、FSG、FTEOS、低K（介电常数）材料、HSQ、MSQ、有机硅酸盐玻璃（掺杂了甲基的二氧化硅或SiOx(CH3)y或SiCxOyHy或SiCOH）及聚亚苯低聚物的材料。
在图1F中，已经执行了CMP，以除去过多的电介质层150、铜层145A和衬垫层140，从而形成包括可选的衬垫层140、铜层145A和（得自图1E的电介质层150的）电介质填充物150A的熔丝155。熔丝155的顶表面与电介质层115的顶表面共面。
厚度T3控制熔丝的电性质。通过让电流通过薄的侧壁部分，使得薄侧壁部分发生熔化、蒸发或者电迁移（或者其组合），导致薄侧壁部分的电阻增加，从而熔丝被编程（例如，“熔断”）。熔丝155的一个关键特征是，铜层145A位于电介质填充物150A和电介质层115之间的部分的厚度T3小于所形成的铜层145的厚度T1（见图1C），以便最小化与淀积厚度T1所需的电流量相比所需的编程电流量。熔丝155的一个关键特征是，下部的厚度T4（见图1D）大于厚度T3和T2（见图1C），以便保护熔丝155下面的结构不被损坏。
因为厚度T3受退火过程的条件（例如，温度和时间）控制，所以它不受平版印刷尺寸控制或者可熔材料固有健壮性的限制。
图1G是图1F的顶视图。图1F是通过图1G的线1F-1F的截面。在图1G中，熔丝155包括可选的衬垫层140、铜层145A和电介质填充物150A。虽然熔丝155示出为方形，但是其形状也可以是矩形、“L形”或者蛇形。
在图1H中，层间电介质层160形成在电介质层115上。层间电介质层160包括可选的蚀刻停止/铜扩散阻挡电介质层165和位于电介质层165上的电介质层170。镶嵌导线175形成在层间电介质层160中（示出双镶嵌导线）。导线175包括可选的保形导电衬垫180和导电核心导体185。用于电介质层165的材料与前面所述用于电介质层120的相同。用于电介质层170的材料与前面所述用于电介质层125的相同。用于衬垫180的材料与前面所述用于衬垫112的相同。用于核心导体185的材料与前面所述用于核心导体114的相同。熔丝155将导线110电连接到导线175，这些导线使得熔丝155能够连接到诸如下面图7所述电路的电路中。
导线110可以被延伸到衬底100中的场效应晶体管（FET）的源极/漏极或在电介质层105中形成的FET栅极的接触件代替。
图2说明了根据本发明实施例的接触电熔丝的备选方法。图2与图1H相似，但是没有导线110（见图1H），而且有接触熔丝155的不同区域的两根镶嵌导线175A和175B（示出双镶嵌导线）。因而，熔丝155将导线175A电连接到导线175B，这些导线使得熔丝155能够连接到诸如下面图7所述电路的电路中。
图3说明了用于根据本发明实施例的电熔丝的备选位置。图3与图1H相似，但是没有导线110（见图1H），有接触熔丝155的不同区域的两根导线175A和175B（代替图1H的单根导线175），而且熔丝155与衬底100是通过在衬底100中形成的沟槽隔离190而不是通过（图1H的）电介质层105隔离。因而，熔丝155将导线175A电连接到导线175B，这些导线使得熔丝155能够连接到诸如下面图7所述电路的电路中。
图4说明了用于根据本发明实施例的电熔丝的备选位置。图4与图2相似，但是熔丝155形成在电介质层115A中并且不延伸穿过电介质层115A，因此电介质层115A本身把熔丝115和衬底110隔离开了。用于电介质层115A的材料与如上所述用于电介质层115的相同。
图5说明了根据本发明实施例的修改后的电熔丝结构。图5与图1H相似，但是图1H的熔丝155的电介质填充物150A被熔丝155A中的电介质填充物195代替。电介质填充物195包括孔隙200。孔隙200允许在熔丝155A被编程的时候吸收震动。在一个例子中，电介质层195是多孔倍半硅氧烷树脂。应当理解，电介质填充物195可以代替图2、3和4中的电介质填充物150A。
图6说明了根据本发明实施例的电熔丝的备选结构。在图6中，熔丝155B与图1F的熔丝155相似，但是铜层145B代替了图1F的铜层145A而且电介质填充物150B代替了图1F的电介质填充物150A。在图6中，在熔丝155B的上部中，铜层145B的厚度逐渐变细而不是均匀厚度，而且在熔丝155B的下部中，铜层145B是凹的而不是平的。位于熔丝155B底部的铜层145B的厚度大于位于熔丝155B上部的铜层145B的厚度。
图7是一种示例性熔丝编程/感测电路。在图7中，熔丝电路210包括逆变器I1、熔丝F1、第一NFET N1、第二NFET N2和熔丝状态传感器215。熔丝F1可以采取前面所述任何熔丝实施例的形式。逆变器I1的输入连接到信号PROGRAM（“编程”）并且逆变器I1的输出连接到NFET N1的栅极。熔丝F1的第一端子连接到VCC（例如，大于零的正电压）并且熔丝F1的第二端子连接到NFET N2和N1的漏极。NFET N2的源极连接到GND（例如，零伏特）并且NFET N2的源极连接到熔丝状态传感器215的输入。信号SENSE（“感测”）连接到NFET N2的栅极。熔丝状态传感器215连接到VCC和GND并且熔丝状态传感器215的输出是信号OUT。当PROGRAM为高（逻辑1）并且SENSE为低（逻辑零）时，NFETN1接通且NFET N2断开，使得熔丝F1连接在VCC和GND之间并且“熔断”（例如，其电阻增加）。当PROGRAM为低并且SENSE为高时，NFET N1断开且NFET N2接通，使得熔丝F1连接在VCC和熔丝感测电路215之间。在一个例子中，熔丝状态传感器215利用差分放大器比较跨熔丝F1的VCC和GND之间的电压降与VCC和GND之间的参考电压降。当跨熔丝F1的电压降大于参考值时，OUT信号指示“熔断的”熔丝。应当理解，有许多其它途径来实现熔丝熔断/感测电路。
因而，本发明的实施例提供了不受平版印刷尺寸控制或可熔材料的固有健壮性的限制的电熔丝。
已经为了说明的目的而给出了本发明各种实施例的描述，但这不意图是详尽的或者要限定到所公开的实施例。在不背离所述实施例范围和精神的情况下，许多修改和变化都将对本领域普通技术人员显而易见。这里所使用的术语被选择成最好地解释实施例的原理、实践应用或者对市场中可以找到的技术的技术改进，或者使本领域其他普通技术人员能够理解这里所公开的实施例。

Claims (27)

1.一种结构，包括：
在电介质层中形成的沟槽；及
熔丝，所述熔丝包括：
位于所述沟槽的侧壁和底部上的导电且保形的衬垫；
位于所述保形的衬垫上的铜层，其中，所述沟槽的下部中位于所述沟槽的所述底部之上的所述铜层的第一厚度大于所述沟槽的邻接的上部中位于所述沟槽的所述侧壁之上的所述铜层的第二厚度；及
所述沟槽中位于所述铜层上的电介质材料，所述电介质材料填充所述沟槽的所述上部中的剩余空间。
2.如权利要求1所述的结构，其中所述熔丝的顶表面与所述电介质层的顶表面共面。
3.如权利要求1所述的结构，其中所述熔丝不完全延伸通过所述电介质层。
4.如权利要求1所述的结构，其中所述电介质层在半导体衬底之上形成。
5.如权利要求1所述的结构，还包括：
在下部电介质层中形成的下部镶嵌导线，所述下部电介质层位于半导体衬底和所述电介质层之间并且邻接所述电介质层的底表面，所述熔丝的底表面邻接所述下部镶嵌导线的顶表面；及
在上部电介质层中形成的上部镶嵌导线，所述上部电介质层邻接所述电介质层的顶表面，所述熔丝的顶表面邻接所述上部镶嵌导线的底表面。
6.如权利要求1所述的结构，还包括：
位于半导体衬底和所述电介质层之间并且邻接所述电介质层的底表面的下部电介质层，所述熔丝的底表面邻接所述下部电介质层的顶表面；
在上部电介质层中形成的第一上部镶嵌导线，所述上部电介质层邻接所述电介质层的顶表面，所述熔丝的顶表面的第一区域邻接所述第一上部镶嵌导线的底表面；及
在所述上部电介质层中形成的第二上部镶嵌导线，所述熔丝的所述顶表面的第二且不同的区域邻接所述第二上部镶嵌导线的底表面。
7.如权利要求1所述的结构，还包括：
在半导体衬底中形成的沟槽隔离的岛，所述沟槽隔离和所述半导体衬底的顶表面共面并且邻接所述电介质层的下表面，所述熔丝的底表面邻接所述沟槽隔离的顶表面；
在上部电介质层中形成的第一上部镶嵌导线，所述上部电介质层邻接所述电介质层的顶表面，所述熔丝的顶表面的第一区域邻接所述第一上部镶嵌导线的底表面；及
在所述上部电介质层中形成的第二上部镶嵌导线，所述熔丝的所述顶表面的第二且不同的区域邻接所述第二上部镶嵌导线的底表面。
8.如权利要求1所述的结构，还包括：
在上部电介质层中形成的第一上部镶嵌导线，所述上部电介质层邻接所述电介质层的顶表面，所述熔丝的顶表面的第一区域邻接所述第一上部镶嵌导线的底表面；
在所述上部电介质层中形成的第二上部镶嵌导线，所述熔丝的所述顶表面的第二且不同的区域邻接所述第二上部镶嵌导线的底表面；及
其中所述熔丝的顶表面与所述电介质层的所述顶表面共面并且所述熔丝不完全延伸通过所述电介质层。
9.如权利要求1所述的结构，其中所述衬垫包括一层Co、Ru、Ir、Rh、Pt或Ta。
10.如权利要求1所述的结构，其中衬垫包括给所述沟槽的侧壁和底部加衬的第一层TaN、TiN、W(N)或RuTa(N)以及在所述第一层上的第二层Co、Ru、Ir、Rh、Pt或Ta。
11.如权利要求1所述的结构，其中所述电介质材料具有大约3.0或更小的相对介电常数或者是多孔电介质材料。
12.如权利要求1所述的结构，其中所述第二厚度在大约1nm和大约5nm之间。
13.一种方法，包括：
形成在电介质层中形成的沟槽；及
在所述电介质层中形成熔丝，所述熔丝包括：
位于所述沟槽的侧壁和底部上的导电且保形的衬垫；
位于所述保形的衬垫上的铜层，其中，所述沟槽的下部中位于所述沟槽的所述底部之上的所述铜层的第一厚度大于所述沟槽的邻接的上部中位于所述沟槽的所述侧壁之上的所述铜层的第二厚度；及
所述沟槽中位于所述铜层上的电介质材料，所述电介质材料填充所述沟槽的所述上部中的剩余空间。
14.如权利要求13所述的方法，其中所述熔丝的顶表面与所述电介质层的顶表面共面。
15.如权利要求13所述的方法，其中所述熔丝不完全延伸通过所述电介质层。
16.如权利要求13所述的方法，其中所述电介质层在半导体衬底之上形成。
17.如权利要求13所述的方法，还包括：
在下部电介质层中形成下部镶嵌导线，所述下部电介质层在半导体衬底和所述电介质层之间并且邻接所述电介质层的底表面，所述熔丝的底表面邻接所述下部镶嵌导线的顶表面；及
在上部电介质层中形成上部镶嵌导线，所述上部电介质层邻接所述电介质层的顶表面，所述熔丝的顶表面邻接所述上部镶嵌导线的底表面。
18.如权利要求13所述的方法，还包括：
在半导体衬底和所述电介质层之间形成下部电介质层，所述下部电介质层邻接所述电介质层的底表面，所述熔丝的底表面邻接所述下部电介质层的顶表面；
在上部电介质层中形成第一上部镶嵌导线，所述上部电介质层邻接所述电介质层的顶表面，所述熔丝的顶表面的第一区域邻接所述第一上部镶嵌导线的底表面；及
在所述上部电介质层中形成第二上部镶嵌导线，所述熔丝的所述顶表面的第二且不同的区域邻接所述第二上部镶嵌导线的底表面。
19.如权利要求13所述的方法，还包括：
在半导体衬底中形成沟槽隔离的岛，所述沟槽隔离和所述半导体衬底的顶表面共面并且邻接所述电介质层的下表面，所述熔丝的底表面邻接所述沟槽隔离的顶表面；
在上部电介质层中形成第一上部镶嵌导线，所述上部电介质层邻接所述电介质层的顶表面，所述熔丝的顶表面的第一区域邻接所述第一上部镶嵌导线的底表面；及
在所述上部电介质层中形成第二上部镶嵌导线，所述熔丝的所述顶表面的第二且不同的区域邻接所述第二上部镶嵌导线的底表面。
20.如权利要求13所述的方法，还包括：
在上部电介质层中形成第一上部镶嵌导线，所述上部电介质层邻接所述电介质层的顶表面，所述熔丝的顶表面的第一区域邻接所述第一上部镶嵌导线的底表面；
在所述上部电介质层中形成第二上部镶嵌导线，所述熔丝的所述顶表面的第二且不同的区域邻接所述第二上部镶嵌导线的底表面；及
其中所述熔丝的顶表面与所述电介质层的所述顶表面共面并且所述熔丝不完全延伸通过所述电介质层。
21.如权利要求13所述的方法，其中所述衬垫包括一层Co、Ru、Ir、Rh、Pt或Ta。
22.如权利要求13所述的方法，其中衬垫包括给所述沟槽的侧壁和底部加衬的第一层TaN、TiN、W(N)或RuTa(N)以及在所述第一层上的第二层Co、Ru、Ir、Rh、Pt或Ta。
23.如权利要求13所述的方法，其中所述电介质材料具有大约3.0或更小的相对介电常数或者是多孔电介质材料。
24.如权利要求13所述的方法，其中所述第二厚度在大约1nm和大约5nm之间。
25.如权利要求13所述的方法，其中形成所述熔丝包括：
在所述沟槽的侧壁和底部上以及所述电介质层的顶表面上形成导电且保形的衬垫层；
在所述保形的衬垫层上形成保形的铜层；
回流所述铜层，以便形成回流铜层，其中，所述沟槽的下部中位于所述沟槽的所述底部之上所述回流铜层的第一厚度大于所述沟槽的邻接的上部中位于所述沟槽的所述侧壁之上的所述回流铜层的第二厚度；
在所述沟槽中在所述回流铜层上形成所述电介质材料的填充层，所述填充层填充所述沟槽的所述上部中的剩余空间；及
执行化学机械抛光，以便从所述电介质层的所述顶表面除去所述保形的衬垫层、所述回流铜层和所述填充层。
26.如权利要求25所述的方法，其中所述回流是在还原气氛中以小于大约400℃的温度执行的。
27.一种熔丝电路，包括：
可开关地连接在正电压源和地之间的熔丝，所述熔丝还可开关地连接在所述正电压源和被配置为确定跨所述熔丝的电压降的比较电路之间；并且
所述熔丝包括：
在电介质层中形成的沟槽；
位于所述沟槽的侧壁和底部上的导电且保形的衬垫；
位于所述保形的衬垫上的铜层，其中，所述沟槽的下部中位于所述沟槽的所述底部之上的所述铜层的第一厚度大于所述沟槽的邻接的上部中位于所述沟槽的所述侧壁之上的所述铜层的第二厚度；及
所述沟槽中位于所述铜层上的电介质材料，所述电介质材料填充所述沟槽的所述上部中的剩余空间。
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