TWI480981B - 多層介電質記憶體裝置 - Google Patents

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TWI480981B TW100145991A TW100145991A TWI480981B TW I480981 B TWI480981 B TW I480981B TW 100145991 A TW100145991 A TW 100145991A TW 100145991 A TW100145991 A TW 100145991A TW I480981 B TWI480981 B TW I480981B
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Description

多層介電質記憶體裝置
本發明係有關於多層介電質記憶體裝置。
電晶體式非揮發性記憶體裝置，例如快閃記憶體，的物理尺度面臨許多的挑戰。非電晶體式記憶體裝置和記憶體陣列被考慮。
 【發明內容及實施方式】
在不同實施例中，一包含介電阻障區的記憶體裝置和其製造方法被描述。在下述的描述裡，不同的實施例將被描述。然而，一個在該領域之習知技術者將瞭解不同的實施例不用任何具體的細節或者以其他的取代和/或另外的方法、材料或組成可被實行。在其他例子裡，熟知的結構，材料，或操作沒有詳細的顯示或描述，以避免混淆本發明不同實施例的觀點。同樣的，為了解釋的目的，特定的編號，材料，和組成被提出以使完全地了解本發明。然而，本發明不須具體的細節可被實施。而且，該被瞭解的是在圖示中不同的實施例為說明的圖示且不需按比例繪製。
該說明書之提到「一實施例」或「實施例」意味著一與該實施例相連結特定的特色、結構、材料、或描述的特徵包含在至少一屬於本發明範圍之實施例，但不表示存在 於每一個實施例。因此，在本說明書不同地方出現的該片語「在一實施例中」或「在實施例中」不一定和本發明之相同的實施例相關。而且，該特色、結構、材料、或描述的特徵可以任何適當的方式包含在一或多個實施例。不同額外的層和/或結構可包含，且/或描述的特色可在其他的實施例中被忽略。
不同的操作將以最有助於了解本發明的方式，被描述為多個依次分開的操作。然而，描述的次序不應被解釋為意味著這些操作必須依此次序。特別是，這些操作不一定要以描述的次序來實施。描述的操作可以和該描述之實施例不同的次序，接續地或同時地實施。不同額外的操作可實施且/或描述的操作可在其他的實施例中被忽略。
當一元件被提到為「上」、「連接到」或「耦合到」其他的元件或層，其也許直接的在、連接於或耦合於該另一元件，或者插入的元件可存在於該元件和該另一元件之間。當一元件被提到為「直接在」、「相接觸」、「直接連接到」或「直接耦合到」其他的元件或層，其也許沒有插入的元件而直接的在、接觸於、直接連接於或直接耦合於該另一元件。
該瞭解的是空間上的描述詞，例如「在上面」、「在下面」、「在底下」、「上面的」、「下面的」和類似的，在此可被使用來描述一元件、組成或區與其他的元件、組成或區之相對的空間關係，且該空間上的描述詞包含在一實施例中一元件、組成或區之不同的方向。例如， 假使一實施例描述一元件為在另一元件下面，則當該實施例反轉時，該相同的元件將在該另一元件上面。
圖1為一剖面圖，描述一個由一存取電晶體100整合成的記憶體堆疊140之實施例。該記憶體堆疊140和該存取電晶體100可形成於包含矽晶圓之一底材101上。在其他實施例中，該底材101可為任何包含如砷化鎵、砷化銦、砷化鎵銦、鍺或絕緣層上覆矽半導體材料之底材。在其他實施例中，該底材101可有部份地或完全地製造結構、元件或電路。例如，該底材101可包含含有不同如電晶體、二極體或互連線等元件的積體電路，該互連線可，或可不，電耦合於該記憶體堆疊140或存取電晶體100。
該存取電晶體100包含一閘極介電質106、一在該閘極介電質106上的閘極108、一源極104、一汲極102和間隙壁110與112。該存取電晶體100也包含一源極接點114和一汲極接點116。在一實施例中，該記憶體堆疊140可透過該汲極接點116耦合到該電晶體100的汲極102。在其他實施例中，該記憶體堆疊140可透過該源極接點114耦合到該存取電晶體100的源極104。在其他實施例中，不同的耦合該記憶體140與該存取電晶體100之配置可發生。
該記憶體堆疊包含一第一電極區120、一第一介電阻障區124、一第二介電阻障區128和一第二電極區132。
一記憶胞透過該存取電晶體100可使用於包含讀取、寫入、禁止和清除等各種不同的操作。在一操作的例子 裡，一閘極電壓可加在該閘極108，且一記憶存取電壓可加在該第二電極區132。在其他操作的例子裡，一閘極電壓可加在該閘極108，且一記憶存取電壓可透過該源極接點114加在該源極104。
一讀取操作可以是一種操作，該操作當一讀取閘極電壓施加在該閘極108時，透過該第二電極區132偵測讀取電壓、讀取電流或該兩者。在一實施例中，當一正讀取閘極電壓施加在該第二電極區132，同時地以一讀取閘極電壓施加在該閘極108時，讀取電流可被偵測到。在其他實施例中，當一負讀取閘極電壓施加在該第二電極區132，同時地以一讀取閘極電壓施加在該閘極108時，讀取電流可被偵測到。在一實施例中，一讀取操作可以是非破壞性地且引起該記憶體堆疊140微小的改變，以致當第一、第二和第三讀取操作接連實施時，該第三讀取操作產生相對於該第一讀取操作實質上相同的讀取電壓、讀取電流或該兩者。在其他實施例中，一讀取操作可以是破壞性地且引起該記憶體堆疊140顯著的改變，以致當第一、第二和第三讀取操作接連實施時，該第三讀取操作產生相對於該第一讀取操作實質上相同的讀取電壓、讀取電流或該兩者。
一寫入操作可是一種操作，該操作對該記憶體堆疊140引起大的改變，以致在繼一寫入操作實施後隨即實施地讀取操作產生相對於該寫入操作前實施的讀取操作可觀的讀取電壓、讀取電流或兩者。在一實施例中，該寫入操作可以一和讀取電壓相同的極性的寫入電壓施加在該第二 電極區132上被實施。在其他實施例中，該寫入操作可以一和讀取電壓相反極性的寫入電壓施加在該第二電極區132上被實施。在一實施例中，一寫入操作的結果可致一較高的接續之讀取電流、讀取電壓或兩者。在其他實施例中，一寫入操作的結果可致一較低的接續之讀取電流、讀取電壓或兩者。
一清除操作可是一種操作，該操作相較於該寫入操作對該讀取電流、讀取電壓或兩者引起顯著相反的改變。在一實施例中，該清除操作可以一和讀取電壓相同的極性的清除電壓施加在該第二電極區132上被實施。在其他實施例中，該清除操作可以一和讀取電壓相反極性的清除電壓施加在該第二電極區132上被實施。在一實施例中，一清除操作的結果可致一較高的接續之讀取電流、讀取電壓或兩者。在其他實施例中，一清除操作的結果可致一較低的接續之讀取電流、讀取電壓或兩者。
圖2a顯示一孤立地記憶體堆疊158之實施例。該孤立地記憶體堆疊158包含一第一電極區142，一第一介電阻障區146，一第二介電阻障區150，和一第二電極區154。在其他實施例中，該第一介電阻障區146可被當為一第一記憶阻障區。相同地，該第二介電阻障區150可被當為一第二記憶阻障區。
參考圖2a，第一電極區142可包含一金屬元素。在一實施例中，第一電極區142可包含一選自該由鈦、鉭、鈀、釕、鎳、鎢、鋁和銅所組成之群組的元素。在其他實 施例中，第一電極區142可包含一如氮化鈦、氮化鉭、氧化鎢、氧化釕鍶等金屬氧化物或金屬氮化物。被了解的是金屬氧化物或金屬氮化物可有一範圍的分佈組成。在其他實施例中，該第一電極區142可包含一摻雜半導體，例如重摻雜矽或鍺。
在任何實施例中，該選做第一電極區142的材料可依據該材料的功函數或有效功函數決定。一在該領域的習知技術者了解對一金屬材料來說，較實用的參數為該有效功函數，其為一對該測量系統特有的明顯地功函數，而不是相對於真空能階所測之該功函數。在一實施例中，該第一電極區142可包含一功函數或有效功函數範圍從2.7eV(電子伏特)到3.5eV的金屬。在其他實施例中，該第一電極區142可包含一功函數或有效功函數範圍從3.5eV到4.3eV的金屬。在另一實施例中，該第一電極區142可包含一功函數或有效功函數範圍從2.7eV到4.3eV的金屬。
圖2a顯示一第一介電阻障區146在該第一電極區142上。該第一介電阻障區146有一第一厚度。在一實施例中，該第一厚度可為0.5-2奈米。在其他實施例中，該第一厚度可為2-5奈米。在其他實施例中，該第一厚度可為5-10奈米。在另一實施例中，該第一厚度可為0.5-10奈米。
可被瞭解的是該第一介電阻障區146在一些實施例中可實質上是平滑的和/或平坦的。在其他實施例中，該第一介電阻障區146可實質上不是平滑的和/或平坦的。因 此，該第一介電阻障區146的第一厚度可能不是單一值。在一實施例中，該第一厚度可為一多次測量該第一介電阻障區146厚度的平均值。在另一實施例中，該第一厚度可為一多次測量該第一介電阻障區146厚度的最小值。在另一實施例中，該第一厚度可為一多次測量該第一介電阻障區146厚度的最大值。在另一實施例中，該第一厚度可為所測得至少該第一介電阻障區146一位置之厚度。
該第一介電阻障區146有一第一介電常數。在一實施例中，該第一介電常數可為3-7。在另一實施例中，該第一介電常數可為7-10。在另一實施例中，該第一介電常數可為3-10。
該第一介電阻障區146可進一步被介於該第一介電阻障區146和該第一電極區142間之第一阻障高度所特徵化。在一實施例中，該第一阻障高度介於0.5電子伏特和2.0電子伏特間。在另一實施例中，該第一阻障高度介於2電子伏特和3電子伏特間。在另一實施例中，該第一阻障高度介於3電子伏特和4電子伏特間。在另一實施例中，該第一阻障高度介於0.5電子伏特和4電子伏特間。
該第一介電阻障區146包含一第一阻障材料。在一實施例中，該第一介電阻障區146可包含以一矽、鋁、鎂、鑭、釓、鏑、鈀和鈧之單一金屬氧化物、單一金屬氮化物或單一金屬氮氧化物為主之介電質。例如，一單一金屬氧化物可為二氧化矽(SiO2 )或氧化鋁(Al2 O3 )。在另一實施例中，該第一介電阻障區146可包含選自以一矽、鋁、鉿、 鋯、鎂、鑭、釔、釓、鏑、鈀和鈧所組成之群組的金屬之多金屬氧化物、多金屬氮化物或多金屬氮氧化物為主之介電質。例如，一多金屬氧化物可為矽酸鉿(HfSiO4 )，或鋁酸鑭(LaAlO3 )。
可被瞭解的是詞語「化學計量」描述在一般狀態下之穩定材料組成。例如，一在該領域的習知技術者將了解一化學計量之矽的氧化物為二氧化矽(SiO2 )，其金屬對氧之比實質上接近於2。同樣地，詞語「次化學計量」描述實質上偏離於化學計量組成的材料組成。例如，可被瞭解的是，一次化學計量之矽的氧化物為SiOx，其中，x實質上小於其化學計量值2。同樣地，一次化學計量之矽和鉿的多金屬氧化物為HfSiOx，其中，x實質上小於其化學計量值4。
圖2b顯示一實施例其中該第一介電阻障區146包含一組成偏離其化學計量組成10到30%之介電質的第一介電子區148。在另一實施例中，該第一介電阻障區146可包含一組成偏離其化學計量組成30到50%之介電質的第一介電子區148。在另一實施例中，該第一介電阻障區146可包含一組成偏離其化學計量組成50到70%之介電質的第一介電子區148。在另一實施例中，該第一介電阻障區146可包含一組成偏離其化學計量組成10到70%之介電質的第一介電子區148。可被瞭解的是當在圖2b之該實施例中，該第一介電子區148位於該第一介電阻障區146之較低的部份，其他的實施例也許有位於該第一介電 阻障區146內任何位置之第一介電子區148。
在一實施例中，該第一介電阻障區146的組成可為漸變的以致於其組成沿著其厚度接連的變化10到30%。在另一實施例中，該第一介電阻障區146的組成可為漸變的以致於其組成沿著其厚度接連的變化30到50%。在一實施例中，該第一介電阻障區146的組成可為漸變的以致於其組成沿著其厚度接連的變化50到70%。在另一實施例中，該第一介電阻障區146的組成可為漸變的以致於其組成沿著其厚度接連的變化10到70%。
在一實施例中，該第一介電阻障區146可與該第一電極區142直接接觸。在另一實施例中，該第一介電阻障區146可被一或數個包含至少一不同於該第一電極區142或該第一介電阻障區146所包含之元素的元素之介面層所分離。
圖2a也顯示一第二介電阻障區150在該第一電極區142上。該第二介電阻障區150有一不同於該第一介電阻障區146第一厚度之第二厚度。在一實施例中，該第二厚度可為2-5奈米。在另一實施例中，該第二厚度可為5-10奈米。在另一實施例中，該第二厚度可為10-20奈米。在另一實施例中，該第二介電阻障區150的第二厚度可大於該第一介電阻障區146的第一厚度。
可被瞭解的是該第二介電阻障區150在一些實施例中實質上可為平滑的和/或平坦的。在其他實施例中，該第二介電阻障區150實質上可不為平滑的和/或平坦的。因 此，該第二介電阻障區150的第二厚度可能不是單一值。在一實施例中，該第二厚度可為一多次測量該第二介電阻障區150厚度的平均值。在另一實施例中，該第二厚度可為一多次測量該第二介電阻障區150厚度的最小值。在另一實施例中，該第二厚度可為一多次測量該第二介電阻障區150厚度的最大值。在另一實施例中，該第二厚度可為一所測該第二介電阻障區150至少一位置之厚度。
該第二介電阻障區150有一不同於該第一介電阻障區146的該第二介電常數之第二介電常數。在一實施例中，該第二介電常數可為7-20。在另一實施例中，該第二介電常數可為20-100。在另一實施例中，該第二介電常數可為100-3000。在另一實施例中，該第二介電常數可為7-3000。
在一實施例中，該第二介電阻障區150之該第二介電常數可高於該第一介電阻障區146之該第一介電常數2到5倍。在另一實施例中，該第二介電阻障區150之該第二介電常數可高於該第一介電阻障區146之該第一介電常數5到20倍。在另一實施例中，該第二介電阻障區150之該第二介電常數可高於該第一介電阻障區146之該第一介電常數20到1000倍。在另一實施例中，該第二介電阻障區150之該第二介電常數可高於該第一介電阻障區146之該第一介電常數2到1000倍。
該第二介電阻障區150可進一步被介於該第二介電阻障區150和該第一電極區142間之第二阻障高度所特徵 化。在一實施例中，該第二阻障高度介於0電子伏特和0.5電子伏特間。在另一實施例中，該第二阻障高度介於0.5電子伏特和1.5電子伏特間。在另一實施例中，該第二阻障高度介於1.5電子伏特和3電子伏特間。在另一實施例中，該第二阻障高度介於0電子伏特和3電子伏特間。
在一實施例中，介於該第二介電阻障區150和該第一電極區142間之該第二阻障高度低於介於該第一介電阻障區146和該第一電極區142間之該第一阻障高度0電子伏特和1電子伏特。在另一實施例中，介於該第二介電阻障區150和該第一電極區142間之該第二阻障高度低於介於該第一介電阻障區146和該第一電極區142間之該第一阻障高度1電子伏特和2電子伏特。在另一實施例中，介於該第二介電阻障區150和該第一電極區142間之該第二阻障高度低於介於該第一介電阻障區146和該第一電極區142間之該第一阻障高度2電子伏特和3電子伏特。在另一實施例中，介於該第二介電阻障區150和該第一電極區142間之該第二阻障高度低於介於該第一介電阻障區146和該第一電極區142間之該第一阻障高度0電子伏特和3電子伏特。
該第二介電阻障區150包含一第二介電阻障材料。在一實施例中，該第二介電阻障區150可包含一以鎢、鎳、鉬、銅、鈦、鉭、鉿或鋯之單一金屬氧化物、單一金屬氮化物或單一金屬氮氧化物為主之介電質。在另一實施例 中，該第二介電阻障區150可包含選自以一鎢、鎳、鉬、銅、鈦、鉭、鉿、鍶、鋇、鐠、鈣和錳所組成之群組的金屬之多金屬氧化物、多金屬氮化物或多金屬氮氧化物為主之介電質。例如，一多金屬氧化物可為SrTiOx、BaTiOx或PrCaMnOx，其中x可為至達成完全化學計量所需求之任何值。在一實施例中，該第二介電阻障區150可為一包含至少一不同於該第一介電阻障區146所包含元素之元素的材料。
圖2c顯示一實施例其中該第二介電阻障區150包含一組成偏離其化學計量組成10到30%之介電質的第二介電子區152。在另一實施例中，該第二介電阻障區150可包含一組成偏離其化學計量組成30到50%之介電質的第二介電子區152。在另一實施例中，該第二介電阻障區150可包含一組成偏離其化學計量組成50到70%之介電質的第二介電子區152。在另一實施例中，該第二介電阻障區150可包含一組成偏離其化學計量組成10到70%之介電質的第二介電子區152。可被瞭解的是當在圖2c之該實施例中，該第二介電子區152位於該第二介電阻障區150之較高的部份，其他的實施例也許有位於該第二介電阻障區150內任何位置之第二介電子區152。
在一實施例中，該第二介電阻障區150的組成可為漸變的以致於其組成沿著其厚度接連的變化10到30%。在另一實施例中，該第二介電阻障區150的組成可為漸變的以致於其組成沿著其厚度接連的變化30到50%。在一實 施例中，該第二介電阻障區150的組成可為漸變的以致於其組成沿著其厚度接連的變化50到70%。在另一實施例中，該第二介電阻障區150的組成可為漸變的，以致於其組成沿著其厚度接連的變化10到70%。
在一實施例中，該第二介電阻障區150可與該第一介電阻障區146直接接觸。在另一實施例中，該第二介電阻障區150可被一或數個包含至少一不同於該第一電極區142或該第二介電阻障區150所包含之元素的元素之介面層和該第一介電阻障區146分離。
參考圖2a，第二電極區154可包含一金屬元素。在一實施例中，第二電極區154可包含一選自該由鈦、鉭、鈀、釕、鎳、鎢、鋁和銅所組成之群組的元素。在其他實施例中，第二電極區154可包含一如氮化鈦(TiN)、氮化鉭(TaN)、氧化鎢(WO)、氧化釕鍶(SrRuO)等金屬氧化物或金屬氮化物。被了解的是金屬氧化物或金屬氮化物可有一範圍的分佈組成。在其他實施例中，該第二電極區154可包含一摻雜半導體，例如重摻雜矽或鍺。在一實施例中，該第二電極區154包含至少一該第一電極區142沒包含之元素。在另一實施例中，該第二電極區154包含和第一電極區142相同之元素。
在任何所給的實施例中，該選做該第二電極區154的材料可依據該材料的功函數或有效功函數來決定。一在該領域的習知技術者將了解對一金屬材料來說，較實用的參數為該有效功函數，其為一對該測量系統特有的明顯地功 函數，而不是相對於真空能階所測之該功函數。在一實施例中，該第二電極區154可包含一功函數或有效功函數範圍從2.7eV到3.5eV的金屬。在其他實施例中，該第二電極區154可包含一功函數或有效功函數範圍從3.5eV到4.3eV的金屬。在另一實施例中，該第二電極區154可包含一功函數或有效功函數範圍從2.7eV到4.3eV的金屬。
在一實施例中，該第二電極區154可與該第二介電阻障區150直接接觸。在另一實施例中，該第二電極區154可被一或數個包含至少一不同於該第二電極區154或該第二介電阻障區150所包含之元素的材料之介面層所分離。
圖3顯示一孤立地記憶體堆疊180之實施例。一第一電極區160、一第一介電阻障區164、一第二介電阻障區168、一第二電極區176可以實質上分別的和如參考圖2a所描述之該孤立地記憶體堆疊158之該第一電極區142、該第一介電阻障區146、該第二介電阻障區150、該第二電極區154相同的組成、結構和特性被特性化。
參考圖3，該孤立地記憶體堆疊180進一步包含一介於該第二介電阻障區168和該第二電極區176間之第三介電阻障區172。在其他實施例中，該第三介電阻障區172可當作一第三記憶阻障區。
該第三介電阻障區172有一第三厚度和一第三介電常數。在一實施例中，該第三厚度可為0.5-2奈米。在另一實施例中，該第三厚度可為2-5奈米。在另一實施例中，該第三厚度可為5-10奈米。在另一實施例中，該第三厚 度可為0.5-10奈米。
可被瞭解的是該第三介電阻障區172在一些實施例中實質上可為平滑的和/或平坦的。在其他實施例中，該第三介電阻障區172實質上可不為平滑的和/或平坦的。因此，該第三介電阻障區172的第三厚度可不為單一值。在一實施例中，該第三厚度可為一多次測量該第三介電阻障區172厚度的平均值。在另一實施例中，該第三厚度可為一多次測量該第三介電阻障區172厚度的最小值。在另一實施例中，該第三厚度可為一多次測量該第三介電阻障區172厚度的最大值。在另一實施例中，該第三厚度可為一所測該第三介電阻障區172至少一位置之厚度。
在一實施例中，該第三介電常數可為3-7。在另一實施例中，該第三介電常數可為7-10。在一實施例中，該第三介電阻障區172的該第三厚度和/或該第三介電常數可實質上和該第一介電阻障區164的該第一厚度和/或該第一介電常數相同。在其他實施例中，該第三厚度和/或該第三介電常數可實質上不同於該第一厚度和/或該第一介電常數。
該第三介電阻障區172可進一步被介於該第三介電阻障區172和該第一電極區160間之第三阻障高度所特徵化。一阻障高度一般上意指介於一介電材料之該導帶邊緣和一金屬材料之該功函數或有效功函數間之能差。在一實施例中，該第三阻障高度介於0.5電子伏特和2.0電子伏特間。在另一實施例中，該第三阻障高度介於2電子伏特 和3電子伏特間。在另一實施例中，該第三阻障高度介於3電子伏特和4電子伏特間。在另一實施例中，該第三阻障高度介於0.5電子伏特和4電子伏特間。
在一實施例中，介於該第三介電阻障區172和該第一電極區160間之第三阻障高度可實質上和介於該第一介電阻障區164和該第一電極區160間之第一阻障高度相同。在其他實施例中，該第三阻障高度可實質上不同於該第一阻障高度。
該第三介電阻障區172包含一第三阻障材料。在一實施例中，該第三介電阻障區172可包含以一矽、鋁、鎂、鑭、釓、鏑、鈀和鈧之單一金屬氧化物、單一金屬氮化物、或單一金屬氮氧化物為主之介電質。例如，一單一金屬氧化物可為二氧化矽(SiO2 )或氧化鋁(Al2 O3 )。在另一實施例中，該第三介電阻障區172可包含選自以一矽、鋁、鉿、鋯、鎂、鑭、釔、釓、鏑、鈀和鈧所組成之群組的金屬之多金屬氧化物、多金屬氮化物或多金屬氮氧化物為主之介電質。例如，一多金屬氧化物可為矽酸鉿(HfSiO4 )或鋁酸鑭(LaAlO3 )。
在一實施例中，該第三介電阻障區172可包含實質上和構成該第一介電阻障區164相同的介電材料。在另一實施例中，該第三介電阻障區172可包含實質上和構成該第一介電阻障區164不相同的介電材料。在另一實施例中，該第三介電阻障區172可由組成該第一介電阻障區164實質上相同的介電材料所組成。
在一實施例中，該第三介電阻障區172可包含一組成偏離其化學計量組成10到30%之介電質的第三介電子區(未顯示)。在另一實施例中，該第三介電阻障區172可包含一組成偏離其化學計量組成30到50%之介電質的第三介電子區(未顯示)。在另一實施例中，該第三介電阻障區172可包含一組成偏離其化學計量組成50到70%之介電質的第三介電子區(未顯示)。在另一實施例中，該第三介電阻障區172可包含一組成偏離其化學計量組成10到70%之介電質的第三介電子區(未顯示)。
在一實施例中，該第三介電阻障區172的組成可為漸變的以致於其組成沿著其厚度接連的變化10到30%。在另一實施例中，該第三介電阻障區172的組成可為漸變的以致於其組成沿著其厚度接連的變化30到50%。在一實施例中，該第三介電阻障區172的組成可為漸變的以致於其組成沿著其厚度接連的變化50到70%。在另一實施例中，該第三介電阻障區172的組成可為漸變的以致於其組成沿著其厚度接連的變化10到70%。
在一實施例中，該第三介電阻障區172可與該第二介電阻障區區168直接接觸。在另一實施例中，該第三介電阻障區172可被一或數個包含至少一不同於該第三介電阻障區172或該第二介電阻障區區168所包含之元素的元素之介面層所分離。
圖4a描述一包含一第一介電阻障區208和一第二介電阻障區212的一記憶體堆疊200在負偏壓施加於該第一 電極區204時之能量-距離示意圖。在某電壓條件下，該記憶體堆疊200可導致主要由電子隧穿該第一介電阻障區208產生之電子流的狀況。在其他電壓狀況下，該記憶體堆疊200可導致主要由電子隧穿該第一介電阻障區208和該第二介電阻障區212所產生之電子流的狀況。
圖4b描述一包含一第一介電阻障區228和一第二介電阻障區232的一記憶體堆疊220在負偏壓施加於該第二電極區236時之能量-距離示意圖。在某電壓條件下，該記憶體堆疊220可導致主要由電子隧穿該第二介電阻障區232和該第一介電阻障區228所產生之電子流的狀況。
參考圖4a和圖4b，在一實施例中，在負偏壓施加於該第一電極區204時，穿透該記憶體堆疊200產生的電流強度實質上大於在負偏壓施加於該第二電極區236時，穿透該和記憶體堆疊200有相同組成之該記憶體堆疊220所產生的電流強度。
圖5a描述一包含一第一介電阻障區248，一第二介電阻障區252，和一第三介電阻障區256的一記憶體堆疊240在負偏壓施加於該第一電極區244時之能量-距離示意圖。在某電壓條件下，該記憶體堆疊240可導致主要由電子隧穿該第一介電阻障區248產生之電流的狀況。在其他電壓條件下，該記憶體堆疊240可導致主要由電子隧穿該第一介電阻障區248，該第二介電阻障區252，和第三介電阻障區256所產生之電流的狀況。在更其他電壓條件下，該記憶體堆疊240可導致主要由電子隧穿該第一介電 阻障區248，和第三介電阻障區256所產生之電流的狀況。
圖5b描述一包含一第一介電阻障區278，一第二介電阻障區282，和一第三介電阻障區286的一記憶體堆疊270在負偏壓施加於該第二電極區290時之能量-距離示意圖。在某電壓條件下，該記憶體堆疊270可導致主要由電子隧穿該第三介電阻障區286產生之電流的狀況。在其他電壓條件下，該記憶體堆疊270可導致主要由電子隧穿該第三介電阻障區286，該第二介電阻障區282，和該第一介電阻障區278所產生之電流的狀況。在更其他電壓條件下，該記憶體堆疊270可導致主要由電子隧穿第三介電阻障區286，和該第一介電阻障區278所產生之電流的狀況。
參考圖5a和圖5b，在一實施例中，在負偏壓施加於該第一電極區244時，透過該記憶體堆疊240的該產生電流強度實質上相似於在負偏壓施加於該第二電極區290時，透過該和記憶體堆疊240有相同組成之該記憶體堆疊270的該產生電流強度。
圖6~9說明製造包含相似於該記憶體堆疊158，或該記憶體堆疊180的記憶體堆疊之半導體裝置的步驟之剖面圖。
參考圖6，於此所述，多個包含閘極介電質305和308，電晶體閘極306和307，間隙壁310、312、309和311，汲極302和304和一源極303之電晶體可形成於一 底材300上。可被瞭解的是儘管一些可使用形式之電晶體在此被詳細描述，在其他不同的實施例中，廣大不同形式如平面電晶體，直立式電晶體，多閘極電晶體，奈米管為主的電晶體，奈米線為主的電晶體，自旋轉移為主的電晶體，埋入式通道為主的電晶體，量子井為主的電晶體，和其他各種的不同材料和結構為主的電晶體可被使用。
一隔離301可形成於一底材300上來界定一主動區。該隔離301可以淺溝渠隔離(STI)製程來形成，該製程使用如高密度電漿化學氣相沉積(HDPCVD)、化學氣相沉積(CVD)、旋塗式玻璃製程(SOG)或相當的方法所形成之氧化物。其他形式的隔離也可使用於其他實施例中。
包含二氧化矽之閘極介電質305和308可使用熱氧化、氧自由基、原位蒸氣產生或相當的方法形成於一底材300上。在其他實施例中，閘極介電質305和308也可包含一如二氧化鉿(HfO2 )、二氧化鋯(ZrO2 )、矽酸鉿(HfSiO4 )等高介電常數介電質。在更其他實施例中，其他形式的材料可使用來產生電晶體之場效應。
N型或P型電晶體閘極306和307可形成於閘極介電質305和308上。電晶體閘極306和307可為N型閘極使用摻雜如磷或砷N型雜質之多晶矽所形成。電晶體閘極306和307可為P型閘極使用摻雜如硼之P型雜質之多晶矽所形成。電晶體閘極306和307可在多晶矽沉積中被原位摻雜或以離子植入被離位摻雜。微影步驟包含光阻沉積、曝光和光阻顯影可使用來界定電晶體閘極306和 307。在一些實施例中，電晶體閘極306和307可包含如矽化鎳(NiSi)和矽化鈷(CoSi)的矽化層。在其他實施例中，電晶體閘極306和307可包含其他材料。
電晶體閘極306和307可為N型金屬閘極包含如鉿、鋯、鈦、鉭和鋁金屬。電晶體閘極306和307可為P型金屬閘極包含如釕、鈀、鉑、鈷、鎳、鈦、鉭、鋁、鎢、碳和鉬金屬。在其他實施例中，其他材料可使用來製成電晶體閘極306和307。
該源極303和汲極302和304，就N通道電晶體而言可能以離子植入N型雜質，或就P通道電晶體而言以離子植入P型雜質來形成。在其他實施例中，該源極303和汲極302和304可包含其他如鍺或碳雜質而對該電晶體通道施予壓縮或拉伸應變。該源極303可形成一多個電晶體間之共同源極。使用來形成該源極303和汲極302和304之離子植入步驟可使用電晶體閘極306和307和相關的犧牲結構，如硬式罩幕(未顯示)和作為離子植入罩幕的光阻層(未顯示)來「自對準」。離子植入步驟也可使用間隙壁309、310、311和312來「自對準」。
一第一層間介電質316的形成可先以如化學氣相沉積(CVD)、高密度電漿化學氣相沉積(HDPCVD)、電漿加強式化學氣相沉積(PECVD)或旋塗式玻璃(SOG)製程沉積一初步的第一層間介電質在多個電晶體上，之後接續的化學機械平坦化(CMP)製程可實施。該初步的第一層間介電質可包含二氧化矽。該初步的第一層間介電質可進一步包含 硼和/或磷。不同的層間介電材料和製程在其他實施例中可被使用。
一源極接點結構314和汲極接點結構310和312可先以微影接著以接觸蝕刻製程，形成一穿透該第一層間介電質之接觸洞來形成。接觸蝕刻製程可使用包含氟或氯的反應式離子或中性原子之離子蝕刻製程穿透該初步的第一層間介電質來形成。因此，形成的接觸洞可以一接觸填充步驟被填充，此步驟中導電材料如重摻雜多晶矽或金屬如鎢被沉積進入和覆蓋該第一接觸洞。該接觸填充步驟可以化學氣相沉積(CVD)、物理氣相沉積(PVD)或原子層沉積(ALD)被執行。該沉積矽或金屬可進一步遭受化學機械平坦化(CMP)步驟來顯露實質上平坦的顯露該第一層間介電質316、該源極接點結構314和該汲極接點結構310和312之表面。其他的材料、結構和製程可被使用來形成源極接點結構314和汲極接點結構310和312。
包含鎢、鋁、銅或類似金屬之第一金屬線結構322、324和326可形成於顯露該第一層間介電質316、該源極接點結構314和該汲極接點結構310和312之表面上。在一實施例中，該第一金屬線結構322、324和326可以金屬移除製程來形成。在金屬移除製程裡，一初步的第一金屬層可以金屬沉積製程，接著以微影步驟，然後以金屬蝕刻步驟來形成。金屬沉積製程可以化學氣相沉積(CVD)、物理氣相沉積(PVD)或原子層沉積(ALD)，或相當的方法被執行。金屬蝕刻製程可以使用包含氟或氯的反應式離子 或中性原子之離子蝕刻製程執行。一第二層間介電質320可接著來形成。首先，以如化學氣相沉積(CVD)、高密度電漿化學氣相沉積(HDPCVD)、電漿加強式化學氣相沉積(PECVD)或旋塗式玻璃(SOG)製程，或相當的方法沉積一初步的第二層間介電質，之後接續的化學機械平坦化(CMP)製程可實施來平坦化該初步的第二層間介電質。在其他實施例中，該第一金屬線結構322、324和326可以銅大馬士革金屬化製程來形成，其中該初步的第二層間介電質沉積可接著以微影步驟，以層間介電質蝕刻步驟、電鍍步驟、金屬化學機械平坦化(CMP)步驟接續地來形成。該最終的表面實質上是顯露第一金屬線結構322、324和326和該第二層間介電質320之同平面表面。其他的材料、結構和製程可被使用來形成第一金屬線結構322、324和326。
第一中介窗結構330和332可形成於該第一金屬線結構322、324和326與該第二層間介電質320上。首先以如化學氣相沉積(CVD)、電漿加強式化學氣相沉積(PECVD)、高密度電漿化學氣相沉積(HDPCVD)、旋塗式玻璃(SOG)或其他相當的製程沉積一初步的第三層間介電質。接著可使用金屬化學機械平坦化(CMP)。該初步的第三層間介電質可包含二氧化矽。該初步的第三層間介電質可進一步包含碳或氟。其他的材料、方法可被使用來形成該初步的第三層間介電質。
第一介層洞可以微影，接續以蝕刻製程穿透該初步的 第三層間介電質來形成。蝕刻製程可以使用包含氟或氯的反應式離子或中性原子之離子蝕刻製程穿透該初步的第三層間介電質來執行。因此，形成的第一介層洞可以一第一介層洞填充步驟被填充，此步驟中導電材料如鋁或鎢被沉積進入和覆蓋該第一介層洞。在一實施例中，該第一介層洞填充步驟可以化學氣相沉積(CVD)、物理氣相沉積(PVD)原子層沉積(ALD)或其他相當製程被執行。該沉積鋁或鎢可進一步遭受化學機械平坦化(CMP)步驟來顯露實質上平坦的顯露該第三層間介電質334和第一中介窗結構330與332之表面。其他的結構、材料和方法可被使用來形成第一中介窗結構(via structure)330和332。
在其他實施例中，第一中介窗結構330和332可以銅大馬士革金屬化製程來形成，其中，初步的第三層間介電質沉積後可接續用微影步驟、第一中介窗蝕刻、電鍍步驟、金屬化學機械平坦化(CMP)等步驟。該產生之表面實質上為顯露第一中介窗結構330與332和該第三層間介電質334之共面的表面。其他的結構、材料和方法可被使用來形成第一中介窗結構330和332。
參考圖7，一包含初步的第一電極區336、初步的第一介電阻障區338、初步的第二介電阻障區340和初步的第二電極區342之初步的記憶體堆疊可形成於該顯露第一中介窗結構330與332和該第三層間介電質334之表面。該初步的第一電極區336可用如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍或其他相當 的製程之沉積製程來形成。其他的方法可被使用來形成該初步的第一電極區336。
在一實施例中，初步的第一介電阻障區338可用如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他相當的製程之沉積製程形成於該初步的第一電極區336上。該沉積條件可被控制以便該第一介電阻障區338的組成為化學計量或次化學計量。例如，在一較少氧化的環境執行沉積，一次化學計量的氧化物可形成。在另一實施例中，該沉積可使用多金屬來源使該第一介電阻障區338包含多金屬氧化物來執行。例如，除了包含矽的先驅物外使用包含鉿的先驅物來執行原子層沉積(ALD)製程，多金屬氧化物如矽酸鉿(HfSiO4 )可形成。
在另一實施例中，該初步的第一介電阻障區338可以首先沉積金屬接著氧化、氮化或氮氧化來形成。例如，如鋁或鎂之金屬可先以化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍或其他相當的製程沉積。接著，以氧化、氮化或氮氧化在氧化的或氮化的環境中形成三氧化二鋁(Al2 O3 )、氮化鋁(AlN)、氮氧化鋁(AlON)、氧化鎂(MgO)、氮化鎂(MgN)或氮氧化鎂(MgON)。在另一實施例中，如鉿和矽金屬混合可以化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍或其他相當的製程共沉積來形成矽酸鉿(HfSiO4 )。該氧化的或氮化的環境可控制以致於該初步的第一介電阻障區338組成為不同程度之次化學計量。
在另一實施例中，該初步的第一介電阻障區338可以首先沉積金屬接著沉積氧化物或氮化物來形成。接續的熱回火可實施。例如，如鋁或鎂之金屬可先以化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍或其他相當的製程沉積。接著，以如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他相當的製程來沉積三氧化二鋁(Al2 O3 )或氧化鎂(MgO)，形成一第一介電子區(未顯示)，其組成偏離其化學計量組成。在另一實施例中，該初步的第一介電阻障區338的最終組成可為漸變的以致於其化學計量沿著其厚度連續地改變。
在另一實施例中，該初步的第一介電阻障區338可以首先沉積氧化物或氮化物接著沉積金屬來形成。接續的熱回火可實施。例如，三氧化二鋁(Al2 O3 )或氧化鎂(MgO)氧化物可先以化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他相當的製程來形成。接著，以如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他相當的製程沉積金屬如鋁或鎂，來形成一第一介電子區(未顯示)，其組成偏離其化學計量組成。在另一實施例中，該初步的第一介電阻障區338的最終組成可為漸變的以致於其化學計量沿著其厚度連續地改變。
在其他不同的實施例中，其他的材料和方法可被使用來形成該初步的第一介電阻障區338。
參考圖7，該初步的第二介電阻障區340可以任何上述用來描述該初步的第一介電阻障區338形成之步驟形成 於該該初步的第一介電阻障區338上。另外，一初步的第三介電阻障區(未顯示)可以任何上述用來描述該初步的第一介電阻障區338形成之步驟形成於該該初步的第二介電阻障區340上。其他的材料方法可被使用來形成該初步的第二介電阻障區340和/或該初步的第三介電阻障區。
參考圖7，該初步的第二電極區342可以如化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、電鍍或其他相當的製程之沉積製程來形成。然後，微影製程(未顯示)和接續的以使用包含氟或氯的反應式離子或中性原子之反應式離子蝕刻製程可執行來形成如圖8所示的多個記憶體堆疊358和368。記憶體堆疊358和368包含第一電極區350和360、第一介電阻障區352和362、第二介電阻障區354和364、第二電極區356和366。一第四層間介電質368可接著使用如化學氣相沉積(CVD)、高密度電漿化學氣相沉積(HDPCVD)、電漿加強式化學氣相沉積(PECVD)、旋塗式玻璃(SOG)製程或其他相當的製程以沉積一介電質於該記憶體堆疊358和368上。化學機械平坦化(CMP)步驟可接著來顯露實質上平坦的顯露記憶體堆疊358和368和第四層間介電質368之表面。該第四層間介電質368可包含二氧化矽。該第四層間介電質368可進一步包含碳或氟。不同的其他材料，結構和方法可被使用來形成此段所描述不同的結構。
參考圖9，一第二金屬線結構370和一第三金屬線結構376可形成於記憶體堆疊358和368上。該第二金屬線 結構370可經由一第二中介窗結構372連接於該第三金屬線結構376。該第二金屬線結構370和該第三金屬線結構376可包含鎢、鋁、銅或其他相當的金屬且可以如上述形成該第一金屬線結構322、324或326實質上相同的製程步驟來形成。該第二中介窗結構372可包含鎢、鋁、銅或其他相當的金屬且可以形成第一中介窗結構330和332實質上相同的製程步驟來形成。不同的其他材料、結構和方法可被使用來形成此段所描述不同的結構。
圖10說明一在「交叉點」配置之記憶體堆疊410之實施例的上-下視圖。該記憶體堆疊介於一上互連線404和一下互連線411之間(在此上-下視圖中被該上互連線404所隱藏)。該上互連線404可延著如該圖例430所示之行方向。該下互連線411可延著如該圖例430所示之列方向。該行方向和該列方向可實質上是垂直的。該上互連線404和該下互連線411可包含鎢、鋁、銅或其他相當的金屬且可以形成如圖9所示該第一金屬線結構322、324或326實質上相同的製程步驟來形成。該記憶體堆疊410可電耦合於該上互連線404和該下互連線411。一包含多個記憶體堆疊的記憶體列陣420可以安置多個記憶體堆疊於多個上互連線401、402、403與404和多個下互連線411、412、413與414之間來形成。
圖11為一在「交叉點」配置一記憶體裝置480之剖面圖。該記憶體裝置包含一記憶體堆疊470。該記憶體堆疊470包含一第一電極區462、一第一介電阻障區460、 一第二介電阻障區458和一第二電極區456。該記憶體堆疊470包含實質上和該實施例如圖2a之該記憶體堆疊140相同的組成元素。該記憶體裝置進一步包含一上金屬互連線454和一該下金屬互連線464。該記憶體堆疊470可電耦合於該上金屬互連線454和該下金屬互連線464。該上金屬互連線454可延著第一水平方向。該下金屬互連線464可延著第二水平方向，其中該第二水平方向可實質上垂直於該第一水平方向。在一實施例中，可有多個記憶體裝置480和490。該記憶體裝置480和該記憶體裝置490可被一間隙452所分離。該間隙452可包含一介電質。該間隙452也可包含一空隙。
圖12為一在「交叉點」配置的記憶體裝置530之剖面圖。該記憶體裝置包含一記憶體堆疊520。該記憶體堆疊520包含一第一電極區514、一第一介電阻障區512、一第二介電阻障區510、一第三介電阻障區508和一第二電極區506。該記憶體堆疊520包含實質上和圖3之該記憶體堆疊158相同的組成元素。該記憶體裝置進一步包含一上金屬互連線504和一該下金屬互連線516。該記憶體堆疊520可電耦合於該上金屬互連線504和該下金屬互連線516。該上金屬互連線504可延著第一水平方向。該下金屬互連線516可延著第二水平方向，其中該第二水平方向可實質上垂直於該第一水平方向。在一實施例中，可有多個記憶體裝置530和540。該記憶體裝置530和該記憶體裝置540可被一間隙502所分離。該間隙502可包含一 介電質。該間隙502也可包含一空隙。
可被瞭解的是儘管圖11和圖12顯示記憶體裝置實施例在一交叉點配置沒選擇裝置，其它實施例可有耦合於選擇裝置的記憶體裝置。在一實施例中，記憶體裝置可耦合於電晶體。在另一實施例中，記憶體裝置可耦合於二極體。在另一實施例中，記憶體裝置可耦合於硫屬開關。
參考圖11，在一實施例中，記憶體裝置480和490可透過該第一電極區462或該第二電極區456直接耦合於選擇裝置(未顯示)。在其他實施例中，記憶體裝置480和490可透過該上金屬互連線454和該下金屬互連線464耦合於選擇裝置(未顯示)。參考圖12，在一實施例中，記憶體裝置530和540可透過該第一電極區514或該第二電極區506直接耦合於選擇裝置(未顯示)。在其他實施例中，記憶體裝置可透過該上金屬互連線504或該下金屬互連線516耦合於選擇裝置(未顯示)。
參考圖11，可被瞭解的是儘管此述之實施例說明記憶體裝置480和490以一垂直的排列。其他實施例中可有其他的排列。在一實施例中，記憶體裝置480和490可為水平的排列。在一實施例中，該記憶體裝置480可包含該從左到右水平排列的記憶體堆疊470，該第一電極區462在左，該第一介電阻障區460在該第一電極區462之右邊，該第二介電阻障區458在該第一介電阻障區460的右邊，且該第二電極區456在該第二介電阻障區458的右邊。
同樣的，儘管於圖12所述之實施例說明記憶體裝置530和540以一垂直的排列。其他實施例中可有其他的排列。在一實施例中，記憶體裝置530和540可為水平的排列。在一實施例中，該記憶體裝置530可包含該從左到右水平排列的記憶體堆疊520，該第一電極區514在左，該第一介電阻障區512在該第一電極區514之右邊，該第二介電阻障區510在該第一介電阻障區512的右邊，該第三介電阻障區508在該第二介電阻障區510的右邊，且該第二電極區506在該第三介電阻障區508的右邊。
100‧‧‧存取電晶體
101‧‧‧底材
102‧‧‧汲極
104‧‧‧源極
106‧‧‧閘極介電質
108‧‧‧閘極
110‧‧‧間隙壁
112‧‧‧間隙壁
116‧‧‧汲極接點
120‧‧‧第一電極區
124‧‧‧第一介電阻障區
114‧‧‧源極接點
128‧‧‧第二介電阻障區
132‧‧‧第二電極區
140‧‧‧記憶體堆疊
142‧‧‧第一電極區
146‧‧‧第一介電阻障區
150‧‧‧第二介電阻障區
154‧‧‧第二電極區
158‧‧‧孤立地記憶體堆疊
148‧‧‧第一介電子區
152‧‧‧第二介電子區
160‧‧‧第一電極區
164‧‧‧第一介電阻障區
168‧‧‧第二介電阻障區
172‧‧‧第三介電阻障區
176‧‧‧第二電極區
180‧‧‧孤立地記憶體堆疊
200‧‧‧記憶體堆疊
220‧‧‧記憶體堆疊
240‧‧‧記憶體堆疊
270‧‧‧記憶體堆疊
300‧‧‧底材
301‧‧‧隔離
302‧‧‧汲極
303‧‧‧源極
304‧‧‧汲極
305‧‧‧閘極介電質
306‧‧‧電晶體閘極
307‧‧‧電晶體閘極
308‧‧‧閘極介電質
309‧‧‧間隙壁
310‧‧‧間隙壁
311‧‧‧間隙壁
312‧‧‧間隙壁
314‧‧‧源極接點結構
316‧‧‧第一層間介電質
320‧‧‧第二層間介電質
322‧‧‧第一金屬線結構
324‧‧‧第一金屬線結構
326‧‧‧第一金屬線結構
330‧‧‧第一中介窗結構
332‧‧‧第一中介窗結構
334‧‧‧第三層間介電質
336‧‧‧初步的第一電極區
338‧‧‧初步的第一介電阻障區
340‧‧‧初步的第二介電阻障區
342‧‧‧初步的第二電極區
350‧‧‧第一電極區
352‧‧‧第一介電阻障區
354‧‧‧第二介電阻障區
356‧‧‧第二電極區
360‧‧‧第一電極區
362‧‧‧第一介電阻障區
364‧‧‧第二介電阻障區
366‧‧‧第二電極區
358‧‧‧記憶體堆疊
368‧‧‧記憶體堆疊
370‧‧‧第二金屬線結構
372‧‧‧第二中介窗結構
376‧‧‧第三金屬線結構
401‧‧‧上互連線
402‧‧‧上互連線
403‧‧‧上互連線
404‧‧‧上互連線
410‧‧‧記憶體堆疊
411‧‧‧下互連線
412‧‧‧下互連線
413‧‧‧下互連線
414‧‧‧下互連線
420‧‧‧記憶體列陣
430‧‧‧圖例
452‧‧‧間隙
454‧‧‧上金屬互連線
456‧‧‧第二電極區
458‧‧‧第二介電阻障區
460‧‧‧第一介電阻障區
462‧‧‧第一電極區
464‧‧‧下金屬互連線
470‧‧‧記憶體堆疊
480‧‧‧記憶體裝置
490‧‧‧記憶體裝置
502‧‧‧間隙
504‧‧‧上金屬互連線
506‧‧‧第二電極區
508‧‧‧第三介電阻障區
510‧‧‧第二介電阻障區
512‧‧‧第一介電阻障區
514‧‧‧第一電極區
516‧‧‧下金屬互連線
520‧‧‧記憶體堆疊
530‧‧‧記憶體裝置
540‧‧‧記憶體裝置
圖1為一由一存取電晶體整合而成的記憶體堆疊之剖面圖。
圖2a為一包含兩個介電阻障區的單一記憶體堆疊之剖面圖。
圖2b為一包含兩個介電阻障區於單區中的單一記憶體堆疊之剖面圖，其中該第一介電阻障區有一子區。
圖2c為一包含兩個介電阻障區於單區中的單一記憶體堆疊之剖面圖，其中該第二介電阻障區有一子區。
圖3為一包含三個介電阻障區的單一記憶體堆疊之剖面圖。
圖4a描述一包含兩個介電阻障區的一記憶體堆疊在負偏壓施加於該第一電極區時之能量-距離示意圖。
圖4b描述一包含兩個介電阻障區的一記憶體堆疊在 正偏壓施加於該第一電極區時之能量-距離示意圖。
圖5a描述一包含三個介電阻障區的一記憶體堆疊在負偏壓施加於該第一電極區時之能量-距離示意圖。
圖5b描述一包含三個介電阻障區的一記憶體堆疊在正偏壓施加於該第一電極區時之能量-距離示意圖。
圖6~9說明由存取電晶體整合而成之記憶體堆疊的步驟之剖面圖。
圖10說明於一實施例中，一在「交叉點」配置之記憶體陣列的上-下視圖。
圖11為一在「交叉點」配置包含兩個介電阻障區的記憶體裝置之剖面圖。
圖12為一在「交叉點」配置包含三個介電阻障區的記憶體裝置之剖面圖。
100‧‧‧存取電晶體
101‧‧‧底材
102‧‧‧汲極
104‧‧‧源極
106‧‧‧閘極介電質
108‧‧‧閘極
110‧‧‧間隙壁
112‧‧‧間隙壁
116‧‧‧汲極接觸
120‧‧‧第一電極區
124‧‧‧第一介電阻障區
114‧‧‧源極接觸
128‧‧‧第二介電阻障區
132‧‧‧第二電極區
140‧‧‧記憶體堆疊

Claims (32)

  1. 一種記憶體裝置，包含：一上金屬互連線；一下金屬互連線，垂直於該上金屬互連線；一第一介電阻障區，介於該上金屬互連線和該下金屬互連線之間，該第一介電阻障區有一第一厚度和有第一介電阻障側壁；一第二介電阻障區，介於該上金屬互連線和該第一介電阻障區之間，該第二介電阻障區有一不同於該第一厚度的第二厚度和有第二介電阻障側壁；一層間介電質，鄰近於該第一介電阻障側壁和該第二介電阻障側壁；一第一電極區，介於該下金屬互連線和該第一介電阻障區之間，該第一電極區電耦合於該下金屬互連線；及一第二電極區，介於該第二介電阻障區和該上金屬互連線之間，該第二電極區電耦合於該上金屬互連線；其中該上金屬互連線係直接形成在該第二電極區上並與該第二電極區接觸；其中該第一介電阻障側壁和該第二介電阻障側壁係對準；以及其中該層間介電質包含矽和氧。
  2. 如申請專利範圍第1項之記憶體裝置，其中該上金屬互連線和該下金屬互連線每個包含一選自該由鎢、鋁或銅所組成之群組的金屬。
  3. 如申請專利範圍第1項之記憶體裝置，其中該第一電極區包含鈦或鉭。
  4. 如申請專利範圍第1項之記憶體裝置，其中該第二電極區包含鈦或鉭。
  5. 如申請專利範圍第1項之記憶體裝置，其中該第一介電阻障區包含一選自該由矽、鋁、鎂、鑭、釓、鏑、鈀和鈧所組成之群組的元素。
  6. 如申請專利範圍第1項之記憶體裝置，其中該第一介電阻障區包含鋁或鎂。
  7. 如申請專利範圍第1項之記憶體裝置，其中該第二介電阻障區包含一選自該由鎢、鎳、鉬、銅、鈦、鉭、鉿、鍶、鋇、鐠、鈣和錳所組成之群組的元素。
  8. 如申請專利範圍第1項之記憶體裝置，其中該第二介電阻障區包含鉿或鈦。
  9. 如申請專利範圍第7項之記憶體裝置，其中該第一介電阻障區包含一第一介電子區，該子區包含一組成偏離化學計量組成30%到50%之介電質。
  10. 如申請專利範圍第9項之記憶體裝置，其中該第二介電阻障區包含一第二介電子區，該子區包含一組成偏離化學計量組成30%到50%之介電質。
  11. 如申請專利範圍第9項之記憶體裝置，其中該第二介電阻障區有一漸變組成。
  12. 如申請專利範圍第7項之記憶體裝置，其中該第一厚度為0.5nm到2nm。
  13. 如申請專利範圍第9項之記憶體裝置，其中該第二厚度為5nm到10nm。
  14. 一種記憶體裝置，包含：一上金屬互連線；一下金屬互連線；一第一介電阻障區，介於該上金屬互連線和該下金屬互連線之間，該第一介電阻障區有一第一厚度和一第一介電常數和第一介電阻障側壁；一第二介電阻障區，介於該上金屬互連線和該第一介電阻障區之間，該第二介電阻障區有一不同於該第一厚度的第二厚度和一不同於該第一介電常數的第二介電常數和第二介電阻障側壁；一第三介電阻障區，介於該上金屬互連線和該第二介電阻障區之間，該第三介電阻障區有一不同於該第二厚度的第三厚度和一不同於該第二介電常數的第三介電常數和第三介電阻障側壁；一層間介電質，鄰近於該第一介電阻障側壁、該第二介電阻障側壁和該第三介電阻障側壁；一第一電極區，介於該下金屬互連線和該第一介電阻障區之間，該第一電極區電耦合於該下金屬互連線；及一第二電極區，介於該第三介電阻障區和該上金屬互連線之間，該第二電極區電耦合於該上金屬互連線；其中該上金屬互連線係直接形成在該第二電極區上並與該第二電極區接觸； 其中該第一介電阻障側壁、該第二介電阻障側壁和該第三介電阻障側壁係對準；以及其中該層間介電質包含矽和氧。
  15. 如申請專利範圍第14項之記憶體裝置，其中：該上金屬互連線有一第一主軸；以及該下金屬互連線有一第二主軸，該第二主軸垂直於該第一主軸。
  16. 如申請專利範圍第15項之記憶體裝置，其中該上金屬互連線和該下金屬互連線每個包含一選自該由鎢、鋁或銅所組成之群組的金屬。
  17. 如申請專利範圍第14項之記憶體裝置，其中該第一介電阻障區包含一選自該由矽、鋁、鎂、鑭、釓、鏑、鈀和鈧所組成之群組的元素。
  18. 如申請專利範圍第14項之記憶體裝置，其中該第一介電阻障區包含鋁或鎂。
  19. 如申請專利範圍第14項之記憶體裝置，其中該第二介電阻障區包含一選自該由鎢、鎳、鉬、銅、鈦、鉭、鉿、鍶、鋇、鐠、鈣和錳所組成之群組的元素。
  20. 如申請專利範圍第14項之記憶體裝置，其中該第二介電阻障區包含鉿或鈦。
  21. 如申請專利範圍第19項之記憶體裝置，其中該第二介電阻障區有一漸變組成。
  22. 如申請專利範圍第15項之記憶體裝置，其中該第一厚度為0.5nm到2nm。
  23. 如申請專利範圍第15項之記憶體裝置，其中該第二厚度為5nm到10nm。
  24. 如申請專利範圍第15項之記憶體裝置，其中該第三厚度等於該第一厚度。
  25. 一種記憶體裝置，包含：一電晶體；一接點，一第一電極區；一第二電極區；一層間介電質；一第一記憶阻障區，介於該第一電極區和該第二電極區之間，該第一記憶阻障區有一第一厚度、一第一介電常數和第一記憶阻障側壁；一第二記憶阻障區，介於該第二電極區和該第一記憶阻障區之間，該第二記憶阻障區有一不同於該第一厚度的第二厚度，一不同於該第一介電常數的第二介電常數和第二記憶阻障側壁；以及一上金屬互連線，直接形成在該第二電極區上並與該第二電極區接觸；其中該第一記憶阻障側壁和該第二記憶阻障側壁鄰近於該層間介電質；其中該第一記憶阻障側壁和該第二記憶阻障側壁係對準；以及其中該第一電極區透過該接點耦合於該電晶體。
  26. 如申請專利範圍第25項之記憶體裝置，進一步包含一介於該第二電極區和該第二記憶阻障區間之第三記憶阻障區，該第三記憶阻障區有一不同於該第二厚度的第三厚度和一不同於該第二介電常數的第三介電常數。
  27. 如申請專利範圍第25項之記憶體裝置，其中該第一記憶阻障區包含一選自該由矽、鋁、鎂、鑭、釓、鏑、鈀和鈧所組成之群組的元素。
  28. 如申請專利範圍第25項之記憶體裝置，其中該第一記憶阻障區包含鋁或鎂。
  29. 如申請專利範圍第25項之記憶體裝置，其中該第二記憶阻障區包含一選自該由鎢、鎳、鉬、銅、鈦、鉭、鉿、鍶、鋇、鐠、鈣和錳所組成之群組的元素。
  30. 如申請專利範圍第25項之記憶體裝置，其中該第一厚度為0.5nm到2nm。
  31. 如申請專利範圍第25項之記憶體裝置，其中該第二厚度為5nm到10nm。
  32. 如申請專利範圍第25項之記憶體裝置，其中該第三厚度等於該第一厚度。
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