JP2013191739A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

Abstract

【課題】エアギャップを設ける構成で上層配線のＣＭＰ処理で不具合を防止できる構成にする。
【解決手段】実施形態によれば、複数個のメモリセルトランジスタを列方向に直列接続し、その両端部に第１および第２の選択ゲートトランジスタが接続されたメモリセルユニットをマトリクス状に配置したメモリセルアレイを設ける。メモリセルアレイの同一行に並ぶメモリトランジスタの制御ゲート電極を共通に接続してワード線とする。メモリセルアレイの上面の第１の絶縁膜に第１の選択ゲートトランジスタのソースに共通に接続される第１の埋め込み配線層を埋め込み形成する。第１の埋め込み配線層を、ワード線を横切る方向に形成される部分がワード線と直交する方向を除いた傾斜パターンで構成する。
【選択図】図２

Description

本発明の実施形態は、不揮発性半導体記憶装置およびその製造方法に関する。

不揮発性半導体記憶装置として、微細化の進むＮＡＮＤ型フラッシュメモリ装置では、隣接するメモリセル間の電気的な干渉が大きな問題となっている。隣接するメモリセル間の干渉は、メモリセルの容量が大きいことに起因して、書き込まれたメモリセルが隣接するセルの閾値を持ち上げてしまうことにより閾値が増加して見えてしまう現象である。隣接するメモリセル間の酸化膜を介したカップリングにより閾値が増加してしまうため、絶縁膜の誘電率はなるべく低い方が良い。誘電率は真空の誘電率と比誘電率の掛け合せで表されるので隣接セル間干渉を抑制するには空隙（エアギャップ）としておくことがもっとも誘電率を低くすることができる。

しかし、エアギャップ構造はメモリセル特性に対しては効果を発揮するが何も無い空間が出来てしまうため、この後の絶縁層や配線層の平坦化処理においてＣＭＰ（chemical mechanical polishing）処理プロセスを用いた際に圧縮及びせん断応力がかかることにより、パターンが倒壊する可能性がある。この場合、配線層のＣＭＰ処理では金属の方が層間絶縁膜よりも削れるレートが低いため最終的にはどうしても層間膜側がやや凹んだ形状になる。このため凹んだ層間絶縁膜部分にスラリーが溜まり、応力が発生してしまうことがある。ここで、最も応力がかかるのは金属配線層と層間絶縁膜が同時に露出した状態のときに、抜け残りを防止するためにＣＭＰ処理のオーバー処理をかけている時である。せん断応力は金属と絶縁層の摩擦力の差及びスラリーがパターンに対して直交したパターンで溜まることにより生じる。

米国特許出願公開第２０１１／０１４７９３７号明細書

そこで、メモリセルトランジスタのゲート電極間にエアギャップを設ける構成において、上部にＣＭＰ処理により平坦化処理をする埋め込み配線層を有する不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。

本実施形態の不揮発性半導体記憶装置は、電気的なデータの書き込み及び消去が可能な複数個のメモリセルトランジスタが列方向に直列接続され、その両端部に第１および第２の選択ゲートトランジスタが接続されたメモリセルユニットをマトリクス状に配置してなるメモリセルアレイと、前記メモリセルアレイの同一行に並ぶメモリトランジスタの制御ゲート電極を共通に接続するワード線と、前記メモリセルアレイの上面に形成された第１の絶縁膜に埋め込み形成され前記第１の選択ゲートトランジスタのソースに共通に接続される第１の埋め込み配線層とを備え、前記第１の埋め込み配線層は、前記ワード線を横切る方向に形成される部分が前記ワード線と直交する方向を除いた傾斜パターンで構成されていることを特徴とする。

また、本実施形態の不揮発性半導体記憶装置の製造方法は、電気的なデータの書き込み及び消去が可能な複数個のメモリセルトランジスタが列方向に直列接続され、その両端部に第１および第２の選択ゲートトランジスタが接続されたメモリセルユニットをマトリクス状に配置してなり、前記メモリセルアレイの同一行に並ぶメモリトランジスタの制御ゲート電極間をワード線により共通接続したメモリセルアレイを形成する工程と、前記メモリセルアレイの上面に第１の絶縁膜を形成する工程と、前記第１の絶縁膜に配線層形成用の溝であって前記ワード線を横切る方向に形成される部分が前記ワード線と直交する方向を除いた傾斜パターンとなる溝を形成する工程と、前記第１の絶縁膜上に配線層形成用の金属膜を形成する工程と、前記第１の絶縁膜上に形成した金属膜のうち前記溝内の部分を残して他の部分を化学的機械的研磨により除去して第１の配線層を形成する工程とを有することを特徴とする。

一実施形態におけるＮＡＮＤ型フラッシュメモリ装置のメモリセル領域の一部の電気的構成を概略的に示す図 （ａ）メモリセル領域の一部構造を概略的に示す平面図、（ｂ）第１の埋め込み配線層のパターンを示す図 図２中Ａ−Ａ線に沿った模式的な縦断面図 製造工程の一段階の図２中Ａ−Ａ線に沿って模式的に示す図（その１） 製造工程の一段階の図２中Ａ−Ａ線に沿って模式的に示す図（その２） 製造工程の一段階の図２中Ａ−Ａ線に沿って模式的に示す図（その３） 製造工程の一段階の図２中Ａ−Ａ線に沿って模式的に示す図（その４） 製造工程の一段階の図２中Ａ−Ａ線に沿って模式的に示す図（その５）

以下、一実施形態について、ＮＡＮＤ型フラッシュメモリ装置に適用したものを図１ないし図８を参照して説明する。尚、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは必ずしも一致しない。また、上下左右の方向についても、後述する半導体基板における回路形成面側を上とした場合の相対的な方向を示し、必ずしも重力加速度方向を基準としたものとは一致しない。

まず、本実施形態のＮＡＮＤ型フラッシュメモリ装置の電気的構成について説明する。図１は、ＮＡＮＤ型のフラッシュメモリ装置１のメモリセル領域に形成されるメモリセルアレイの一部の等価回路図を示している。

ＮＡＮＤ型フラッシュメモリ装置１は、そのメモリセルアレイ内に、第１および第２の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２と、これら選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２間に直列接続された複数個（例えば６４個）のメモリセルトランジスタＴｒｍとを有するメモリセルユニットであるＮＡＮＤセルユニットＳＵが行列状に形成されている。ＮＡＮＤセルユニットＳＵ内において、複数個のメモリセルトランジスタＴｒｍは隣接するもの同士でソース／ドレイン領域を共用している。

図１中のＸ方向（ワード線方向）に配列されたメモリセルトランジスタＴｒｍは、制御ゲート電極を連結したワード線ＷＬにより共通接続されている。また、図１中のＸ方向に配列された第１の選択ゲートトランジスタＴｒｓ１は選択ゲート線ＳＧＬ１で共通接続され、第２の選択ゲートトランジスタＴｒｓ２は選択ゲート線ＳＧＬ２で共通接続されている。第１の選択ゲートトランジスタＴｒｓ１はソース領域を介して図１中Ｘ方向に延びるソース線ＳＬに接続されている。このソース線ＳＬは第１の埋め込み配線層として形成されるものである。第２の選択ゲートトランジスタＴｒｓ２のドレイン領域にはビット線コンタクトＣＢが接続されている。このビット線コンタクトＣＢは、図１中Ｘ方向に直交するＹ方向（ビット線方向）に延びるビット線ＢＬに接続されている。

図２（ａ）は、メモリセル領域の一部のレイアウトパターンである。図２（ａ）において、半導体基板としてのシリコン基板２のメモリセル領域には、トレンチ内に絶縁膜を埋め込むＳＴＩ（shallow trench isolation）構造の素子分離領域Ｓｂが図中Ｙ方向に沿って延伸して形成される。この素子分離領域Ｓｂは、図中Ｘ方向に所定間隔で複数形成される。これにより、素子領域ＳａがＹ方向に沿って延伸形成されることになり、シリコン基板２の表層部に複数の素子領域ＳａがＸ方向に分離して形成される。

ワード線ＷＬは、素子領域Ｓａと直交して交差する方向（図２（ａ）中Ｘ方向）に沿って延伸形成される。ワード線ＷＬは、図中Ｙ方向に所定間隔で複数本形成されている。ワード線ＷＬと交差する素子領域Ｓａ上方には、メモリセルトランジスタＴｒｍのゲート電極ＭＧ（図３（ａ）参照）が形成されている。

Ｙ方向に隣接した複数のメモリセルトランジスタＴｒｍはＮＡＮＤ列（メモリセルストリング）の一部となる。第１の選択ゲートトランジスタＴｒｓ１は、ＮＡＮＤ列の端部のメモリセルトランジスタＴｒｍのＹ方向両外側に隣接して設けられる。第１の選択ゲートトランジスタＴｒｓ１はＸ方向に複数設けられており、複数の第１の選択ゲートトランジスタＴｒｓ１のゲート電極ＳＧＳは選択ゲート線ＳＧＬ１により電気的に接続されている。ゲート電極ＳＧＳは選択ゲート線ＳＧＬ１と素子領域Ｓａが交差する部分に形成されている。

同様に、第２の選択ゲートトランジスタＴｒｓ２は、図中Ｘ方向に複数設けられており、複数の第２の選択ゲートトランジスタＴｒｓ２のゲート電極ＳＧＤは選択ゲート線ＳＧＬ２によって電気的に接続されている。ゲート電極ＳＧＤは選択ゲート線ＳＧＬ２と素子領域Ｓａが交差する部分に形成されている。

ビット線コンタクトＣＢａ、ＣＢｂは、それぞれ隣接するゲート電極ＳＧＤ−ＳＧＤ間の素子領域Ｓａ上に形成されている。また、ビット線コンタクトＣＢａは一方のゲート電極ＳＧＤに近接し、ビット線コンタクトＣＢｂは他方のゲート電極ＳＧＤに近接するように、ジグザグ状に配置されている。隣接するビット線コンタクトＣＢａ、ＣＢｂ間の距離が大きくなるように、ビット線コンタクトＣＢａ、ＣＢｂを配置することができ、ビット線コンタクトＣＢａ、ＣＢｂ間のショート不良を低減することができる。

図３はメモリセル領域内の図２（ａ）中Ａ−Ａ線に沿う部分の断面構造を簡略的に示している。図３において、シリコン基板２の上面にゲート絶縁膜３を介してメモリセルトランジスタＴｒｍおよび第１および第２の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２の各ゲート電極ＭＧおよびＳＧＳ、ＳＧＤが形成されている。ゲート絶縁膜３は例えばシリコン酸化膜である。メモリセルトランジスタＴｒｍは、ゲート絶縁膜３上に形成されたゲート電極ＭＧとソース／ドレイン領域２ａとを含む構成である。メモリセルトランジスタＴｒｍはＹ方向に複数隣接して形成されている。これらメモリセルトランジスタＴｒｍの端部のものに隣接して一対の第１の選択ゲートトランジスタＴｒｓ１が一端側に形成され、一対の第２の選択ゲートトランジスタＴｒｓ２が他端側に形成されている。

メモリセルトランジスタＴｒｍのゲート電極ＭＧは、ゲート絶縁膜３上に、電荷蓄積層（浮遊ゲート電極）としての多結晶シリコン膜４、電極間絶縁膜５、制御ゲート電極としての多結晶シリコン膜６を備えている。多結晶シリコン膜６の上部に抵抗値の低いシリサイド膜などを備える構成としても良い。電極間絶縁膜５は、ＯＮＯ（oxide-nitride-oxide）膜やＮＯＮＯＮ（nitride-oxide-nitride-oxide-nitride）膜あるいは高誘電率を有する絶縁膜などが用いられる。

ゲート電極ＭＧ−ＭＧ間、ゲート電極ＳＧＳ（ＳＧＤ）−ＭＧ間に位置するシリコン基板２の表層にはソース／ドレイン領域２ａが設けられ、ゲート電極ＳＧＳ−ＳＧＳ間、ＳＧＤ−ＳＧＤ間に位置するシリコン基板２の表層にはドレイン領域に対応するＬＤＤ（lightly doped drain）領域２ｂが設けられる。ソース／ドレイン領域２ａおよびＬＤＤ領域２ｂは、シリコン基板２の表層に不純物を導入して形成することができる。また、ゲート電極ＳＧＳ−ＳＧＳ間、ＳＧＤ−ＳＧＤ間に位置するシリコン基板２の表層には高濃度で不純物を導入したソース領域２ｃあるいはドレイン領域２ｃ（図４参照）が形成され、これによりＬＤＤ構造とされている。

第１および第２の選択ゲートトランジスタＴｒｓ１、Ｔｒｓ２のゲート電極ＳＧＳ、ＳＧＤは、図３では簡略的に示しているが、メモリセルトランジスタＴｒｍのゲート電極ＭＧとほぼ同様の構造でありゲート絶縁膜３上に、多結晶シリコン膜４、電極間絶縁膜５、多結晶シリコン膜６が積層されている。ゲート電極ＳＧにおいては、電極間絶縁膜５の中央部は図４に示す開口５ａ（図４参照）を形成することで多結晶シリコン膜４と６とが接触して電気的に導通した状態とされ、これにより浮遊ゲート電極を持たない通常のトランジスタのゲート電極として機能する。

上記構成の各ゲート電極ＭＧ、ＳＧＳ、ＳＧＤの上部にはシリコン酸化膜などの絶縁膜７を層間絶縁膜として形成することで各ゲート電極間の絶縁を図っている。なお、この図３では示していないが、ゲート電極ＭＧ−ＭＧ間、ＭＧ−ＳＧＳ間、ＭＧ−ＳＧＤ間には絶縁膜７を埋め込まないでエアギャップ（空隙部）ＡＧを設けて絶縁するエアギャップ構造（図４参照）を採用している。

ゲート電極ＳＧＳ−ＳＧＳ間のシリコン基板２のソース領域２ｃに接触するように絶縁膜７を貫通してソースコンタクト８が設けられている。ソースコンタクト８は、図２（ａ）に示したソース線ＳＬと接続されるもので、素子分離領域Ｓｂを隔てて隣接する選択ゲートトランジスタＴｒｓ１のソース領域２ｃ間にまたがるように連結した状態に形成されている。また、ゲート電極ＳＧＤ−ＳＧＤ間のシリコン基板２のドレイン領域２ｃに接触するように絶縁膜７を貫通してビット線コンタクト９が設けられている。ビット線コンタクト９は、図２（ａ）に示したビット線コンタクトＣＢａ、ＣＢｂに対応している。

絶縁膜７には第１の埋め込み配線層１０および第２の埋め込み配線層１１が２層に分けて埋め込み形成されている。第１の埋め込み配線層１０は、ゲート電極ＭＧ、ＳＧＳ、ＳＧＤの上部に絶縁膜７を介して形成されている。第２の埋め込み配線層１１は、第１の埋め込み配線層１０の上部に絶縁膜７を介して形成されている。

第１の埋め込み配線層１０は、図２（ｂ）に示すように、ソース線１０ａ、配線パターン部１０ｂ、ダミーパターン部１０ｃおよび連結部１０ｄの各部を備えている。ソース線１０ａは、ソースコンタクト８の上部に位置して電気的に接続された状態で形成されており、下層に位置するワード線ＷＬとほぼ同じ方向に形成されている。

配線パターン部１０ｂは、ソース線１０ａに隣接する所定幅の領域に複数本が形成されている。配線パターン部１０ｂは、下層に位置するワード線ＷＬとほぼ同じ方向に形成されているが、部分的に斜めに形成された枝部１０ｂｂを有している。枝部１０ｂｂは、ワード線ＷＬの形成方向に対して約４５°傾いた方向に形成されており、ワード線ＷＬの形成方向とは直交しない方向に形成されている。

また、配線パターン１０ｂは、枝部１０ｂｂと同様の方向に形成された連結部１０ｄを有していて、ソース線１０ａと電気的に連結したパターンとして形成されている。配線パターン１０ｂがワード線ＷＬと平行な方向に形成されている部分同士を連結する連結部１０ｄは、ワード線ＷＬと直交する方向に連結した状態に形成されるが、パターンは円弧状をなしていて、ワード線ＷＬと直交する直線成分は存在しない。さらに、配線パターン１０ｂには、下層のＮＡＮＤセルユニットＳＵがダミーパターンとして設けられる部分に対応してコンタクト部１０ｅが複数個配置されている。第２の埋め込み配線層１１よりも上部に設けられる配線層から給電を受けるようにコンタクトパターンが接続される。

また、ダミーパターン部１０ｃは、ビット線コンタクト９の部分を除いてその両側の所定範囲に所定幅で形成されている。これらダミーパターン部１０ｃは、ワード線ＷＬの形成方向と平行する方向に設けられていて、部分的にワード線ＷＬを横切る方向に形成される連結部分１０ｃｃを有する。この連結部分１０ｃｃは、ワード線ＷＬの形成方向に対して約４５°の傾斜を有する傾斜パターンとして形成されている。また、ダミーパターン部１０ｃは、全体として、電気的に接続される部分は設けておらず、電気的にフローティングな状態である。

これにより、第１の埋め込み配線層１０は、絶縁膜７上面の全体に対して被覆状態をほぼ均一となるようなパターンとして形成される。ソース線１０ａについては、抵抗値を下げるためにソース線１０ａを中心として一定幅の領域まで配線パターン１０ｂを設け、これらを連結部１０ｄにより電気的に接続して配線抵抗を低減させている。また、ダミーパターン部１０ｃとして、ビット線コンタクト９の形成部を中心として配線パターン部１０ｂの形成領域との境界部まで形成されている。

第２の埋め込み配線層１１は、図３に示しているように、Ｙ方向すなわち素子形成領域ＳａあるいはＮＡＮＤセルユニットＳＵの形成方向と同じ方向に形成され、ビット線コンタクト９（ＣＢａ、ＣＢｂ）毎に並べて設けられている。第２の埋め込み配線層１１は、ビット線ＢＬとして機能するもので、第１の埋め込み配線層１０のソース線１０ａとは直交する方向に形成されている。また、第２の埋め込み配線層１１には、ＮＡＮＤセルユニットＳＵが形成されない部分にはビット線ＢＬが形成されず、この部分を介して上層の配線層と下層の第１の埋め込み配線層１０の配線パターン１０ｂに設けたコンタクト部１０ｅとが接続プラグにより接続される。

上記のように構成しているので、微細化の進むＮＡＮＤ型フラッシュメモリ装置において、隣接するセル間の干渉を低減させるためにゲート電極ＭＧ-ＭＧ間にエアギャップＡＧを設ける構成としながら、その製造工程において、後述するようにエアギャップＡＧを形成した部分に応力が作用して倒壊するのを極力抑制することができる。

また、第１の埋め込み配線層１０の配線パターン１０ｂに対してコンタクト部１０ｅにより給電することができるので、低抵抗化を図れると共に抵抗成分に起因した動作遅延の発生を抑制することができる。

次に、上記構成の製造方法の一例について図４〜図８を参照しながら説明する。なお、本実施形態の説明では特徴部分を中心に説明するが、一般的な工程であれば各工程間に他の工程を追加しても良いし、工程を削除することもできる。また、各工程は実用的に可能であれば、適宜入れ替えても良い。

まず、図４に示す状態となるまでの工程を説明する。半導体基板であるシリコン基板２上にゲート絶縁膜３、浮遊ゲート電極用の材料となる多結晶シリコン膜４を成膜する。この後、多結晶シリコン膜４およびシリコン基板２の上部をフォトリソグラフィ技術でパターニングし、エッチングにより図２で説明した素子分離溝を形成する。この後、溝内部に素子分離絶縁膜（図示せず）を埋込むことで素子領域Ｓａおよび素子分離領域Ｓｂを形成する。

次に、多結晶シリコン膜４上にＯＮＯ（oxide-nitride-oxide）膜などを用いた電極間絶縁膜５を形成する。次に、電極間絶縁膜５上に制御ゲート電極の材料となる多結晶シリコン膜６を形成する。このとき、第１および第２の選択ゲートトランジスタＴｒｓ１およびＴｒｓ２の各ゲート電極ＳＧＳ、ＳＧＤのトランジスタのゲート電極を形成する部分では、電極間絶縁膜５に開口５ａを形成していて、多結晶シリコン膜４と６とが接触した状態に形成される。この多結晶シリコン膜６上に加工用絶縁膜１２を形成する。

次に、フォトリソグラフィ技術によりメモリセル領域においてはラインアンドスペースのパターン、周辺回路領域においては所定のレジストパターンを形成し、これをマスクとして加工用絶縁膜１２をパターニング加工してハードマスクを形成する。次いで、多結晶シリコン膜６、電極間絶縁膜５、多結晶シリコン膜４、ゲート絶縁膜３を異方性エッチングにより加工することで、ゲート電極ＭＧおよびゲート電極ＳＧＳ、ＳＧＤを分離形成する。この後、ゲート電極ＭＧ、ＳＧＳ、ＳＧＤのシリコン窒化膜１２をマスクとしてシリコン基板２の表層に一般的なイオン注入法によりｎ型の不純物（例えばリン）を導入し、熱処理を行うことでソース／ドレイン領域２ａおよびＬＤＤ領域２ｂ（ソース領域も同様）を形成する。

次に、ゲート電極ＭＧ−ＭＧ間およびゲート電極ＭＧ−ＳＧＳ、ＭＧ−ＳＧＤ間に犠牲膜を埋め込み形成し、さらに、ゲート電極ＳＧＳ−ＳＧＳ間、ＳＤＳ−ＳＤＳ間の各ケート電極ＳＧＳ、ＳＧＤの側壁にスペーサ１３を形成する。このスペーサ１３をマスクとしてゲート電極ＳＧＳ−ＳＧＳ間、ＳＧＤ−ＳＧＤ間のシリコン基板２表層に高濃度の不純物を導入してソース領域（ドレイン領域）２ｃを形成しＬＤＤ構造とする。

次に、犠牲膜を除去してゲート電極ＭＧ-ＭＧ間およびゲート電極ＭＧ−ＳＧＳ、ＭＧ−ＳＧＤ間の空隙をエアギャップＡＧとして残し、その上面を塞ぐようにライナー膜としてのシリコン酸化膜１４およびシリコン窒化膜１５を形成する。この後、ゲート電極ＳＧＳ−ＳＧＳ間、ＳＧＤ−ＳＧＤ間の凹部を埋め込むように層間絶縁膜となる流動性の高いシリコン酸化膜を絶縁膜７として埋め込み形成する。これにより、図４に示す構成が得られる。

さて、上記のようにして形成された構成の絶縁膜７の上面に第１の埋め込み配線層１０を形成する工程について説明する。まず、図５に示すように、絶縁膜７にフォトリソグラフィ技術によりソースコンタクト８用のコンタクト溝７ａおよび第１の埋め込み配線層１０の各パターンを形成するためのパターン溝部７ｂ〜７ｄを形成する。コンタクト溝７ａは、ゲート電極ＳＧＳ−ＳＧＳ間、ＳＧＤ−ＳＧＤ間の絶縁膜７の上面からシリコン基板２のソース領域（ドレイン領域）２ｃ上面まで貫通するようにエッチングして形成する。また、パターン溝部７ｂ〜７ｄは、絶縁膜７を上面から所定深さまでエッチングして形成する。

次に、図６に示すように、第１の埋め込み配線層１０用の例えばタングステン（Ｗ）などの金属膜１６を全面に形成する。この場合、金属膜１６は、ソースコンタクト８用のコンタクト溝７ａおよび第１の埋め込み配線層１０の各パターンを形成するためのパターン溝部７ｂ〜７ｄ内に充填されると共に、絶縁膜７の他の部分の上面を覆うように形成される。

続いて図７に示すように、絶縁膜７の上面に形成された金属膜１６をＣＭＰ処理により除去する。ＣＭＰ処理では、金属膜１６を研磨により除去する際に、金属膜１６と絶縁膜７とでは研磨時のトルクの違いがあり、その変化を検出することでＣＭＰ処理の終了を検知するようにしている。具体的には、シリコン酸化膜などの絶縁膜７では、金属膜１６よりもトルクが小さくなるのでこれによって研磨終了を検知する。しかし、実際には、多数の半導体装置を形成する大口径のウエハではウエハ中における場所によって研磨の程度に差が発生することがあり、研磨の終了が検出された場合でもそのばらつきの度合いによって、例えば図７に示しているように、絶縁膜７上に金属膜１６が部分的に研磨残り１６ａとして残ることがある。なお、図示の場合は、便宜的に１つの半導体装置内において研磨のばらつきが発生しているように示したが、実際には、ウエハ上の離れた位置でこのような状況が発生することが一般的である。

そして、上記のようにＣＭＰ処理の研磨のばらつきが発生することを考慮して、研磨終了の検知の後、オーバー処理を行うことで研磨残り１６ａを確実に研磨することが行われる。このとき、金属膜１６の方が絶縁膜７よりも削れるレートが低いため最終的にはどうしても絶縁膜７側がやや凹んだ形状になる。このため凹んだ絶縁膜７部分にＣＭＰ処理のスラリーが溜まり、応力が発生してしまう。すなわち、ＣＭＰ処理の過程で、最も応力がかかるのは金属膜１６と絶縁膜７が同時に露出して抜け残りを防止するためにＣＭＰのオーバーをかけている時である。

そして、発明者らは、ここで発生するせん断応力のうち特に強いせん断応力が、金属膜１６と絶縁膜７との摩擦力の差およびスラリーがパターンに対して直交したパターンで溜まることにより生じることを見出した。そして、絶縁膜７の下層に形成しているゲート電極ＭＧ-ＭＧ間にエアギャップＡＧを形成していることから、金属膜１６により形成する配線層のパターンとしてワード線ＷＬに直交するパターンが存在すると、ＣＭＰ処理で下層に圧縮及びせん断応力が強くかかることにより、エアギャップＡＧを形成しているゲート電極ＭＧのパターン構造が倒壊する可能性がある。

これに対して、この実施形態においては第１の埋め込み配線層１０として、ワード線ＷＬに直交するパターンが極力存在しないように図２（ｂ）に示したような平面パターンを有する構成としている。これにより、ＣＭＰ処理時に使用するスラリーが第１の埋め込み配線層１０のパターン部分から排出させることができ、部分的に溜まりにくいようにすることができる。この結果、スラリーの溜まりを抑制し、せん断応力の増加を抑制することが出来、ひいてはエアギャップＡＧを形成しているゲート電極ＭＧのパターンの倒壊発生を防止することができる。

以上のようにして、図８に示すように、第１の埋め込み配線層１０として、ソース線１０ａ、配線パターン１０ｂ、ダミーパターン部１０ｃ、連結部１０ｄおよび枝部１０ｂｂを設けることで、ＣＭＰ処理において第１の埋め込み配線層１０のパターン内でのスラリーの溜まりを抑制し、せん断応力の増加を抑制することができ、下層部のパターン倒壊を抑制することができる。

この後、第１の埋め込み配線層１０の上面にさらに層間絶縁膜として絶縁膜７が形成され、ゲート電極ＳＧＤ−ＳＧＤ間の上面からシリコン基板２のドレイン領域２ｃの表面に達するコンタクトホールが形成され、さらに、ビット線となる第２の埋め込み配線層１１を形成するための配線溝部が形成される。この後、前述同様にして金属膜が全面に形成され、これをＣＭＰ処理により研磨して配線溝部内およびコンタクトホール内に金属膜を残した状態とすることで、第２の埋め込み配線層１１およびコンタクトプラグ９を形成する。この後さらに上層に多層配線構造を形成し、これにより、ＮＡＮＤ型フラッシュメモリ装置１を得る。

このような本実施形態によれば、第１の埋め込み配線層１０のパターンを、ワード線ＷＬと直交する部分が極力少なくなるように形成しているので、形成工程でＣＭＰ処理をする場合に、下層に設けているエアギャップＡＧの構成に対してせん断応力の悪影響を及ぼすのを極力抑制でき、パターンの倒壊などが発生するのを抑制できる。

また、配線パターン１０ｂをソース線１０ａの両側に一定幅で設けて連結部１０ｄにより接続しているので、ソース線１０ａの電圧降下による配線遅延を低減して電気的特性の向上を図ることができる。

（他の実施形態）
上記実施形態で説明したもの以外に次のような変形をすることができる。
エアギャップＡＧを素子形成領域Ｓａの素子分離にも適用した構成のものでも良い。

第１の埋め込み配線層１０のパターンは、ワード線ＷＬと直交する成分を設けないようにすることで、適宜設計変更することができる。また、傾斜パターンの傾斜角度を４５°としているが、ワード線ＷＬと直交する部分を形成しなければ適宜の角度に設定することができる。

第１の埋め込み配線層１０の配線パターン１０ｂとダミーパターン１０ｃの配置割合は適宜の割合で変更設定できる。
ＮＡＮＤ型のフラッシュメモリ装置１に適用したが、ＮＯＲ型のフラッシュメモリ装置、ＥＥＰＲＯＭ等の不揮発性半導体記憶装置にも適用できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

図面中、１はＮＡＮＤ型フラッシュメモリ装置（不揮発性半導体記憶装置）、２はシリコン基板（半導体基板）、３はゲート絶縁膜、４は多結晶シリコン膜、５は電極間絶縁膜、６は多結晶シリコン膜、７は絶縁膜、８はソースコンタクト、９はビット線コンタクト、１０は第１の埋め込み配線層、１０ａはソース線、１０ｂは配線パターン、１０ｃはダミーパターン、１０ｄは連結部、１１は第２の埋め込み配線層、１６は金属膜、ＡＧはエアギャップ、ＷＬはワード線、ＳＬはソース線、Ｔｒｍはメモリセルトランジスタ、Ｔｒｓ１、Ｔｒｓ２は選択ゲートトランジスタ、ＭＧ、ＳＧＳ、ＳＧＤはゲート電極である。

Claims (5)

1. 電気的なデータの書き込み及び消去が可能な複数個のメモリセルトランジスタが列方向に直列接続され、その両端部に第１および第２の選択ゲートトランジスタが接続されたメモリセルユニットをマトリクス状に配置してなるメモリセルアレイと、
   前記メモリセルアレイの同一行に並ぶメモリトランジスタの制御ゲート電極を共通に接続するワード線と、
   前記メモリセルアレイの上面に形成された第１の絶縁膜に埋め込み形成され前記第１の選択ゲートトランジスタのソースに共通に接続される第１の埋め込み配線層と、
   前記第１の埋め込み配線層の上面に形成された第２の絶縁膜に埋め込み形成され前記第２の選択ゲートトランジスタのドレインにそれぞれ接続されるビット線コンタクトと接続された第２の埋め込み配線層とを備え、
   前記第１の埋め込み配線層は、前記ワード線を横切る方向に形成される部分が前記ワード線と直交する方向を除いた傾斜パターンで構成され、
   前記第１の埋め込み配線層は、
   前記第１の選択ゲートトランジスタのソース上部を中心として所定幅の領域に電気的に接続された状態に形成された配線パターン部と、
   前記第２の選択ゲートトランジスタのドレイン上部を中心として所定幅の領域に電気的にフローティングな状態に形成されたダミーパターン部とを有し、
   前記第１の埋め込み配線層の配線パターン部は、前記第２の埋め込み配線層のパターン非形成領域を通じて上層の配線層から給電を受けるためのコンタクトが形成されており、
   前記第１の埋め込み配線層の前記傾斜パターンは、円弧状パターンとして形成されていることを特徴とする不揮発性半導体記憶装置。
2. 電気的なデータの書き込み及び消去が可能な複数個のメモリセルトランジスタが列方向に直列接続され、その両端部に第１および第２の選択ゲートトランジスタが接続されたメモリセルユニットをマトリクス状に配置してなるメモリセルアレイと、
   前記メモリセルアレイの同一行に並ぶメモリトランジスタの制御ゲート電極を共通に接続するワード線と、
   前記メモリセルアレイの上面に形成された第１の絶縁膜に埋め込み形成され前記第１の選択ゲートトランジスタのソースに共通に接続される第１の埋め込み配線層とを備え、
   前記第１の埋め込み配線層は、前記ワード線を横切る方向に形成される部分が前記ワード線と直交する方向を除いた傾斜パターンで構成されていることを特徴とする不揮発性半導体記憶装置。
3. 請求項２に記載の不揮発性半導体記憶装置において、
   前記第１の埋め込み配線層は、
   前記第１の選択ゲートトランジスタのソース上部を中心として所定幅の領域に電気的に接続された状態に形成された配線パターン部と、
   前記第２の選択ゲートトランジスタのドレイン上部を中心として所定幅の領域に電気的にフローティングな状態に形成されたダミーパターン部と
   を有することを特徴とする不揮発性半導体記憶装置。
4. 請求項３に記載の不揮発性半導体記憶装置において、
   前記第１の埋め込み配線層の上面に形成された第２の絶縁膜に埋め込み形成され前記第２の選択ゲートトランジスタのドレインにそれぞれ接続されるビット線コンタクトと接続された第２の埋め込み配線層をさらに備え、
   前記第１の埋め込み配線層の配線パターン部は、前記第２の埋め込み配線層のパターン非形成領域を通じて上層の配線層から給電を受けるためのコンタクトが形成されていることを特徴とする不揮発性半導体記憶装置。
5. 電気的なデータの書き込み及び消去が可能な複数個のメモリセルトランジスタが列方向に直列接続され、その両端部に第１および第２の選択ゲートトランジスタが接続されたメモリセルユニットをマトリクス状に配置してなり、前記メモリセルアレイの同一行に並ぶメモリトランジスタの制御ゲート電極間をワード線により共通接続したメモリセルアレイを形成する工程と、
   前記メモリセルアレイの上面に第１の絶縁膜を形成する工程と、
   前記第１の絶縁膜に配線層形成用の溝であって前記ワード線を横切る方向に形成される部分が前記ワード線と直交する方向を除いた傾斜パターンとなる溝を形成する工程と、
   前記第１の絶縁膜上に配線層形成用の金属膜を形成する工程と、
   前記第１の絶縁膜上に形成した金属膜のうち前記溝内の部分を残して他の部分を化学的機械的研磨により除去して第１の配線層を形成する工程と
   を有することを特徴とする不揮発性半導体記憶装置の製造方法。

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