CN100501973C - 适合半导体器件的熔丝断开方法 - Google Patents

Abstract

本发明提供了一种适合半导体器件的熔丝断开方法。向目标熔丝连续施加多个脉冲以引起断开，每个脉冲都具有相对低的能量，其中脉冲的总能量根据预先计算所得的断开阈值而设置。目标熔丝具有成对的端子和互联部分，该互联部分被构建为在中间被狭窄地压缩，从而易于实现熔丝断开。脉冲发生器产生脉冲，该脉冲通过晶体管重复施加到目标熔丝；然后，在探测到熔丝断开的基础上该脉冲发生器停止产生脉冲。侧壁分隔件形成在熔丝的侧壁上，该侧壁分隔件被处理成渐缩的形状以减小施加到外覆的绝缘膜的热应力。此外，脉冲能量被适当调节以在目标熔丝中引起电迁移，因此目标熔丝电阻增加而不引起瞬时的熔断或蒸发。

Description

适合半导体器件的熔丝断开方法

技术领域

本发明涉及一种熔丝断开方法，其采用电脉冲施加到合并在半导体器件中的熔丝。

背景技术

需要超过通常施加到电路的操作功率的相对高的功率来引起形成在半导体衬底上的熔丝的断开。例如，MOSFET被串连到熔丝从而引起高电流，导致熔丝的熔断和断开，其中这些MOSFET必须具有大的栅宽度，其大于用于通常用作数字处理的MOSFET的常规栅宽度的几十倍到几百倍。然而，具有大栅极宽度的MOSFET增加了其总尺寸；且这是与电路的高集成度相矛盾的。

日本未审专利申请公开第H10-189741号教导了通过采用形成在半导体衬底上的寄生双极晶体管的集电极电流而熔断和断开熔丝的电路。日本未审专利申请公开第S63-299139号教导了基于雪崩断开而熔断和断开熔丝的电路。日本未审专利申请公开第S59-105354号教导了基于寄生晶闸管(thyristor)的闭锁现象而熔断和断开熔丝的电路。

日本未审专利申请公开第H11-203888号教导了通过使用激光束熔断和断开熔丝的电路，其中由于激光束入射位置的偏离，熔丝可能不能被完全断开，导致微小的电流流过熔丝。因此，在激光束照射之后，检查断开是否完全；然后，电脉冲被再次施加到未完全断开的熔丝，因此避免了断开失败。

为了产生引起半导体器件中的熔丝断开的高功率，需要基于具有高电流驱动能力的双极晶体管的操作、CMOS电路的寄生双极电路的操作、以及MOS晶体管的不可恢复和破坏性操作例如回扫(snapback)而产生引起高电流的高功率(例如电子雪崩断开)。日本专利申请公开第2002-158289、H06-37254和H07-307389教导用在半导体器件中的熔丝的熔断和断开方法。

在上述方法中，电能施加到每个熔丝从而立刻引起断开；然而，当每个熔丝断开时，难以立刻停止施加电能。为此，需要相对长的时间向熔丝施加电能。

对于上述方法，断开不是一直以稳定方式发生在熔丝上的；因此，采用例如激光束的能量束的熔丝断开方法最近形成为用在合并于例如DRAM的存储器中的备用电路中的熔丝断开的主流技术。这在例如日本未审专利申请公开第H11-203888中教导。

在熔丝被能量束断开的上述方法中，需要用高电能的一次照射把熔丝完全断开。这允许当熔丝材料被熔化、分散和蒸发时熔丝断开。然而，产生了另一问题，即熔化的物质分散在熔丝的周围区域内且再次附着到半导体器件的其他电子元件。

虽然熔丝可以被高电流或高能束断开，当高电流或高能束被施加到熔丝时，在半导体电路中包括的熔丝和其他元件上均可能发生破坏。

此外，对于CMOS电路的寄生双极电路的操作和MOS晶体管的例如回扫的不可恢复和破坏性的操作，难以精确控制施加到熔丝的电能。可能施加超过引起熔丝断开的预定电流量的很高的电流。这因此引起高能散射并使围绕熔丝的周边电路不能工作或被破坏。

虽然熔丝被很高能的束断开，熔丝材料被物理改变，因为它们是被瞬时熔化或蒸发的；且难以控制熔丝材料的这种爆发性的变化。换言之，即使当熔丝被电流和能量束断开，熔丝材料由于施加到其上的能量所引起的迅速加热而被熔化、蒸发和分散。这导致与熔丝连接的导电电路和围绕熔丝的绝缘膜的不希望的破坏。

当被熔化和被分散的熔丝材料物质附着到围绕熔丝的周边电路时，发生涉及电路的其他问题，例如线路短路。具体地，层间绝缘膜、钝化膜和覆盖熔丝的保护树脂膜可能容易地被破坏和分散；裂缝可能容易形成在半导体器件中；以及半导体器件可能容易被熔化所变形。这减少了半导体器件的制造产量；因此，半导体器件的可靠性降低。

因此，可能需要进行额外的制造工艺，其中为了断开而预先除去层间绝缘膜、钝化膜和覆盖熔丝的保护树脂膜从而暴露熔丝，为了提高可靠性而在断开之后再次形成这些膜以覆盖熔丝。

当熔丝被低能发射所熔断并断开从而不引起物理破坏时，由于热能的传播和分散所导致的快速的温度升高和降低，热应力积聚在绝缘膜、线路、和围绕熔丝的周边电路中。这导致线路电阻的变化并影响电路的可靠性。

熔丝被使用容易控制的公知的晶体管产生的电能所断开；然而，需要大尺寸晶体管以产生高电流；且这增加了总芯片尺寸和制造成本。电阻、电流和电压与熔丝的断开之间的关系可以如下获得：

根据下面公式(1)，采用熔丝电阻Rfuse、晶体管的驱动能力(即晶体管的内部电阻，换言之，具有开放沟道的晶体管的导通电阻Ron)、和驱动电压(或电源电压)Vdd来定义实现熔丝断开的熔丝电流Ifuse。

$\mathrm{Ifuse}=\frac{\mathrm{Vdd}}{\mathrm{Rfuse}+\mathrm{Rom}}\·\·\·\left(1\right)$

在上述公式(1)中，导通电阻Ron取决于晶体管的驱动能力，其中Ron随着驱动能力的增加而减小。驱动电压Vdd增加从而增加熔丝电流Ifuse。然而，驱动电压Vdd在半导体电路设计阶段中预先确定，且当驱动电压Vdd变高时LSI电路的功耗通常趋向于增加；因此，难以为了引起熔丝断开而增加驱动电压Vdd。

因为上述原因，可能需要降低电阻Rfuse和Ron。导通电阻Ron在晶体管设计阶段根据栅长度Lg和栅宽度Wg而预先确定。为了减小导通电阻Ron，需要减小栅长度Lg，栅长度是由关于LSI电路的设计和制造的预定规则所确定的，从而栅长度Lg的最小值是预先固定的。这使得需要增加栅宽度Wg以减小导通电阻Ron。

熔丝电阻Rfuse由取决于熔丝材料和厚度的薄层电阻pf以及均在设计阶段确定的熔丝宽度Wf和熔丝长度Lf而根据下面公式(2)而确定。

$\mathrm{Rfuse}=\mathrm{pf}*\frac{\mathrm{Lf}}{\mathrm{Wf}}\·\·\·\left(2\right)$

薄层电阻pf基于LSI制造工艺中的导电材料和厚度的选择而确定。为了允许熔丝容易断开，熔丝宽度Wf设为由LSI设计阶段的预定设计规则所限定的最小值。这使得熔丝电阻Rfuse可以根据熔丝长度Lf而变化，其中随着Lf变小Rfuse变低。

上述关系由下面公式(3)表示。

Ifuse＝A*F(1/Lf，Wg)...(3)

其中“A”是在设计和工艺中确定的常数。

通常，当熔丝被采用晶体管所产生的电流断开时，宽度Wg应该几十倍到几百倍地大于通常用作数字信号处理的MOS晶体管的宽度。即，熔丝断开需要大量大尺寸的晶体管。这增加了半导体芯片的总尺寸且因此增加了制造成本。此外，对高度集成的半导体存储芯片的备用电路使用大尺寸晶体管可能是不实际的。

熔丝长度Lf由熔丝的断开特性所限制且因此不能如此减小。需要熔丝具有预定电阻R’fuse(即，在实际中，熔丝的熔化部分的电阻；R’fuse基本等于或小于Rfuse)，因为熔丝由于熔丝电流Ifuse所引起的焦耳热的积聚而熔化。加热值J’fuse如下表示：

J′fuse＝(Ifuse*R′fuse*T)...(4)

其中T代表电流流过熔丝的时刻与熔丝断开时刻之间所计数的时间。

因此，当R’fuse减小时，Ifuse相应增加；然而，可以减小引起熔丝断开的总加热值J’fuse。由于这种倒数关系，R’fuse(或Rfuse)受限且不能任意减小。

由于形成在熔丝上的层间绝缘膜的干涉，难以使熔丝断开，因为层间绝缘膜吸收电子或光束的能量。因此，层间绝缘层、钝化层和保护树脂膜被从熔丝的预定区域和它们的周围区域移除。然而，这需要复杂的工艺，因为半导体器件是临时从制造线上取出并使用电子或光束的能量进行涉及存储器的电路操作和熔丝的断开操作的测试，且然后返回制造线进行构图和形成上层。这由于制造工艺的复杂而增加了制造成本。此外，由于半导体电路的精细加工，熔丝尺寸被相应减小；且这使得难以进行能量束关于熔丝的精确定位。这增加了调节它们之间精确定位的时间消耗。

涉及半导体元件的精细加工和复杂设计规则的最近技术允许能量束对熔丝的照射变得非常小。此外，关于熔丝尺寸和形状的优化、适合晶体管驱动能力的熔丝电阻的优化实现了各种发展，因此在通过晶体管实现的预定可控范围内适当地产生类脉冲电流，并用于非常短的时间周期内加热熔丝，因此使熔丝断开。这可以避免在熔丝断开过程中层间绝缘膜、钝化膜和保护树脂膜物理破坏的发生。

然而，当相当大数目的绝缘膜施加到熔丝上，引起熔丝断开过程中产生的热通过其被传送时，由于通过绝缘膜传送的热所引起的脱气反应(degassing reaction)，含水气体可以在层间绝缘膜中放出；且这会降低LSI电路的可靠性。此外，当热收缩局部发生在这种厚绝缘膜中时，层间绝缘膜可能稍微变形，且在绝缘膜中可能发生裂纹。

日本未审专利申请公开第H07-307389号的图1示出了其中熔丝和MOS晶体管被串连连接并平行设置的电路，其中用于产生熔丝的断开电流的电流驱动能力根据下面公式计算。

I_D＝μC_ox(W/L)×(1/2)×(V_GS-V_T)...(5)

在上述公式中，I_D代表在晶体管饱和区域中的漏极电流；μ代表载流子迁移率；C_OX代表晶体管的栅容量；W代表栅宽度；L代表栅长度；V_Gs代表栅-源电压；且V_T代表阈值电压。

当已知饱和漏极电流I_D时，可以根据上述公式估计引起熔丝断开的晶体管的栅宽度。

为了产生引起熔丝断开的非常高的电能，需要大大增加晶体管的尺寸(即栅宽度)，这因此增加总芯片尺寸。当施加非常高的电能时，熔丝可以被瞬时熔化并蒸发，从而断开发生；同时，熔丝周围区域会受到影响。即，连接到熔丝的导电电路和围绕熔丝的绝缘膜被破坏。此外，熔化的物质被分散从而引起短路。即使当它们不被破坏时，电阻可能由于热应力而变化，这降低了半导体器件的可靠性。

当在半导体集成电路中形成包括熔丝的微调电路和备用电路时，微调可能在半导体集成电路的制造中间或之后进行，因此实现优化的特性。

采用上述用于电路选择的相对小数目的熔丝，并采用能量束对其进行断开处理。为了使熔丝被一次能量束的照射完全断开，非常高的能量被施加到预先暴露的熔丝。当熔丝由于应用非常高的能量而被熔化、分散和蒸发时它们被完全断开；然而，熔化的物质在熔丝的周围区域中分散且可以被再次附着到电路。

使用能量束的断开方法对于大量熔丝是不实际的，因为它需要长时间来实现照射在熔丝上的能量束的精确定位。在封装之后，不能把信息写入熔丝。

发明内容

本发明的目的是提供一种在半导体器件中采用低电流断开熔丝的方法，其中向熔丝施加几次低功率电脉冲以断开熔丝。

在本发明的第一方面，提供了一种熔丝断开方法，其中多个脉冲连续施加到经由绝缘层形成在半导体衬底上的目标熔丝，从而引起断开，其中施加到目标熔丝的总能量根据预先计算的预定断开阈值而设定。目标熔丝通过成对的端子和互联所述端子的互联部分而构建。互联部分被收缩变窄具有在中间的三角形凹陷；它具有至少一个弯曲部分；或者它具有例如螺旋形状。

由于每个脉冲的能量减小，可以减小由引起熔丝断开的电能所导致的温度增加；因此，可以显著减小施加到熔丝周围区域和绝缘层的影响。这使得可以设置多个熔丝，它们在半导体衬底上沿垂直方向部分重叠。每个熔丝可以具有在中间收缩变窄的互联部分，使得其容易断开。当互联部分具有至少一个弯曲部分或螺旋形状时，可以增加熔丝的有效长度。

在本发明的第二方面，每个都具有相对低能量的多个脉冲被重复施加到熔丝，从而基于重复施加热应力可能导致迁移现象的假设而断开熔丝，因此可以减小施加到熔丝周围的热破坏。即，虽然由施加到熔丝的电能所引起的热被传送到周围，但它可以与熔丝温度成比例且与传送速度的立方成反比例迅速减少。通过适当设置连续施加到熔丝的脉冲的数目，熔丝温度可以在脉冲间隔的时间中降低，因此减小被传送到熔丝周围的热量。

与其中熔丝被施加到其上的单个脉冲所断开的常规熔丝断开方法相比，本发明的熔丝断开方法的优点在于(由脉冲所导致的热传送引起的)热应力减小；因此，可以引起熔丝断开，而同时其周围电路例如绝缘膜和线路基本不受该热应力的影响。这减小了线路电阻的变化并提高了电路的可靠性。

此外，可以引入用于探测熔丝是否被多个脉冲断开的断开探测电路，因此可以防止过多的脉冲不必要地施加到熔丝上；且因此可以减小有关熔丝断开程序的总处理时间。

在本发明的第三方面，形成绝缘膜以覆盖熔丝的侧壁分隔件，从而增加与覆盖其上的上层(即外覆的绝缘膜)之间的距离，其中形成在熔丝周围的外覆绝缘膜被除去以防止当熔丝断开时发生的高热传播到形成在熔丝以外的其他区域中的施加的绝缘膜，因此抑制了外覆的绝缘膜中的脱气(degasification)；因此，可以防止裂纹形成在外覆的绝缘膜中并防止外覆的绝缘膜被不期望地变形。这可靠地提高了制造中半导体器件的可靠性。

作为选择，形成绝缘膜以整个覆盖熔丝；然后，在绝缘膜中具有减小的覆盖率的熔丝侧壁上形成侧壁分隔件。这增加了绝缘膜与覆盖在其上的上层(即外覆的绝缘膜)之间的距离，因此减小了热应力。此外，还形成绝缘膜以整个覆盖具有侧壁分隔件的熔丝；然后，在具有减小的覆盖率的熔丝的侧壁上进一步形成侧壁分隔件。这进一步增加绝缘膜与其上的外覆绝缘膜之间的距离，因此进一步减小热应力。

作为选择，形成绝缘膜以整个覆盖熔丝并通过Ar蚀刻、O₂蚀刻或磨制而进行渐缩处理；因此可以增加绝缘膜与其上的外覆绝缘膜之间的距离，因此减小热应力。可以进一步形成一绝缘膜，覆盖具有渐缩部分的所述绝缘膜；因此，可以进一步增加绝缘膜与其上的外覆的绝缘膜之间的距离，因此进一步减小热应力。

由施加到其上的电能引起的熔丝的热可以通过充当热传播媒质的绝缘膜而传送到熔丝周围，其中被传播的热的温度与熔丝的温度成比例且与热传播体积(即大约为距离的立方)与比热的乘积成反比地迅速降低。外覆的绝缘膜在约400℃的预定温度被进行淬火(quenching)热处理。因此，由于熔丝相对低的热，外覆的绝缘膜的质量可以不降低；因此，可以不发生裂纹和脱气。因此，需要外覆的绝缘膜被预先从传送高热的熔丝周围除去，或者远离熔丝，因此减少传送到外覆的绝缘膜的热。

通过把外覆的绝缘膜从熔丝除去或者通过使外覆的绝缘膜远离熔丝，可以保证采用外覆的绝缘膜的半导体集成电路表面的平整，从而证明上述优点。具体地，形成在熔丝上的外覆绝缘膜被进行回蚀；侧壁分隔件形成在所施加的绝缘膜的侧壁上；并应用可能难以被热应力膨胀或收缩的绝缘膜；因此，可以显著减小热应力。

在本发明的第四方面，能量低于断开能量但足以引起固体相移的脉冲被重复施加到由导电材料构成的熔丝，因此熔丝电阻由于积聚的热应力而增加，但不引起熔丝的瞬时熔断或蒸发。

附图说明

将参照附图更详细描述本发明这些和其他目的、方面和实施例，附图中：

图1是示出具有不同宽度的脉冲数与熔丝断开率之间关系的图；

图2A是示出关于引起熔丝断开的脉冲电压和电势的波形的图；

图2B是包括熔丝和使用晶体管的断开电路的等效电路图；

图3是示出熔丝断开的有效时间与熔丝断开率之间关系的图；

图4是示出根据本发明第一实施例的熔丝断开方法的流程图；

图5是示出脉冲电流和熔丝断开的积聚时间之间关系的图；

图6是示出包括熔丝和MOS晶体管的半导体器件的平面图；

图7是沿图6中的线A8-A8所取的截面图；

图8A是示出制造半导体器件的第一步骤的截面图；

图8B是示出制造半导体器件的第二步骤的截面图；

图8C是示出制造半导体器件的第三步骤的截面图；

图8D是示出制造半导体器件的第四步骤的截面图；

图8E是示出制造半导体器件的第五步骤的截面图；

图9是示出图7所示的半导体器件的变化的截面图；

图10是示出图7所示的半导体器件的其他变化的截面图；

图11A是示出熔丝的第一实例的平面图；

图11B是示出熔丝的第二实例的平面图；

图11C是示出熔丝的第三实例的平面图；

图11D是示出熔丝的第四实例的平面图；

图11E是示出熔丝的第五实例的平面图；

图11F是示出熔丝的第六实例的平面图；

图11G是示出熔丝的第七实例的平面图；

图12A是示出熔丝的第八实例的平面图；

图12B是示出熔丝的第九实例的平面图；

图12C是示出熔丝的第十实例的平面图；

图12D是示出熔丝的第十一实例的平面图；

图12E是示出熔丝的第十二实例的平面图；

图13A是示出熔丝的第十三实例的平面图；

图13B是示出熔丝的第十四实例的平面图；

图13C是示出熔丝的第十五实例的平面图；

图14是示出脉冲势能变化与熔丝势能变化之间关系的图；

图15是示出关于断开率和断开时间之间关系的实验结果的图；

图16A是示出根据本发明第二实施例的熔丝断开方法的一部分的流程图；

图16B是示出所述熔丝断开方法的另一部分的流程图；

图17是示出脉冲电流与熔丝断开的积聚时间之间关系的图；

图18是示出熔丝断开电路的第一实例的电路图；

图19是示出熔丝断开电路的第二实例的电路图；

图20是示出熔丝断开电路的第三实例的电路图；

图21是示出熔丝断开电路的第四实例的电路图；

图22是示出熔丝断开电路的第五实例的电路图；

图23是示出熔丝断开电路的第六实例的电路图；

图24是图解示出实现CMOS集成电路的半导体器件的元件布局的平面图；

图25A是沿图24的线A-A所取的截面图，示出制造半导体器件的第一步骤；

图25B是示出制造半导体器件的第二步骤的截面图；

图25C是示出制造半导体器件的第三步骤的截面图；

图25D是示出制造半导体器件的第四步骤的截面图；

图25E是示出制造半导体器件的第五步骤的截面图；

图25F是示出制造半导体器件的第六步骤的截面图；

图26是示出半导体器件的实例的截面图；

图27是示出半导体器件的另一实例的截面图；

图28是图解示出实现CMOS集成电路的半导体器件的元件布置的平面图；

图29A是沿图28的线A-A所取的截面图；

图29B是沿图28的线A-A所取的截面图；

图30是沿图28的线B-B所取的截面图，示出了熔丝与第一绝缘膜、SOG膜和第二绝缘膜相连形成的基本结构；

图31是沿图28的线B-B所取的截面图，示出了熔丝结构的第一实例，其中侧壁分隔件形成在熔丝的侧壁上；

图32是示出熔丝结构的第二实例的截面图；

图33是示出熔丝结构的第三实例的截面图；

图34是示出熔丝结构的第四实例的截面图；

图35是示出熔丝结构的第五实例的截面图；

图36是示出熔丝结构的第六实例的截面图，其中采用多个绝缘膜形成多个熔丝阵列；

图37是示出熔丝断开电路的电路图；

图38是示出根据本发明第四实施例的包括图37的熔丝断开电路的半导体器件的平面图；

图39是沿图38的线C-C所取的截面图；

图40是示出采用熔丝的存储电路的电路图；

图41是示出包括在图40的存储电路中的选择器的操作的真值表；

图42示出用于解释熔丝断开操作的信号波形；以及

图43示出用于解释确定熔丝断开/非断开状态的信号波形。

具体实施方式

将通过参考附图更详细地描述实例的方式描述本发明。

1、第一实施例

首先，将描述关于熔丝断开的基本原理。需要具有高能的单个脉冲来引起熔丝断开。具体地，每个都具有相对低能量的多个脉冲重复施加到熔丝从而引起热应力，基于重复施加热应力或其他因素可能导致迁移现象的假设而断开熔丝。

假设断开阈值E_th定义为代表足够引起熔丝断开的每个脉冲的能量。要求当多个脉冲用于引起熔丝断开时，它们的总能量E_total高于断开阈值E_th。例如，当熔丝被具有5×10⁷[J]能量的单个脉冲发生断开时，需要施加每个都具有2.5×10⁷[J]能量的两个脉冲。为了用n个脉冲引起熔丝断开(其中n是不小于2的整数)，每个脉冲具有5×10⁷/n[J]的能量。

不必所有脉冲都具有同样能量；因此，要求总能量变得高于5×10⁷[J]。例如，当熔丝被两个脉冲发生断开时，第一脉冲具有2×10⁷[J]的能量，且第二脉冲具有3×10⁷[J]以上的能量。

当n个脉冲产生熔丝断开时，每个脉冲具有同样的能量，该能量减小到断开阈值E_th的1/n。因此，可能难以发生由于熔丝熔断而导致的分散现象；因此，可以减小对绝缘膜和熔丝周围元件的影响。

不必所有n个脉冲都具有设为断开阈值E_th的1/n的相同能量；因此，每个脉冲仅需要E_th/n或更多。例如，当每个脉冲具有断开阈值E_th的60％时，两个以上脉冲发生熔丝断开。当每个脉冲具有断开阈值E_th的30％，四个以上脉冲发生熔丝断开。

一个脉冲的能量是电压、电流和脉冲宽度(或时间长度)的乘积；因此，当熔丝随着多个脉冲发生断开时，与具有断开阈值E_th的单个脉冲相比，每个脉冲的电压或电流减小，或者脉冲宽度减小。作为选择，每个脉冲的电流或电压和脉冲宽度减小。

图1示出了熔丝断开率与具有不同时间长度(或脉冲宽度)的脉冲数之间的关系。其中，通过改变每个脉冲的脉冲宽度而改变每个脉冲的能量。为了消除由于在先脉冲的应用所导致的温度升高的影响，每个脉冲以预定时间间隔施加到每个熔丝，该时间间隔允许每个熔丝被完全冷却并从几秒到几十秒变化。

在图1中，水平轴代表引起熔丝断开的脉冲数目，且垂直轴代表断开的熔丝的断开率。5000个熔丝用作实验，且每个熔丝具有由多晶硅层和金属硅化物层构成的两层结构，其中采用相同电压和电流产生具有不同宽度(即1200ns，860ns，600ns，480ns和250ns)的每个脉冲。

所有熔丝被宽度为1200ns具有能量E(1200)的单个脉冲所断开。5000个熔丝中，4050个熔丝每个被宽度为860ns具有能量E(860)的单个脉冲所断开，其中剩下的950个熔丝每个都被两个或三个具有能量(860)的脉冲所断开。由于制造因素例如熔丝宽度和厚度、形成熔丝的多晶硅晶粒以及金属硅化物晶粒的形状和尺寸、熔丝侧壁的形状和围绕熔丝的绝缘膜的厚度的分散，在实验结果中发生断开特性的分散。

根据熔丝断开特性的分散，假定以高的再现性利用1200ns的单个脉冲而发生熔丝断开。因此，能量E(1200)基本上与断开阈值E_th相匹配。

15％的熔丝每个都被具有能量E(600)的600ns的单个脉冲所断开；且大约70％的熔丝每个都被600ns的两个脉冲所断开。这是因为能量E(600)是能量E(1200)的一半；因此，两个脉冲能量之和变得等于断开阈值E_th。此外，大约85％的熔丝每个都被两个脉冲所断开，其能量之和等于断开阈值E_th。剩下的15％的熔丝每个都被三个脉冲所断开。这可能是制造因素的波动导致的。

三个具有能量E(480)的480ns的脉冲能量之和超过断开阈值Eth。理论上来说，假定大多数熔丝每个都被三个脉冲断开。实际上，相当多数量的熔丝不能被三个脉冲所断开；需要七个脉冲引起80％或以上的熔丝断开；且所有熔丝每个被十个脉冲完全断开。即，引起完全的熔丝断开的脉冲的实际数目大于基于关于能量E(480)的断开阈值E_th所预言的预定的脉冲数目。对于具有能量E(250)的250ns脉冲，发生类似的结果。

将参考图2A和2B详细描述实际脉冲数目大于预计脉冲数目的原因。

图2B示出了包括熔丝和断开电路的等效电路。5V的驱动电压施加到熔丝Fu的第一端子，该第一端子是串连到源极接地的n沟道MOS晶体管Tr的。电压V1施加到该MOS晶体管Tr的栅极。在MOS晶体管Tr的漏极与熔丝Fu的第二端子之间的连接点出现V2的电势。当具有电压V1的脉冲施加到MOS晶体管Tr的栅极时，该MOS晶体管Tr被导通，从而允许电流通过熔丝Fu流动。当积聚在熔丝Fu内的能量超过断开阈值E_th时，熔丝Fu被断开。

如图2A所示，电压V1具有方波形，其水平随着某时间常数而增加，且随后维持一段时间。当脉冲水平增加时(见电压V1)，电流开始流过熔丝Fu；因此，电势V2由于熔丝Fu所引起的电压降而迅速降低，且然后临时保持在预定水平。当熔丝Fu断开时，电势V2迅速降到接地电势。

当脉冲宽度与上升时间相比足够长时，可以忽略由引导部分所引起的影响。然而，当脉冲宽度变短达到480ns或250ns时，变得难以忽略由引导部分引起的影响。例如，当脉冲在到达常数水平之前其水平增加和降低，则流过熔丝Fu的电流在到达常数水平之前迅速降低。这增加了引起熔丝断开的脉冲的数目，使其大于预定的脉冲数目。

所有熔丝每个可以被十五到二十个250ns的脉冲完全断开。这预示着能量E(250)基本上从断开阈值E_th的1/15到1/20变化。即，虽然250ns的脉冲每个与断开阈值E_th相比能量都少一位，但可以通过增加脉冲的数目而可靠地引起熔丝断开。

每个480ns的脉冲都在到达常数水平之前水平增加。这预示着对于480ns的脉冲脉冲宽度和电压都同时减小。换言之，尽管脉冲每个都在电压上减小，但可以通过增加脉冲的数目而可靠地引起熔丝断开。

进行了其他实验以确定通过改变流过熔丝的电流而实现熔丝断开的有效时间，且将参考图3详细描述其结果，其中水平轴代表实现熔丝断开的有效时间，以毫秒[ms]为单位，且垂直轴代表熔丝断开率[％]。实现熔丝断开的有效时间由脉冲宽度与脉冲数目的乘积所定义，其中关于不同电流即70mA、60mA、50mA和40mA画出了线，每个都具有相同的脉冲宽度1×10^-3ms。

关于70mA画出的线示出约90％的熔丝每个需要1000ms实现断开。至于由40mA电流产生的1200ns的脉冲，其预言了实现熔丝断开的脉冲总数目为“834”。为了实现所有熔丝被40mA电流的断开，可能需要把有效时间设为10000ms。10000ms的有效时间可以通过40000个250ns的脉冲实现。

接着，将参考图4和5及表1详细描述本实施例的熔丝断开方法。通过随着时间改变脉冲宽度而进行此方法。

图4示出了流程图，示出本实施例的熔丝断开方法。在步骤S1中，通过施加电流为1mA或以下且宽度为1ms或以下的脉冲而测量待断开的目标熔丝的初始电阻。在步骤S2中，比较了关于目标熔丝的该初始电阻与目标电阻。当初始电阻等于或小于目标电阻的两倍时，流程进行到步骤S3。当初始电阻大于目标电阻的两倍时，流程进行到步骤4，其输出错误命令；然后，流程进行到步骤S3。决定初始电阻是否大于或小于目标电阻的两倍的原因是为了避免初始故障所导致的产量减少。因此，可以设定目标电阻的任何倍数以代替两倍。

在步骤S3中，变量m设定为“1”，该变量m代表将被连续施加到目标熔丝的脉冲数目。在步骤S5中，m个脉冲被连续施加到目标熔丝。

表1示出了具有不同宽度的脉冲数目与脉冲积聚时间之间的关系。

表1

 

脉冲数目	脉冲宽度(msec)	积聚时间(msec)
			1	0.10	0.10
2	0.15	0.25
			3	0.25	0.50
4	0.50	1.0
			5	1.0	2.0
6	3.0	5.0
			7	5.0	10
8	10	20
			9	30	50
10	50	100
			11	100	200
12	300	500
			13	500	1000
14	1000	2000

在上表中，较长脉冲宽度用于大数目的脉冲。由于在步骤S3中m＝1，在步骤S5中其宽度为0.1ms的脉冲施加到目标熔丝。在步骤S6中，在上述关于步骤S1所述的条件下测量目标熔丝的电阻。

在步骤S7中，决定目标熔丝被暴露于电能的积聚时间是否小于2000ms。根据表1所示的变量m与积聚时间之间的关系能容易地计算积聚时间。当积聚时间等于或大于2000ms时，流程达到步骤S10。当积聚时间小于2000ms时，流程进行到步骤S8，在该步骤中，决定目标熔丝的电阻是否等于或大于1MΩ。当目标熔丝的电阻等于或大于1MΩ时，确定目标熔丝断开；然后流程进行到步骤S10。在步骤S10中，记录关于目标熔丝电阻的测量结果，因此完成熔丝断开方法。

当步骤S8中目标熔丝的电阻小于1MΩ时，换言之，当确定目标熔丝未断开时，流程进行到步骤S9，在该步骤中，向变量m加“1”；因此流程再次进行到步骤S5。

如上所述，直到积聚时间达到2000ms或以上，或直到确定目标熔丝断开，脉冲连续施加到目标熔丝以测量电阻。如表1所示，较长的脉冲宽度用于较大数目的脉冲。

关于多个熔丝进行了上述熔丝断开方法，且其结果在图5中示出。

图5示出了流过熔丝的电流与熔丝断开的积聚时间之间的关系，其中水平轴代表以毫秒为单位测量的脉冲电流，且垂直轴代表以毫秒为单位测量的熔丝断开的积聚时间。根据脉冲电压即2.1V、2.3V、2.5V、2.7V、3.0V和3.5V把各种目标熔丝族分类。发生在每组中的脉冲电流分散取决于目标熔丝的初始电阻的波动。

当脉冲电流为45mA或以上时，每个熔丝被0.1ms的单个脉冲所断开。随着脉冲电流变小，熔丝断开的积聚时间变长。当脉冲电流变得小于42mA时，熔丝断开的积聚时间显著变长。为了通过使用其宽度为常数的脉冲来保证熔丝断开的较长积聚时间，需要大大增加脉冲的数目；且这因此增加实现熔丝断开的处理时间。例如，为了通过使用以0.25ms时间间隔输出的0.25ms的脉冲实现2000ms的积聚时间，需要4000ms的处理时间。

虽然表1没有示出，但随着脉冲宽度逐渐增加，处理时间到达2003.5ms以实现2000ms的积聚时间。随着连续施加到每个目标熔丝的脉冲数目变大，可能通过增加脉冲宽度而减少处理时间。

当然，适合本实施例的脉冲宽度不需要局限于表1所示的那些。例如，可以设置适合m个脉冲中的每个的A×2^m的脉冲宽度；通常，该脉冲宽度可以计算为A×i^m(其中A和i是任意选择的整数常数)。作为选择，脉冲宽度可以计算为A×mⁱ。

作为选择，连续脉冲之间的时间间隔可以设为常数，或者该时间间隔可以随着脉冲宽度变长而增加。然而，当时间间隔增加到与脉冲宽度相匹配时，变得难以减小处理时间。因此，时间间隔设为某段时间，在该段之间内每个熔丝在被施加到其上的在先脉冲加热后恢复温度。

在图4所示的步骤S8中，参考预定电阻决定目标熔丝是否断开，该预定电阻设为1MΩ，然而其也可以设为实现熔丝断开确定的其他高电阻值。例如，该电阻可以设为几百千欧姆(kΩ)或任何其他高阻抗，这使得可以通过读出电路确定熔丝断开。当电阻从几十欧姆到几百欧姆变化的微调电路用于半导体器件时，例如，在熔丝电阻从几千欧姆到几十千欧姆变化时可以确定熔丝断开。一旦探测到熔丝断开，不再向目标熔丝施加脉冲。这可靠地防止了不必要地向目标熔丝施加脉冲。因此，可以减少熔丝断开的时间。

接着，将描述包括熔丝和断开电路的半导体器件，其中基本结构与图2B所示的等效电路相同，其中驱动电压不必限制在5V。流过熔丝Fu的电流取决于熔丝Fu的电阻、被导通的MOS晶体管Tr的导通电阻、和驱动电压。当熔丝Fu被断开时，对于施加到MOS晶体管Tr的栅极上的脉冲电压，没有漏极电流流过。

图2B示出了熔丝Fu和MOS晶体管Tr的简单串连电路。可以提供包括具有单个半导体器件的多组上述串连电路的熔丝阵列。作为选择，单个断开电路可以用于多个熔丝，其中施加到单个熔丝的每个脉冲的能量减小，但通过施加多个脉冲可能在多个熔丝上同时引起断开。

作为选择，为单个熔丝设置多个晶体管以提供相对高的断开电流，其中晶体管可以构建为CMOS晶体管或双极晶体管。闭锁电路可以用于产生施加到晶体管的高栅极电压，因此增加流过晶体管多次的断开电流的脉冲宽度。

脉冲发生器可以用于产生与半导体集成电路的时钟信号同步的流过熔丝的脉冲。此外，分频器可以用于把时钟信号的频率转换为分频信号，从而与分频信号同步产生脉冲。此外，延迟电路可以用于把脉冲从时钟信号延迟。

导电探测电路可以用于确定每个熔丝是否完全断开。作为选择，可以改进电路使得响应来自导电探测电路的表明每个熔丝完全断开的反馈，没有脉冲施加到每个熔丝。可以采用程序进行此控制。

图6是示出其中熔丝1、MOS晶体管2和p阱抽头(tap)3形成在半导体衬底上的半导体器件的平面图。MOS晶体管2包括栅电极2G、源区2S、和漏区2D。熔丝1的一端通过接触孔CH1被连接到电源线6(位于上层中)。熔丝1的另一端通过接触孔CH2、互联线5(位于上层中)和多个接触孔CH3与漏区2D相互连接。

源区2S和阱抽头3通过多个接触孔CH4和多个接触孔CH5被连接到接地线4(位于上层中)。此外，栅电极2G通过接触孔CH6被连接到布线层7(位于上层)。

图7是沿图6中的线A8-A8所取的截面图。绝缘层11形成在由p型硅构成的半导体衬底10的表面上以划分多个有源区。p阱12和n阱13形成在半导体衬底10的表面上。p阱12包括两个有源区。n阱13形成在绝缘层11下面。

p阱抽头3形成在p阱12中的一个有源区的表面上；且在另一个有源区中形成具有源区2S、漏区2D和栅电极2G的上述n沟道MOS晶体管2。熔丝1形成在绝缘层11上。从垂直于半导体衬底10的法线方向观测，n阱13形成为把熔丝1包括在其中。每个栅电极2G和熔丝1都具有双层结构，包括多晶硅层和高熔点金属硅化物层。

层间绝缘层20形成为覆盖熔丝1、MOS晶体管2和p阱抽头3。层间绝缘层20具有双层结构，包括磷硅酸玻璃((PSG)层和硼磷硅酸玻璃(BPSG)层，且其总厚度从0.6μm到0.8μm变化。接触孔CH1到CH5形成在层间绝缘层20中。接触孔CH1和CH2形成在熔丝1的两端。从垂直于半导体衬底10的法线方向观测，接触孔CH3、CH4和CH5分别位于漏区2D、源区2S和阱抽头3内。每个都由钨构成的导电栓分别嵌入接触孔CH1到CH5中。可以在接触孔CH1到CH5中形成由TiN和TiON构成的附着层。

接地线4、互联线5和电源线6形成在层间绝缘层20上。这些线每个都由Al、AlSi合金、AlSiCu合金等构成。作为选择，它们可以每个都由Cu、CuCr合金、CuPd合金等构成。可以在上述线下面形成由Ti、TiN和TiON构成的阻隔层。或者，可以在上述线上面额外形成由Ti和TiN构成的盖层。

接地线4通过接触孔CH4中的导电栓被连接到源区2S，并还通过接触孔CH5中的导电栓被连接到阱抽头3。互联线5将熔丝1的一端和漏区2D通过接触孔CH2和CH3中的导电栓互相连接。电源线6通过接触孔CH1中的导电栓被连接到熔丝1的其他端子。保护层25覆盖接地线4、互联线5和电源线6。保护层25具有双层结构，包括氧化硅层和氮化硅层，且其厚度从例如0.8μm到1.4μm变化。

将参考图8A到8E描述上述半导体器件的制造方法。

如图8A所示，通过LOCOS方法或STI(shallow trench isolation，浅沟槽隔离)方法，在由p型硅构成的半导体衬底10的被选择区域中形成由氧化硅构成的500nm厚的绝缘层11。进行离子注入以形成p阱12和n阱13。除去用于形成绝缘层11的抗氧化掩膜，从而暴露出半导体衬底10相应于有源区的表面。通过热氧化方法在有源区表面上形成氧化硅层15。此外，形成在用于MOS晶体管形成的有源区中的氧化硅层15用作栅绝缘层。

取代氧化硅层15，可以采用包括氧化硅层和氮化硅层的双层结构，包括氧化钽层和氧化硅层的双层结构，或者其中氮化硅层插入在两个氧化硅层之间的三层结构。其中，氮化硅层可以被氧化硅层取代。形成氮化硅层的方式为采用N₂气体或NO_x气体对热氧化形成的氧化硅层进行热处理并因此对其进行氮化。作为选择，可以通过采用原硅酸四乙酯(tetra-ethyl-ortho-silicate，TEOS)，氧(O₂)、臭氧(O₃)、和NO_x的等离子激发CVD或者通过采用ECR等离子体的化学气相淀积(CVD)的方法形成氮化硅层。此外，仅氮化硅层的表面在氧化气氛中被进行热氧化以形成三层结构，其中氮化硅层插入在两个氧化硅层之间。

如图8B所示，在下列条件下，通过采用硅烷(SiH₄)和氮(N₂)的方法在半导体衬底10的表面上形成多晶硅层16。

硅烷与氮之间的流量比：20:80

气体流量：200sccm

压力：30Pa

衬底温度：600℃

通过把衬底温度设置得低于上述值，可以实现非晶硅的淀积。作为选择，在非晶硅淀积之后加热衬底且因此对其进行多晶化处理。当然，可以直接采用非晶硅层。多晶硅层16的厚度适当地从20nm到1000nm，优选从80nm到200nm变化。在从例如800℃到900℃变化的预定温度下，磷(P)材料被均匀地扩散进多晶硅层16以实现1×10²⁰cm^-3的杂质浓度。在扩散之前，优选通过采用缓冲(buffered)氢氟酸除去多晶硅层16表面上形成的自然氧化层。

通过溅射法或CVD法，在多晶硅层16上形成由硅化钨(WSix)构成的高熔点金属硅化物层17，其中其厚度从25nm到500nm，优选从80nm到200nm变化。可以取代WSix而采用MoSix、TiSix和TaSix形成高熔点金属硅化物层17。取代高熔点金属层17，例如可以形成由例如Mo、Ti、Ta和W的高熔点金属、例如Co、Cr、Hf、Ir、Nb、Pt、Zr和Ni的过渡金属、以及包括高熔点金属和过渡金属的合金所构成的金属层。

在1100℃下进行十秒钟的快速热退火(rapid thermal annealing，RTA)从而实现多晶硅层16和高熔点金属硅化物层17的低电阻。此热处理可靠地避免了多晶硅层16与高熔点金属层17之间界面分离的发生。退火时间从1秒到120秒，优选从5秒到30秒。退火温度从800℃到1150℃，优选从900℃到1100℃变化。取代RTA，可以采用电炉在预定时间内进行热处理，该预定时间从5分钟到90分钟，优选从15分钟到30分钟。

如图8C所示，对多晶硅层16和高熔点金属硅化物层17进行构图，因此形成栅电极2G和熔丝1，其每个都具有两层结构。采用蚀刻气体通过ECR等离子体蚀刻器件而在双层上进行蚀刻，该蚀刻气体是氯(Cl₂)和氧(O₂)的混合物。

如图8D所示，磷离子被注入半导体衬底10关于用作掩膜的栅电极2G的两侧，因此形成相应于低浓度漏极(LDD)结构的低浓度区2Sa和2Da。硼离子被注入到p阱12的有源区的表面，因此形成p阱抽头3。硼离子注入到p阱抽头3是与离子注入进根据p沟道MOS晶体管(未示出)的LDD结构的低浓度区同时进行的。

如图8E所示，在栅电极2G两侧和熔丝1两侧形成由氧化硅构成的侧壁分隔件18。在相应于栅电极2G及其侧壁分隔件18的掩膜两侧的半导体衬底的表面上进行磷离子注入，因此形成源和漏的高浓度区。因此，可以形成相应于LDD结构的源区2S和漏区2D。

当硼离子被注入进p沟道MOS晶体管的高浓度源区和漏区时，硼离子也被注入p阱抽头3。在完成离子注入后，进行激活退火。

然后，进行公知的步骤以形成层间绝缘层、接触孔、接触孔中的导电栓、和线及导线。因此，可以获得图7所示的半导体器件。

可以在图8E所示的半导体器件上额外进行自对准处理，以在源区2S、漏区2D和p阱抽头3上形成金属硅化物层。在此情形，高熔点硅化物层被暴露在栅电极2G和熔丝1上；因此，可能不在其上进行硅化反应。因此，可以改进制造方法使得在图8B的步骤中，不形成高熔点金属硅化物层17，且在图8E的步骤中完成向源区和漏区的离子注入后，进行自对准处理以在栅电极2G和熔丝1上形成高熔点金属硅化物层。

形成在熔丝1下面的n阱13减小熔丝1与半导体衬底10间的寄生电容。

图9示出了作为图7所示的半导体器件的变形的半导体器件，其中连接到MOS晶体管2的熔丝1形成为接触绝缘层11的表面。在图9所示的半导体器件中，熔丝30(相应于熔丝1)形成在第一层间绝缘层20上。熔丝30的一个端子通过嵌入在接触孔CH3中穿过第一层间绝缘层20的导电栓连接到MOS晶体管2的漏区2D。第二层间绝缘层22覆盖熔丝30。

接地线4和电源线6形成在第二层间绝缘层22上。p阱抽头3通过嵌入在接触孔CH5中穿过第一层间绝缘层20的导电栓、形成在第一层间绝缘层20上的中间导电元件31、和嵌入在接触孔CH5a中穿过第二层间绝缘层22的导电栓连接到接地线4。MOS晶体管2的源区2S通过嵌入在接触孔CH4中穿过第一层间绝缘层20的导电栓、形成在第一层间绝缘层20上的中间导电元件32、和嵌入在接触孔CH4a中穿过第二层间绝缘层22的导电栓连接到接地线4。

熔丝不与MOS晶体管2连接的另一端子通过嵌入在接触孔CH10中穿过第二层间绝缘层22的导电栓连接到电源线6。

熔丝35形成为与绝缘层11的表面接触。熔丝35的相对端分别连接到形成在第二层间绝缘层22上的导线36和37。形成保护层25以覆盖接地线4、电源线6、和导线36和37。

形成在第一层间绝缘层20表面上的熔丝和中间元件31和32的每个都具有包括多晶硅层和高熔点金属硅化物层的双层结构。下面的描述给出关于形成上述两层结构的方法。

首先，根据CVD方法形成多晶硅层；和例如磷的杂质扩散到该多晶硅层中。根据CVD方法在多晶硅层上形成高熔点金属硅化物层。在双层结构的形成完成后，在850℃进行十秒快速热退火(RTA)。这里，热处理是在从500℃到1000℃优选从700℃到950℃变化的预定温度进行的。确定进行热处理的温度的上限从而基本不发生杂质在MOS晶体管2的源区和漏区分布的变化，且基本不发生由于回流(reflow)导致的第一层间绝缘层20表面形状的变化。此外，进行热处理预定时间，从1秒到120秒，优选5秒到30秒。

取代快速热退火(RTA)，可以采用电炉在从5分钟到90分钟优选从10分钟到30分钟变化的预定时间进行热处理。在完成热处理之后，对高熔点金属硅化物层和多晶硅层进行构图，因此暴露熔丝30和中间导电元件31和32。

当然，可以通过使用单个多晶硅层形成中间导电元件31和32。在此情形，采用单个多晶硅层形成的电阻器可以设置在第一层间绝缘层20上。

上述熔丝断开方法可以用于图9的半导体器件，其中多个脉冲施加到熔丝以断开。这里，在周围区域中发生由熔丝30的熔断所导致的相对低的影响。这允许熔丝30设置在MOS晶体管2附近。换言之，MOS晶体管2的有源区可以设置为在半导体衬底10表面上与熔丝30部分重叠。这有助于熔丝及其电路尺寸的减少。

图10是示出半导体器件结构的截面图，其中类似于图7所述的半导体器件，形成绝缘层11以部分覆盖半导体衬底10，其中在被绝缘层11围绕的有源区内形成MOS晶体管2。多个熔丝40形成为接触绝缘层11的表面从而形成熔丝阵列。第一层间绝缘层41覆盖熔丝40和MOS晶体管2。

多个熔丝42形成在第一层间绝缘层41上以形成熔丝阵列并被第二层间绝缘层43覆盖。多个熔丝44形成在第二层间绝缘层43上并被第三层间绝缘层45覆盖。导线50形成在第三层间绝缘层45上并被保护层51覆盖。

图10示出多个熔丝设置得与多个导线层连接，其中每个熔丝具有包括多晶硅层和高熔点硅化物层的双层结构或者具有单个多晶硅层的简单结构。

上述熔丝断开方法适用于图10的半导体器件，从而可以减小当每个熔丝断开时对围绕每个熔丝的元件的影响。这允许下面的熔丝和上面的熔丝在半导体衬底10的表面上沿垂直方向部分重叠。

图11A到11G示出了熔丝的各种实例，其每个都具有成对的端子和互联部分，每个端子都具有方形，每个互联部分都具有宽度W和长度L。

具体地，图11A示出了熔丝的第一实例，其中互联部分互联端子的中心部分。图11B示出了熔丝的第二实例，其中互联部分互联端子的顶部。

图11C示出了熔丝的第三实例，其中互联部分互联端子的中心部分，该互联部分的一侧在中间由具有直角的等腰三角形凹陷狭窄地压缩。图11D示出了熔丝的第四实例，其中互联部分互联端子的顶部，该互联部分在中间由具有直角的等腰三角形凹陷狭窄地压缩。

图11E示出了熔丝的第五实例，其中互联部分互联端子的中心部分，该互联部分的两侧都在中间由具有直角的等腰三角形凹陷狭窄地压缩。图11F示出了熔丝的第六实例，其中互联部分互联端子的顶部，该互联部分的两侧都在中间由具有直角的等腰三角形凹陷狭窄地压缩。

图11G示出了熔丝的第七实例，其中互联部分互联端子顶部，该互联部分的两侧都在中间由具有锐角的三角形凹陷狭窄地压缩。这里，分别形成在互联部分相对侧的三角形凹陷靠近并彼此平行地形成。

互联部分的缩窄部分使得每个熔丝容易被相对小的能量断开。

图12A到12C示出了熔丝的其他类型，其每个包括成对的端子和互联部分，每个端子均具有方形，互联部分(具有宽度W和长度L)在某些部分弯曲成直角。

具体地，图12A示出了熔丝的第八实例，其中互联部分具有两个弯曲区域，从而互联一个端子的顶部和另一端子的下部。图12B示出了熔丝的第九实例，其中互联部分具有四个弯曲区域，从而互联端子的顶部。图12C示出了熔丝的第十实例，其中互联部分具有六个弯曲区域，从而互联一个端子的顶部和另一端子的下部。

图12D和12E示出了熔丝的其他类型，其每个都包括每个均为方形的成对的端子以及具有长度L的互联部分。

具体地，图12D示出了熔丝的第十一实例，其中在中间以45°角向上弯曲的互联部分(具有宽度W1)互联端子的顶部。图12E示出了熔丝的第十二实例，其中在中间以矩形部分(具有大于宽度W的宽度W2和短于长度L的长度L2)展宽的互联部分互联端子的中心部分。

图13A示出了熔丝的第十三实例，其中具有锯齿形的互联部分互联一个端子的上部和另一端子的下部。图13B示出了熔丝的第十四实例，其中具有螺旋形的互联部分互联彼此相邻设置的端子的中心部分。图13C示出了熔丝的第十五实例，其中具有锯齿和螺旋形的互联部分互联彼此相对设置的端子的上部。

2.第二实施例

类似于第一实施例，第二实施例基于每个熔丝被每个都具有相对低功率的多个脉冲断开的原理而设计。

施加到熔丝的脉冲的总能量E’必须等于或大于单个脉冲足够引起断开的最小能量E；因此，E’≥E。假设具有断开能量E＝5.0E-7[J]的单个脉冲引起熔丝断开。如果两个电脉冲引起熔丝断开，总能量即E’(1+2)等于或高于E；因此E’(1+2)≥5.0E-7[J]。

如果断开能量E均匀除“2”以产生两个脉冲，每个脉冲具有等于或高于2.5E-7[J]的能量E/2。即，每个脉冲需要断开能量的一半。不必要求第一脉冲能量E’(1)等于第二脉冲能量E’(2)；即它们中的一个可以设为高于另一个；因此，E≥E’(1)≥E’(2)或E≥E’(2)≥E’(1)。表示为E’(1+2)的第一脉冲能量和第二脉冲能量之和应该等于或高于E；因此E≤E’(1+2)。

当断开能量均匀除“n”以产生n个脉冲时，每个脉冲具有等于或高于(5.0E-7)/n的能量，因此可以减少(由E’(1)、E’(2)、...E’(n)表示的)每个脉冲的能量，即E’(1)、E’(2)、...E’(n)≤E；且总能量E’(1+2+...+n)等于或高于E；因此，E’(1+2+...+n)≥E。

能量减少到断开能量E的1/n的每个脉冲没有高到足以引起熔丝材料的熔化和分散；因此，可以防止在熔丝周围发生物理破坏。这是因为E’(1+2+...+n)≥E，且最后施加的基本上等于E/n的脉冲E’(n)可以最终引起熔丝断开。

在上述中，“n”不必设为整数且因此可以设置为任意值，只要每个熔丝能被E’(1+2+...+n)≥E的多个脉冲可靠断开。

例如，当每个脉冲具有断开能量E＝5.0E-7[J](其中n＝1.25)的80％时，第一脉冲能量E’(0)＝4.0E-7[J]不引起断开；然而，第一脉冲能量和第二脉冲能量之和即E’(1+2)＝8.0E-7[J]，超过断开能量E＝5.0E-7[J]；因此，每个熔丝被连续施加到其上的第一和第二脉冲完全断开。类似地，当每个脉冲具有断开能量E＝5.0E-7[J](其中n＝3.333)的30％时，三个脉冲的能量之和计算为E’(1+2+3)＝4.5E-7[J]，其足够引起断开；然而，四个脉冲的能量之和计算为E’(1+2+3+4)＝6.0E-7[J]，从而每个脉冲被连续施加到其上的四个脉冲完全断开。

在实际中，在理想条件下理论确定的数目的多个脉冲可能不会把熔丝完全断开；因此，在关于引起熔丝断开的脉冲数目分布中可能发生分散；然而，上述计算在确定引起熔丝断开的脉冲数目中可能是有用的。

提出三种方法(A)、(B)和(C)来根据E＝W*s＝V*A*s的关系(其中E代表能量；W代表电功率；V代表电压；A代表电流；且s代表时间)通过积累E’(1)、E’(2)...E’(n)而建立上述关系E’(1+2+...+n)≥E，其中方法(A)是对于每个脉冲减少时间长度(或宽度)，方法(B)是对于每个脉冲减小电流A或电压V，且方法(C)是方法(A)和(B)的组合。

而且，方法(C)涉及根据断开来设置每个脉冲的能量，其中时间除“n”，且电流(或电压)除“m”从而能量除“n*m”，且因此减小到1/(n*m)。为了方便，在n＝n*m的假设下进行后面的描述。

(A)时间长度(或时间)除“n”从而对脉冲建立s≥s’(1)，s’(2)，...，s’(n)且s≤s’(1)+s’(2)+...+s’(n)的关系。这表示对于脉冲E’(1)＝E*s’(1)/s，E’(2)＝E^*s’(2)/s，...，E’(n)＝E^*s’(n)/s；因此E’(1)，E’(2)，...，E’(n)≤E，且E’(1+2+...+n)≥E。

(B)电流除“n”从而对于脉冲建立A≥A’(1)，A’(2)，...，A’(n)且A≤A’(1)+A’(2)+...+A’(n)的关系。这表示对于脉冲E’(1)＝E^*A’(1)/A，E’(2)＝E^*A’(2)/A，...，E’(n)＝E^*A’(n)/A；因此E’(1)，E’(2)，...，E’(n)≤E，且E’(1+2+...+n)≥E。可以类似地分割电压因为V＝A*R(其中R代表熔丝电阻，其假定为常数)。

(C)方法(C)是方法(A)和(B)的组合。即，时间长度和电流(或电压)都被均匀除“n”，从而对于脉冲建立上述s≥s’(1)，s’(2)，...，s’(n)且s≤s’(1)+s’(2)+...+s’(n)的关系和上述A≥A’(1)，A’(2)，...，A’(n)且A≤A’(1)+A’(2)+...+A’(n)的关系。这表示对于脉冲E’(1)＝E*s’(1)/s^*A’(1)/A，E’(2)＝E^*s’(2)/s^*A’(2)/A，...，E’(n)＝E*s’(n)/s*A’(n)/A；因此，E’(1)，E’(2)，...，E’(n)≤E，且E’(1+2+...+n)≥E。

(1)实例A

图1示出了关于熔丝断开率与引起熔丝断开的脉冲数目的实验结果，每个熔丝被通过把时间长度除“n”而实现的n个脉冲所断开。图1示出了随着每个脉冲时间长度变短，引起断开的脉冲数目增加；然而能够以每个都具有减小的时间长度的预定数目的脉冲引起断开。即，证实了每个熔丝被多个施加到其上的脉冲完全断开。

通过基于图1所示的实验结果的进一步分析，知道任何类型的熔丝每个都被时间长度设为1200ns具有能量E(1200)的单个脉冲所完全断开。

时间长度为860ns的单个脉冲向熔丝施加能量E(860)＝E(1200)^*860/1200，大致地，E(860)＝0.717*E(1200)。这表明每个都具有能量E(860)的两个脉冲之和可以满足E’(1+2)≥E的关系。在实践中，大约80％的熔丝每个被具有能量E(860)的单个脉冲断开。图1示出了在剩余的20％的熔丝中，仅10％的熔丝每个都被两个脉冲断开，且仅8％的熔丝每个都被三个脉冲断开。

由于制造因素的波动而导致上述现象的发生，该制造因素例如熔丝的尺寸和厚度、晶粒的形状和尺寸、蚀刻中的侧壁形状变化、围绕熔丝的绝缘膜的厚度和温度、晶片上芯片位置、批量晶片的定位、处理批次的日期差异、器件加工差异等。这引起破碎性方面的涉及熔丝的制造因素的分散。

假设在理想条件下引起断开的最小能量可以设为E(860)；然而，由于破碎性方面的熔丝制造因素的波动，可靠引起断开所需的最小能量可以设为E(1200)。

进行了实验以确定向熔丝施加脉冲的计时，其中每个脉冲以从几秒到几十秒的预定时间间隔施加到每个熔丝，这保证了每个熔丝在被先前施加的脉冲加热之后可靠地冷却下来。

如果脉冲在其热量消散之前被连续施加到每个熔丝，由于连续施加的脉冲而在每个熔丝中积聚热，从而每个熔丝容易断开。为了避免这样的错误结果，进行了实验使得脉冲(m-1)和脉冲m之间的时间间隔可以任意设置，其中2≤m≤n。

根据图1所示的断开率的分布，知道可以在关于具有实现能量E(600)的相对短时间长度的每个脉冲所画出的线中发现熔丝的波动。图1示出了在图1所画出的五条线中，关于具有相应于具有能量E(1200)的每个脉冲时间长度一半的能量E(600)的脉冲的线，在“2”处(见图1的水平轴)显示了最高的百分比，即70％或以下。这表示上述关系E’(1+2)≥E成立。看起来每个都被具有能量E(600)的两个脉冲断开的熔丝的数目变成最高的。假设如果在尺寸和制造因素中不发生波动，所有熔丝每个都可以被具有能量E(600)的两个脉冲断开。

每个都具有较短时间长度的关于脉冲的能量E(480)的线在分布上展宽，其中没有熔丝保持不被断开。这保证了通过增加施加到熔丝上的脉冲的数目而可靠断开所有每个熔丝。能量E(480)低于能量E(1200)，相差0.4(＝480/1200)的因子，其倒数为2.5。即，基于具有能量E(480)的三个脉冲的施加，可以建立上述E’(1+2+...+n)≥E的关系；换言之，假定每个熔丝被连续施加到其上的三个脉冲完全断开。

图1示出了关于断开率分布的峰值出现在水平轴的“7”处，表示连续施加到每个熔丝的七个脉冲。此数目与假定数目即“3”很不同，因为每个脉冲由于其前沿(leading edge)的延迟而不具有完全的矩形波形，该延迟可能是由包括在电源电路、测试电路、LSI器件的内部电路、导线等中的电导和电感所引起的。

在图14中，曲线C1代表引起熔丝断开的脉冲的电势变化，且曲线C2代表被施加到其上的脉冲断开的熔丝的电势变化。

曲线C1基本上具有矩形波形，其中脉冲的电势在前沿迅速增加达到预定常数水平且然后在后沿(trailing edge)突然降低。这显示出脉冲的前沿可以变钝化(dull)。在实际中，脉冲的前沿由于包括在用于噪音消除的目的的电路中的小电容而变得进一步钝化。

曲线C2示出了在脉冲的前沿处电流被迫流过熔丝从而引起电势迅速降低；然后，电势保持常数一会；此后，当熔丝断开时，电势突然降到0[V]；此后，电势保持在基本为零。

由于引起熔丝断开的脉冲钝化的前沿，其时间长度设为480ns或250ns的脉冲必须在断开电势保持常数一段时间之前降低电势。图1所示的实验结果是根据其中流过熔丝的电流到达常数断开电势的前述缺点而得到的。

上述预言表示，基于E’(1+2+...+n)≥E的关系，每个熔丝可以被具有能量E(480)的三个脉冲完全断开。然而，图1的实验结果与预测的很不同，其中关于E(480)的线，在水平轴的“7”处出现峰值。

这可能表示每个熔丝被每个都具有能量E(1200)的1/7的多个脉冲完全断开；换言之，每个熔丝被具有能量(480)的七个脉冲完全断开。

时间长度设为250ns的每个脉冲具有能量E(250)，其与能量(1200)比较减小了0.21＝250/1200的因子，其倒数为4.8。这表示每个熔丝被具有能量E(250)的五个脉冲完全断开。然而，图1示出了关于E(250)的线断开率分布的峰值出现在水平轴的“15”处。

可以基于图1所示的实验结果假设每个具有能量E(250)的脉冲可以实际具有能量E(1200)的1/15。即，每个熔丝被每个具有能量E(1200)的1/15的多个脉冲完全断开；换言之，每个熔丝被具有能量E(250)的十五个脉冲完全断开。

(2)实例B

上述结果可以表明其中电流或电压除“n”的方法(C)对于熔丝断开很有效。如上所述，通过分割总时间长度而减少了施加到熔丝上的脉冲能量，且该脉冲能量也通过分割电流或电压而减少。

可靠引起断开所需的最小能量设为E(1200)。这可以表明具有能量E(480)的每个脉冲可以具有将施加到每个熔丝的能量E(1200)的1/2.5。图1的实验结果示出每个能量E(480)实际具有能量E(1200)的1/7，因为其由于电流或电压的降低而被减弱了；因此，每个熔丝被每个都具有低能量的多个脉冲完全断开。类似地，计算出具有能量E(250)的每个脉冲可以具有能量E(1200)的1/4.8；然而，在实际中，能量为E(250)的每个脉冲具有能量E(1200)的1/15，因为其由于电流或电压的降低而减弱；因此，每个脉冲被每个都具有非常低能量的多个脉冲完全断开。

而且，脉冲波形可以任意选择；因此，可能使用例如矩形波形、正弦波形、和两相或三相的交替波形。

(3)实例C

基本与图3匹配的图15示出对于涉及施加到熔丝上的脉冲的各种电流值的熔丝断开率与断开时间之间的关系，其中断开时间是脉冲宽度与脉冲数目的乘积。根据关于70mA的电流所画出的线，约90％的熔丝每个都被单个脉冲断开；且剩余的10％熔丝每个都被两个脉冲断开。图3清楚地示出所有熔丝完全断开，即使断开时间随着电流变小从60mA到50mA到40mA而变长。可以通过减小电流(或电压，因为V＝A*R的关系，其中熔丝电阻R是常数)而减小每个脉冲的能量；因此，可以任意设置连续施加到每个熔丝上的脉冲数目。

基于图15所示的实验结果，834个脉冲引起完全的熔丝断开，每个脉冲具有1200ns的脉冲宽度，根据1000ms的断开时间和40mA的断开电流。根据图15中10000ms的最长断开时间，40000个脉冲引起完全的熔丝断开，每个脉冲具有250ns的脉冲宽度。

允许熔丝断开的脉冲数目必须为两个或多个且不受限制；然而，图15可以显示脉冲数目从“1”到“40000”变化。

根据上述关于脉冲能量之和的关系，需要建立E’(1)，E’(2)，...，E’(n)≤E的关系；然而，不总是需要设定每个E’(1)，E’(2)，...，E’(n)都基本等于E/n。简言之，上述实验结果示出不需要n个脉冲的每个都具有相同能量。

接着，将参考图16A和16B所示的流程图描述根据本实施例的熔丝断开方法，其中脉冲被连续施加到目标熔丝预定断开时间T，即T(1)＝0.10ms，T(2)＝0.15ms，T(3)＝0.25ms，T(4)＝0.50ms，T(5)＝1.0ms，T(6)＝3.0ms，T(7)＝5.0ms，T(8)＝10ms，T(9)＝30ms，T(10)＝50ms，T(11)＝100ms，T(12)＝300ms，T(13)＝500ms，和T(14)＝1000ms。

本实施例的熔丝断开方法设计为以连续的方式改变脉冲宽度。即，在步骤S21中设置目标熔丝的断开条件；在步骤S22中它们被确认并存储在存储器中；在步骤S23中测量目标熔丝的初始电阻；然后，脉冲被重复施加到目标熔丝同时测量其电阻直到断开(见步骤S24到S30)。由该熔丝断开方法产生的结果在图17中示出。

即使当以连续方式改变脉冲宽度时，从图17证实熔丝被多个脉冲可靠断开。对于45mA或以上的脉冲电流，大多数熔丝每个都在0.1ms或以下的短时间内被脉冲断开；因此，可能不需要以连续方式增加脉冲宽度。相反，对于较小脉冲电流，其中脉冲宽度以连续方式增加的上述方法能够充分工作从而实现熔丝断开。

简言之，对于分割脉冲的较大数目“n”，图15示出了需要40000个250ns的脉冲实现10000ms的累计断开时间，且通过例如采用每500ns周期发射的250ns的脉冲，该累计断开时间可以进一步增加到20000ms。换言之，可以通过连续增加脉冲宽度而减小脉冲之间的时间间隔。当每个时间间隔设为250ns时，采用十六个脉冲的累计时间是10000ms；且这表明总时间计算为10000+(0.250*16)＝14000ms；因此，共可以节省6000ms。

上述在连续施加到目标熔丝的脉冲中，与先前脉冲宽度相比增加下一脉冲宽度的方法具有如下优点：

通常来说，由于脉冲所引起的热，熔丝电阻倾向于随时间增加。因此，由于熔丝电阻的增加，在采用恒定电压(例如Vdd＝5.0V)产生脉冲的预定条件下，每个脉冲的电功率倾向于随着脉冲数目的增加而降低。

恒定电流源可能是有利的，由于流过目标熔丝的恒定电流，每个熔丝的能量不会随着熔丝电阻的增加而降低。然而，可以通过采用根据熔丝电阻的增加连续增加脉冲宽度从而保证每个脉冲的恒定能量的方法而可靠地引起熔丝断开。

例如，脉冲宽度(每个由Tp表示)以因子2、2.5、4和5连续且均匀地增加；因此Tp＝A×n(其中A代表任意选择的常数)。因子可以自由确定。例如，脉冲宽度以指数形式连续增加；因此，Tp＝A×n^x(其中x代表任意选择的常数例如2和2.5)。作为选择，脉冲宽度的数位可以连续增加；因此Tp＝10ⁿ，Tp＝Aⁿ，或Tp＝n*Aⁿ(其中n代表任意选择的整数)。

此外，连续脉冲之间的时间间隔Tint可以固定为常数；或者Tint＝B(其中B代表任意选择的常数)。此外，时间间隔Tint可以设为等于脉冲宽度Tp；因此，Tint＝Tp。作为选择，时间间隔Tint可以相应于上述脉冲宽度Tp而改变。

脉冲宽度Tp与时间间隔Tint之间的关系可以根据表1而确定，已结合第一实施例在上面对其描述。

接着，将详细描述采用脉冲的熔丝断开电路。

图18示出熔丝断开电路的第一实例；其中具有脉冲的断开信号连续施加到晶体管102的栅极直到发生熔丝断开，从而晶体管102导通，以使得脉冲通过其漏极而流过熔丝101。脉冲连续流过熔丝101从而引起断开。

采用脉冲发生器(未示出)产生上述断开信号，该脉冲发生器产生其间具有预定时间间隔的具有预定宽度的脉冲并通过例如AND电路传送它们。

根据上述公式(1)，熔丝电流Ifuse依赖于熔丝电阻Rfuse、导通电阻Ron和驱动电压Vdd。此外，熔丝电流Ifuse在上述公式(3)中定义，其表明随着晶体管102的驱动能力变高，导通电阻Ron降低。即，为了增加熔丝电流Ifuse，需要降低导通电阻Ron，然而该导通电阻是在晶体管102的设计阶段预先确定的且依赖于栅极尺寸和栅极宽度。

一旦熔丝断开发生，由于施加到其上的断开信号，晶体管102不能使漏极电流通过熔丝101流动。

图18的熔丝断开电路包含单个熔丝101；然而，可以提供多个熔丝以形成熔丝阵列。在此情形，可以为多个熔丝设置单个晶体管。作为选择，可以为多个熔丝分别设置多个晶体管，其中它们的栅极接收选择信号从而实现熔丝的选择。

晶体管102不必构建为MOSFET。即，可以采用多个晶体管以提高断开电流。此外，晶体管102能构建为CMOS晶体管。作为选择，可以引入锁闭电路以产生多个断开电流。当然，可以采用具有高电流驱动能力的双极晶体管。

可以引入脉冲发生器(未示出)以产生施加到熔丝101的与系统时钟信号同步的脉冲。这里，可以使用分频器(frequency divider)来提高或降低时钟频率。此外，可以额外引入延迟电路以调节时序的同步。

简言之，可以采用任何类型的电路，其每个都能向熔丝101施加连续脉冲。此外，可以使用用于探测关于熔丝101的断开和非断开状态的断开探测电路或者用于探测实现熔丝101断开的最后施加的脉冲的序列号的电路。因此，可以改进熔丝断开电路以反馈断开探测电路的输出信号，从而当探测到断开状态时停止施加脉冲。此功能可以以编程的方式实现。

图19示出了熔丝断开电路的第二实例，其包括除了熔丝101还具有两个输入端子的AND电路103和晶体管102。AND电路103的输出端子连接到晶体管102的栅极。

图19的熔丝断开电路允许在断开信号的ON周期(或者高水平周期)中时钟信号(包括脉冲)连续施加到晶体管102的栅极；因此，脉冲相应施加到熔丝101以断开。

例如，可以引入用于探测熔丝101的断开和非断开状态的断开探测电路或者用于探测实现断开的最后施加的脉冲的序列号的电路。上述电路的输出信号被反馈作为断开信号，其水平变高直到熔丝断开，且然后在熔丝断开后变低。这允许脉冲连续施加到熔丝101直到断开。

AND电路103可以被逻辑电路或例如反相器、NAND电路、OR电路和NOR电路的逻辑电路组合所取代，以改进施加到晶体管102栅极的脉冲。此外，可以引入产生各种断开信号的可编程电路，因此向复杂图案的熔丝101施加脉冲。

图20示出了熔丝断开电路的第三实例，其构建得类似于图19的熔丝断开电路，其中AND电路103的第一输入端子接收断开信号，且晶体管102的漏极电流被反馈回AND电路103的第二输入端子，且AND电路103的输出信号被施加到晶体管102的栅极。可以引入脉冲发生器(未示出)用于产生脉冲作为输入到AND电路103的断开信号。

在上述中，在熔丝101与晶体管102的漏极之间的连接点处的电势变高，直到熔丝101断开。在这样的高电平周期内，包括在断开信号内的脉冲通过AND电路103被连续施加到晶体管102的栅极；因此，相应的脉冲从晶体管102的漏极被反复施加到熔丝101。当熔丝101断开时，熔丝101与晶体管102漏极之间的连接点处的电势变低。这样的低电势被反馈到AND电路103的第二输入端子。这使得AND电路103的输出信号与断开信号无关地变低；因此，晶体管102的栅极被强制设为低。

图20的熔丝断开电路具有优势，因为不需要用于探测熔丝101的断开和非断开状态的断开探测电路。即，熔丝断开电路可以简化结构；因此，可以减小总芯片尺寸。此外，晶体管102不需要进行复杂操作，其中它仅在熔丝101的非断开状态导通，且不需要在熔丝101的断开状态导通。这消除了对作为晶体管102的具有大栅极区的MOSFET充电的不必要的功耗。

图20的熔丝断开电路设计得使在非断开和断开状态中变高和变低的电势直接反馈到AND电路103的第二输入端子。可以额外引入用于稳定电势的稳定电路或用于探测电势的电势探测电路，通过其电势被反馈到AND电路103。此外，可以把电势反馈到用于产生形成断开信号的脉冲的脉冲发生器；因此，断开信号例如根据低电势而停止。

在上述中，AND电路103可以被逻辑电路或例如反向器、NAND电路、OR电路和NOR电路的逻辑电路的组合所取代，从而改进施加到晶体管栅极的脉冲。此外，可以引入产生各种类型断开信号的可编程电路，因此向处于复杂图案的熔丝101施加脉冲。

图21示出了熔丝断开电路的第四实例，其中具有三个输入端子的AND电路103用于晶体管102的栅极。

类似于上述熔丝断开电路，熔丝101与晶体管102的漏极之间的电势保持为高，直到熔丝101断开。在这样的高电势周期内，AND电路103基于断开信号和时钟信号而向晶体管102的栅极提供脉冲；因此，相应的脉冲从晶体管102的漏极被重复施加到熔丝101；因此，熔丝101最终断开。

当熔丝101断开时，电势变低且被反馈到AND电路103的一个输入端子，从而提供到晶体管102的栅极的AND电路103的输出信号与断开信号无关地被保持为低。

在上述中，AND电路103可以被逻辑电路或例如反向器、NAND电路、OR电路和NOR电路的逻辑电路的组合所取代，从而改进施加到晶体管栅极的脉冲。此外，可以引入产生各种类型断开信号的可编程电路，因此向处于复杂图案的熔丝101施加脉冲。

脉冲不必与时钟信号同步施加到熔丝101，该时钟信号可以被系统的时钟信号所取代。可以引入分频器以提高或降低时钟频率；或者可以引入调整时序同步的延迟电路。相应于非断开和断开状态而变高和变低的电势不一定直接反馈到AND电路103。即，可以引入用于稳定相应于断开和非断开状态的电势的稳定电路或用于探测该电势的电势探测电路，通过其电势被反馈到AND电路103，因此稳定其操作。作为选择，电势可以被反馈到用于产生形成断开信号的脉冲的脉冲发生器，因此该断开信号停止在断开状态中。

图22示出了熔丝断开电路的第五实例，其中熔丝101被多个脉冲断开，且其具有允许关于熔丝101的断开的信息读出的存储器功能。与图21的熔丝断开电路相比，图22的熔丝断开电路还包括用于输入信息读出信号、时钟信号和出现在熔丝101与晶体管102的漏极之间的电势的AND电路132。

在熔丝101断开之前，熔丝101被施加有驱动电压Vdd，从而高电势施加到AND电路132。当具有高电平的信息读出信号被施加到AND电路132上，AND电路132输出与高电平的时钟信号同步的高电平的信息信号。

当熔丝101断开时，低电势被施加到AND电路132，这依次输出低电平的信息信号，即使当信息读出信号和时钟信号均变高时。

由于图22的熔丝断开电路允许关于熔丝101的断开信息被输出，AND电路103不需要包括关于断开状态的反馈。当然，可以改进图22的熔丝断开电路以包括关于断开状态的反馈。

图23示出了熔丝断开电路的第六实例，其中采用“m”个熔丝电路(例如包括熔丝Fuse-1、Fuse-2和熔丝Fuse-m以及晶体管Tr-1、Tr-2和Tr-m的熔丝电路111、112和113)来构建熔丝阵列，该熔丝阵列排列成矩阵形并通过熔丝选择电路114适当选择；且信息读出电路115读出关于从m个熔丝电路中选择出的每个熔丝电路的断开信息。这里，熔丝阵列包括由Fuse-1、Fuse-2、...、和Fuse-m表示的m个熔丝。这允许n个脉冲同时施加到每个熔丝Fuse-1、Fuse-2、...、Fuse-m。如果m≤n，可以减小电源电路的负载，因为引起熔丝断开所需的小电能；因此，可以使电路设计容易。与其中脉冲独立施加到熔丝的常规电路相比，向熔丝施加脉冲的总时间可以减少到1/m。

当m＝n/5时，电能的总量可以减少到简单电路所需的电能的1/5，因为m个熔丝同时被脉冲断开。因此，可以减小电源系统的负载，且可以使多个熔丝同时断开；因此，与常规电路相比，总时间损失可以减少到1/m。

接着，将参考图24和图25A-25E描述包括熔丝及其相关电路的半导体器件的制造方法。

图24是示出包括熔丝及其相关电路的CMOS集成电路的平面图。该CMOS集成电路包括有源区、MOSFET的栅电极G、熔丝F、接触孔、和导线，所有均形成在半导体衬底表面上。

图25A到25E是沿图24的线A-A所取的截面图，其中依次进行六个步骤以产生图24的CMOS集成电路的结构。

如图25A所示，进行LOCOS方法以在半导体衬底的表面上形成场氧化物膜和栅氧化物膜，每个都具有预定厚度，其中形成p阱与MOSFET区相连，且形成与熔丝相连的n阱。

例如，形成由SiN构成的15nm厚的掩膜(未示出)以覆盖半导体衬底的整个表面，该半导体衬底已经预先被50nm厚的热氧化物薄膜所覆盖。该掩膜从选定区域中除去但仍保留在用于MOSFET形成的有源区中。该掩膜防止氧化物膜形成在半导体衬底的表面上。进行高温热氧化来氧化选定区域，掩膜从该区域除去，从而形成500nm厚的“厚”场氧化物膜。当在场氧化物膜形成之后除去该掩膜时，基本上没有氧化物膜形成在被SiN所构成的掩膜所覆盖的有源区中，但薄氧化物膜可以保留在有源区中。

接着，应用稀释的氢氟酸以从用于MOSFET形成的有源区除去薄氧化物膜；然后，再次进行热处理以形成“薄”栅氧化物膜。

至于栅氧化物膜，例如可以采用使用氧化硅膜的单层结构、使用具有高介电常数的预定材料的氧化硅膜和氮化硅膜的双层结构、或者使用氧化钽膜和氧化硅膜的双层结构。可以采用三层结构，其中氮化硅膜插入在两层氧化硅膜之间，其中氮化硅膜可以被氮氧化硅(silicon oxide nitride)膜取代。

可以通过在氮气中或者包括NOx的氮气的混合气体中在预先形成的氧化物膜上进行热氮化而形成氮化硅膜。在氮化硅膜插入在两层氧化硅膜之间的三层结构的情形，通过等离子体激发CVD法或通过采用电子回旋共振(ECR)等离子体的CVD法，采用包括NOx、原硅酸四乙酯(TEOS)、氧(O₂)或臭氧(O₃)的混合气体形成氮化硅膜(或氮氧化硅膜)。

然后，在氧氛围中对通过热氮化和CVD方法形成的氮化物膜进行热氧化，因此产生其中氮化硅膜插入在两层氧化物膜之间的三层结构。而且，可以任意选择形成具有高介电常数的栅绝缘膜的材料和厚度。

如图25A所示，关于熔丝F形成需要预先形成导电类型与半导体衬底的导电类型相反的阱；例如，n阱形成在p型半导体衬底中。由于n阱的形成，即使当待断开的熔丝F的加热引起对半导体衬底的破坏时，也可以防止不期望的漏电流在半导体衬底中流动。此外，熔丝F和场氧化物膜可以用作电容介电膜，其依次与半导体衬底形成非常小的电容。由于n阱的形成，可以避免不期望的朝熔丝F下的半导体衬底的电荷移动。相反，p阱对于n型半导体衬底有效工作。

图25A示出了在有源区中n沟道MOSFET的形成。为了简化，图25A没有示出p沟道MOSFET的形成。当然，本实施例的制造方法可以容易地应用于p沟道MOSFET的形成或其他类型互补MOSFET(或CMOS电路)的形成。

n沟道MOSFET和p沟道MOSFET两者均可以包括在CMOS电路的结构中，其中在场氧化物膜形成之前，具有两种导电类型的阱预先形成在半导体衬底上。在p型硅衬底的情形，例如，对于p沟道MOSFET的形成而形成n阱。

n沟道MOSFET和p沟道MOSFET的栅电极可以在多晶硅-金属硅化物蚀刻之前通过相同的工艺形成。为了分别形成两种导电类型的MOSFET，对于涉及低浓度区域的LDD形成和对于涉及用作源极和漏极的高浓度区形成的离子注入，需要使用不同类型的离子杂质。

为了实现期望的阈值电压，可以在图25A所示的步骤中定义有源区之后引入预定浓度的杂质到沟道区。作为选择，可以引入适当杂质到相应于n沟道MOSFET的栅电极或p沟道MOSFET的栅电极的预定区，因此改变栅电极的功函数(work function)。离子注入通常用于实现上述杂质的引入。

如图25B所示，在第一多晶硅层形成之后，可以引入适当杂质到预定区(相应于n沟道MOSFET的栅电极或者p沟道MOSFET的栅电极)。

在上述中，场氧化物膜通过LOCOS法形成在硅衬底上，该方法可以改变为其他隔离方法例如关于有源区形成的STI(shallow trench isolation，浅沟槽隔离)法。在此情形，场氧化物膜可以通过热氧化方法以外的适合于绝缘膜形成的各种方法形成。

半导体衬底不必限制于硅衬底；因此，其可以通过采用包括SiGe和GaAs的IV-IV化合物形成。有源元件不必限制于MOSFET；因此，可以采用例如HEMT型、双极型、和SIT型的有源元件。

图25B示出了多晶硅淀积工艺，其中多晶硅层通过CVD法淀积在半导体衬底的整个表面上。多晶硅层采用SiH₄(20％)和N₂(80％)的混合气体在200sccm流速、30Pa的压力和600℃的温度下形成。当半导体衬底的温度大大减少到上述温度以下时，非晶硅生长取代多晶硅。然而，通过加热半导体衬底，非晶硅结晶并转变为多晶硅。因此，可以选择性地采用非晶硅或多晶硅。

多晶硅层的厚度从20nm到1000nm优选从80nm到200nm变化。

接着，在从800℃到900℃变化的预定扩散温度进行杂质扩散工艺，从而以约1020cm^-3的预定杂质浓度在多晶硅层上均匀地扩散磷。杂质扩散工艺可能意外地形成高浓度掺磷氧化硅膜，其采用缓冲的氢氟酸除去，因此实现多晶硅层表面的清洁。

接着，在多晶硅层上淀积高熔点金属硅化物层、金属层、或金属合金层。

在高熔点金属硅化物的淀积工艺中，例如，选择诸如硅化钨(WSix)的高熔点金属硅化物并通过溅射或CVD法淀积，从而以共形(conformal)的方式覆盖多晶硅层及其相关部分(例如介电膜)。

采用WSix靶进行溅射，其组分可以任意确定。根据硅化物的性质，“x”设定在1.5≤x≤3.5的范围，优选在2.0≤x≤3.0的范围。例如，在WSi2.7(即x＝2.7)的情形，采用DC磁控管溅射设备在预定淀积条件下，即3mTorr压力、30sccm的Ar气流、200℃的衬底温度和1150W的功率下进行溅射。淀积的厚度从25nm到500nm优选从80nm到200nm变化。

采用六氟化钨(WF₆)和硅烷(SiH₄)的混合气体进行CVD方法从而根据下面化学方程实现WSi₂的淀积。

WF₆+2SiH₄→WSi₂+6HF+H₂

采用MoSix、TiSix和TaSix形成高熔点金属硅化物层。这里，采用组分任意确定的金属硅化物形成溅射靶。通过使用高熔点金属例如Mo、Ti、Ta、和W以及通过使用过渡金属例如Co、Cr、Hf、Ir、Nb、Pt、Zr和Ni，高熔点金属硅化物可以被预定的金属或预定的金属合金所取代。

上述层可以被进行热处理从而引起与多晶硅层的反应，因此通过硅化工艺形成金属硅化物。

在高熔点金属硅化物层的淀积完成之后，在层间绝缘膜的形成之前进行热处理，因此减小熔丝和包括高熔点金属硅化物的多晶硅硅化物栅电极的电阻。上述热处理防止金属硅化物和多晶硅层由于后续施加到金属硅化物的热处理例如由于在层间绝缘膜形成之后进行的淬火热处理而意外地彼此分离。

可以在从800℃到1150℃优选从900℃到1000℃变化的预定温度下，采用扩散炉或者通过快速热退火(RTA)实现热处理。对于扩散炉，在从5分钟到90分钟优选从15分钟到30分钟变化的预定时间周期内进行热处理。对于RTA，在从1秒到120秒优选从5秒到30秒变化的预定时间周期内进行热处理。在本实施例中，RTA在1100℃进行10秒。

而且，热处理在栅电极构图之后或与侧分隔件的形成同时进行。

在热处理完成之后，可以形成抗反射膜，其对于精细栅电极和熔丝的加工可能是需要的。当然，不一定需要抗反射膜且因此在图中未示出。

具体地，对TiN或TiOxN(其中为氧元素设定的比例x从5atm％到30atm％优选从10atm％到15atm％变化)进行淀积，从而形成厚度从10nm到100nm优选从30nm到60nm变化的抗反射膜。即，通过使用DC磁控管溅射设备在溅射气体(即Ar、N₂和O₂的混合气体)中进行使用Ti靶的反应溅射。抗反射膜减少在栅电极和熔丝表面上的硅化物元件上的光反射。可以进行光刻。抗反射膜可以在上述热处理之前进行；因此，抗反射膜在精细的栅电极和熔丝的处理完成之后被除去，然后，进行热处理。

如图25C所示，仍然保持未构图的一部分介电膜用作掩膜，从而在第一和第二多晶硅层和金属(或金属硅化物元件)上进行构图，因此形成栅电极。

在上述中，光致抗蚀剂应用到高熔点金属硅化物层的表面上；之后，该光致抗蚀剂被进行选择曝光然后被除去，因此留下覆盖相应于MOSFET的栅电极G和熔丝(以及导线M，未示出)的预定区域的预定光致抗蚀剂图案。该光致抗蚀剂图案用作蚀刻掩膜，从而通过使用ECR等离子体蚀刻设备(由日本的Sumitomo Metal Industry Co.制造)在下面的条件下进行多晶硅-硅化物蚀刻。

蚀刻气体：Ci+O₂气体

气体流量：25sccm，和11sccm

压力：约2mTorr

RF功率：40W

RF频率：13.56MHz

微波功率：1400W

微波频率：2.45GHz

电极温度：15℃到20℃

结果，未被光致抗蚀剂图案掩盖的高熔点金属硅化物层和多晶硅层被进行选择蚀刻，从而MOSFET的栅电极G、熔丝F、和导线M被同时形成。

在多晶硅-硅化物和多晶硅蚀刻之后，光致抗蚀剂图案从高熔点金属硅化物层上除去。如图25C所示，金属硅化物层形成在多晶硅层上在覆盖栅电极G、熔丝F和导线M的预定区域中，因此实现提供多晶硅-硅化物层和多晶硅-硅化物电极的特定结构。

接着，如图25D所示，仍然保持未进行上述构图的MOSFET的栅电极G用作掩膜，从而在有源区中形成具有LDD结构的扩散层。

在有源区中，具有多晶硅-硅化物层的栅电极G用作掩膜，从而通过n型离子注入以自对准方式形成LDD结构。图25D示出n沟道MOSFET的LDD结构；当然，关于p沟道MOSFET，该LDD结构可以类似地形成。这允许通过在光刻中使用抗蚀剂掩膜把n型离子和p型离子独立地注入到不同区域。

不应该对形成p沟道MOSFET的有源区以外的涉及不同元件和导线的区域进行p型离子注入。这是因为n型离子(例如磷)已在先掺杂进MOSFET的栅电极G和熔丝F的多晶硅-硅化物层，因此它们的薄层电阻可能由于p型离子(例如硼)的注入而改变。

图25D没有具体示出不使用掩膜在晶片的前侧进行n型离子注入；因此，n型离子注入到熔丝F上。这可能减小熔丝F的电阻从而使熔丝F容易断开。采用抗蚀剂图案进行p型离子注入，其中通过光刻形成相应于用于p沟道MOS晶体管形成的有源区的开口，从而不注入p型离子到其他区域。

如上所述，通过使用用作掩膜的抗蚀剂图案采用限定的方式进行p型离子注入。因此，对于p沟道MOSFET的LDD结构进行p型离子注入，其方式为在先注入到其上的n型离子被新注入到其上的p型离子所抵消。

接着，如图25E所示，对于源区和漏区形成高浓度的扩散层，其方式为形成侧壁分隔件从而以自对准方式完成LDD结构的形成，然后，根据图25D所示的上述工艺对MOSFET进行构图和离子注入。

通过使用实现绝缘膜淀积的CVD方法和反应离子刻蚀(RIE)而形成该侧壁分隔件。当在实现LDD结构的CVD执行层上进行回蚀以形成侧壁分隔件时，实现电阻的多晶硅层的表面可能被稍微切掉从而引起电阻变化。

上述缺陷可以通过适当选择抗反射膜的材料和厚度而解决，因此抗反射膜可以用作承受蚀刻的保护膜从而以高精度实现期望电阻。用作保护膜的抗反射膜可以通过选择蚀刻在侧壁分隔件形成之后除去。抗反射膜不一定除去因为其厚度与硅化物层厚度相比非常薄。即使抗反射膜部分保留不被除去，在制造工艺中也基本上没有问题。

在CMOS电路结构的情形，进行p型离子注入以形成用于源区和漏区的高浓度扩散层，其中需要通过抗蚀剂构图防止p型离子注入到其他区域。这是因为高浓度离子注入可以大大影响硅化物层的薄层电阻。

可以在图25E所示的用于形成用作源区和漏区的高浓度扩散层的离子注入之前或之后引入采用金属硅化物的硅化物工艺。在此情形，可以基本上不改变图25D所示的多晶硅-硅化物膜形成工艺而引入改进的硅化物工艺。此外，可以在多晶硅-硅化物膜上形成具有减小的厚度的硅化物膜；且可以简单地进行实现多晶硅形成的正常的硅化物工艺。

当改进的硅化物工艺用于图25D所示的多晶硅-硅化物膜形成工艺时，由预定材料构成的反应膜形成在扩散层或多晶硅-硅化物膜上，该预定材料例如依赖于用在改进的硅化物工艺中的预定金属(例如Ti、Co、Ni和TiCo合金)的TiSix和CoSix。这里，因为从预先形成在下面的硅化物层的非常小的供应，反应膜可能不会充分生长或者可能厚度大大减小。因此，用于熔丝的多晶硅-硅化物膜可能引起薄层电阻的小变化，且因此基本不改变施加有脉冲的熔丝的断开特性。

该硅化物工艺的优点在于由于扩散层减小的薄层电阻，MOS晶体管可以提高其驱动能力，因此产生施加到熔丝的高能脉冲，而不改变晶体管的尺寸。

当正常的硅化物工艺应用到图25D所示的多晶硅-硅化物膜形成工艺以仅实现多晶硅形成(没有硅化物形成)时，由硅化物材料例如TiSix和CoSix构成的反应膜形成在扩散层和多晶硅-硅化物膜上。这建立了其中硅化物膜淀积在多晶硅膜上的多晶硅-硅化物结构，其中形成在多晶硅膜上的金属可以从其吸收Si以引起反应，因此形成硅化物膜。因此，与由图25B所示的正常工艺所形成的硅化物膜相比，硅化物膜的厚度和薄层电阻可能发生小变化。

通过在反应之前调节厚度和调节反应温度，可以调节用于熔丝的硅化物膜的薄层电阻。薄层电阻的变化可以通过调节晶体管的驱动能力和通过相应于熔丝电阻调节脉冲能量而吸收。

图25F示出了层间绝缘膜、接触孔、W栓和金属导线的形成。

在图25E所示的涉及侧壁分隔件和扩散层形成的工艺之后，进行公知的涉及CMOS集成电路的制造工艺，从而接着形成层间绝缘膜、接触孔、W栓(通过嵌入接触孔而实现)、和金属线；最后，形成钝化膜以保护形成在半导体器件表面的电路。

具体地，依次淀积例如磷硅酸玻璃(PSG)和硼磷硅酸玻璃(BPSG)的预定材料以覆盖MOS晶体管和熔丝，因此形成厚度从0.6μm到0.8μm变化的层间绝缘膜。然后，进行光刻和干法刻蚀以在相应于源区和漏区、MOS晶体管的栅电极、熔丝和多晶硅-硅化物线(未示出)的扩散层的预定位置形成接触孔。

通过溅射或CVD方法形成由TiN或TiON/Ti构成的附着层以覆盖接触孔和层间绝缘膜的内部。具体地，形成附着层，其方式为形成厚度从5nm到50nm(优选20nm)变化的Ti膜，且然后在Ti膜上淀积厚度从50nm到200nm(优选100nm)变化的TiN膜。TiN膜可以被TiOxN膜所取代(这里氧元素的值x从5atm％到30atm％优选从10atm％到15atm％变化)。

Ti膜的淀积通过在下面条件下进行溅射而实现。

衬底温度：150℃

Ar流量：30sccm

压力：3mTorr

溅射功率：1150W

在Ti膜的淀积中优选采用准直溅射或长慢溅射(long-slow sputtering)，因此可以在精细接触孔底部形成具有足够大厚度的Ti膜。CVD方法可以用于形成具有理想涂覆因子的Ti膜。

附着层不必由上述材料构成。即，它可以由例如TiW的高熔点金属合金、金属硅化物、金属硅化物与例如TiN的金属氮化物的组合、和高熔点金属与其氮化物的组合(例如硼化物)构成。

在附着层的形成完成之后，可以在氮气气氛下在从500℃到800℃变化的预定衬底温度进行从10秒到60秒预定时间的高速热处理(例如快速热退火(RTA))，以提高附着层的耐热性和阻隔能力。

然后，通过CVD方法形成由W栓构成的导电层以覆盖接触孔和附着层的内部部分。确定导电层的厚度使得每个接触孔填充有导电材料。即，导电层的厚度设为填充有导电材料的接触孔直径的一半或以上。例如，当接触孔的直径为约0.50μm时，导电层的厚度设为1.2倍至2.0倍大于半径，且因此从300nm到500nm变化；优选地，其设为1.4倍到1.6倍大于半径且因此从350nm到400nm变化。由于导电层的厚度较小，回蚀(和用于其的器件)可以承受较小负载。

从具有高蒸发压力化合物例如WF6的预定材料中选择导电材料。例如，可以在下面的条件下通过CVD方法实现钨淀积。

衬底温度：450℃

气体流量：WF₆/H₂/Ar，且其组分为40/400/2250sccm

压力：10kPa

对导电材料进行各向异性回蚀，从而导电材料仅保留在接触孔内。具体地，通过干法蚀刻即反应离子刻蚀(RIE)来实现各向异性回蚀，从而在下面的条件下附着层从导电层露出。

气体流量：SF₆/Ar，其组分为30-140/40-140sccm(优选110/90sccm)

高频功率：450W

压力：32Pa

通过监控发射出的光F⁺(其波长为704nm)的密度，换言之，通过探测差别变大的发射的光F⁺的强度增加而探测钨蚀刻的完成。可以进行上述蚀刻直到附着层被从层间绝缘膜除去，因此该层间绝缘膜被暴露。

此后，通过溅射、CVD法或镀覆形成布线层以覆盖附着层和接触孔及W栓。此外，在真空条件下加热布线层以根据需要进行回流(reflow)处理。

在下面条件下对由Al-Si或包括Al-S和Cu的Al合金构成的布线层进行溅射，以实现从100nm到1000nm(优选500nm)变化的预定厚度。

衬底温度：200℃

Ar流量：33sccm

压力：2mTorr

溅射功率：9000W

在布线层的形成完成之后，半导体衬底保持在真空条件下并在从400℃到550℃变化的预定温度下被加热从而进行回流处理。布线层可以由Cu或Cu合金(例如Cu-Cr、Cu-Zr和Cu-Pd)取代Al或Al合金构成，其中溅射靶变为Cu或Cu合金。在由Cu等构成的布线层形成之前，形成导电垒层以直接覆盖附着层和接触孔以及W栓(此后称为接触栓)；然后，在例如导电垒层上形成布线层。

垒层可以阻隔布线层的组元(例如Al)扩散，因此提高连接中的抗泄漏特性。垒层可以用作附着层，该附着层用于通过CVD方法的布线层形成；因此，可以进一步提高可靠性。

类似于附着层，垒层可以通过采用溅射连续淀积Ti层和TiN层(或TiON层)而形成。垒层不必由上述材料构成；因此，可以使用例如TiW的高熔点金属、金属硅化物、金属硅化物和例如TiN的金属氮化物的组合、和例如钽和氮化钽的高熔点金属与氮化物(或硼化物)的组合。

在垒层的形成完成之后，为了提高垒层的耐热性和阻隔特性，可以在氮气气氛下在从500℃到800℃的预定温度下进行10秒到60秒的快速热处理(例如RTA)。而且，可以与垒层的形成无关地在布线层上形成导电盖层。该盖层可以通过连续淀积7nm厚度的Ti层和40nm厚度的TiN层而形成。

该盖层具有各种功能，例如，其在光刻中防止光反射，其防止布线层的氧化，且其防止布线层组元(例如Al)的扩散。

布线层被通过光刻和干法刻蚀进行构图，然后被连接到接触栓和接触端子(未示出)。垒层和盖层两者与布线层一起被进行构图，因此形成布线图案。

取代地，进行镶嵌法以在熔丝上形成通孔栓和导线；或者进行双镶嵌法以同时形成它们。关于接触和导线的处理与熔丝特性无关。

此后，通过CVD法形成用作表面保护膜的钝化膜以覆盖上述所有层。具体地，通过连续淀积厚度从50nm到200nm变化优选100nm的NSG膜或SiO₂膜和厚度从600nm到1200nm变化优选1000nm的SiN膜或SiON膜而形成厚度从0.8μm到1.4μm变化优选1.1μm的钝化层。然后，对压焊点进行霍尔工艺，该压焊点相应于用于与外部器件建立连接的连接端子，并通过光刻和干法刻蚀在钝化膜上刻划限定芯片分割的线。这样，可以完成制造模拟MOS集成电路。

如上所述，本实施例提供具有多晶硅-硅化物结构的半导体器件，其中具有预定厚度的金属硅化物淀积在多晶硅层上，该多晶硅-硅化物结构与MOS晶体管的栅电极的厚度和材料相匹配。

图26示出了每个都采用第二多晶硅层或第二多晶硅-硅化物层形成的熔丝，该第二多晶硅-硅化物层具有由第二多晶硅层和第二金属硅化物层构成的双层结构。在此情形，图25A到25F所示的制造方法被部分改进，从而关于层间绝缘膜的形成和构图稍微改变热处理温度和杂质注入。

即，淀积第二高熔点金属硅化物膜，然后，在第二层间绝缘膜的形成之前进行热处理，其中必须限制温度范围以减小采用高熔点金属硅化物的多晶硅-硅化物栅电极的电阻和熔丝电阻。

可以在从500℃到1000℃优选从700℃到950℃变化的预定温度采用扩散炉或通过RTA进行热处理，当采用扩散炉时，在从5分钟到90分钟优选从10分钟到30分钟变化的预定时间周期内进行热处理。作为选择，在从1秒到120秒优选从5秒到30秒变化的预定时间周期内进行RTA。在下面描述中，RTA在850℃下进行10秒。

由于已经进行杂质注入以形成用于MOS晶体管的LDD结构，由于高温热处理或者长时间热处理可能在杂质浓度分布中发生变化。这导致对于MOS晶体管不能获得期望特性的缺点。上述用于第一层间绝缘膜的BPSG可以在低温下容易地流动；且这可能由于热处理而引起不期望的表面形状变形。因此，在第二高熔点金属硅化物膜的淀积完成之后进行的热处理需要对于温度和时间的密切关注。

由于上述原因，优选采用RTA，因为RTA在短时间内完成热处理并实现关于温度分布的精确管理。当然，可以省略热处理以避免不期望的第二多晶硅-硅化物层的薄层电阻的增加。此外，可以省略用于LDD结构和源区及漏区形成的杂质注入。在此情形，由于缺少杂质注入，多晶硅-硅化物的薄层电阻可以稍微增加。这可能需要一些关于晶体管驱动能力、脉冲能量和熔丝电阻的调整，其中熔丝每个都可以正常断开。

如图26所示，通过使用第一多晶硅-硅化物膜而形成第一熔丝，该第一多晶硅-硅化物膜是与MOS晶体管的栅电极的形成同时形成的；然后，通过使用形成在第一层间绝缘膜上的第二多晶硅层或第二多晶硅-硅化物膜而形成第二熔丝。

可能在第一多晶硅-硅化物膜(或第一多晶硅膜)与第二多晶硅-硅化物膜(或第二多晶硅膜)之间形成电容。当仅采用多晶硅形成第二熔丝时，可能在同一层中形成电阻器。而且，可以采用包含电阻和电容的第n个多晶硅层形成熔丝，该第n个多晶硅层是通过用于例如模拟LSI器件和DRAM等每个都采用多个多晶硅层的各种器件的公知制造工艺而形成的。此外，可能建立多晶硅-硅化物结构，其中在第n个多晶硅层上形成硅化物层。

在图26的结构中，第二熔丝通过靠近MOS晶体管的漏极形成的接触栓直接连接到下面的多晶硅层。这不是限制；因此，第二熔丝可以通过上面的通孔栓连接到MOS晶体管的漏极。这里，镶嵌工艺用于形成第二熔丝；且进行双镶嵌工艺以同时形成上通孔栓和导线。当然第一和第二熔丝可以直接连接在一起，或者其预定端子可以简单地连接在一起。当第一和第二熔丝设计为具有不同断开特性时，它们可以用作存储器，其中可以写入二进位信息。

图27示出了多层结构，其中采用多个多晶硅层或多个多晶硅-硅化物层形成熔丝。通过上述涉及图26所示的第二多晶硅层或第二多晶硅-硅化物层中的熔丝形成的工艺，通过使用多层而实现了熔丝阵列的垂直形成，其中多个熔丝水平排列。这里，进行上述STI(浅沟槽隔离)以实现元件隔离，其中通过上述硅化物工艺形成晶体管。

具体地，采用与栅电极相同的材料通过相同的硅化物工艺制造第一熔丝阵列。类似地，第二熔丝阵列和第三熔丝阵列每个都通过上述图26所示的工艺形成并依次且垂直地排列在第一熔丝阵列上。当然，可以形成自由确定的预定数目的熔丝阵列。

3.第三实施例

第三实施例设计为避免向熔丝施加脉冲以断开它们所引起的热对层间绝缘膜的物理破坏，并减小施加到层间绝缘膜(即外覆的绝缘膜)的热应力，因此可能抑制在外覆的绝缘膜中的脱气，并可能防止裂缝形成在施加的绝缘膜中，并防止外覆的绝缘膜被变形。

在详细描述第三实施例之前，将与第二实施例的操作原理相比较，简单描述其操作原理。

第二实施例涉及三种方法(A)、(B)和(C)，其中第三实施例包括如下补充解释：

对于方法(B)，可以说断开能量被分割以产生每个都具有非常小能量的脉冲，通过其熔丝不能在有限时间长度内断开。这可以表示电流A的下限，由Amin表示；因此，A’(1)，A’(2)，...，A’(n)>Amin，且A’(1)+A’(2)+...+A’(n)>n^*Amin。这也表示E’(1)＝E^*A’(1)/A>E^*Amin/A，E’(2)＝E^*A’(2)/A>E^*Amin/A，...，且E’(n)＝E^*A’(n)/A>E^*Amin/A。

在其中电流除m的方法(C)中，需要被分割的电流高于下限Amin。

此外，第三实施例也涉及如下的方法(D)：(D)在有助于减小脉冲宽度、电流和电压的方法(A)和(B)或方法(C)的组合情形中，不必使用n和m均匀分割断开能量，而是可以以连续的方式分割，其中脉冲之间的时间间隔可以任意确定。

而且，应用于第三实施例的熔丝断开方法与图16A和16B所示的应用于第二实施例的熔丝断开方法相同；因此，没有给出重复的描述。此外，第三实施例也涉及表1，表1已经在之前结合第一实施例描述了；因此，没有给出重复的描述。

参考之前结合第二实施例描述的图17，随着熔丝断开时间以连续方式改变，可能不是所有熔丝都在2000ms累积时间内被2.1V的电压和35mA的电流断开。这表示在预定条件下使用脉冲的熔丝断开操作可能不能在有限时间内完成。

因此，需要引入上述电流下限Amin，其可以通过在由多晶硅构成的熔丝上进行的电测试而可靠地估计而设为大约30mA，其中电阻器和导线也由多晶硅构成。

第三实施例还涉及图18和22所示的熔丝断开电路，先前已结合第二实施例描述了该电路；因此，没有给出重复的描述。

接着，将详细描述根据第三实施例的制造方法。

图28是示出CMOS集成电路的平面图，其包括有源区、MOS晶体管的栅电极G、熔丝F、接触孔和导线。

第三实施例的制造方法基本上类似于结合图25A到25D的第二实施例的制造方法；因此，没有给出重复的描述。当然，图25A到25D是沿第三实施例中的图28中的线A-A所取的截面图。

对于图25B的图示，第三实施例与第二实施例不同，从而在下面条件下通过使用DC磁控管溅射设备实现高熔点金属硅化物层的淀积。

溅射靶：对于WSix的组分因子x设为2.7

压力：8mTorr

Ar流量：30sccm

衬底温度：150℃

功率：2000W

可以根据需要进行化学机械抛光(CMP)以实现层间绝缘膜表面的平整化。在此情形，形成在层间绝缘膜的平面表面上的熔丝的断开特性不变化，断开特性的变化可能由于不规则而发生。此外，上述平整化在接触孔、熔丝和导线的精细加工方面是有利的。具体地，可以采用厚度减小的抗蚀剂实现精细加工；可以增加曝光容度；且可以减小涉及蚀刻的分散。

优选进行CMP的BPSG膜具有足够大的厚度以防止下PSG膜暴露于表面。此外，可能防止可以形成在LOCOS氧化物膜的小突起上的多晶硅-硅化物由于CMP而暴露于表面；因此，可能避免上导线层与熔丝之间的短路；且可以消除由于相关膜的小厚度而导致的寄生电容。此外，可能防止PSG膜厚度由于CMP中PSG和BPSG膜的抛光因子之间的差异以及CMP后用于消除抛光液的化学清洁中PSG与BPSG的蚀刻因子之间的差异而减小。

要求CMP不暴露BPSG膜到表面，即使当层间绝缘膜的厚度变得基本为零。例如，对于100nm厚度的PSG膜和900nm厚度的BPSG膜，由CMP实现的抛光厚度设为400nm。这里，BPSG膜的最小厚度依赖于阱与LOCOS氧化物膜的突出之间的高度差，其中优选从100nm到200nm变化。

类似于第二实施例，通过连续淀积Ti膜和TiN膜形成附着层。在第三实施例中，Ti膜通过在下面条件下溅射形成。

溅射靶：Ti

衬底温度：150℃

Ar流量：15sccm

压力：4mTorr

溅射功率：1150W

对于附着层的形成，可以使用其他材料，比如，例如TiW的高熔点金属合金、例如TiSix的金属硅化物、金属硅化物和例如TiNx的金属氮化物(或氮氧化物)的组合、和高熔点金属例如Ta/TaNx与氮化物(或氮氧化物或硼化物)的组合。

可以通过在下面条件下进行溅射而实现TiNx膜或TiOxNy膜的淀积。

溅射靶：Ti

衬底温度：150℃

Ar/N₂流量：40/85sccm

压力：4mTorr

溅射功率：1100W

可以通过允许具有足够大厚度的TiN(或TiON)膜形成在接触孔底部的准直溅射或长慢溅射实现TiN膜的淀积，因此实现高性能垒膜的形成。

对于TiON膜的形成，上述条件稍微改变到Ar/N₂/O₂流量：30/10/85sccm。此外，通过将溅射靶从Ti变为Ta，可以根据上述方法而形成高熔点金属膜(由Ta构成)及其氮化物膜或氮氧化物膜(例如TaNx、TaOxNy)。

对于导电层材料，可以选择具有高蒸发压力的化合物例如WF₆的金属。例如，在下面条件下实现钨(W)的成核。

衬底温度：430℃

气体流量：WF₆/SiH₄为7-20/4sccm

压力：4Torr

时间：30-50秒

此外，钨(W)层的形成是在下面条件下实现的。

衬底温度：450℃

气体流量：WF₆/H₂/Ar为80/7/20sccm

压力：50-80Torr

形成速度：每分钟0.3μm到0.5μm

接着，对导电层进行各向异性回蚀，因此其仅留在接触孔上。即，在各向异性蚀刻条件下在导电层上进行干法蚀刻以暴露附着层。具体地，采用磁性微波等离子体蚀刻机在下面条件下进行干法蚀刻。

气体流量：SF₆为140sccm

高频偏置功率：200W

压力：270Pa

衬底温度：30℃

通过监控F⁺光发射强度(在704nm波长)而探测钨蚀刻的完成，其中当F⁺光发射强度变大(或者其微分值变大)时探测。可以进行钨蚀刻直到附着层从层间绝缘膜移去，因此层间绝缘膜暴露在表面。

可以采用其他方法例如镶嵌法和双镶嵌法形成附着层和导线层。在此情形，通过溅射、CVD法或镀覆而形成附着层和接触栓；然后，通过CMP法除去不期望的附着层的部分和不期望的栓材料；因此，可以把栓嵌入接触孔。

对于被进行镶嵌法的接触孔材料，可以取代高熔点金属例如W而采用Al或Al合金例如Al-Si和Al-Si-Cu，或者可以采用Cu或Cu合金例如Cu-Cr、Cu-Zr、Cu-Ag和Cu-Pd。可以根据需要在CMP之前引入预处理，其中具有附着层和接触栓的半导体衬底被进行热处理、回流处理和平坦化。

在上述中，接触孔和垒金属是在类似于W栓形成的预定条件下形成的；此后，通过在下面条件下的溅射形成上述层：

溅射靶：Al-Si合金

衬底温度：200℃

Ar流量：33sccm

压力：2mTorr

溅射功率：900W

如上所述，在栓材料的形成完成之后，在真空条件下，在从400℃到550℃的预定温度下对半导体衬底进行热处理和回流处理；因此，可以完成接触孔的嵌入。

对于栓材料，可以采用Cu或Cu合金例如Cu-Cr、Cu-Zr和Cu-Pd，其中溅射靶变为Cu或Cu合金。当然，可以在Cu或Cu合金上进行镀覆。

接着，将详细描述形成和构图第二多晶硅层和第二金属层(由金属硅化物构成)。用作熔丝和导线的第二多晶硅层和第二金属层在上述层间绝缘膜和接触栓上形成并进行构图。

在上述中，通过图25B和25C所示的上述工艺进行多晶硅淀积；因此，不给出重复的描述。

首先，将给出关于第二多晶硅层和第二金属层(由金属硅化物构成)的形成和结构的描述。由于熔丝的变化，可能形成第二多晶硅层或第二金属层作为熔丝和导线的基础。当仅形成第二多晶硅层时，熔丝和导线的电阻可能增加；然而，可以减小第二多晶硅层的厚度。这样的优点是熔丝可以形成为多层。

当仅形成第二金属层时，可能减小第二金属层的厚度并减小熔丝和导线的电阻。减小熔丝电阻的优点在于产生用于熔丝的断开电流的晶体管的驱动能力可以减小；因此可以提高集成度并减小电功耗。

此外，形成顺序可以改变；即，可以在第二金属层上形成第二多晶硅层。这减小了与嵌入在下面的接触孔内的栓的接触电阻；因此，可以进一步减小熔丝和晶体管之间的导线电阻。

可以引入三层结构，其中第二多晶硅层夹在上下金属层(或金属硅化物层)之间。在此情形，上下金属层每个都以约1/2的因子减小厚度，而第二多晶硅层的厚度不变。这样的优点在于可以不增加总厚度(或不形成不期望的阶梯差异)而实现恒定的熔丝电阻。

上述是有利的，因为其可以减小与嵌入在下接触孔内的栓之间的接触电阻；且其可以减小与嵌入在上通孔内的栓之间的接触电阻。

可以根据熔丝的断开特性而为每个第二多晶硅层和第二金属层(或第二金属合金层或第二高熔点金属硅化物层)选择期望的淀积厚度。例如，取决于薄层电阻(即熔丝电阻)与断开特性之间的关系的第二多晶硅层的厚度从50nm到500nm优选从100nm到300nm变化。

第二高熔点金属硅化物层(或第二金属层或第二金属合金层)的厚度从50nm到500nm优选从100nm到300nm变化。当允许熔丝电阻根据晶体管驱动能力而增加时，优选第二高熔点金属硅化物层与第二多晶硅层相比厚度减小。这是因为第二高熔点金属硅化物层与第二多晶硅层相比具有非常高的熔点，且因此非常难以由热应力断开。

第二高熔点金属硅化物层由预定材料例如高熔点金属硅化物(例如WSix、TiSix、TaSix和MoSix)和过渡金属(例如NiSix、CoSix和CrSix)通过溅射或CVD法构成。

在上述中，采用Wsix(其中组分因子x基于金属硅化物的特性而在1.5≤x≤3.5优选2.0≤x≤3.0的范围变化)的溅射靶进行溅射。下面描述是把WSi的组分因子x设为2.7而进行的。

上述第二高熔点金属硅化物层可以由第二金属层或第二金属合金层所取代，其中可以采用高熔点金属例如Mo、Ti、Ta和W，过渡金属例如Co、Cr、Hf、Ir、Nb、Pt、Z和Ni，以及由上述金属构成的合金。而且，例如可以通过热处理而基于与多晶硅层的反应而形成金属硅化物。

在多晶硅层形成完成之后进行热处理。即，在层间绝缘膜形成之前和高熔点金属硅化物的淀积之后进行热处理，因此减小熔丝和采用高熔点金属硅化物的多晶硅-硅化物栅电极的电阻。上述热处理避免了由施加到金属硅化物上的热处理例如由施加到层间绝缘膜上的淬火热处理所导致的金属硅化物与多晶硅之间的分离。

可以采用扩散炉或通过RTA而进行上述热处理。例如，RTA分别在950℃、1000℃、1050℃、1100℃和1150℃进行十秒，以探测熔丝的平均初始电阻与断开特性(即实现熔丝完全断开的断开电流)之间的关系。结果在表2中示出，表2示出了把950℃测量的平均电阻和断开电流各自作为参考值“100”时的相对估值。

表2

 

	900℃	950℃	1000℃	1050℃	1100℃	1150℃
							平均电阻	112	100	90	80	64	62
断开电流	94	100	114	128	152	162

上述结果示出采用硅化物薄膜的熔丝的平均初始电阻随着RTA温度降低而增加。通过向具有在5V下驱动的MOS晶体管的熔丝施加断开电流而测量的关于断开特性的估计，小的断开电流可以实现熔丝断开。具体地，熔丝的平均初始电阻随着RTA温度从1100℃降低到900℃而线性增加。相反，断开电流随着RTA温度从1100℃降低到950℃而降低，其中其降低速率在950℃与900℃之间的范围内变低，在该范围内断开电流可随着RTA温度的降低而缓慢降低。估计断开电流的降低速率在900℃或以下的RTA温度变低。

随着熔丝平均初始电阻的增加，晶体管可能承受高负载；因此，它们可能不会一直能够产生引起熔丝断开所需的断开电流。换言之，当具有预定驱动能力(即预定尺寸)的MOS晶体管用于熔丝断开电路时，熔丝电阻减小是有利的。这允许熔丝被由小尺寸晶体管所产生的相对低的断开电流所断开，这依次提高了集成度并减少了制造成本。

晶体管性质取决于由热处理导致的扩散；因此，优选热处理在相对低的温度下进行。特别是，1000℃或以上的热处理可以大大改变在熔丝退火之前形成的晶体管扩散层中的杂质分布；因此，难以保持期望的晶体管特性。由于上述从晶体管产生的限制，优选RTA温度低于950℃。

如上所述，优选根据熔丝的初始电阻、断开电流、和晶体管所需的条件，在950℃或以下的预定温度进行RTA。根据施加到金属硅化物的RTA的效果，温度可以优选从600℃到950℃变化。根据避免由淬火热处理所导致的分离的效果，温度可以优选从800℃到950℃变化。RTA进行1秒到120秒，优选5秒到30秒。下面描述是通过进行10秒RTA而进行的。

通过使用过渡金属或它们的硅化物，可以进一步降低温度。即，优选在从400℃到800℃优选从450℃到600℃的预定温度下进行1秒到120秒优选从5秒到30秒的RTA。当采用CoSi₂时，可以在550℃进行10秒的RTA。

可以在类似于RTA的条件下采用扩散炉进行热处理，在该条件下，根据克服淬火热处理的抗分离效果而在从600℃到950℃优选从800℃到950℃的预定温度进行5分钟到90分钟优选15分钟到30分钟。采用过渡金属降低温度；因此，在400-800℃进行热处理5-30分钟，优选在450-600℃进行5-10分钟。

可以在栅电极构图之后、用于侧壁分隔件的氧化物膜的形成之后、或侧壁分隔件的形成之后进行上述热处理。

在热处理之前或之后，可以通过构图形成处理具有微小尺寸的熔丝所需的抗反射膜。当然，不是一直需要形成该抗反射膜。

该抗反射膜是通过淀积TiN或TiOxN(其中氧的组分因子x从5atm％到30atm％变化，厚度从10nm到100nm优选从30nm到60nm变化)而形成的。通过采用例如DC磁控溅射设备、采用溅射气体(相应于Ar、N₂和O₂的混合物)的反应溅射法实现淀积。

而且在金属层的形成完成之后，可以通过施加到TiO膜或TiON膜的热处理而进行硅化物反应。

抗反射膜降低由熔丝表面上的硅化物元件所引起的反射光，其中可以进行实现精细加工的光刻。可以在熔丝的构图之后通过蚀刻除去抗反射膜。在抗反射膜除去的基础上，可以稳定熔丝的断开特性并减小断开电流。

接着，将详细描述侧壁分隔件和第二层间绝缘膜的形成。

首先，形成用作侧壁分隔件的绝缘膜以覆盖熔丝；然后，通过各向异性蚀刻除去绝缘膜的平面部分；因此，可以在熔丝的侧壁上形成具有渐缩形状的侧壁分隔件。侧壁分隔件的厚度决定熔丝的加热部分与SOG膜之间的距离，其中热绝缘效果随着厚度变大而变高，这依次增加干法刻蚀中的负载。因此，优选厚度从150nm到700nm优选从200nm到500nm变化。

实现共形覆盖的绝缘膜可能有利于增加侧壁分隔件的厚度，其中氧化物膜、氮膜或氮氧化物膜可以通过适合于LP-TEOS和PL-TEOS的预定方法形成。此外，可以形成含氟的绝缘膜(例如氧化物膜和氮氧化物膜)和偏压(bias)CVD绝缘膜。

可以选择各种材料用于侧壁分隔件的形成。选择用于侧壁分隔件的形成且不同于形成在层间绝缘膜表面上的绝缘膜的材料的预定材料可以提高蚀刻的可执行性。

例如，LP-TEOS氧化物膜(其中TEOS代表原硅酸四乙酯，即Si(OC₂H₅)₄在下面条件下形成。

衬底温度：700℃

材料气体：TEOS/O₂是60/0-5sccm

反应腔压力：0.25Torr

厚度：350nm

可以以类似的方式通过使用40/400sccm的SiH₂Ci₂/NH₃(或NH₃+N₂)的材料气体而形成氮化物膜。

PL-TEOS膜在下面条件下形成。

衬底温度：400℃

材料气体：TEOS(每分钟1.8cc以液体供应)和O₂(8000sccm)

反应腔压力：2.5Torr

等离子体功率：1000W

厚度：450nm

以类似方式通过使用TEOS(每分钟1.8cc以液体供应)和O₂或N₂((8000-x)sccm)的材料气体而形成氮氧化物膜，其中x从0sccm到5000sccm变化。

通过在下面条件下采用平行板型等离子体蚀刻机对上述绝缘膜进行各向异性蚀刻以在熔丝的侧壁上形成侧壁分隔件。

蚀刻气体：27/4/88sccm的CHF₃/O₂/He

压力：2Torr

RF功率：450W

由于氧化物膜，蚀刻在侧壁分隔件的形成完成之后停止，其中基本上没有氧化物膜保留在平面表面上。

没有提供具体图示，但优选氧化物膜可以与蚀刻无关地部分保留在平面表面上，从而不扩大由于绝缘膜的过度蚀刻导致的阶梯差。

采用平行板型等离子体蚀刻机在0.1Torr的压力和400W的RF功率下对上述氮化物膜进行蚀刻。这里，蚀刻在侧壁分隔件的形成完成之后停止，其中平面部分的厚度变得基本为零。作为选择，通过在平面表面上部分留下绝缘膜而停止蚀刻。

接着，形成第一绝缘层(例如氧化物膜、氮氧化物膜、或含氟绝缘膜)以覆盖侧壁分隔件。通过增加其厚度，第一绝缘膜的厚度在热绝缘方面得以改进，这依次限定了熔丝的加热部分与SOG膜之间的距离。然而，具有大厚度的第一绝缘膜增加了处理中的负载且还增加了层间绝缘膜的总厚度，这依次增加接触孔的深度从而增加在干法蚀刻中的负载并增加栓的电阻。因此，优选厚度从150nm到800nm更优选从250nm到500nm变化。

而且，可以通过上述LP-TEOS氧化物膜、氮化物膜、PL-TEOS氧化物膜、氮氧化物膜、含氟绝缘膜和偏压CVD绝缘膜中的任何一个而实现第一绝缘膜。

对于第一绝缘膜，可以通过在下面条件下的等离子体CVD法而形成氧化硅膜：

衬底温度：400℃

材料气体：240/5000/2800sccm的SiH₄/N₂O/N₂

反应腔压力：2.2Torr

厚度：300nm

当然，可以形成上述LP-TEOS氧化物膜、氮化物膜、PL-TEOS氧化物膜和氮氧化物膜。

此外，可以在下面条件下形成含氟氧化物膜。

衬底温度：450℃

材料气体：50/250/250sccm的TEOS/O₂/C₂F₆

反应腔压力：3.0Torr

等离子体功率：600W

接着，应用另一绝缘膜以覆盖上述第一绝缘膜。为了提高对抗断开熔丝的加热的热绝缘，优选具有覆盖结构的外覆绝缘膜由无机SOG、有机SOG、HSQ和RSQ构成。特别是，因为低的热绝缘，包括有机化合物对外覆绝缘膜是有利的，低的热绝缘会由于熔丝的加热而引起应力变化、脱气和质量变化。

对于用于外覆绝缘膜的材料，可以采用在MIBK中溶解然后对其进行旋涂的HSQ树脂，以实现从300nm到700nm优选从350nm到550nm变化的预定覆盖厚度。下面的描述是关于450nm的厚度作出的。

然后，在相对低的温度下在惰性气体中对涂覆有HSQ树脂的半导体衬底进行热处理，以从其除去溶剂，从而涂覆的膜转变为前陶瓷氧化硅膜(pre-ceramic silicon oxide)，其中N₂气体用作惰性气体，且在从150℃到350℃的预定温度进行1分钟到60分钟的热处理。热处理可以以多步骤的方式进行。例如，在N₂气体氛围中把半导体衬底放置在热板上，且然后对其烘烤，在150℃进行一分钟、在200℃进行一分钟、和在300℃进行一分钟。

接着，在采用惰性气体(例如N₂)的气氛中，在从350℃到550℃的预定温度进行5-120分钟的另一热处理，该惰性气体可以被氧化物气体或惰性气体与氧化物气体的混合气体所取代。例如，在N₂气体氛围中，在400℃进行10分钟的热处理。

对于外覆的绝缘膜的材料，可以采用有机SOG，其以300nm的预定厚度施加到半导体衬底，然后采用热板在N₂气体氛围中对其进行烘烤，在150℃进行一分钟、在200℃进行一分钟、且在250℃进行一分钟，然后在N₂气体氛围中，在400℃对其进行30分钟的退火。作为选择，可以采用无机SOG，以类似的方式在相同氛围中对其进行退火。

上述外覆绝缘膜被进行适当的回蚀，因此基本上没有外覆绝缘膜保留在熔丝上，或者其被稍微保留在熔丝上以不降低可靠性。采用平行板型等离子体蚀刻机在下面的条件下进行回蚀。

干法蚀刻气体：CHF₃和CF₄的组合为40sccm，且He为88sccm

压力：2Torr

功率：275W

CHF₃/CH₄的气体比：30-70％，优选40-55％

在上述中，一段预定蚀刻时间干法蚀刻停止，在此时间内外覆的绝缘膜仅从第一绝缘膜除去。

此外，可以为第一绝缘膜和外覆的绝缘膜设定相同的蚀刻速率。作为选择，可以如此设置蚀刻速率，使得外覆的绝缘膜的回蚀速率进行得稍快于第一绝缘膜的蚀刻。因此，可以选择地除去保留在覆盖熔丝的第一绝缘膜上的外覆的绝缘膜，而不降低外覆的绝缘膜的表面平整度。

接着，在涂覆在半导体衬底上的外覆的绝缘膜上形成第二绝缘膜。由于第二绝缘膜的厚度限定了熔丝的加热部分与SOG膜之间的距离，根据热绝缘，优选第二绝缘膜具有大厚度。然而，如果第二绝缘膜具有非常大的厚度，这可能增加其形成中的负载、层间绝缘膜的厚度、和接触孔的深度，这依次增加蚀刻负载和栓电阻。因此，优选厚度从150nm到800nm更优选从250nm到500nm变化。

对于第二绝缘膜，可以选择性地形成上述LP-TEOS氧化物膜、氮化物膜、PL-SiH₄氧化物膜(或其氮氧化物膜或其氮化物膜)、PL-TEOS氧化物膜(或其氮氧化物膜)、和含氟绝缘膜中任何一个。

对于第二绝缘膜，可以通过采用2.5slm的TEOS、7.5slm的O₂、85g/Nm³的O₃、和18slm的N₂，在400℃的衬底温度形成500nm厚的LP-TEOS绝缘膜。

为了通过除去保留在第二绝缘膜表面的台阶差而提高平整度，可以根据需要进行CMP从而实现平坦和光滑表面。在此情形，优选第二绝缘膜可以具有足够大的厚度从而不会因为CMP而把下SOG膜暴露于表面。这是因为，虽然SOG膜被进行退火且于是转变为陶瓷，其具有相对小的化学稳定性，因此由于与CMP中使用的抛光液相接触而引起分离和形成裂缝，并由于用于在CMP之后除去微粒的化学清洁而引起局域蚀刻。

当在具有1000nm厚度的第二绝缘膜上进行500nm的CMP时，在CMP之后基本上没有第二绝缘膜保留，从而SOG膜不被暴露于表面。这里，第二绝缘膜的最小厚度取决于其下面的阶梯差的形状，但可以优选从100nm到200nm变化。

接着，将参考图29A描述通孔、嵌入的栓、和导线的形成。

具体地，通孔形成在第二层间绝缘膜中，W栓嵌入在其中，且导线膜形成并被构图。通过溅射，采用导电材料例如Al或Al合金(例如Al-Si、Al-Si-Cu)和铜或铜合金(例如Cu-Cr、Cu-Zr、Cu-Ag和Cu-Pd)形成导线膜。例如，采用Al-Si-Cu靶在下面条件下进行溅射。

衬底温度：150℃

Ar流量：18sccm

压力：8mTorr

溅射功率：1200W

可以根据需要在导线膜形成之前形成垒膜。该垒膜由TiN或TiON构成，其中可以形成为由Ti/TiN(TiON)或Ti/TiN(TiON)/Ti构成的多层结构。此外，可以根据需要在导线膜上形成盖膜(或由Ti/TiN(TiON)构成的抗反射膜)。

可以通过在真空条件下进行热处理和回流处理而加速导线膜的平整化。在下面条件下采用Al-Si合金靶对导线膜进行溅射。

衬底温度：200℃

Ar流量：33sccm

压力：2mTorr

溅射功率：900W

在真空条件下，在从400℃到550℃的预定温度对形成用于栓的材料层的导线膜进行热处理和回流处理。

而且，对于通孔、嵌入的栓、和导线膜的形成，可以采用镶嵌法或双镶嵌法。具体地，通过溅射、CVD法或镀覆形成上述附着层、接触栓、和导线；然后，进行CMP以除去关于附着层和栓材料的不需要的部分；因此，可以形成栓和导线。

接着，将参考图29B描述表面保护膜和压焊点的形成。即，形成钝化膜作为表面保护膜从而覆盖形成在半导体衬底表面上的预定图案；然后，通过光刻和干法刻蚀对用作外部端子的压焊点和用于分割芯片的刻划线进行霍尔工艺。

通过CVD方法，通过连续淀积厚度从50nm到200nm变化优选具有100nm厚度的NSG或SiO₂、和厚度从600nm到1200nm变化优选具有1000nm厚度的SiN或SiON而形成其厚度从0.8μm到1.4μm变化且优选设为1.1μm的钝化膜。因此，可以完成制造截面结构如图29B所示的模拟MOS集成电路。

接着，将参考图30-36描述形成在熔丝附近的侧壁分隔件的各种结构，这些图示出了沿图28的线B-B所取的截面图。

图30示出了基本结构，其中熔丝连同三层结构形成，该三层结构由第一绝缘膜、SOG膜和第二绝缘膜构成。图31示出了熔丝结构的第一实例，其中侧壁分隔件形成在熔丝的侧壁上。

图32示出了熔丝结构的第二实例，其中侧壁分隔件不在熔丝形成之后立即形成，而是在第一绝缘膜形成之后形成。这可以有效地减少熔丝特性的波动，因为由于处理中减小的负载，在侧壁分隔件的形成中，多晶硅-硅化物表面将不会直接暴露于蚀刻环境(例如等离子体气体和离子撞击)。此外，其优点在于第一绝缘膜的阶梯差形状可以改善从而容易地实现SOG膜的平整化。

图33示出了熔丝结构的第三实例，其中侧壁分隔件在熔丝形成之后立即形成，然后，在第一绝缘膜形成之后形成另一侧壁分隔件。这进一步增加了熔丝与SOG膜之间的距离从而进一步提高了抵抗熔丝断开的热绝缘；因此，可以进一步减小对SOG膜的破坏。

图34示出了熔丝结构的第四实例，其中对于其中侧壁分隔件在第一绝缘膜形成之后形成的上述图31的熔丝结构进行了渐缩处理。这允许由施加到绝缘膜的渐缩工艺所产生的再附着物质附着到第一绝缘膜覆盖率减少的预定部分。由于第一绝缘膜减小在低覆盖率中，可以基本上不减小熔丝与SOG膜之间的距离。

通过采用惰性气体例如Ar气体的磨制(milling)或者采用O₂或Ar的渐缩蚀刻而实现上述处理。仔细确定第一绝缘膜的厚度，因为渐缩蚀刻在第一绝缘膜的预定部分上从熔丝上端观测以45-60°的倾角剧烈地进行。例如，优选采用厚度从300nm到1000nm更优选从500nm到800nm的PL-TEOS氧化物膜形成第一绝缘膜。

此外，在下面条件下进行Ar磨制。

Ar流量：4sccm

压力：2.0E-4Torr

功率：500V，190mA

冷却水温度：23℃(这里衬底温度：40-120℃)

磨制角：45-80°(优选60°)

渐缩角：60-45°

在下面条件下采用阳极连接向下流动(anode-connection down-flow)型蚀刻器件进行Ar渐缩蚀刻。

Ar流量：100sccm

压力：0.1Torr

RF功率：800-1200W

衬底温度：100℃

渐缩角：60-45°

在下面条件下采用ECR蚀刻设备进行O₂渐缩蚀刻。

O₂流量：100sccm

压力：0.01Torr

微波功率：300mV

RF功率：150W

衬底温度：40℃

渐缩角：80-60°

可以应用SOG到具有上述渐缩形状的第一绝缘膜。作为选择，如图34所示，可以形成厚度从100nm到500nm优选从250nm到350nm变化的PL-TEOS氧化物膜。

图35所示的熔丝结构特征在于第一和第二绝缘膜在熔丝上形成两次。即，取代在对熔丝具有相对低覆盖度的第一绝缘膜上进行渐缩处理，可以在下面条件下通过形成偏压CVD绝缘膜而直接形成具有渐缩形状的绝缘膜。

衬底温度：400℃

材料气体：45/55/70sccm的SiH₄//O₂/Ar

微波功率：2000W

RF功率：13.56MHz处为1400W

反应腔压力：2mTorr

优选绝缘膜的厚度从300nm到1000nm优选从500nm到800nm变化。

因此，具有渐缩形状的第一绝缘膜在从熔丝上端45-60°倾斜角观测的其预定部分中的厚度减小。因此，可能需要形成另一绝缘膜来覆盖熔丝上端。优选通过使用厚度从200nm到800nm优选从350nm到600nm变化的PL-TEOS氧化物膜形成绝缘膜。

图36示出了其中采用多个多晶硅层或多个多晶硅-硅化物层形成熔丝的熔丝结构。在上述实例中(见图28、图25A-25D、和图29A-29B)，第一和第二层间绝缘膜之间形成至少一个熔丝，但图36的熔丝结构设计为在多个层间绝缘膜之间形成熔丝。

如此前所述，第三实施例提高了半导体集成电路的可靠性，因为对于用作层间绝缘膜的SOG膜的热应力减小了，外覆的绝缘膜的脱气被抑制，且外覆的绝缘膜不变形且不形成裂纹。因此，重复进行使用多晶硅层和多晶硅-硅化物层的上述制造工艺，以制造包括多个与多层相连的熔丝的熔丝阵列。

本实施例的优点在于，通过LOCOS法和STI法减小了较低的台阶差从而显著减小了层叠的层间绝缘膜中的台阶差，其中通过上述硅化物工艺，晶体管和扩散层的电阻和厚度减小。

具体地，形成在STI结构上的第一熔丝阵列是通过采用用于栅电极形成的同样材料和步骤的硅化物工艺来形成的；且第二熔丝阵列形成在晶体管上；且第三熔丝阵列进一步形成在其上。

上述叠层结构优选用于形成采用多个熔丝的信息读出电路。它减小具有多个熔丝的硅衬底的总面积；它提高集成度；且它减少制造成本。

此外，渐缩形状应用到熔丝的侧壁或覆盖熔丝的绝缘膜；因此，可以增加熔丝与外覆的绝缘膜之间的距离。结果，可以减小施加到外覆的绝缘膜的热应力；可以抑制外覆的绝缘膜的脱气；可以防止外覆的绝缘膜不期望地变形；可以避免在外覆绝缘膜中形成裂纹；且因此可以提高半导体集成电路的可靠性。此外，侧壁分隔件形成在熔丝侧壁上；且侧壁分隔件还可以形成在覆盖熔丝的绝缘膜上；因此，可以进一步增加熔丝与层间绝缘膜之间的距离。

在覆盖熔丝的绝缘膜上进行Ar蚀刻或O₂蚀刻以实现渐缩形状。作为选择，在覆盖熔丝的绝缘膜上进行磨制。因此，可以通过增加熔丝与外覆的绝缘膜之间的距离而减小施加到外覆的绝缘膜上的热应力。

当熔丝被施加到其上的脉冲断开时，本实施例还减小施加到熔丝的物理和热破坏。具体地，在从400℃到900℃变化的预定温度对熔丝进行热处理；因此可以减小对晶体管的热破坏并提高熔丝的断开特性。

4.第四实施例

公知当高电流流过导体时在组分原子或分子中发生电迁移。通过电迁移需要相对长的时间实现熔丝断开；然而，希望当高电流流过加热的导线时电迁移可以被加速，且由焦耳热引起的热应力可以进一步加速电迁移。

图37示出了熔丝断开电路的例子，其中熔丝201被串连到n沟道MOS晶体管(即MOSFET)203。熔丝201的端子201a被供应有驱动电压Vdd，且另一端子201b被连接到晶体管203的漏极205a。晶体管203的源极205b被接地(在Vss)。脉冲信号Vp被施加到晶体管203的栅极205c。当栅极205c为高时，晶体管203被导通从而使电流流过熔丝201。当非常高的电流流过熔丝201时，熔丝201的温度由于焦耳热而增加，从而熔丝201由于熔断和蒸发而断开。

图38是示出包括图37的熔丝断开电路的半导体器件的平面图。图39是沿图38的线C-C所取的截面图。

如图38和39所示，隔离区202a、202b和202c通过LOCOS(即局域硅氧化)法而形成在p型半导体衬底211上，该LOCOS法可以被STI(即浅沟槽隔离)法所取代。用于形成晶体管的有源区由隔离区202a、202b和202c所限定。p阱Wp形成在有源区中以形成n沟道晶体管。n阱Wn形成在隔离区202c(即LOCOS氧化物膜)下面以避免在熔丝断开时由形成在LOCOS氧化物膜202c中的裂纹导致发生短路。此外，p阱接触区Wc与p阱Wp相连形成。

由氧化硅构成的栅绝缘膜215a通过热氧化法形成在有源区上。由多晶硅层217a和钨硅化物层217b构成的多晶硅-硅化物栅电极217形成在栅绝缘膜215a上。这里，浓度约为10²⁰cm^-3的n型杂质掺杂到多晶硅。而且，多晶硅-硅化物可以基本等同于自对准硅化物(salicide)(或硅化物)；因此，可以仅采用多晶硅形成栅电极217。

用于形成熔丝223的多晶硅-硅化物层(或多晶硅层)223与隔离区202c的形成同时形成在隔离区202c上。

可以在栅电极217的侧壁上和熔丝223的侧壁上形成侧壁分隔件215b(即绝缘膜)。在侧壁分隔件215b形成之前，进行LDD(轻掺杂漏极)离子注入以形成n型杂质浓度从10¹⁷cm^-3到10¹⁸cm^-3变化的LDD结构。

在侧壁分隔件215b的形成完成之后，高浓度n型杂质(其浓度从10²⁰cm^-3到10²¹cm^-3变化)被引入p型半导体衬底211上的栅电极217的两侧。源区205a和漏区205b形成在栅电极217两侧上的p阱Wp内。此外，杂质被引入到栅电极217和熔丝223从而减小其电阻。

形成由氧化硅、PSG或BPSG构成的层间绝缘膜221以覆盖半导体衬底211上的栅电极217和多晶硅-硅化物层223。开口218a、218b和218c形成在层间绝缘膜221中以到达关于栅电极217的源区205a、漏区205b和阱接触区Wc。此外，开口225和227形成在层间绝缘膜221中以到达多晶硅-硅化物层223的上表面的两端。

通过溅射，由Ti、TiN或TiON构成的附着层形成并嵌入在开口218a、218b、218c、225和227中；然后，通过CVD法淀积钨层；因此，可以形成导电栓228。通过CMP除去导电层的不需要的部分；此后，通过由TiN/Ti/Al/Ti(或TiN)所构成的叠层所实现的导线淀积在层间绝缘膜221上并然后被进行构图，因此形成导线层231a、231b和231c。

导线层231a通过导电栓228与熔丝223的上表面的一个端子形成接触。导线层231b连接熔丝223的另一端子以及晶体管203的漏极205b。导线层231c分别通过开口218b和218c与晶体管203的漏极205b和阱接触区Wc形成接触。另一导线层(未示出)形成并与栅电极217形成接触。形成由氧化硅或氮化硅构成的钝化膜233以覆盖导线层231a-231c。

因此，可以产生包括熔丝201(相应于熔丝223)和晶体管203(即MOSFET)的熔丝断开电路。

已经结合图1、图2A(或图14)、图3、图17和表1描述了熔丝断开特性和实验结果；因此，不再给出重复的描述。

已经结合图16A和16B描述了适用于第四实施例的熔丝断开方法，除了如下微小变化：

在步骤S27中，作出脉冲数目是否达到“14”的决定，或者作出总时间是否达到2000ms的决定。在步骤S28中，作出电阻是否等于或高于1MΩ的决定。在步骤S30中，作出熔丝数目(即n)是否达到最大熔丝数目(即n_MAX)的决定。

图40示出了包括“n”级的存储电路，其每个都包括串连在电源线与接地线之间的熔丝F和晶体管T1。晶体管T2也串连到熔丝F从而使弱电流流过熔丝F。

图41示出了表示选择器SEL的操作的真值表，其中当输入S为零时，输入A出现在输出O，且当输入S为“1”时，输出B出现在输出O。当信息读出信号为低且施加到选择器SEL的输入S时，响应于移位信号，触发器(flip-flop)FF的输出被传送到下一级；因此，n级一起合作实现n位移位寄存器。这允许代表熔丝电阻的信息根据与移位信号同步的断开信号而被传送n次。

图42示出了关于熔丝断开操作的信号的时序图。这里，移位信号包括“n”个脉冲，从而在每个阶段，关于熔丝断开/未断开阶段的信息出现在触发器FF的输出Q。基于该信息，可以通过以具有脉冲的时钟信号驱动晶体管T1而使每个熔丝断开。通过重复上述操作“m”次，可以以“m”个脉冲实现熔丝断开。可以通过适当选择晶体管T2的特性而调节脉冲能量。此外，可以控制相对于时钟信号的时间长度的脉冲宽度。

图43示出了关于确定熔丝断开/未断开状态的信号时序图。这里，信息读出信号初始设置在高水平周期内，在该周期内通过施加单个脉冲，关于熔丝断开/未断开状态的信息从一级转移到另一级。此后，信息读出信号设置在低水平周期，因此实现采用多级的移位电阻器连接。因此，关于熔丝断开/未断开状态的信息与具有(n-1)个脉冲的时钟信号同步地连续输出。

最后，本发明不需要局限于上述实施例，这些实施例是示意性的而不是限制性的；因此，在本发明范畴内的所有改变和变形都包括在本发明之内。

本发明要求日本专利申请第2005-99404、2005-101481和2005-103542号的日本专利申请的优先权，其内容引用在此处作为参考。

Claims (16)

1、一种熔丝断开方法，用于向形成在半导体衬底上的单个熔丝连续施加多个脉冲，从而使所述熔丝断开。

2、根据权利要求1所述的熔丝断开方法，其中施加到所述熔丝的脉冲的数目是预先确定的，且脉冲宽度是预先确定的。

3、根据权利要求1所述的熔丝断开方法，其中施加到所述熔丝的脉冲的数目是预先确定的，且每个脉冲的能量是预先确定的。

4、根据权利要求1所述的熔丝断开方法，还包括如下步骤：

探测熔丝是否被先前施加的脉冲所断开；和

当探测到熔丝断开时停止向熔丝施加下一脉冲。

5、一种熔丝断开判定方法，包括如下步骤：

向目标熔丝连续施加多个脉冲，直到所述目标熔丝断开；

计算直到所述目标熔丝断开为止向目标熔丝所施加的总能量；

确定断开阈值，所述阈值等于对于目标熔丝所计算的总能量；和

确定脉冲的数目和脉冲宽度以及适合每个脉冲的电压或电流，使得施加到所述目标熔丝使其断开的总能量变得等于或高于所述断开阈值。

6、一种半导体器件，其具有用于产生多个相对低能量脉冲以便将它们施加到熔丝的电路，所述脉冲之间具有预定时间间隔，其中形成在半导体衬底表面上的多个熔丝每个都被预定数的脉冲断开，这些脉冲是由脉冲发生器以预定时间间隔产生的。

7、根据权利要求6所述的半导体器件，其中每个所述脉冲具有相对低的能量，所述相对较低的能量低于可靠地引起熔丝断开的单个脉冲所需的最小能量。

8、根据权利要求6所述的半导体器件，还包括：

晶体管，用于向所述熔丝施加脉冲；和

断开探测电路，用于探测所述熔丝是否断开。

9、根据权利要求8所述的半导体器件，其中当所述断开探测电路探测到熔丝完全断开时，所述脉冲发生器停止向所述晶体管施加脉冲。

10、一种半导体器件，其具有用于产生多个相对低能量脉冲以便将它们施加到熔丝的电路，所述脉冲之间具有预定时间间隔，其中形成在半导体衬底表面上的多个熔丝每个都被预定数目的脉冲所断开，其中基于熔丝的断开状态和非断开状态而构建了存储器。

11、一种半导体器件，包括：

半导体衬底；

至少一个熔丝，形成在所述半导体衬底的表面上；和

至少一个晶体管，用于连续地向该熔丝施加多个脉冲以将熔丝熔断，其中该多个脉冲为具有预定时间间隔的相对低能量脉冲。

12、根据权利要求11所述的半导体器件，包括多个熔丝，其排列在形成于所述半导体衬底上的预定层中。

13、根据权利要求11所述的半导体器件，包括多个熔丝，其分别排列在形成在所述半导体衬底上的不同层内。

14、一种熔丝断开方法，该方法适合包括至少一个熔丝和至少一个晶体管的半导体器件，该方法包括如下步骤：

通过所述晶体管以预定时间间隔连续向每个熔丝施加多个脉冲；和

在探测到熔丝断开时阻止脉冲施加到所述熔丝。

15、一种熔丝断开方法，包括以下步骤：

向由导电材料组成的熔丝重复地施加脉冲，

其中脉冲的能量低于断开能量但足够引起固体相移，从而熔丝的电阻增加。

16、根据权利要求15所述的熔丝断开方法，还包括：确定脉冲之间的时间间隔以不引起熔丝熔断。

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