CN111244101A - 一种三维存储器以及三维存储器的制备方法 - Google Patents

一种三维存储器以及三维存储器的制备方法 Download PDF

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CN111244101A CN202010048438.2A CN202010048438A CN111244101A CN 111244101 A CN111244101 A CN 111244101A CN 202010048438 A CN202010048438 A CN 202010048438A CN 111244101 A CN111244101 A CN 111244101A
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Abstract

本发明实施例公开了一种三维存储器以及三维存储器的制备方法；其中，所述三维存储器包括：半导体结构，所述半导体结构至少包括栅极堆叠层以及穿过所述栅极堆叠层的NAND串，所述NAND串包括沟道层；位于所述半导体结构上的第一钝化层，所述第一钝化层为所述沟道层提供钝化元素。

Description

一种三维存储器以及三维存储器的制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种三维存储器以及三维存储器的制备方法。
背景技术
存储器(Memory)是现代信息技术中用于保存信息的记忆设备。随着各类电子设备对集成度和数据存储密度的需求的不断提高，普通的二维存储器件越来越难以满足要求，在这种情况下，三维(3D)存储器应运而生。
在三维存储器的制造工艺中，如何减少沟道层中的缺陷、改善器件的性能，是本领域技术人员致力解决的一项重要技术问题；尤其是随着对高存储密度的需求增加，三维存储器的叠层层数越来越多，这一问题愈发明显。
发明内容
有鉴于此，本发明实施例为解决背景技术中存在的至少一个问题而提供一种三维存储器以及三维存储器的制备方法。
为达到上述目的，本发明的技术方案是这样实现的：
本发明实施例提供了一种三维存储器，包括：
半导体结构，所述半导体结构至少包括栅极堆叠层以及穿过所述栅极堆叠层的NAND串，所述NAND串包括沟道层；
位于所述半导体结构上的第一钝化层，所述第一钝化层为所述沟道层提供钝化元素。
上述方案中，所述第一钝化层为SiCN层。
上述方案中，所述第一钝化层利用三甲基硅烷生成。
上述方案中，所述钝化元素包括氢和/或重氢。
上述方案中，还包括：
位于所述第一钝化层上的第二钝化层，所述第二钝化层包括SiN层。
上述方案中，所述第二钝化层的厚度范围为大于等于300nm。
上述方案中，所述第一钝化层的厚度范围为300nm-700nm。
上述方案中，所述半导体结构的表层形成有互连结构，所述互连结构与所述NAND串电连接；
所述第一钝化层位于所述互连结构上。
上述方案中，所述沟道层为多晶硅层。
本发明实施例还提供了一种三维存储器的制备方法，所述方法包括：
提供半导体结构，所述半导体结构至少包括栅极堆叠层以及穿过所述栅极堆叠层的NAND串，所述NAND串包括沟道层；
在所述半导体结构上形成第一钝化层，所述第一钝化层为所述沟道层提供钝化元素。
上述方案中，所述第一钝化层为SiCN层。
上述方案中，所述形成第一钝化层，包括：利用三甲基硅烷作为反应物之一生成含有钝化元素的所述SiCN层。
上述方案中，所述方法还包括：
执行退火工艺，以使所述第一钝化层内的所述钝化元素扩散至所述沟道层。
上述方案中，所述钝化元素包括氢和/或重氢。
上述方案中，所述方法还包括：
在所述第一钝化层上形成第二钝化层，所述第二钝化层包括SiN层。
上述方案中，所述第二钝化层的厚度范围为大于等于300nm。
上述方案中，所述第一钝化层的厚度范围为300nm-700nm。
上述方案中，所述半导体结构的表层形成有互连结构，所述互连结构与所述NAND串电连接；
所述形成第一钝化层，包括：在所述互连结构上形成所述第一钝化层。
上述方案中，所述沟道层为多晶硅层。
本发明实施例所提供的三维存储器以及三维存储器的制备方法，所述三维存储器包括：半导体结构，所述半导体结构至少包括栅极堆叠层以及穿过所述栅极堆叠层的NAND串，所述NAND串包括沟道层；位于所述半导体结构上的第一钝化层，所述第一钝化层为所述沟道层提供钝化元素。如此，通过第一钝化层为沟道层提供钝化元素，从而更好地为沟道层提供活化作用，有效地激活了器件性能。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
图1为相关技术中三维存储器结构的剖面示意图；
图2为本发明实施例提供的三维存储器结构的剖面示意图；
图3为本发明实施例提供的三维存储器的制备方法的流程示意图。
具体实施方式
下面将参照附图更详细地描述本发明公开的示例性实施方式。虽然附图中显示了本发明的示例性实施方式，然而应当理解，可以以各种形式实现本发明，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本发明，并且能够将本发明公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本发明必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
图1为相关技术中三维存储器结构的剖面示意图。如图所示，所述三维存储器，包括：半导体衬底10，以及位于所述半导体衬底10上的堆叠结构11；所述堆叠结构11为所述三维存储器提供了选择晶体管以及存储单元的栅极层，也即所述堆叠结构11包括由各所述栅极层构成的栅极堆叠层；在所述堆叠结构11内形成有贯穿各栅极层的沟道结构12，从而形成具有存储功能的存储单元串；在一具体实施例中，所述存储单元串为NAND串(与非型存储单元串)。所述三维存储器表面还形成有钝化层13，以保护内部结构、阻挡外界水汽等侵蚀。
所述沟道结构12中包含为载流子提供流通通道的沟道层(通常为多晶硅和/或非晶硅材料)，在沟道层中存在大量表面硅悬键、内部晶界以及晶内缺陷；因此，在存储单元串制程结束后，沟道层中存在大量缺陷，导致器件的性能较差。
在本实施例中，为了减少沟道层中的缺陷，提供了一种三维存储器。
所述三维存储器包括：半导体结构，所述半导体结构至少包括栅极堆叠层以及穿过所述栅极堆叠层的NAND串，所述NAND串包括沟道层；位于所述半导体结构上的第一钝化层，所述第一钝化层为所述沟道层提供钝化元素。
请继续参考图1，图中附图标记13即为所述第一钝化层。本实施例中，采用富氢的SiN膜层作为第一钝化层13，为所述沟道结构12内的沟道层提供钝化元素，并采用合金工艺(具体采用热退火的方法)，使得SiN膜层内的氢素扩散至沟道结构12中，实现对沟道层的钝化，有效地激活了器件性能。
然而，在本实施例中，钝化元素不仅需要跨越三维存储器的后端工艺互连结构，而且需要通过整个堆叠结构的厚度，才能完成对沟道层的钝化。随着三维存储器的叠层层数越来越多，通过SiN膜层提供钝化元素的密度已经达到了极限；仅通过调整SiN膜层的处理工艺，已经无法为三维存储器的沟道层提供足量的钝化元素。
基于此，本发明实施例还提供了一种三维存储器。下面，结合图2加以说明；如图2所示，所述三维存储器，包括：
半导体结构，所述半导体结构至少包括栅极堆叠层210以及穿过所述栅极堆叠层210的NAND串，所述NAND串包括沟道层231；
位于所述半导体结构上的第一钝化层27，所述第一钝化层27为所述沟道层提供钝化元素。
本实施例与前述图1对应的实施例的区别主要在于：本实施例中，所述第一钝化层为SiCN层。如此，通过含有钝化元素的SiCN层作为第一钝化层，相比于通过SiN层作为钝化层，为待钝化的沟道层提供了更多的钝化元素，从而更好地为沟道层提供活化作用，有效地激活了器件性能。
这里，所述半导体结构指在制备三维存储器的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。本申请实施例仅限定所述半导体结构至少包括栅极堆叠层以及穿过所述栅极堆叠层的NAND串，而不对半导体结构中的其他层或区域加以限制。
所述栅极堆叠层210例如形成在一半导体衬底200上。所述半导体衬底200，可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，所述半导体衬底200为硅晶圆。
所述栅极堆叠层210以及穿过所述栅极堆叠层210的NAND串构成了所述三维存储器中具有信息存储功能的部分。
在一具体实施例中，所述栅极堆叠层210以及所述NAND串通过以下方法提供：
在所述半导体衬底200上形成堆叠结构21，所述堆叠结构21包括若干交替层叠的栅极层211以及介质层212。所述栅极层211既可以是通过去除牺牲层后填充栅极材料形成的栅极层，也可以是直接与介质层212交替形成在半导体衬底200上的栅极层；所述栅极层211的材料例如包括金属钨(W)。所述介质层212的材料包括但不限于硅氧化物、硅氮化物层、硅氮氧化物等介质材料；在一具体实施例中，所述介质层212的材料包括氧化硅(SiO2)。各所述栅极层211构成所述栅极堆叠层210。
刻蚀所述堆叠结构21，形成贯穿所述堆叠结构21的沟道通孔(Channel Hole，CH)，在所述CH内形成所述三维存储器的沟道结构23。具体地，通过刻蚀交替层叠在所述半导体衬底200上的牺牲层/栅极层211以及介质层212，形成CH；在CH内形成沿CH的径向向内的方向依次设置的阻挡层、存储层以及隧穿层结构，以起到控制三维存储器电荷存储功能的作用；在隧穿层内形成所述沟道层231，从而为三维存储器提供载流子流通的通道。如此，形成了穿过所述栅极堆叠层210的NAND串，所述NAND串包括沟道层231。应当理解，一个CH即对应一个NAND串。
所述第一钝化层27为所述沟道层231提供钝化元素。在一实施例中，所述沟道层231可以为多晶硅层，即所述沟道层231的材料为多晶硅；在其他实施例中，所述沟道层231的材料还可以包括非晶硅、锗硅等材料。通过钝化元素的钝化作用，所述沟道层231中的缺陷得以去除，从而导电性能得到提升，有效地激活了器件性能。
可以理解地，所述半导体结构中还可以包括穿过所述栅极堆叠层210的阵列共源极等结构，这里并不展开描述。
如图2所示，所述栅极堆叠层210沿所述半导体衬底200的平面方向上可以分为核心区以及台阶区。在台阶区上形成有覆盖结构表面的填充材料层24以及贯穿所述填充材料层24与所述栅极层211导电连接的导电插塞25。至此，完成了三维存储器的前端工艺结构的制备。
在一可选实施例中，所述半导体结构的表层还形成有互连结构26，所述互连结构26与所述NAND串电连接；所述第一钝化层27位于所述半导体结构中的所述互连结构26上。
这里，所述互连结构26可以为所述三维存储器的后端工艺结构。
所述互连结构26可以形成在所述栅极堆叠层210上，从而为所述三维存储器内的源、漏、栅等结构提供导电连接。
在一可选实施例中，在所述半导体结构上还可以包括一层氧化物钝化层，所述第一钝化层27位于所述氧化物钝化层上。所述氧化物钝化层例如为氧化硅层；厚度范围为300nm-1000nm。对应于图2所示结构，所述氧化物钝化层为位于所述互连结构26与所述第一钝化层27之间的层结构。
应当注意的是，图2仅作为所述第一钝化层27位于所述半导体结构上的一种可选实施方式。具体地，所述半导体结构至少包括栅极堆叠层210以及穿过所述栅极堆叠层210的NAND串；所述第一钝化层27位于所述半导体结构中的所述栅极堆叠层210上。所述半导体衬底200上形成有所述栅极堆叠层210的表面可以称为所述半导体衬底200的正面，所述半导体衬底200上与所述正面相对的表面可以称为所述半导体衬底200的背面；如图2所示，所述第一钝化层27位于所述半导体衬底200的正面上。
而本申请实施例中所述第一钝化层27的位置并不受图2限制，所述第一钝化层27也可以位于所述半导体衬底200的背面上，即位于所述半导体结构中所述半导体衬底200的背离所述栅极堆叠层210的一面上。所述第一钝化层27可以通过贯穿所述半导体衬底200的通孔(例如，穿硅通孔)向所述沟道层231提供钝化元素。
所述第一钝化层27可以利用三甲基硅烷(3MS)生成。三甲基硅烷的分子式是C3H10Si，其分子结构为
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利用3MS可以产生富含Si-H的SiCN膜层作为钝化层。
所述第一钝化层27可以通过等离子体增强化学的气相沉积法(Plasma EnhancedChemical Vapor Deposition，PECVD)形成。在采用PECVD工艺形成所述第一钝化层27时，三甲基硅烷可以作为反应的气源之一；反应的气源还可以包括氨气等。
所述第一钝化层27的厚度范围为300nm-700nm。
以SiCN层作为钝化层，可以为沟道层提供更多的钝化元素。实验表明，相对于以SiN层作为钝化层，以SiCN层作为钝化层提供的氢元素至少提高1.6倍；其中Si-H键至少提高2.5倍。由此可见，以SiCN层作为钝化层，可以为沟道层提供更多的钝化元素，从而更好地为沟道层提供活化作用。
所述第一钝化层27为所述沟道层231提供所述钝化元素可以包括氢和/或重氢。
在沉积形成所述第一钝化层27时，第一钝化层27内的钝化元素以成键方式(主要存在形式)、游离的单原子或分子形式存在。在本发明实施例中，可以通过退火工艺，使所述第一钝化层27内的所述钝化元素扩散至所述沟道层231中。具体地，在退火工艺中，存在于所述第一钝化层27内的钝化元素的化学键会断开，从而提供大量的钝化元素来源，并释放到沟道层231中；钝化元素与沟道层231中的硅悬键结合，并去除沟道层231中的缺陷，实现钝化作用，激活器件性能。
再次参考图2，本发明实施例提供的三维存储器，还可以包括：位于所述第一钝化层27上的第二钝化层28，所述第二钝化层28包括SiN层。
这里，所述第二钝化层28用于阻挡外界水汽等侵蚀。如此，在三维存储器结构的表面形成了SiCN-SiN的双钝化层，其中SiCN的作用侧重于提供钝化元素，而SiN的作用侧重于对存储器内部结构形成保护。
所述第二钝化层28的厚度范围为大于等于300nm。
本发明实施例还提供了一种三维存储器的制备方法；具体请参见附图3。如图所示，所述方法包括以下步骤：
步骤301、提供半导体结构，所述半导体结构至少包括栅极堆叠层以及穿过所述栅极堆叠层的NAND串，所述NAND串包括沟道层；
步骤302、在所述半导体结构上形成第一钝化层，所述第一钝化层为所述沟道层提供钝化元素。
本实施例中，所述第一钝化层为SiCN层。如此，通过含有钝化元素的SiCN层作为第一钝化层，相比于通过SiN层作为钝化层，为待钝化的沟道层提供了更多的钝化元素，从而更好地为沟道层提供活化作用，有效地激活了器件性能。
在一可选实施例中，所述方法还包括：
步骤303、执行退火工艺，以使所述第一钝化层层内的所述钝化元素扩散至所述沟道层。
这里，所述半导体结构指在制备三维存储器的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。本申请实施例仅限定所述半导体结构至少包括栅极堆叠层以及穿过所述栅极堆叠层的NAND串，而不对半导体结构中的其他层或区域加以限制，即不对所述半导体结构具体是在三维存储器的哪一步骤中形成的结构作出限制。
所述提供半导体结构，具体可以包括：提供半导体衬底，在所述半导体衬底上形成所述栅极堆叠层以及穿过所述栅极堆叠层的NAND串。
所述半导体衬底，可以包括至少一个单质半导体材料(例如为硅(Si)衬底、锗(Ge)衬底)、至少一个III-V化合物半导体材料、至少一个II-VI化合物半导体材料、至少一个有机半导体材料或者在本领域已知的其他半导体材料。在一具体实施例中，所述半导体衬底为硅晶圆。
在所述半导体衬底上形成堆叠结构，所述堆叠结构包括若干交替层叠的栅极层以及介质层。在一实施例中，在所述半导体衬底上形成若干交替层叠的牺牲层以及介质层，在后续工艺中(例如刻蚀形成栅缝隙的工艺后)去除所述牺牲层，并填充栅极材料形成栅极层。在另一实施例中，在所述半导体衬底上直接形成若干交替层叠的栅极层以及介质层。这里，各所述栅极层构成所述栅极堆叠层。
刻蚀所述堆叠结构，形成贯穿所述堆叠结构的沟道结构。
所述沟道结构内包括沟道层，所述沟道层为三维存储器提供载流子流通的通道。在一具体实施例中，所述沟道层为多晶硅层。
所述在所述半导体结构上形成第一钝化层，包括：在所述栅极堆叠层的背离所述半导体衬底的面上形成第一钝化层；或者，在所述半导体衬底的背离所述栅极堆叠层的面上形成第一钝化层。
在所述半导体衬底的背离所述栅极堆叠层的面上形成所述第一钝化层时，所述方法还包括：在所述半导体衬底上形成通孔，所述通孔为所述第一钝化层内的钝化元素提供扩散至所述沟道层的通道。
在一具体实施例中，所述半导体结构的表层形成有互连结构，所述互连结构与所述NAND串电连接；所述形成第一钝化层，包括：在所述互连结构上形成所述第一钝化层。
在一具体实施例中，在所述半导体结构上还可以包括一层氧化物钝化层。所述第一钝化层位于所述氧化物钝化层上。具体地，在所述步骤301之后，即在所述提供半导体结构之后，所述方法还可以包括：在所述半导体结构上形成氧化物钝化层；所述步骤302包括：在所述氧化物钝化层上形成第一钝化层。所述氧化物钝化层例如为氧化硅层；厚度范围为300nm-1000nm。
对应于图2所示实施例，所述氧化物钝化层具体形成在所述半导体结构的所述互连结构26上。
所述形成第一钝化层，包括：利用三甲基硅烷作为反应物之一生成所述含有钝化元素的SiCN层。
所述第一钝化层可以通过PECVD工艺形成。在采用PECVD工艺形成所述第一钝化层时，三甲基硅烷可以作为反应的气源之一；反应的气源还可以包括氨气、硅烷等。
所述第一钝化层的厚度范围为300nm-700nm。
所述钝化元素包括氢和/或重氢。
在一具体实施例中，所述方法还可以包括：在所述第一钝化层上形成第二钝化层，所述第二钝化层包括SiN层。
这里，所述第二钝化层用于阻挡外界水汽等侵蚀。如此，在三维存储器结构的表面形成了SiCN-SiN的双钝化层，其中SiCN的作用侧重于提供钝化元素，而SiN的作用侧重于对存储器内部结构形成保护。
所述第二钝化层的厚度范围为大于等于300nm。
需要说明的是，以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (19)

1.一种三维存储器，其特征在于，包括：
半导体结构，所述半导体结构至少包括栅极堆叠层以及穿过所述栅极堆叠层的NAND串，所述NAND串包括沟道层；
位于所述半导体结构上的第一钝化层，所述第一钝化层为所述沟道层提供钝化元素。
2.根据权利要求1所述的三维存储器，其特征在于，所述第一钝化层为SiCN层。
3.根据权利要求2所述的三维存储器，其特征在于，所述第一钝化层利用三甲基硅烷生成。
4.根据权利要求1所述的三维存储器，其特征在于，所述钝化元素包括氢和/或重氢。
5.根据权利要求1所述的三维存储器，其特征在于，还包括：
位于所述第一钝化层上的第二钝化层，所述第二钝化层包括SiN层。
6.根据权利要求5所述的三维存储器，其特征在于，所述第二钝化层的厚度范围为大于等于300nm。
7.根据权利要求1或6所述的三维存储器，其特征在于，所述第一钝化层的厚度范围为300nm-700nm。
8.根据权利要求1所述的三维存储器，其特征在于，所述半导体结构的表层形成有互连结构，所述互连结构与所述NAND串电连接；
所述第一钝化层位于所述互连结构上。
9.根据权利要求1所述的三维存储器，其特征在于，所述沟道层为多晶硅层。
10.一种三维存储器的制备方法，其特征在于，所述方法包括：
提供半导体结构，所述半导体结构至少包括栅极堆叠层以及穿过所述栅极堆叠层的NAND串，所述NAND串包括沟道层；
在所述半导体结构上形成第一钝化层，所述第一钝化层为所述沟道层提供钝化元素。
11.根据权利要求10所述的三维存储器的制备方法，其特征在于，所述第一钝化层为SiCN层。
12.根据权利要求11所述的三维存储器的制备方法，其特征在于，所述形成第一钝化层，包括：利用三甲基硅烷作为反应物之一生成含有钝化元素的所述SiCN层。
13.根据权利要求10所述的三维存储器的制备方法，其特征在于，所述方法还包括：
执行退火工艺，以使所述第一钝化层内的所述钝化元素扩散至所述沟道层。
14.根据权利要求10所述的三维存储器的制备方法，其特征在于，所述钝化元素包括氢和/或重氢。
15.根据权利要求10所述的三维存储器的制备方法，其特征在于，所述方法还包括：
在所述第一钝化层上形成第二钝化层，所述第二钝化层包括SiN层。
16.根据权利要求15所述的三维存储器的制备方法，其特征在于，所述第二钝化层的厚度范围为大于等于300nm。
17.根据权利要求10或16所述的三维存储器的制备方法，其特征在于，所述第一钝化层的厚度范围为300nm-700nm。
18.根据权利要求10所述的三维存储器的制备方法，其特征在于，所述半导体结构的表层形成有互连结构，所述互连结构与所述NAND串电连接；
所述形成第一钝化层，包括：在所述互连结构上形成所述第一钝化层。
19.根据权利要求10所述的三维存储器的制备方法，其特征在于，所述沟道层为多晶硅层。
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