CN109671715A - 3d存储器件及其制造方法 - Google Patents

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CN109671715A CN201811401126.4A CN201811401126A CN109671715A CN 109671715 A CN109671715 A CN 109671715A CN 201811401126 A CN201811401126 A CN 201811401126A CN 109671715 A CN109671715 A CN 109671715A
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Abstract

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：衬底；位于所述衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；贯穿所述栅叠层结构的多个沟道柱，所述多个沟道柱包括：芯部，所述芯部包括含有钝化元素的填充层；围绕所述芯部的沟道层，所述沟道层含有所述钝化元素。该3D存储器件中，由于填充层位于沟道柱内部，从而钝化元素能在相应的沟道柱的沟道层中扩散。与在沟道外部设置钝化元素源的技术方案相比，避免了因后端线和叠层结构阻挡钝化元素的扩散而导致的钝化元素无法有效地扩散到沟道层的问题，从而提高3D存储器件的良率和可靠性。

Description

3D存储器件及其制造方法
技术领域
本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。
背景技术
存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。
现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND 存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。
在NAND结构的3D存储器件中，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用沟道柱结构形成具有存储功能的存储单元串。沟道柱中包括沟道层，沟道层例如为多晶硅和/或非晶硅。在沟道层中存在表面硅悬键、内部晶界和晶内缺陷，因此在沟道柱制程结束后，需要对沟道柱中的沟道层进行钝化，用以去除沟道层中的缺陷。通常采用等离子增强的氮化硅(Plasma Enhanced-SiN,PE-SiN)作为钝化元素源，采用热退火的方法，对沟道层进行钝化。现有技术中，在半导体结构表面形成PE-SiN作为钝化元素源，对沟道层进行钝化，钝化元素需要通过后端线(Back End of the Line,BEOL)和叠层结构扩散到沟道层，会出现钝化元素无法扩散到沟道层的问题。期望进一步改进3D存储器件的结构及其制造方法，以提高3D存储器件的良率和可靠性。
发明内容
鉴于上述问题，本发明的目的在于提供一种3D存储器件及其制造方法，其中，在多个沟道柱中的至少一个沟道柱中填充有用于钝化的填充层，所述填充层含有钝化元素，从而钝化元素能充分扩散到沟道层。
根据本发明的一方面，提供一种3D存储器件，包括：衬底；位于所述衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；贯穿所述栅叠层结构的多个沟道柱，所述多个沟道柱包括：芯部，所述芯部包括含有钝化元素的填充层；围绕所述芯部的沟道层，所述沟道层含有所述钝化元素。
优选地，所述钝化元素包括氢和/或重氢。
优选地，所述沟道层与所述填充层邻接。
优选地，还包括：氧化层，所述氧化层位于所述沟道层与所述填充层之间。
优选地，所述填充层包括氮化硅。
优选地，所述沟道层包括非晶硅和/或多晶硅。
优选地，在所述沟道柱的底部还包括外延层，所述沟道层与所述外延层接触。
优选地，所述填充层含有气隙。
根据本发明的另一方面，提供一种3D存储器件的制造方法，包括：形成位于衬底上方的叠层结构，所述叠层结构包括间隔设置的多个层间绝缘层；形成贯穿所述叠层结构的多个沟道柱，所述沟道柱包括填充层以及围绕所述填充层的沟道层，所述填充层含有钝化元素；进行热处理，以使所述填充层内的所述钝化元素扩散至所述沟道层。
优选地，进行热处理的方法包括热退火处理。
优选地，所述沟道层与所述填充层邻接。
优选地，还包括：形成氧化层，所述氧化层位于所述沟道层与所述填充层之间。
优选地，所述填充层包括氮化硅，所述钝化元素包括氢和/或重氢。
优选地，所述沟道层包括非晶硅和/或多晶硅。
优选地，还包括：形成位于所述沟道柱底部的外延层，所述沟道层与所述外延层接触。
优选地，所述填充层含有气隙。
本发明提供的3D存储器件及其制造方法，在衬底上方形成包括交替堆叠的栅极导体和层间绝缘层的叠层结构，并形成贯穿该叠层结构的沟道柱，通过在沟道柱的芯部形成用于钝化的填充层(填充层含有钝化元素)，对沟道柱内部的沟道层进行热退火，钝化元素与沟道层中的硅悬键结合，从而去除沟道层中的缺陷。由于填充层位于沟道柱内部，从而钝化元素能在相应的沟道柱的沟道层中扩散。与在沟道外部设置钝化元素源的技术方案相比，避免了因后端线和叠层结构阻挡钝化元素的扩散而导致的钝化元素无法有效地扩散到沟道层的问题，从而提高3D存储器件的良率和可靠性。
进一步地，通过在沟道柱的芯部形成用于钝化的填充层，使钝化元素能进一步地充分扩散到沟道层中，不会出现钝化元素扩散不足而导致的沟道层钝化不充分的问题，从而提高3D存储器件的良率和可靠性。
进一步地，通过在多个沟道柱的芯部均形成用于钝化的填充层，从而钝化元素能在每个沟道柱的沟道层中均匀扩散，整个晶片的沟道柱能均匀地钝化，不会出现位于晶片各处的沟道层钝化不均匀的问题，从而提高3D存储器件的良率和可靠性。
进一步地，该3D存储器件的芯部用用于钝化的填充层代替氧化硅，省去了芯部原有的氧化硅，简化了制造工艺，节约了生产成本。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。
图2示出3D存储器件的透视图。
图3示出根据现有技术的3D存储器件的截面图。
图4示出根据本发明第一实施例的3D存储器件的截面图。
图5示出根据本发明第二实施例的3D存储器件的截面图。
图6a至6g示出本发明第一实施例的3D存储器件制造方法的各个阶段的截面图。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。
在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
现有技术中，在半导体结构表面形成PE-SiN作为钝化元素源，对沟道层进行钝化，钝化元素需要通过后端线(Back End of the Line,BEOL) 和叠层结构扩散到位于沟道柱中的沟道层，会出现钝化元素无法扩散到沟道层的问题。随着3D存储器件的存储密度不断增大，沟道柱的密度也在不断增加，位于半导体结构表面的钝化元素源可能无法使钝化元素充分扩散到沟道层，从而出现沟道层无法充分钝化的问题。进一步地，由于晶片在各处的结构不完全相同，半导体结构表面的钝化元素源在钝化元素扩散时，很可能出现钝化元素沿整个晶片扩散不均匀的问题，从而引起晶片在各处的不均匀钝化的问题。
本申请的发明人注意到上述影响3D存储器件的良率和可靠性的问题，因而提出进一步改进的3D存储器件及其制造方法。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4 的栅极分别连接至字线WL1至WL4的相应字线。
如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，邻接的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱 110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管 Q1和第二选择晶体管Q2。
在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112 和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅，栅极导体121、122和123由金属组成，例如钨。沟道层 111用于提供控选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层111可以是N型掺杂的多晶硅。
在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。
在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡介质层114。在沟道柱110 中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的半导体层和阻挡介质层以及存储晶体管M1至M4的半导体层和阻挡介质层。
在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，地选择线GSL偏置到大约零伏电压，使得对应于地选择线GSL的选择晶体管Q2断开，串选择线SSL偏置到高电压VDD，使得对应于串选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2 接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。
在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2 的导通状态，从而获得存储晶体管M2中存储的数据。
图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件200包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计 64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件200中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体121、122和123。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，邻接的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。
沟道柱110的内部结构如图1b所示，在此不再进行详细说明。沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110 的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。
第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)161 分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。
存储晶体管M1和M4的栅极导体121分别连接至相应的字线。如果存储晶体管M1和M4的栅极导体121由栅线缝隙161分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。
第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管 Q2的栅极导体123由栅线缝隙161分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133 连接至同一条地选择线GSL。
图3示出根据现有技术的3D存储器件的截面图。
如图3所示，在现有技术中，半导体结构包括叠层结构、沟道柱110、假沟道柱140、导电通道131、互连层132。在形成半导体结构之后，在半导体结构表面形成填充层180，填充层180例如为等离子增强的氮化硅(Plasma Enhanced-SiN,PE-SiN)，将等离子增强的氮化硅作为钝化元素源，对沟道柱110中的沟道层进行钝化，钝化元素需要通过后端线 (BackEnd of the Line,BEOL)和叠层结构扩散到沟道层，会出现钝化元素无法扩散到沟道层的问题。随着3D存储器件的存储密度不断增大，沟道柱的密度也在不断增加，位于半导体结构表面的钝化元素源可能无法使钝化元素充分扩散到沟道层，从而出现沟道层无法充分钝化的问题。进一步地，由于晶片在各处的结构不完全相同，半导体结构表面的钝化元素源在钝化元素扩散时，很可能出现钝化元素沿整个晶片扩散不均匀的问题，从而引起晶片在各处的不均匀钝化的问题。
图4示出根据本发明第一实施例的3D存储器件的截面图。所述截面图沿着图2中的AA线截取。
如图4所示，在本发明第一实施例中，已形成位于半导体衬底101 上的栅叠层结构，栅叠层结构包括交替堆叠的多个层间绝缘层151和多个栅极导体121、122、123。沟道柱110的侧壁包括多个依次围绕芯部的功能层，在该实施例中，功能层例如为沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114。沟道柱110贯穿栅叠层结构，沟道柱110底部包括外延层116，外延层116与沟道层111邻接。在沟道柱 110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。本实施例中仅给出4个存储晶体管作为示例，可以理解，本发明不限于此，存储晶体管个数可以为任意多个。在沟道柱110的两端，栅极导体122 和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。在该实施例中，沟道层111例如为多晶硅和/或非晶硅。在沟道柱110的芯部包括氧化层115和填充层180，填充层180例如为等离子增强的氮化硅，氧化层位于沟道层111的表面，填充层180中含有钝化元素，钝化元素例如为氢或重氢。以氢为例，钝化元素在填充层180形成过程中，以成键方式、游离的单原子或分子形式存在。在后续的热退火工艺中，填充层180的钝化元素会释放到沟道层 111中，以钝化沟道层111。氧化层115将沟道层111和填充层180隔离开，避免了氮化硅对沟道层111造成影响，从而影响3D存储器件的性能。将等离子增强的氮化硅作为钝化元素源，对沟道柱110中的沟道层进行钝化。由于填充层180被沟道层封闭在沟道柱110的芯部，因此钝化元素不会扩散到其他区域，能对沟道柱110中的沟道层充分钝化，钝化元素与沟道层中的硅悬键结构，从而去除沟道层中的缺陷，提高3D 存储器件的性能。图4中仅示出一个沟道柱，可以理解，本发明不局限于此，例如，可以在每一个沟道柱的芯部都形成氮化硅作为钝化元素源对沟道层进行钝化。
图5示出根据本发明第二实施例的3D存储器件的截面图。所述截面图沿着图2中的AA线截取。
如图5所示，在本发明第二实施例中，已形成位于半导体衬底101 上的栅叠层结构，栅叠层结构包括交替堆叠的多个层间绝缘层151和多个栅极导体121、122、123。沟道柱110的侧壁包括多个依次围绕芯部的功能层，在该实施例中，功能层例如为沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114。沟道柱110贯穿栅叠层结构，沟道柱110底部包括外延层116，外延层116与沟道层111邻接。在沟道柱 110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。本实施例中仅给出4个存储晶体管作为示例，可以理解，本发明不限于此，存储晶体管个数可以为任意多个。在沟道柱110的两端，栅极导体122 和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。在该实施例中，沟道层111例如为多晶硅和/或非晶硅。在沟道柱110的芯部包括填充层180，填充层180例如为等离子增强的氮化硅，填充层180中含有钝化元素，钝化元素例如为氢或重氢。以氢为例，钝化元素在填充层180形成过程中，以成键方式、游离的单原子或分子形式存在。在后续的热退火工艺中，填充层180的钝化元素会释放到沟道层111中，以钝化沟道层111。将等离子增强的氮化硅作为钝化元素源，对沟道柱110中的沟道层进行钝化。由于填充层180被沟道层封闭在沟道柱110的芯部，因此钝化元素不会扩散到其他区域，能对沟道柱110中的沟道层充分钝化，钝化元素与沟道层中的硅悬键结构，从而去除沟道层中的缺陷，提高3D存储器件的性能。
图6a至6g示出本发明第一实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。
该方法开始于已经在半导体衬底101上形成绝缘叠层结构和贯穿绝缘叠层结构的沟道柱110的半导体结构，如图6a所示。
半导体结构包括半导体衬底101及其上的绝缘叠层结构。该绝缘叠层结构包括交替堆叠的多个层间绝缘层151和多个牺牲层152。在该实施例中，半导体衬底101例如是单晶硅衬底，层间绝缘层151例如由氧化硅组成，牺牲层152例如由氮化硅组成。沟道柱110的侧壁包括多个依次围绕芯部的功能层，在该实施例中，功能层例如为沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114。例如，在沟道柱110 的中间部分，牺牲层152与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，沟道层111例如为非晶硅。在沟道柱110 底部形成开口，沟道层111通过该开口连接至位于沟道柱底部的外延层116，例如采用原子层沉积(Atomic Layer Deposition,ALD)，物理气相沉积(PhysicalVapor Deposition,PVD)或化学气相沉积(Chemical Vapor Deposition,CVD)，优选的采用等离子体化学气相沉积，在沟道层111 表面形成非晶硅，使沟道层111与外延层116互连。然后对沟道层111 表面的非晶硅进行回刻，以去除多余的非晶硅，例如采用湿法蚀刻，对非晶硅进行回刻。
进一步地，在沟道层111的暴露在外的表面上形成氧化层115，如图6b所示。
如下文所述，将在沟道柱110的芯部形成填充层180，填充层180 例如为等离子增强的氮化硅。氧化层115用于隔离沟道层111和填充层 180，避免了氮化硅对沟道层111造成影响，从而影响3D存储器件的性能。例如采用原位蒸汽生成(In-Situ Steam Generation,ISSG)的方法，氧化沟道层111暴露在外的表面，以形成氧化层115。
在该实施例中，在沟道层111表面形成了氧化层115，用以隔离沟道层111和填充层180。在替代的实施例中，可以省去该步骤，即不在沟道层111表面形成氧化层。
进一步地，在沟道柱110的芯部形成填充层180，如图6c所示。
填充层180例如为氮化硅，氮化硅包括大量的钝化元素，钝化元素例如为氢或重氢。填充层180将对沟道柱内部的非晶硅进行热退火，填充层180中的钝化元素与非晶硅中的硅悬键结合，从而去除非晶硅中的缺陷。例如采用原子层沉积(Atomic LayerDeposition)或等离子体增强原子层沉积(Plasma Enhanced Atomic Layer Deposition,PEALD)，形成填充层180。
进一步地，对半导体结构的表面进行平坦化处理，如图6d所示。
例如采用化学机械抛光(Chemical Mechanical Polishing,CMP)法，将绝缘叠层结构的表面作为停止层，对半导体结构进行平坦化处理。优选地，在化学机械抛光之后，还包括湿法清洗工艺去除残留的阻挡层的步骤，使得半导体结构表面平坦化。在湿法清洗中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中，去除残留的阻挡层。
进一步地，对沟道柱110的芯部的填充层180及氧化层115进行回刻(etch back)处理，以形成开口，如图6e所示。采用各向异性的蚀刻方法蚀刻沟道柱110中的填充层180及氧化层115，以形成开口，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在沟道柱110内部一定深度处停止。
进一步地，在开口中填充非晶硅，非晶硅与沟道层111邻接，以使沟道层111形成封闭结构，将位于沟道柱110的芯部的填充层180封闭在沟道柱110中，使填充层180中的钝化元素得以在沟道柱110中充分扩散。
并且沟道层111的侧壁与填充层180之间还有氧化层115，避免了填充层180中的氮化物对沟道层111造成影响。例如采用原子层沉积 (Atomic Layer Deposition,ALD)，物理气相沉积(Physical Vapor Deposition,PVD)或化学气相沉积(Chemical VaporDeposition,CVD)，优选的采用等离子体化学气相沉积，在开口中填充非晶硅，使沟道层111与非晶硅互连，从而形成封闭结构。
进一步地，在沟道柱110中形成了具有封闭结构的沟道层111以及封装在沟道层111中的填充层180之后，还包括对半导体结构表面进行热处理以及平坦化处理,如图6f所示。钝化元素在填充层180沉积过程中，以成键方式(主要存在形式)、游离的单原子或分子形式存在，热处理使得填充层180中的钝化元素释放到沟道层111中，例如，对半导体结构进行热退火处理，存在填充层180中的钝化元素的化学键会断开并释放到沟道层111中，从而钝化沟道层111。在热退火处理之后，例如采用化学机械抛光法，将位于绝缘叠层结构上部分的某一层层间绝缘层作为停止层，对半导体结构进行平坦化处理。平坦化处理时，化学机械抛光的深度应小于开口中的非晶硅的深度。优选地，在化学机械抛光之后，还包括湿法清洗工艺去除残留的阻挡层的步骤，使得半导体结构表面平坦化。在湿法清洗中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中，去除残留的阻挡层。
进一步地，在绝缘叠层结构中形成栅线缝隙171(参见图2)，经由栅线缝隙171绝缘叠层结构中的牺牲层152以形成空腔，以及采用金属层填充空腔以形成栅极导体122，如图6g所示。
牺牲层152将替换成栅极导体120，栅极导体120进一步连接至字线。为了形成从栅极导体到达字线的导电通道，多个牺牲层152例如图案化为台阶状，即，每个牺牲层152的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个牺牲层152的图案化步骤之后，可以采用绝缘层覆盖绝缘叠层结构。将多个牺牲层152之间的层间绝缘层151和覆盖绝缘叠层结构的层间绝缘层整体示出。然而，本发明不限于此，可以采用多个独立的沉积步骤形成多个牺牲层152之间及其上方的层间绝缘层。
在形成栅线缝隙171时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的表面附近停止。
在该实施例中，栅线缝隙171将栅极导体分割成多条栅线。为此，栅线缝隙171贯穿绝缘叠层结构。
在形成空腔时，利用栅线缝隙171作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构中的牺牲层152从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。
在绝缘叠层结构中的层间绝缘层和牺牲层分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙171。绝缘叠层结构中的牺牲层152的端部暴露于栅线缝隙171的开口中，因此，牺牲层接触到蚀刻剂。蚀刻剂由栅线缝隙171的开口逐渐向绝缘叠层结构的内部蚀刻牺牲层。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构中的层间绝缘层去除牺牲层152。
在形成栅极导体时，利用栅线缝隙171作为沉积物通道，采用原子层沉积(ALD)，在栅线缝隙171和空腔中填充金属层。
在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (16)

1.一种3D存储器件，包括：
衬底；
位于所述衬底上方的栅叠层结构，所述栅叠层结构包括交替堆叠的多个栅极导体和多个层间绝缘层；
贯穿所述栅叠层结构的多个沟道柱，所述多个沟道柱包括：
芯部，所述芯部包括含有钝化元素的填充层；
围绕所述芯部的沟道层，所述沟道层含有所述钝化元素。
2.根据权利要求1所述的3D存储器件，其中，所述钝化元素包括氢和/或重氢。
3.根据权利要求1所述的3D存储器件，其中，所述沟道层与所述填充层邻接。
4.根据权利要求1所述的3D存储器件，还包括：氧化层，所述氧化层位于所述沟道层与所述填充层之间。
5.根据权利要求1所述的3D存储器件，其中，所述填充层包括氮化硅。
6.根据权利要求1所述的3D存储器件，其中，所述沟道层包括非晶硅和/或多晶硅。
7.根据权利要求1所述的3D存储器件，其中，在所述沟道柱的底部还包括外延层，所述沟道层与所述外延层接触。
8.根据权利要求1所述的3D存储器件，其中，所述填充层含有气隙。
9.一种3D存储器件的制造方法，包括：
形成位于衬底上方的叠层结构，所述叠层结构包括间隔设置的多个层间绝缘层；
形成贯穿所述叠层结构的多个沟道柱，所述沟道柱包括填充层以及围绕所述填充层的沟道层，所述填充层含有钝化元素；
进行热处理，以使所述填充层内的所述钝化元素扩散至所述沟道层。
10.根据权利要求9所述的制造方法，其中，进行热处理的方法包括热退火处理。
11.根据权利要求9所述的制造方法，其中，所述沟道层与所述填充层邻接。
12.根据权利要求9所述的制造方法，还包括：形成氧化层，所述氧化层位于所述沟道层与所述填充层之间。
13.根据权利要求9所述的制造方法，其中，所述填充层包括氮化硅，所述钝化元素包括氢和/或重氢。
14.根据权利要求9所述的制造方法，其中，所述沟道层包括非晶硅和/或多晶硅。
15.根据权利要求9所述的制造方法，还包括：形成位于所述沟道柱底部的外延层，所述沟道层与所述外延层接触。
16.根据权利要求9所述的制造方法，其中，所述填充层含有气隙。
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