CN106409768A - Nand存储器结构、形成方法和三维存储器阵列 - Google Patents

Nand存储器结构、形成方法和三维存储器阵列 Download PDF

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Abstract

本发明公开了一种NAND存储器结构的形成方法，该形成方法包括以下步骤：提供半导体衬底，在衬底之中形成的多组源极选择晶体管；在源极选择晶体管之上形成纵向叠层结构的存储单元，纵向叠层结构的存储单元包括垂直沟道、多层存储栅介质、形成在垂直沟道之外的位线选择管栅极和叠层字线，其中，源极选择晶体管的漏极与垂直沟道底部的多层存储栅介质接触；在纵向叠层结构的存储单元之上形成位线；通过位线和叠层字线向源极选择晶体管的漏极与垂直沟道之间的多层存储栅介质施加击穿电压。该NAND存储器的形成方法，可以降低工艺难度，降低成本，提高集成密度。本发明还公开一种NAND存储器结构及其形成方法和三维存储器阵列。

Description

NAND存储器结构、形成方法和三维存储器阵列
技术领域
本发明属于信息存储技术领域，尤其涉及一种NAND存储器的形成方法，以及一种NAND存储器结构及其形成方法，和三维NAND存储器阵列。
背景技术
NAND存储器技术不断发展，其存储性能不断提高，很多相关技术不断提出新的结构方案。
其中，BiCS(Bit Cost Scalable)技术为“平面栅垂直沟道”和“先栅后沟道”工艺，参照相关文献，例如，[1]、H.Tanaka et al.,Bit Cost Scalable Technology withPunch and Plug Process for Ultra High Density Flash Memory,2007Symposium on VLSITechnology Digest of Technical Papers,pp.14-15.[2]、US7,852,675:Threedimensional stacked nonvolatile semiconductor memory,该专利描述了BICS纵向布置的结构方法。具体地，如图1所示，即将传统平面NAND结构的存储串垂直翻转90度在纵向布置，底层为源选择管，顶层为位线选择管，中间层为字线。该结构的源极从衬底引出；为实现沟道的源极接触，在沉积ONO(氧化硅-氮化硅-氧化硅)介质层后，沉积一层薄的非晶硅保护层，将底部ONO介质刻蚀去除后，再淀积多晶沟道。但是，该工艺流程需增加非晶保护层淀积、底部ONO刻蚀等工艺步骤，容易导致侧壁ONO质量下降，工艺复杂度高，而且限制了沟道孔径的缩小和集成密度的提高。
另外，相关技术中还提出了P-BiCS(pipe-shaped Bit Cost Scalable)技术，如图2中的(1)、(2)、(3)和(4)所示的结构和等效电路。参照相关专利文献，例如，[1]、US7,983,084:Full-Text Three-dimensionally stacked nonvolatile semiconductor memory；[2]、US8,199,573:Nonvolatile semiconductor memory device；[3]、Ryota Katsumata et al.,Pipe-shaped BiCS Flash Memory with 16Stacked Layers and Multi-Level-Cell Operationfor Ultra High Density Storage Devices,2009Symposium on VLSI Technology Digestof Technical Papers,pp.136-137.P-BiCS结构定义了U型结构：“两个存储列，上部分别于BL、SL联接，下部相互联接”；还定义了联接结构：“第三导电薄层作为联接结构栅极，两列接头部分作为沟道”；图3中的(1)(2)(3)所示为存储列沟道和底部联接结构的形成工艺示意图，可见该联接结构在淀积工艺中很容易由于上层开口的封闭而无法实现有效的联接，进而导致整个存储结构的失效。
另外，有的相关技术中还提出了一种TCAT(Terabit Cell Array Transistor)技术，如图4所示。参考相关专利文献，例如，[1]、US8,344,385:Vertical-type semiconductordevice；其中，描述了TCAT的结构和栅置换工艺的流程；[2]、US8,530,959:Three-dimensional semiconductor memory device；[3]、Jaehoon Jang et al.,VerticalCell Array using TCAT(Terabit Cell Array Transistor)Technology for Ultra HighDensity NAND Flash Memory,2009Symposium on VLSI Technology Digest of TechnicalPapers,pp.192-193.如图5中的(1)(2)(3)和(4)所示，TCAT技术为采用“栅置换”技术实现的“先沟道后栅”工艺：先做多层牺牲栅极，在垂直孔内形成多晶沟道与衬底联接，然后刻蚀去除牺牲栅极，并沉积ONO/ANO栅介质和金属栅极形成最终的多层字线结构。该“栅置换”工艺增加了多道介质沉积、刻蚀工艺步骤，工艺复杂度非常高。
发明内容
本发明旨在至少在一定程度上解决上述技术问题之一。为此，本发明需要提出一种NAND存储器结构的形成方法，该形成方法可以降低工艺难度，降低成本，提高集成密度。
本发明还提出一种NAND存储器结构及其形成方法。
为了解决上述问题，本发明一方面提出一种NAND存储器结构的形成方法，该形成方法包括以下步骤：提供半导体衬底，在所述衬底之中形成的多组源极选择晶体管，所述源极选择晶体管包括在所述衬底之上的沿X方向的源极选择栅极，在所述衬底内第一掺杂形成的沿X方向的源极，和在所述衬底内第一掺杂形成的漏极；在所述源极选择晶体管之上形成纵向叠层结构的存储单元，其中，所述纵向叠层结构的存储单元包括沿Z方向的垂直沟道、多层存储栅介质、形成在垂直沟道之外的沿X方向水平布置的位线选择管栅极和叠层字线，其中，所述源极选择晶体管的漏极与所述垂直沟道底部的多层存储栅介质接触；在所述纵向叠层结构的存储单元之上形成沿Y方向布置的多组位线；通过所述位线和所述源极选择晶体管的漏极向所述源极选择晶体管的漏极与所述垂直沟道之间的所述多层存储栅介质施加击穿电压，以使所述源极选择晶体管的漏极与所述垂直沟道之间形成电性连接接触部。
本发明的NAND存储器结构的形成方法，通过向源极选择晶体管的漏极与垂直沟道之间的多层存储栅介质施加击穿电压以击穿多层存储栅介质，从而使源极选择晶体管的漏极与垂直沟道之间形成电性连接接触部，无需增加任何沟道联接工艺，工艺复杂度低、成本低，有利于沟道孔径的缩小和集成密度的提高。
在本发明的一些实施例中，所述垂直沟道为单晶或多晶半导体材料。
在本发明的一些实施例中，所述多层存储栅介质包括阻挡氧化层、氮化硅俘获层和隧穿氧化层。
在本发明的一些实施例中，所述多层存储栅介质包括阻挡氧化层、单层或多层复合的高介电常数俘获层和隧穿氧化层。
在本发明的一些实施例中，所述通过所述位线和所述源极选择晶体管的漏极向所述源极选择晶体管的漏极与所述垂直沟道之间的所述多层存储栅介质施加击穿电压具体包括：将所述位线与击穿电压相连，将所述叠层字线和位线选择管的栅极与高电压相连，同时将所述源极选择晶体管的源极接地，并将所述源极选择晶体管的栅极与电源电压相连，以向所述源极选择晶体管的漏极与所述垂直沟道之间的所述多层存储栅介质施加击穿电压。
在本发明的一些实施例中，所述通过所述位线和所述源极选择晶体管的漏极向所述源极选择晶体管的漏极与所述垂直沟道之间的所述多层存储栅介质施加击穿电压具体包括：将所述位线与接地，将所述叠层字线和位线选择管的栅极与电源电压相连，同时将所述源极选择晶体管的源极与所述击穿电压相连，以及将源极选择晶体管的栅极与高电压相连，以向所述源极选择晶体管的漏极与所述垂直沟道之间的所述多层存储栅介质施加击穿电压。
在本发明的一些实施例中，所述通过所述位线和所述源极选择晶体管的漏极向所述源极选择晶体管的漏极与所述垂直沟道之间的所述多层存储栅介质施加击穿电压具体包括：将所述位线与接地，将所述叠层字线和位线选择管的栅极与电源电压相连，同时将所述源极选择晶体管的源极和栅极浮空，并在所述衬底之上施加所述击穿电压，以向所述源极选择晶体管的漏极与所述垂直沟道之间的所述多层存储栅介质施加击穿电压。
在本发明的一些实施例中，通过扫描的方式依次对所述位线或所述位线选择管栅极施加所述击穿电压或高电压，可以降低瞬间电流。
其中，所述高电压等于或高于所述击穿电压。
为了解决上述问题，本发明另一方面提出一种NAND存储器结构，该NAND存储器结构包括：纵向叠层结构的存储单元，其中，所述纵向叠层结构的存储单元包括沿Z方向的垂直沟道、多层存储栅介质、形成在垂直沟道之外的沿X方向水平布置的位线选择管栅极和叠层字线；位于所述纵向叠层结构的存储单元之下的源极选择晶体管，所述源极选择晶体管包括在所述衬底之上的沿X方向的源极选择栅极，在所述衬底内第一掺杂形成的沿X方向的源极，和在所述衬底内第一掺杂形成的漏极；位于所述纵向叠层结构的存储单元之上的沿Y方向布置的位线层，其中，所述源极选择晶体管的漏极和所述垂直沟道之间具有通过电击穿导致的电性连接接触部。
本发明的NAND存储器结构，通过形成源极选择晶体管-存储栅介质层-垂直沟道层的电容式结构，并通过电学击穿方法将源极选择晶体管和垂直沟道结构之间的存储栅介质层击穿以形成电连接接触部，无需增加任何沟道联接工艺，工艺复杂度降低、成本低，有利于沟道孔径的缩小和集成密度的提高。
具体地，所述垂直沟道为单晶或多晶的半导体材料。
为了解决上述问题，本发明又一方面提出一种NAND存储器结构的实现方法，该实现方法包括：(a)提供半导体衬底，并制备有源区；(b)在所述衬底上制备形成源极选择晶体管的栅结构；(c)通过第一类型离子注入形成所述源极选择晶体管的源漏结构，所述源漏结构包括公共源极线和本地源极；(d)通过刻蚀形成所述本地源极的接触孔，淀积电极材料并刻蚀形成所述本地源极的下电极；(e)依次淀积绝缘介质和栅材料以形成多层栅结构；(f)通过刻蚀形成多层栅结构，并淀积钝化层；(g)在所述多层栅结构中刻蚀形成多个垂直沟道孔；(h)在所述沟道孔内依次淀积多层存储栅介质层、垂直沟道层和沟道内介质层，以形成垂直沟道结构，其中，所述多层存储栅介质层包括阻挡层、陷阱电荷俘获层和隧穿层；(i)通过第一类型离子注入在所述垂直沟道结构上端形成漏极，淀积位线金属材料，并刻蚀形成位线；(j)通过所述位线和所述源极选择晶体管的漏极向所述本地源极的下电极和垂直沟道结构之间施加击穿电压，采用电学击穿方法将所述本地源极的下电极和垂直沟道结构之间的所述多层存储栅介质层击穿以形成电连接接触部。
本发明的NAND存储器结构的形成方法，通过形成源极选择晶体管-存储栅介质层-垂直沟道层的电容式结构，并通过电学击穿方法将本地源极的下电极和垂直沟道结构之间的多层存储栅介质层击穿以形成电连接接触部，无需增加任何沟道联接工艺，工艺复杂度降低、成本低，有利于沟道孔径的缩小和集成密度的提高。
基于上述说明，本发明再一方面还提出一种三维存储器阵列，该三维存储器阵列包括多个上述方面的NAND存储器结构。
本发明的三维存储器阵列，通过采用上述的NAND存储器结构，无需增加任何沟道联接工艺，工艺复杂度降低、成本低。
附图说明
图1是相关技术中的采用BiCS技术的NAND存储器结构示意图；
图2中(1)(2)(3)(4)是相关技术中的采用P-BiCS技术的NAND存储器结构示意图；
图3中(1)(2)(3)是相关技术中的采用P-BiCS技术的存储列沟道和底部联接结构的形成工艺示意图；
图4是相关技术中的采用TCAT技术的NAND存储器结构示意图；
图5中(1)(2)(3)(4)是相关技术中的TCAT工艺步骤示意图；
图6是根据本发明的一个实施例的NAND存储器结构示意图；
图7是根据本发明的一个实施例的对应图6中纵向叠层结构的存储单元的示意图；
图8是根据本发明的一个实施例的对应图6中的结构300(PC)的俯视图；
图9是根据本发明的一个实施例的对应图6中的电性连接接触部150(SC)的放大图；
图10是根据本发明的一个实施例的NAND存储器结构的等效电路图；
图11是根据本发明的一个实施例的NAND存储器的形成方法的流程图；
图12是根据本发明的一个实施例的NAND存储器结构在Forming操作后的等效电路图；
图13是根据本发明的一个实施例的ONO介质层电容正反向击穿伏安特性示意图；
图14是根据本发明的一个实施例的通过位线和叠层字线向源极选择晶体管的漏极与垂直沟道之间施加正向击穿电压的等效电路示意图；
图15是根据本发明的一个实施例的通过位线和叠层字线向源极选择晶体管的漏极与垂直沟道之间施加反向击穿电压的等效电路示意图；
图16是根据本发明的一个实施例的通过位线和叠层字线向源极选择晶体管的漏极与垂直沟道之间施加反向击穿电压的等效电路示意图；
图17是根据本发明实施例的NAND存储器的擦写读操作的施加电压的对应表格；
图18是根据本发明的一个实施例的衬底示意图；
图19是根据本发明的一个实施例的在衬底上制备形成源极选择晶体管的栅结构的工艺步骤示意图；
图20是根据本发明的一个实施例的形成的源极选择晶体管的源漏结构的工艺步骤示意图；
图21是根据本发明的一个实施例的形成的本地源极的接触孔和本地源极的下电极的工艺步骤示意图；
图22是根据本发明的一个实施例的依次淀积的绝缘介质和栅材料的工艺步骤示意图；
图23是根据本发明的一个实施例的形成的多层栅结构和钝化层的工艺步骤示意图；
图24是根据本发明的一个实施例的多层栅结构中刻蚀形成多个沟道孔的工艺步骤示意图；
图25是根据本发明的一个实施例的在沟道孔内依次淀积多层存储栅介质层、垂直沟道层和沟道内介质层形成垂直沟道结构的工艺步骤示意图；
图26是根据本发明的一个实施例的在垂直沟道结构上端形成漏极和金属位线的工艺步骤示意图；
图27是根据本发明的一个实施例的形成电性连接接触部的工艺步骤示意图；以及
图28是根据本发明的一个实施例的三维存储器阵列的结构示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
下面参照附图描述根据本发明实施例提出的NAND存储器的形成方法以及NAND存储器结构及该结构的形成方法。
图6是根据本发明的一个实施例的NAND存储器结构示意图，如图6所示，该NAND存储器结构100包括纵向叠层结构的存储单元、源极选择晶体管和位线层400(BL)。
其中，纵向叠层结构的存储单元包括沿Z方向的垂直沟道和多层存储栅介质例如图6中的结构300(PC)内的纵向连续的多层结构、形成在垂直沟道之外的沿X方向水平布置的位线选择管栅极210(BSG0)和叠层字线200(WL)。
具体地，如图7所示为对应图6中纵向叠层结构的存储单元的示意图，其中，垂直沟道可以是多晶材料，例如可以是多晶锗硅材料，例如图7中的P型多晶材料320和N型多晶材料330；图8所示为对应图6中的结构300(PC)的俯视图，多层存储栅介质310一般包括隧道氧化层311-陷阱电荷俘获层312-阻挡氧化层313，也可以采用其他金属氧化物材料(甚至是多层金属氧化物材料的组合)做电荷俘获层或阻挡层，例如，多层存储栅介质310包括氧化硅-氮化硅-氧化硅(ONO)介质层。存储单元还包括沟道内介质层340。叠层字线200(WL)可以是多晶硅，也可以是金属栅介质。
源极选择晶体管位于纵向叠层结构的存储单元之下，源极选择晶体管包括在衬底之上的沿X方向的源极选择栅极SSG，在衬底内第一掺杂形成的沿X方向的源极GSL，和在衬底内第一掺杂形成的漏极LSL。如图6中所示，源极选择晶体管包括栅极(SSG)、公共源电极120(GSL)、本地源极130(LSL)以及本地源极的下电极140(LSL)。本地源极的下电极140(LSL)可以是N型多晶介质或者P型多晶介质，也可以是TiN等难熔金属；另外，也可以将下电极140(LSL)去除，直接用源极选择晶体管的漏极做下电极。
位线层400(BL)沿Y方向布置，位于纵向叠层结构的存储单元之上。
其中，如图6所示，源极选择晶体管和垂直沟道之间具有通过电击穿导致的电性连接接触部150(SC)，对应图6中的电性连接接触部150(SC)的放大图如图9所示，例如，采用电学击穿的Forming操作方法击穿ONO介质层，实现源极选择晶体管的漏极140(LSL)和垂直沟道的电性连接。
可以理解的是，本发明实施例的NAND存储器结构100是对相关技术中NAND存储器结构的改进，对于器件结构各端子的联接关系的具体定义，例如，多个源极选择晶体管的源极的共接关系，沟道上部与位线的联接关系等，以及阵列中各条走线例如源线、字线、位线的方向的定义可以参照相关技术的定义，或者根据具体的情况进行定义。
可以看出，本发明实施例的NAND存储器结构100，相当于，在垂直沟道和源极选择晶体管漏极之间存在一个电阻可变的“下电极-ONO-多晶沟道”的电容式联接结构，且采用电学击穿ONO介质层的方法实现源极选择晶体管漏极140(LSL)和垂直沟道的电性联接，无需增加任何沟道联接工艺，工艺复杂度低、成本低，有利于沟道孔径的缩小和集成密度的提高。
图10是根据本发明的一个具体实施例的NAND存储器结构的等效电路，其中，存储单元包括叠层字线，即每个存储单元内的多个字线栅极为纵向叠层结构，垂直沟道为垂直多晶沟道，可以降低已有平面NAND存储器结构的等效单元面积，降低位成本。
该NAND存储器结构100包括“下电极-多层存储栅-垂直沟道”的电容式联接结构，通过在该电容式联接结构的两端施加高电压例如设为VPPF将电容击穿，VPPF在10V-20V之间，从而形成源极选择晶体管的下电极和垂直沟道之间的连接即形成电性连接接触部。
另外，底部的源极选择晶体管在存储单元制造前预先布置在水平方向的衬底101(Sub)例如单晶硅衬底上。与BICS技术和TCAT技术相比减少一层垂直栅结构层数，可降低栅结构高度和工艺复杂度；源极选择晶体管预先埋置在字线下方，不占用芯片面积，不增加单元等效面积；源极选择晶体管和存储器外围电路晶体管同时在单晶硅衬底上制作实现，不增加工艺步骤和工艺成本；该晶体管栅介质采用氧化硅介质，可靠性好；可通过电性连接接触部150(SC)从衬底施加操作电压改变垂直沟道电势，从而改善擦除操作性能。
基于上述NAND存储器结构，下面参照附图描述根据本发明另一方面实施例提出的NAND存储器结构的形成方法。
图11是根据本发明的一个实施例的NAND存储器结构的形成方法的流程图，如图11所示，该形成方法包括以下步骤：
S1，提供半导体衬底，例如提供P型硅衬底，在衬底之中形成的多组源极选择晶体管例如MOS晶体管。源极选择晶体管包括在衬底之上的沿X方向的源极选择栅极，在衬底内第一掺杂形成的沿X方向的源极，和在衬底内第一掺杂形成的漏极。
S2，在源极选择晶体管之上形成纵向叠层结构的存储单元。
其中，纵向叠层结构的存储单元包括沿Z方向的垂直沟道、多层存储栅介质、形成在垂直沟道之外的沿X方向水平布置的位线选择管栅极和叠层字线，其中，源极选择晶体管的漏极与垂直沟道底部的多层栅介质接触。
S3，在纵向叠层结构的存储单元之上形成沿Y方向布置的多组位线。
S4，通过位线和源极选择晶体管的漏极向源极选择晶体管的漏极与垂直沟道之间的多层存储栅介质施加击穿电压，以使源极选择晶体管的漏极与垂直沟道之间形成电性连接接触部。
本发明实施例的NAND存储器结构的形成方法，通过向源极选择晶体管的漏极与垂直沟道之间的多层存储栅介质施加击穿电压以击穿多层存储栅介质，从而使源极选择晶体管的漏极与垂直沟道之间形成电性连接接触部，无需增加任何沟道联接工艺，工艺复杂度低、成本低，有利于沟道孔径的缩小和集成密度的提高。
其中，在本发明的一些实施例中，垂直沟道包括单晶或多晶半导体材料。
具体地，多层存储栅介质包括阻挡氧化层、氮化硅俘获层和隧穿氧化层。或者，多层存储栅介质包括阻挡氧化层、单层或多层复合的高介电常数俘获层和隧穿氧化层。
图12是根据本发明的一个具体实施例的NAND存储器结构在进行上述存储栅介质击穿Forming操作后的等效电路。通过对前述的“下电极-多层存储栅-垂直沟道”的电容式联接结构施加高电压击穿Forming操作，形成源极选择晶体管的漏极和垂直沟道之间的电性连接。从而，本发明提出的NAND存储器结构在电学上和已有平面NAND存储器的等效电路类似。
图13是根据本发明的一个实施例实测得到的ONO介质层电容正反向击穿伏安特性示意图，如图13所示，在ONO电容两侧施加正反向高压均可以将ONO介质击穿，形成上下电极的低电阻连接。
下面对，通过位线和源极选择晶体管的漏极向源极选择晶体管的漏极与垂直沟道之间的多层存储栅介质施加击穿电压，实现源极选择晶体管的漏极与垂直沟道之间形成电性连接接触部，的过程进行具体说明。其中，在本发明的一些实施例中，击穿电压和高电压相等。
在本发明的一些实施例中，对源端-多层存储栅-垂直沟道的电容式联接结构进行正向击穿，也就是，将位线与击穿电压相连，将叠层字线和位线选择管的栅极与高电压相连，同时将源极选择晶体管的源极接地，并将源极选择晶体管的栅极与电源电压VDD相连，以向源极选择晶体管的漏极与垂直沟道之间的多层存储栅介质施加击穿电压，从而可以击穿源极选择晶体管的漏极与垂直沟道之间的多层存储栅介质例如ONO结构以形成电性连接接触部。
具体地，参照图14所示，为根据本发明的一个实施例的通过位线和源极选择晶体管的漏极向源极选择晶体管的漏极与垂直沟道之间的多层存储栅介质施加正向击穿电压的等效电路示意图，如图14所示，在位线BL施加高压VPPF，叠层字线WL及位线选择管的栅极BSG加同一高压VPPF，将位线BL电压传输到垂直多晶沟道(即电性连接接触部SC的上电极)，公共源电极GSL接地，源极选择晶体管的栅极SSG施加VDD电压导通源极选择晶体管并将接地电压传输到本地源极LSL(即电性连接接触部SC的下电极)，从而在电性连接接触部SC上形成一个正向击穿电压VPPF并将电性连接接触部SC击穿，垂直沟道与源极选择晶体管的下电极之间形成低电阻联接。
在本发明的一些实施例中，对“下电极-多层存储栅-垂直沟道”的电容式联接结构进行反向击穿，也就是，将位线与接地，将叠层字线和位线选择管的栅极与电源电压VDD相连，同时将源极选择晶体管的源极与击穿电压相连，以及将源极选择晶体管的栅极与高电压相连以向源极选择晶体管的漏极与垂直沟道之间的多层存储栅介质施加击穿电压。
具体地，参照图15所示，为根据本发明的一个实施例的通过位线和叠层字线向源极选择晶体管的漏极与垂直沟道之间施加反向击穿电压的等效电路示意图，如图15所示，位线BL接地，叠层字线WL及位线选择管的栅极BSG施加VDD电压将位线BL接地电压传输到垂直多晶沟道(即电性连接接触部SC的上电极)，公共源电极GSL施加高压VPPF，源极选择晶体管的栅极SSG施加同一高压VPPF导通源极选择晶体管并将VPPF电压传输到本地源极LSL(即电性连接接触部SC的下电极)，从而在电性连接接触部SC上形成一个反向击穿电压(-VPPF)并将电性连接接触部SC击穿形成低电阻联接。
下面仍然以对“下电极-多层存储栅-垂直沟道”的电容式联接结构进行反向击穿为例，具体地，将位线与接地，将叠层字线和位线选择管的栅极与电源电压VDD相连，同时将源极选择晶体管的源极和栅极浮空，并在衬底之上施加击穿电压以向源极选择晶体管的漏极与垂直沟道之间的多层存储栅介质施加击穿电压。
参照图16所示，为根据本发明的一个实施例的通过位线和源极选择晶体管的漏极向源极选择晶体管的漏极与垂直沟道之间的多层存储栅介质施加反向击穿电压的等效电路示意图，位线BL接地，叠层字线WL及位线选择管的栅极BSG施加VDD电压将位线BL接地电压传输到垂直多晶沟道(即电性连接接触部SC的上电极)，公共源电极GSL和源极选择晶体管浮空，在P型衬底施加高压VPPF并通过正向导通的PN结将VPPF电压传输到本地源极LSL(即电性连接接触部SC的下电极)，从而在电性连接接触部SC上形成一个反向击穿电压(-VPPF)并将SC击穿形成低电阻联接。
通过位线和源极选择晶体管的漏极向源极选择晶体管的漏极与垂直沟道之间的多层存储栅介质施加击穿电压时，可以通过扫描的方式依次对位线或位线选择管的栅极施加击穿电压或者高电压。采用扫描位线BL或位线选择管的栅极BSG方法可以降低Forming操作时的瞬时电流。
在本发明实施例中，对于NAND存储器的擦、写、读取操作，在Forming操作后，存储单元可采用已有NAND阵列的相同操作方法进行擦、写、读取操作，如图17所示，为根据本发明实施例的NAND存储器的擦写读操作的施加电压的对应表格。
下面对本发明实施例的NAND存储器结构的实现方法具体说明，参照图18-27所示，本发明实施例的NAND存储器结构的工艺实现过程具体包括：
(a)提供半导体衬底，并制备有源区。如图18所示，准备p型Si衬底101(Sub)，制备STI场氧隔离(沿Y平行方向布置在垂直X方向的内部，图中未显示)，形成有源区。
(b)在衬底上制备形成源极选择晶体管的栅结构。如图19所示，在p型Si衬底上制备形成源极选择晶体管的氧化物栅介质和栅结构110(SSG)。
(c)通过第一类型离子注入形成源极选择晶体管的源漏结构。如图20所示，源漏结构包括公共源极线120(GSL)和本地源极130(LSL)。
(d)通过刻蚀形成本地源极的接触孔。如图21所示，淀积电极材料并刻蚀形成本地源极的下电极140(LSL)。
(e)依次淀积绝缘介质和栅材料以形成多层栅结构。如图22所示，依次沉积绝缘介质、多晶/金属栅材料形成多层栅结构200(WL)以及位线选择管栅极210(BSG)。
(f)通过刻蚀形成多层栅结构，并淀积钝化层，如图23所示。
(g)在多层栅结构中刻蚀形成多个垂直沟道孔，即形成沿Z方向的沟道孔，如图24所示。
(h)在沟道孔内依次淀积多层存储栅介质层、垂直沟道层和沟道内介质层，以形成垂直沟道结构，其中，多层存储栅介质层包括阻挡层、陷阱电荷俘获层和隧穿层。例如图25所示，在沟道孔内依次淀积阻挡氧化层、氮化硅俘获层、隧穿氧化层、多晶沟道层和沟道内介质层，形成垂直多晶沟道结构300(PC)。
(i)通过第一类型离子注入在垂直沟道结构上端形成漏极，淀积位线金属材料，并刻蚀形成位线。如图26所示，通过离子注入在垂直沟道上端形成n型漏极，淀积位线金属材料，并刻蚀形成金属位线400(BL)。
(j)通过位线和源极选择晶体管的漏极向本地源极的下电极和垂直沟道结构之间施加击穿电压，采用电学击穿方法将本地源极的下电极和垂直沟道结构之间的多层存储栅介质层击穿以形成电性连接接触部。如图27所示，通过Forming操作将本地源极的下电极140(LSL)和垂直多晶沟道结构300(PC)间的ONO介质击穿形成电性连接接触部150(SC)。
概括地说，本发明实施例的NAND存储器结构的制造方法包括硅片上源极选通晶体管、多层多晶栅极及位线选通晶体管栅极、ONO结构及多晶沟道、位线的形成方法、电性连接接触部的Forming操作。
本发明实施例的NAND存储器结构的形成方法，通过形成源极选择晶体管-存储栅介质层-垂直沟道层的电容式结构，并通过电学击穿方法将本地源极线的下电极和垂直沟道结构之间的多层存储栅介质层击穿以形成电连接接触部，无需增加任何沟道联接工艺，工艺复杂度降低、成本低，有利于沟道孔径的缩小和集成密度的提高。
另外，底部的源极选择晶体管在存储单元制造前预先布置在水平方向的衬底101(Sub)例如单晶硅衬底上。与BICS技术和TCAT技术相比减少一层垂直栅结构层数，可降低栅结构高度和工艺复杂度；源极选择晶体管预先埋置在字线下方，不占用芯片面积，不增加单元等效面积；源极选择晶体管和存储器外围电路晶体管同时在单晶硅衬底上制作实现，不增加工艺步骤和工艺成本；该晶体管栅介质采用氧化硅介质，可靠性好；可通过电性连接接触部150(SC)从衬底施加操作电压改变垂直沟道电势，从而改善擦除操作性能。
基于上述说明，本发明又一方面实施例提出一种三维存储器阵列，如图28所示，该三维存储器阵列包括多个上述的NAND存储器结构，即采用多个上面描述的单元的NAND存储器结构构成三维NAND存储器立体阵列。
本发明实施例的三维存储器阵列，通过采用上述的NAND存储器结构，无需增加任何沟道联接工艺，工艺复杂度降低、成本低。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。

Claims (13)

1.一种NAND存储器结构的形成方法，其特征在于，包括以下步骤：
提供半导体衬底，在所述衬底之中形成的多组源极选择晶体管，所述源极选择晶体管包括在所述衬底之上的沿X方向的源极选择栅极，在所述衬底内第一掺杂形成的沿X方向的源极，和在所述衬底内第一掺杂形成的漏极；
在所述源极选择晶体管之上形成纵向叠层结构的存储单元，其中，所述纵向叠层结构的存储单元包括沿Z方向的垂直沟道、多层存储栅介质、形成在垂直沟道之外的沿X方向水平布置的位线选择管栅极和叠层字线，其中，所述源极选择晶体管的漏极与所述垂直沟道底部的多层存储栅介质接触；
在所述纵向叠层结构的存储单元之上形成沿Y方向布置的多组位线；
通过所述位线和所述源极选择晶体管的漏极向所述源极选择晶体管的漏极与所述垂直沟道之间的所述多层存储栅介质施加击穿电压，以使所述源极选择晶体管的漏极与所述垂直沟道之间形成电性连接接触部。
2.如权利要求1所述的NAND存储器结构的形成方法，其特征在于，所述垂直沟道包括单晶或多晶半导体材料。
3.如权利要求1所述的NAND存储器结构的形成方法，其特征在于，所述多层存储栅介质包括阻挡氧化层、氮化硅俘获层和隧穿氧化层。
4.如权利要求1所述的NAND存储器结构的形成方法，其特征在于，所述多层存储栅介质包括阻挡氧化层、单层或多层复合的高介电常数俘获层和隧穿氧化层。
5.如权利要求1所述的NAND存储器结构的形成方法，其特征在于，所述通过所述位线和所述源极选择晶体管的漏极向所述源极选择晶体管的漏极与所述垂直沟道之间的所述多层存储栅介质施加击穿电压具体包括：
将所述位线与所述击穿电压相连，将所述叠层字线和位线选择管的栅极与高电压相连，同时将所述源极选择晶体管的源极接地，并将所述源极选择晶体管的栅极与电源电压相连，以向所述源极选择晶体管的漏极与所述垂直沟道之间的所述多层存储栅介质施加击穿电压。
6.如权利要求1所述的NAND存储器结构的形成方法，其特征在于，所述通过所述位线和所述源极选择晶体管的漏极向所述源极选择晶体管的漏极与所述垂直沟道之间的所述多层存储栅介质施加击穿电压具体包括：
将所述位线接地，将所述叠层字线和位线选择管的栅极与电源电压相连，同时将所述源极选择晶体管的源极与所述击穿电压相连，以及将源极选择晶体管的栅极与高电压相连，以向所述源极选择晶体管的漏极与所述垂直沟道之间的所述多层存储栅介质施加击穿电压。
7.如权利要求1所述的NAND存储器结构的形成方法，其特征在于，所述通过所述位线和所述源极选择晶体管的漏极向所述源极选择晶体管的漏极与所述垂直沟道之间的所述多层存储栅介质施加击穿电压具体包括：
将所述位线接地，将所述叠层字线和位线选择管的栅极与电源电压相连，同时将所述源极选择晶体管的源极和栅极浮空，并在所述衬底之上施加所述击穿电压，以向所述源极选择晶体管的漏极与所述垂直沟道之间的所述多层存储栅介质施加击穿电压。
8.如权利要求5-7任一项所述的NAND存储器结构的形成方法，其特征在于，通过扫描的方式依次对所述位线或所述位线选择管的栅极施加所述击穿电压或高电压。
9.如权利要求8所述的NAND存储器结构的形成方法，其特征在于，所述高电压等于或高于所述击穿电压。
10.一种NAND存储器结构，其特征在于，包括：
纵向叠层结构的存储单元，其中，所述纵向叠层结构的存储单元包括沿Z方向的垂直沟道、多层存储栅介质、形成在垂直沟道之外的沿X方向水平布置的位线选择管栅极和叠层字线；
位于所述纵向叠层结构的存储单元之下的源极选择晶体管，所述源极选择晶体管包括在所述衬底之上的沿X方向的源极选择栅极，在所述衬底内第一掺杂形成的沿X方向的源极，和在所述衬底内第一掺杂形成的漏极；
位于所述纵向叠层结构的存储单元之上的沿Y方向布置的位线层，
其中，所述源极选择晶体管的漏极和所述垂直沟道之间具有通过多层存储栅介质电击穿导致的电性连接接触部。
11.如权利要求10所述的NAND存储器结构，其特征在于，所述垂直沟道为单晶或多晶半导体材料。
12.一种NAND存储器结构的形成方法，包括：
(a)提供半导体衬底，并制备有源区；
(b)在所述衬底上制备形成源极选择晶体管的栅结构；
(c)通过第一类型离子注入形成所述源极选择晶体管的源漏结构，所述源漏结构包括公共源极线和本地源极；
(d)通过刻蚀形成所述本地源极的接触孔，淀积电极材料并刻蚀形成所述本地源极的下电极；
(e)依次淀积绝缘介质和栅材料以形成多层栅结构；
(f)通过刻蚀形成多层栅结构，并淀积钝化层；
(g)在所述多层栅结构中刻蚀形成多个垂直沟道孔；
(h)在所述沟道孔内依次淀积多层存储栅介质层、垂直沟道层和沟道内介质层，以形成垂直沟道结构，其中，所述多层存储栅介质层包括阻挡层、陷阱电荷俘获层和隧穿层；
(i)通过第一类型离子注入在所述垂直沟道结构上端形成漏极，淀积位线金属材料，并刻蚀形成位线；
(j)通过所述位线和所述源极选择晶体管的漏极向所述本地源极的下电极和垂直沟道结构之间施加击穿电压，采用电学击穿方法将所述本地源极的下电极和垂直沟道结构之间的所述多层存储栅介质层击穿以形成电连接接触部。
13.一种三维存储器阵列，其特征在于，包括多个如权利要求10-11任一项所述的NAND存储器结构。
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WO (1) WO2017181945A1 (zh)

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017181945A1 (en) * 2016-04-19 2017-10-26 Tsinghua University Nand memory structure, method for forming same and three-dimensional memory structure
CN107991598A (zh) * 2017-11-16 2018-05-04 长江存储科技有限责任公司 一种用于三维存储器沟道导通性的测量方法
CN108598085A (zh) * 2018-06-21 2018-09-28 长江存储科技有限责任公司 三维存储器及其制备方法、在凹陷结构上制作漏极的方法
CN109244236A (zh) * 2018-08-01 2019-01-18 宁涉洋 一种存储器结构
WO2019042058A1 (en) * 2017-08-31 2019-03-07 Yangtze Memory Technologies Co., Ltd. THREE DIMENSIONAL MEMORY DEVICES AND METHODS OF MAKING SAME
CN109671715A (zh) * 2018-11-22 2019-04-23 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109767798A (zh) * 2017-11-10 2019-05-17 旺宏电子股份有限公司 存储器元件及其制作方法
CN109786387A (zh) * 2019-01-09 2019-05-21 长江存储科技有限责任公司 存储器及其形成方法、存储器的存储单元的选择方法
CN109887926A (zh) * 2019-02-01 2019-06-14 长江存储科技有限责任公司 一种三维存储器及其制备方法
CN109887923A (zh) * 2019-02-03 2019-06-14 成都皮兆永存科技有限公司 三维可编程存储器制备方法
CN109904170A (zh) * 2019-02-14 2019-06-18 长江存储科技有限责任公司 存储器件及其制造方法
CN110114876A (zh) * 2017-11-16 2019-08-09 长江存储科技有限责任公司 三维存储器器件及其制造方法
CN110581136A (zh) * 2018-06-08 2019-12-17 三星电子株式会社 垂直存储器装置
CN110610943A (zh) * 2019-08-07 2019-12-24 成都皮兆永存科技有限公司 高密度三维结构半导体存储器及制备方法
US10868033B2 (en) 2017-11-16 2020-12-15 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
CN113454722A (zh) * 2020-05-19 2021-09-28 长江存储科技有限责任公司 存储器器件及其编程操作
CN113466267A (zh) * 2021-06-25 2021-10-01 长江存储科技有限责任公司 测试样品的制备方法及测试样品
WO2023082096A1 (zh) * 2021-11-10 2023-05-19 中国科学院微电子研究所 存储单元及其制备方法、三维存储器及其操作方法
WO2023115324A1 (zh) * 2021-12-21 2023-06-29 长江存储科技有限责任公司 三维存储器及其制备方法、以及存储系统

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11069704B2 (en) * 2019-04-09 2021-07-20 Macronix International Co., Ltd. 3D NOR memory having vertical gate structures

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120256263A1 (en) * 2011-04-08 2012-10-11 Kabushiki Kaisha Toshiba Semiconductor storage device and method of manufacturing the same
CN102986028A (zh) * 2010-07-15 2013-03-20 美光科技公司 具有大致垂直的邻近半导体结构的存储器阵列及其形成
US20130126957A1 (en) * 2011-11-21 2013-05-23 Masaaki Higashitani 3D Non-Volatile Memory With Metal Silicide Interconnect
CN103904083A (zh) * 2014-03-05 2014-07-02 清华大学 W形垂直沟道3dnand闪存及其形成方法
CN104103308A (zh) * 2013-04-09 2014-10-15 爱思开海力士有限公司 具有结型场效应晶体管的三维可变电阻存储器件及其驱动方法
CN104779154A (zh) * 2015-04-10 2015-07-15 武汉新芯集成电路制造有限公司 3d闪存沟道的制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120006843A (ko) * 2010-07-13 2012-01-19 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20140054975A (ko) * 2012-10-30 2014-05-09 에스케이하이닉스 주식회사 가변 저항 메모리 장치
CN106409768B (zh) * 2016-04-19 2019-05-31 清华大学 Nand存储器结构、形成方法和三维存储器阵列

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102986028A (zh) * 2010-07-15 2013-03-20 美光科技公司 具有大致垂直的邻近半导体结构的存储器阵列及其形成
US20120256263A1 (en) * 2011-04-08 2012-10-11 Kabushiki Kaisha Toshiba Semiconductor storage device and method of manufacturing the same
US20130126957A1 (en) * 2011-11-21 2013-05-23 Masaaki Higashitani 3D Non-Volatile Memory With Metal Silicide Interconnect
CN104103308A (zh) * 2013-04-09 2014-10-15 爱思开海力士有限公司 具有结型场效应晶体管的三维可变电阻存储器件及其驱动方法
CN103904083A (zh) * 2014-03-05 2014-07-02 清华大学 W形垂直沟道3dnand闪存及其形成方法
CN104779154A (zh) * 2015-04-10 2015-07-15 武汉新芯集成电路制造有限公司 3d闪存沟道的制造方法

Cited By (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017181945A1 (en) * 2016-04-19 2017-10-26 Tsinghua University Nand memory structure, method for forming same and three-dimensional memory structure
US10541249B2 (en) 2017-08-31 2020-01-21 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
CN110088903A (zh) * 2017-08-31 2019-08-02 长江存储科技有限责任公司 三维存储器件及其制作方法
WO2019042058A1 (en) * 2017-08-31 2019-03-07 Yangtze Memory Technologies Co., Ltd. THREE DIMENSIONAL MEMORY DEVICES AND METHODS OF MAKING SAME
CN109767798A (zh) * 2017-11-10 2019-05-17 旺宏电子股份有限公司 存储器元件及其制作方法
CN109767798B (zh) * 2017-11-10 2021-01-05 旺宏电子股份有限公司 存储器元件及其制作方法
CN110114876A (zh) * 2017-11-16 2019-08-09 长江存储科技有限责任公司 三维存储器器件及其制造方法
US11476277B2 (en) 2017-11-16 2022-10-18 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
US11469248B2 (en) 2017-11-16 2022-10-11 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
US10868033B2 (en) 2017-11-16 2020-12-15 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
CN107991598A (zh) * 2017-11-16 2018-05-04 长江存储科技有限责任公司 一种用于三维存储器沟道导通性的测量方法
CN107991598B (zh) * 2017-11-16 2020-09-11 长江存储科技有限责任公司 一种用于三维存储器沟道导通性的测量方法
CN110581136A (zh) * 2018-06-08 2019-12-17 三星电子株式会社 垂直存储器装置
CN108598085A (zh) * 2018-06-21 2018-09-28 长江存储科技有限责任公司 三维存储器及其制备方法、在凹陷结构上制作漏极的方法
CN109244236B (zh) * 2018-08-01 2022-11-04 宁涉洋 一种存储器结构
CN109244236A (zh) * 2018-08-01 2019-01-18 宁涉洋 一种存储器结构
CN109671715A (zh) * 2018-11-22 2019-04-23 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109671715B (zh) * 2018-11-22 2021-04-23 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109786387A (zh) * 2019-01-09 2019-05-21 长江存储科技有限责任公司 存储器及其形成方法、存储器的存储单元的选择方法
CN109887926A (zh) * 2019-02-01 2019-06-14 长江存储科技有限责任公司 一种三维存储器及其制备方法
WO2020156039A1 (zh) * 2019-02-03 2020-08-06 成都皮兆永存科技有限公司 三维可编程存储器制备方法
CN109887923A (zh) * 2019-02-03 2019-06-14 成都皮兆永存科技有限公司 三维可编程存储器制备方法
CN109904170B (zh) * 2019-02-14 2020-11-17 长江存储科技有限责任公司 存储器件及其制造方法
CN109904170A (zh) * 2019-02-14 2019-06-18 长江存储科技有限责任公司 存储器件及其制造方法
CN110610943A (zh) * 2019-08-07 2019-12-24 成都皮兆永存科技有限公司 高密度三维结构半导体存储器及制备方法
CN113454722A (zh) * 2020-05-19 2021-09-28 长江存储科技有限责任公司 存储器器件及其编程操作
CN113454722B (zh) * 2020-05-19 2022-08-19 长江存储科技有限责任公司 存储器器件及其编程操作
CN113466267A (zh) * 2021-06-25 2021-10-01 长江存储科技有限责任公司 测试样品的制备方法及测试样品
WO2023082096A1 (zh) * 2021-11-10 2023-05-19 中国科学院微电子研究所 存储单元及其制备方法、三维存储器及其操作方法
WO2023115324A1 (zh) * 2021-12-21 2023-06-29 长江存储科技有限责任公司 三维存储器及其制备方法、以及存储系统

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