WO2020156039A1 - 三维可编程存储器制备方法 - Google Patents

三维可编程存储器制备方法 Download PDF

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deep hole
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conductive
connecting conductor
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Inventor
彭泽忠
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成都皮兆永存科技有限公司
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels

Definitions

  • the present invention relates to storage technology. Background technique
  • the technical problem to be solved by the present invention is to provide a method for preparing a three-dimensional programmable memory.
  • the prepared memory has the characteristics of high density and low cost.
  • the method of the present invention has a higher yield.
  • the technical solution adopted by the present invention to solve the technical problem is that a three-dimensional programmable memory preparation method includes:
  • step 3 includes:
  • the intermediate dielectric layer includes an insulating dielectric layer.
  • the connecting conductor is located at the bottom of the deep hole. Furthermore, after step 1), it also includes the step of forming a finger structure on the base structure.
  • the prepared semiconductor memory has high storage density, low process cost, easy implementation, and yield (low defective rate).
  • Figure 1 is a schematic diagram of the three-dimensional structure of a three-dimensional semiconductor programmable memory.
  • Fig. 2 is a perspective schematic view of the basic structure of the present invention.
  • Figure 3 is a schematic diagram of the formation of a finger structure on the base structure (top view direction).
  • Figure 4 is a schematic diagram of opening deep holes in the basic structure.
  • Figure 5 is a schematic diagram of the first dielectric layer deposited in the deep hole.
  • Fig. 6 is a schematic diagram of the deposition of the first dielectric layer in a longitudinal section.
  • Fig. 7 is a schematic diagram of the deposition of the second dielectric layer in a longitudinal section.
  • Fig. 8 is a schematic diagram of filling the core medium layer in a longitudinal section.
  • Figure 9 shows the intentional breakdown of the bottom of the deep hole.
  • Fig. 10 is a schematic diagram of Embodiment 2.
  • Figure 11 is a schematic view of Example 3 (isolated holes).
  • Fig. 12 is a schematic diagram of Example 3 (isolation hole filling). detailed description
  • FIG. 1 shows one of the semiconductor memory structures prepared by the present invention.
  • 11 is a conductive medium
  • 12 is an intermediate dielectric layer
  • 13 is a core dielectric layer (inner conductive dielectric layer).
  • the core medium layer is marked as A3 in the subsequent longitudinal sectional state diagram.
  • FIGS 2 to 5 show the main steps of the preparation process.
  • the basic structure is composed of laminated insulating media-conductive media.
  • the interdigitated structure shown in Figure 3 is formed by etching, and then the etched area is filled with insulating media.
  • a circular deep hole is opened in the upper preset position, and the position of the deep hole corresponds to the position of the connecting conductor.
  • the basic structure itself is deposited layer by layer on the substrate provided with the connecting conductor, and the position of the deep hole is determined by the position of the connecting conductor .
  • Figure 2-5 is a schematic diagram of the top view. Then an intermediate dielectric layer is deposited on the inner wall of the deep hole.
  • the next step is to fill it with the core dielectric layer, but the core dielectric layer should form a conductive connection with the external connecting conductor, and the intermediate dielectric layer at the bottom of the deep hole separates the core dielectric layer from the external connection Conductivity problems arise with wires.
  • the first solution is to etch the bottom area of the deep hole again before filling the core medium. The defect is that because the target area is located at the bottom of the deep hole, its diameter is very small, and it is difficult to remove the medium by deep well etching. Achieving high yield and high reliability may also have a negative impact on the dielectric layer on the inner wall of the deep hole.
  • the present invention provides another solution. Specifically, after the intermediate dielectric is deposited on the inner wall of the deep hole, the bottom of the deep hole does not need to be etched, but the conductive dielectric is directly filled to form the inner conductive dielectric layer (core dielectric layer). After filling, a breakdown voltage is applied between the inner conductive dielectric layer and the connecting conductor B1 at the bottom of the deep hole. The voltage value is sufficient to break down the insulating part between the inner conductive dielectric layer and the connecting conductor. After penetration, the inner conductive dielectric layer and the connecting conductor form a conductive connection. The inner conductive dielectric layer and the connecting conductor can be selected by themselves, and they can be broken down one by one or in batches at the same time.
  • the materials of the conductive dielectric layer, the first dielectric layer, and the core dielectric layer of this embodiment can be any combination in Table 1.
  • Table 1 The materials of the conductive dielectric layer, the first dielectric layer, and the core dielectric layer of this embodiment can be any combination in Table 1.
  • Embodiment 2 Referring to FIGS. 6-9, the cylinder in this embodiment has a three-layer structure.
  • the drawings of the present invention are schematic diagrams, and the number of layers in the three-dimensional state diagram ( Figures 1 and 2) and the layer number in the longitudinal section diagram ( Figure 6) may not be the same, but it does not affect understanding.
  • the cylindrical hole usually has different upper and lower inner diameters, and is actually a truncated cone shape, which still constitutes the cylindrical hole of the present invention, that is, the "cylindrical hole” is not a hole with strictly consistent upper and lower diameters in a mathematical sense.
  • Step 1 Using a deposition process, a predetermined number of conductive dielectric layers and insulating dielectric layers are set in a manner in which conductive dielectric layers and insulating dielectric layers are overlapped to form a basic structure.
  • Step 2 Define with a mask, and etch the isolation groove 50 penetrating through the top layer to the bottom layer of the base structure by a deep well etching process to form two interdigitated interdigital structures, the interdigital structure including at least two fingers and one
  • the common connecting strip each finger strip in the same interdigital structure is connected to the common connecting strip in the interdigital structure, and the isolation groove is filled with an insulating medium.
  • 51, 52, 53, 54 are finger strips
  • 55 and 56 are common connecting strips
  • the fingers 51, 53 and the common connecting strip 55 form a first interdigital structure
  • the fingers 52, 54 are connected to the common
  • the strip 56 forms a second interdigital structure, and the fingers of the two interdigital structures are arranged staggered.
  • Step 3 Define with a mask and use a deep-well etching process to form holes 60 from the top layer to the bottom layer of the basic structure at the isolation grooves to form a columnar hole array; the area between two adjacent fingers is called inter-finger Area, the cylindrical holes in the same inter-finger area are the same cylindrical holes, as shown in Figure 4.
  • Step 4 Using ALD process to grow a layer of programmable dielectric with a thickness of 0.5-5nm on the inner wall of the cylindrical hole, as the first dielectric layer A1, as shown in Figure 5;
  • Step 5 Use the ALD process to grow a layer of buffer P-polysilicon or silicon on the inner wall of the cylindrical hole (ie the surface of the first dielectric layer) as the second dielectric layer A2, the thickness of which is optimized according to the requirements of the leakage current of the programmed reverse diode set.
  • Step 6 After the dielectric layer on the inner wall of the cylindrical hole is set, the ALD process is used to deposit and fill the core dielectric material in the cavity inside the cylindrical hole to form the core dielectric material layer A3.
  • the core dielectric material is N+ semiconductor or Schottky metal, as shown in FIG. 8.
  • a breakdown voltage is applied between the inner conductive dielectric layer and the connecting conductor B1 at the bottom of the deep hole.
  • the voltage value is sufficient to break down the insulating part between the inner conductive dielectric layer and the connecting conductor.
  • the inner conductive dielectric layer and the connecting conductor form a conductive connection.
  • the internal conductive dielectric layer and the connecting conductor can be selected by themselves, and can be broken down one by one or in batches at the same time.
  • the materials of the conductive dielectric layer, the first dielectric layer, the second dielectric layer, and the core dielectric layer can be any combination in Table 2: Table 2
  • this embodiment has the following steps after step 6 of embodiment 2: Step 7: define with a mask, and use a deep well etching process, at the center points of two adjacent cylindrical holes in the same row An isolation hole is set between the isolation hole, and the isolation hole invades the two adjacent cylindrical holes, and the edge of the isolation hole is located between the center points of the two adjacent cylindrical holes, that is, after the isolation hole is opened, the The core medium material layer remains as a whole;
  • Step 8 Use an ALD process to fill the isolation holes with insulating materials.

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  • Semiconductor Memories (AREA)

Abstract

三维可编程存储器制备方法，涉及存储器的制备技术。本发明包括：1)形成具有层叠结构的基础结构体的步骤；2)在基础结构体上，沿层叠方向开设深孔的步骤；3)在深孔内壁沉积中间介质层，并在内壁带有中间介质层的深孔内填充导电介质的步骤；所述步骤3)包括：3.1)在深孔内壁沉积中间介质层；3.2)在内壁带有中间介质层的深孔内填充导电介质，形成内部导电介质层；3.3)在选定的深孔内的内部导电介质层和选定的深孔外的连接导体之间施加击穿电压，以击穿内部导电介质层和深孔外的连接导体之间的中间介质层，使内部导电介质层和深孔外的连接导体之间形成导电连接。本发明具有良率高(次品率低)的特点。

Description

三维可编程存储器制备方法 技术领域
本发明涉及存储器的制备技术。 背景技术
现有技术包括可擦除可编程只读存储器 （EPROM） ， 电可擦除可编程只读 存储器 （EEPROM） ， 闪存， NAND-快闪存储器， 硬磁盘、 光盘 （CD） 、 数字 通用光盘（DVD）， 蓝光光盘协会注册的蓝光光盘等在内的各种数字存储技术， 50余年来已经广泛用于数据存储。然而，存储介质的寿命通常小于 5年到 10年。 针对大数据存储而开发的反熔丝存储技术， 因其非常昂贵且存储密度低， 不能满 足海量数据存储的需求。
发明内容
本发明所要解决的技术问题是， 提供一种三维可编程存储器制备方法， 制备 得到的存储器具有高密度、低成本的特点， 特别是， 采用本发明的方法具有较高 良率。 本发明解决所述技术问题采用的技术方案是， 三维可编程存储器制备方法， 包括：
1） 形成具有层叠结构的基础结构体的步骤；
2） 在基础结构体上， 沿层叠方向开设深孔的步骤；
3） 在深孔内壁沉积中间介质层， 并在内壁带有中间介质层的深孔内填充导电介 质的步骤；
其特征在于， 所述步骤 3） 包括：
3.1） 在深孔内壁沉积中间介质层；
3.2） 在内壁带有中间介质层的深孔内填充导电介质， 形成内部导电介质层；
3.3） 在选定的深孔内的内部导电介质层和选定的深孔外的连接导体之间施加击 穿电压， 以击穿内部导电介质层和深孔外的连接导体之间的中间介质层，使内部 导电介质层和深孔外的连接导体之间形成导电连接。 进一步的， 所述中间介质层包括绝缘介质层。 所述连接导体位于深孔底部。 更进一步的， 在步骤 1） 之后， 还包括： 在基础结构体上形成指叉结构的步 骤。
本发明的有益效果是， 制备得到的半导体存储器存储密度高， 并且工艺成本 低， 易于实现， 良率 （次品率低）。 附图说明
图 1是一种三维半导体可编程存储器的立体结构示意图。
图 2是本发明的基础结构体的立体示意图。
图 3是在基础结构体上形成指叉结构的示意图 （俯视方向）。
图 4是在基础结构体上开设深孔的示意图。
图 5是深孔内沉积第一介质层的不意图。
图 6是纵剖状态下沉积第一介质层的示意图。
图 7是纵剖状态下沉积第二介质层的示意图。
图 8是纵剖状态下填充核心介质层的示意图。
图 9是深孔底部击穿不意图。
图 10是实施例 2的示意图。
图 11是实施例 3的示意图 （隔离孔）。
图 12是实施例 3的示意图 （隔离孔填充）。 具体实施方式
参见图 1， 图 1示出了本发明所制备得到的半导体存储器结构中的一种。 其 中， 11为导电介质， 12为中间介质层， 13为核心介质层 （内部导电介质层）。 核心介质层在后续纵剖状态示意图中的标记为 A3。
图 2~5示出了制备工艺的主要步骤。
实施例 1
如图 2--3, 基础结构体由层叠的绝缘介质一一导电介质构成， 通过刻蚀使其 形成图 3所示的指叉结构，然后用绝缘介质填充刻蚀区域，再在基础结构体上预 设位置开设圆形的深孔， 深孔位置与连接导体位置对应， 例如， 基础结构体本身 即是逐层沉积在设置有连接导体的基板上， 由连接导体的位置确定深孔的位置。 图 2-5为俯视方向的示意图。 然后在深孔内壁沉积形成中间介质层。
在中间介质层沉积完成后， 下一步为在其内填充核心介质层， 但核心介质层 应和外部的连接导体形成导电连接，而深孔底部的中间介质层隔断了核心介质层 和外部的连接导线， 产生了导电性问题。第一种解决方案是， 在填充核心介质之 前，再次对深孔的底部区域作刻蚀处理，其缺陷是，由于目标区域位于深孔底部， 其口径非常小，通过深井刻蚀清除介质很难达到高良率和高可靠性，还可能对深 孔内壁的介质层造成负面影响。
因此， 本发明提供了另一种解决方案， 具体的说， 在深孔内壁沉积中间介质 后， 无需刻蚀深孔底部， 而是直接填充导电介质形成内部导电介质层（核心介质 层）。填充完毕后，在内部导电介质层和深孔底部孔外区域的连接导体 B1之间施 加一个击穿电压，该电压的电压值足以击穿内部导电介质层和连接导体之间的绝 缘部分， 击穿后， 内部导电介质层和连接导体即形成导电连接。 内部导电介质层 和连接导体可自行选定， 逐一击穿或批量同时击穿皆可。
本实施例的导电介质层、第一介质层和核心介质层的材料可采用表 1中的任 一组合。 表 1
Figure imgf000005_0001
以上为中间介质层为单层的实施例， 本发明同样可以应用于多层的中间介质 层， 如下述实施例。 实施例 2: 参见图 6~9, 本实施例的圆柱为 3层结构。 本发明的附图为示意 图，立体状态示意（图 1、 2）的层数和纵剖状态示意图（图 6）的层数未必一致， 但不影响理解。柱形孔在实际工艺中通常上下内径不同， 实际为圆台形， 仍构成 本发明的柱形孔， 亦即，“柱形孔”并非数学意义上的、上下直径严格一致的孔。
步骤 1: 采用沉积工艺， 以导电介质层和绝缘介质层交错重叠的方式， 设置 预定层数的导电介质层和绝缘介质层， 形成基础结构体。
步骤 2: 用掩膜定义， 并用深井刻蚀工艺刻蚀出贯穿基础结构体顶层到底层 的隔离槽 50, 形成两个交错的指叉结构， 所述指叉结构包括至少两个指条和一 个公共连接条， 同一指叉结构中的各指条皆与该指叉结构中的公共连接条相接， 并在隔离槽中填充绝缘介质。 在图 3中， 51、 52、 53、 54为指条， 55和 56为 公共连接条， 指条 51、 53与公共连接条 55形成第一个指叉结构， 指条 52、 54 与公共连接条 56形成第二个指叉结构， 两个指叉结构的指条交错排列。
步骤 3: 用掩膜定义， 并用深井刻蚀工艺， 在隔离槽处形成贯穿基础结构体 顶层到底层的孔 60,形成柱形孔阵列；相邻两个指条之间的区域称为指间区域， 处于同一指间区域的柱形孔为同行的柱形孔， 如图 4。
步骤 4:在用 ALD工艺在柱形孔内壁生长一层厚度 0.5~5nm的可编程的介质， 作为第一介质层 A1， 如图 5 ;
步骤 5: 用 ALD工艺在柱形孔内壁 （即第一介质层的表面） 生长一层缓冲 P- 多晶硅或硅， 作为第二介质层 A2, 其厚度根据编程反向二极管漏电流的要求优 化而定。
步骤 6:在柱形孔内壁的介质层设置完毕后，在柱形孔内部的空腔中，用 ALD 工艺沉积填充核心介质材料， 形成核心介质材料层 A3。 所述核心介质材料为 N+ 半导体或肖特基金属， 如图 8。
填充完毕后， 在内部导电介质层和深孔底部孔外区域的连接导体 B1之间施 加一个击穿电压，该电压的电压值足以击穿内部导电介质层和连接导体之间的绝 缘部分，击穿后，通过击穿区域 100,内部导电介质层和连接导体形成导电连接。 内部导电介质层和连接导体可自行选定， 逐一击穿或批量同时击穿皆可。
导电介质层、 第一介质层、 第二介质层和核心介质层的材料可采用表 2中的 任一组合： 表 2
Figure imgf000006_0001
实施例 3
参见图 10~12, 本实施例在实施例 2的步骤 6之后还有下述步骤： 步骤 7: 用掩膜定义， 并用深井刻蚀工艺， 在同行且相邻的两柱形孔的中心 点之间设置隔离孔， 隔离孔侵入与其相邻的两柱形孔， 且隔离孔的边缘位于相邻 两柱形孔的中心点之间， 亦即， 在开设了隔离孔以后， 柱形孔的核心介质材料层 依然保持为一个整体；
步骤 8: 用 ALD工艺， 在隔离孔中填充绝缘材料。

Claims

权利要求书
1、 三维可编程存储器制备方法， 包括：
1） 形成具有层叠结构的基础结构体的步骤；
2） 在基础结构体上， 沿层叠方向开设深孔的步骤；
3） 在深孔内壁沉积中间介质层， 并在内壁带有中间介质层的深孔内填充导电介 质的步骤；
其特征在于， 所述步骤 3） 包括：
3.1） 在深孔内壁沉积中间介质层；
3.2） 在内壁带有中间介质层的深孔内填充导电介质， 形成内部导电介质层；
3.3） 在选定的深孔内的内部导电介质层和选定的深孔外的连接导体之间施加击 穿电压， 以击穿内部导电介质层和深孔外的连接导体之间的中间介质层，使内部 导电介质层和深孔外的连接导体之间形成导电连接。
2、 如权利要求 1所述的三维可编程存储器制备方法， 其特征在于， 所述中 间介质层包括绝缘介质层。
3、 如权利要求 1所述的三维可编程存储器制备方法， 其特征在于， 所述连 接导体位于深孔底部。
4、如权利要求 1所述的三维可编程存储器制备方法，其特征在于，在步骤 1） 之后， 还包括： 在基础结构体上形成指叉结构的步骤。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113644074A (zh) * 2021-06-04 2021-11-12 成都皮兆永存科技有限公司 高密度三维多层存储器及制备方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109887923A (zh) * 2019-02-03 2019-06-14 成都皮兆永存科技有限公司 三维可编程存储器制备方法
CN113035874A (zh) * 2020-04-08 2021-06-25 成都皮兆永存科技有限公司 高密度三维可编程存储器的制备方法
CN112992906B (zh) * 2021-02-19 2023-08-01 成都皮兆永存科技有限公司 全自对准高密度3d多层存储器的制备方法
CN114649327B (zh) * 2022-05-13 2022-08-19 成都皮兆永存科技有限公司 低阻互联高密度三维存储器件及制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106409768A (zh) * 2016-04-19 2017-02-15 清华大学 Nand存储器结构、形成方法和三维存储器阵列
US20170125438A1 (en) * 2015-10-30 2017-05-04 Sandisk Technologies Inc. Three-dimensional memory devices having a shaped epitaxial channel portion
CN106935592A (zh) * 2015-12-31 2017-07-07 中芯国际集成电路制造(上海)有限公司 3d nand闪存的形成方法
CN109887923A (zh) * 2019-02-03 2019-06-14 成都皮兆永存科技有限公司 三维可编程存储器制备方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9368507B2 (en) * 2013-11-29 2016-06-14 Macronix International Co., Ltd. Semiconductor structure
CN109244079A (zh) * 2018-07-06 2019-01-18 成都皮兆永存科技有限公司 半导体存储器
CN109166861B (zh) * 2018-09-12 2020-11-24 长江存储科技有限责任公司 一种三维存储器及其制作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20170125438A1 (en) * 2015-10-30 2017-05-04 Sandisk Technologies Inc. Three-dimensional memory devices having a shaped epitaxial channel portion
CN106935592A (zh) * 2015-12-31 2017-07-07 中芯国际集成电路制造(上海)有限公司 3d nand闪存的形成方法
CN106409768A (zh) * 2016-04-19 2017-02-15 清华大学 Nand存储器结构、形成方法和三维存储器阵列
CN109887923A (zh) * 2019-02-03 2019-06-14 成都皮兆永存科技有限公司 三维可编程存储器制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113644074A (zh) * 2021-06-04 2021-11-12 成都皮兆永存科技有限公司 高密度三维多层存储器及制备方法
CN113644074B (zh) * 2021-06-04 2023-12-15 成都皮兆永存科技有限公司 高密度三维多层存储器及制备方法

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