CN113454722A - 存储器器件及其编程操作 - Google Patents

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Abstract

在某些方面中，一种存储器器件包括：存储器串，存储器串包括漏极选择栅极(DSG)晶体管、多个存储器单元和源极选择栅极(SSG)晶体管；以及外围电路，外围电路耦合到存储器串。外围电路被配置为：响应于在对多个存储器单元中的选择存储器单元的编程操作期间的中断，接通DSG晶体管或SSG晶体管中的至少一个。外围电路还被配置为在接通DSG晶体管或SSG晶体管中的至少一个之后，暂停编程操作。

Description

存储器器件及其编程操作
相关申请的交叉引用
本申请要求2020年5月19日提交的名为“CONTRL METHOD AND CONTROLLER OFPROGRAM SUSPENDING AND RESUMING FOR MEMORY”的国际专利申请PCT/CN2020/091037号的优先权权益，该申请的全部内容通过引用并入本文。
背景技术
本公开涉及存储器器件及其操作方法。
闪存存储器是一种可以被电擦除和重新编程的低成本、高密度、非易失性的固态存储介质。闪存存储器包括NOR闪存存储器和NAND闪存存储器。可以由闪存存储器执行各种操作，例如，读取、编程(写入)和擦除，以将每个存储器单元的阈值电压改变为期望电平。对于NAND闪存存储器，可以在块级执行擦除操作，并且可以在页级执行编程操作或读取操作。
发明内容
在一个方面中，一种存储器器件包括：存储器串，存储器串包括漏极选择栅极(DSG)晶体管、多个存储器单元和源极选择栅极(SSG)晶体管；以及外围电路，外围电路耦合到存储器串。外围电路被配置为：响应于在对多个存储器单元中的选择存储器单元的编程操作期间的中断，接通DSG晶体管或SSG晶体管中的至少一个。外围电路还被配置为在接通DSG晶体管或SSG晶体管中的至少一个之后，暂停编程操作。
在另一方面中，一种系统包括被配置为存储数据的存储器器件、耦合到存储器器件的存储器控制器以及被配置为将系统耦合到主机的连接器。存储器器件包括：存储器串，存储器串包括DSG晶体管、多个存储器单元和SSG晶体管；以及外围电路，外围电路耦合到存储器串。外围电路被配置为：发起对多个存储器单元中的选择存储器单元的编程操作；在编程操作期间接收中断命令。外围电路还被配置为响应于接收到中断命令，接通DSG晶体管或SSG晶体管中的至少一个。外围电路还被配置为在接通DSG晶体管或SSG晶体管中的至少一个之后，暂停编程操作。存储器控制器被配置为：将编程命令传输到外围电路，以发起编程操作；并且在编程命令之后将中断命令传输到外围电路。
在又一方面中，提供了一种用于操作存储器器件的方法。存储器器件包括存储器串，存储器串包括DSG晶体管、多个存储器单元和SSG晶体管。发起对多个存储器单元中的选择存储器单元的编程操作。在编程操作期间接收中断命令。响应于接收到中断命令，接通DSG晶体管或SSG晶体管中的至少一个。在接通DSG晶体管或SSG晶体管中的至少一个之后，暂停编程操作。
附图说明
并入本文并且形成说明书的一部分的附图示出了本公开的方面，并且与描述一起进一步用于解释本公开的原理并且使相关领域的技术人员能够制成和使用本公开。
图1示出了根据本公开的一些方面的具有存储器器件的系统的块图。
图2A示出了根据本公开的一些方面的具有存储器器件的存储器卡的示图。
图2B示出了根据本公开的一些方面的具有存储器器件的固态驱动器(SSD)的示图。
图3示出了根据本公开的一些方面的包括外围电路的存储器器件的示意图。
图4A和图4B分别示出了根据本公开的一些方面的包括NAND存储器串的存储器单元阵列的截面的侧视图和平面图。
图5示出了根据本公开的一些方面的包括存储器单元阵列和外围电路的存储器器件的块图。
图6示出了响应于中断而暂停的编程操作的方案。
图7示出了图6中的编程操作方案的波形图。
图8示出了图6中的编程操作之后的存储器单元的阈值电压分布。
图9示出了根据本公开的一些方面的响应于中断命令而暂停的编程操作中的3DNAND存储器串。
图10示出了根据本公开的一些方面的响应于中断命令而暂停的编程操作的方案。
图11示出了根据本公开的一些方面的图10中的编程操作方案的波形图。
图12示出了根据本公开的一些方面的响应于中断命令而暂停的编程操作的另一方案。
图13示出了根据本公开的一些方面的图12中的编程操作方案的波形图。
图14示出了根据本公开的一些方面的用于操作存储器器件的方法的流程图。
图15A示出了根据本公开的一些方面的用于释放在响应于中断而暂停编程操作时所累积的空穴的方法的流程图。
图15B示出了根据本公开的一些方面的用于释放在响应于中断而暂停编程操作时所累积的空穴的另一方法的流程图。
将参考附图描述本公开。
具体实施方式
尽管讨论了具体的构造和布置，但是应当理解，这样做仅仅是出于说明的目的。这样，在不脱离本公开的范围的情况下，可以使用其他构造和布置。此外，本公开也可以用于各种其他应用。如本公开中描述的功能和结构特征可以彼此组合、调整和修改，并且以在附图中未具体描绘的方式，使得这些组合、调整和修改在本公开的范围内。
一般地，术语可以至少部分地从上下文中的使用来理解。例如，至少部分地取决于上下文，如本文所用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，诸如“一”或“所述”的术语同样可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外，术语“基于”可以被理解为不一定旨在传达排他的一组因素，并且可以替代地允许存在不一定明确描述的附加因素，这同样至少部分地取决于上下文。
NAND闪存存储器器件可以在页/字线级执行编程(写入)操作，即同时对耦合到同一选择字线的所有存储器单元进行编程。由于每个编程操作花费相对长的时间(例如，数百微秒(μS))(因为每个编程操作可能涉及多个遍，每个遍具有施加编程脉冲和验证脉冲的多个周期)，因此NAND闪存存储器器件通常支持在对一页的编程操作期间的中断，以暂停正在进行的编程操作并且切换到另一操作(例如，对另一页的读取操作)。一旦完成其他操作，就可以恢复暂停的编程操作，以对初始页进行编程。
在暂停周期期间(例如，在编程操作暂停的时间与编程操作恢复的时间之间)，每个选择存储器串(例如，NAND存储器串)的沟道浮置，因为分别在漏极端和源极端处的漏极选择栅极(DSG)晶体管和源极选择栅极(SSG)晶体管两者被关断。在对选择页进行编程时施加在选择字线上的编程电压的放电和选择字线与沟道之间的耦合电容器相结合可能导致沟道中的负耦合电势。结果，空穴可能被负电势吸引(例如从耦合到选择存储器串的源极的P阱被吸引)，并且在选择存储器单元的沟道和电荷捕获层中累积。暂停周期越长，可以累积的空穴越多。
在编程暂停周期期间累积的额外空穴可以增加选择存储器单元的阈值电压，使得在编程操作恢复时，即使选择存储器单元可能没有被编程到期望的阈值电压电平，选择存储器单元也更容易通过验证。此外，一旦在编程操作恢复之后选择存储器串的沟道中的负电势消失，累积的空穴也可以被释放，由此降低阈值电压。结果，在编程的页处的后续读取操作期间可能出现更多的故障位。
为了解决上述问题中的一个或多个，本公开介绍了一种解决方案，其在暂停编程操作之前释放由于编程电压的放电而产生的空穴，由此避免选择存储器单元的阈值电压的错误增加以及在编程的页处的后续读取操作期间导致的故障位计数(FBC)增加。与本公开的范围一致，由于在编程电压放电期间或之后，通过接通选择存储器串(以及选择存储器单元和在选择存储器单元与开启的DSG晶体管和/或SSG晶体管之间的未选择存储器单元)的DSG晶体管和/或SSG晶体管，将耦合到选择存储器串(例如，三维(3D)NAND存储器串)的漏极和源极的位线和源极线接地，因此可以避免浮置沟道的负电势，并且可以从沟道释放吸引的空穴。在一些实施方式中，在编程放电完成之后，接通DSG晶体管和/或SSG晶体管，并且在接通DSG晶体管和/或SSG晶体管时，施加通过电压，以再次接通选择存储器单元和未选择存储器单元。在一些实施方式中，在选择存储器单元仍然由放电的编程电压接通时，在对选择字线上的编程电压进行放电的同时，接通DSG晶体管和/或SSG晶体管。
图1示出了根据本公开的一些方面的具有存储器器件的示例性系统100的块图。系统100可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有储存器的任何其他合适的电子设备。如图1中所示，系统100可以包括主机108和存储器系统102，存储器系统102具有一个或多个存储器器件104和存储器控制器106。主机108可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上系统(SoC)(例如，应用处理器(AP))。主机108可以被配置为将数据发送到存储器器件104或从存储器器件104接收数据。为了将数据发送到存储器器件104或从存储器器件104接收数据，主机108可以将除数据以外的指令发送到存储器系统102。
存储器器件104可以是本公开中公开的任何存储器器件。如下文详细公开的，存储器器件104(例如，NAND闪存存储器器件)可以支持由中断触发的编程操作暂停。存储器器件104可以包括具有DSG晶体管、存储器单元和SSG晶体管的存储器串(例如，NAND存储器串)。与本公开的范围一致，响应于对选择存储器单元的编程操作期间的中断，存储器器件104可以接通DSG晶体管和/或SSG晶体管，并且之后暂停编程操作，以避免由于编程操作的暂停期间累积的空穴而导致的选择存储器单元的阈值电压的错误增加。结果，可以减少包括选择存储器单元的编程的页的FBC，并且可以提高存储器器件104的性能。
根据一些实施方式，存储器控制器106耦合到存储器器件104和主机108，并且被配置为控制存储器器件104。存储器控制器106可以管理存储在存储器器件104中的数据，并且与主机108通信。在一些实施方式中，存储器控制器106被设计为用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，存储器控制器106被设计为用于在高占空比环境SSD或嵌入式多媒体卡(eMMC)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。存储器控制器106可以被配置为控制存储器器件104的操作(例如，读取、擦除和编程操作)。例如，基于从主机108接收的指令，存储器控制器106可以将各种命令(例如，编程命令、读取命令、擦除命令等)传输到存储器器件104，以控制存储器器件104的操作。与本公开的范围一致，在一些实施方式中，存储器控制器106将编程命令传输到存储器器件104，以发起由存储器器件104执行的编程操作。在正在进行的编程操作期间，可能例如从主机108发生中断，并且存储器控制器106可以被配置为将中断命令传输到存储器器件104，以暂停编程操作。在一些实施方式中，一旦完成由中断触发的其他操作(例如，对另一页的读取操作)，存储器控制器106还可以被配置为将恢复命令传输到存储器器件104，以恢复并且完成暂停的编程操作。
存储器控制器106还可以被配置为管理关于存储在或要存储在存储器器件104中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器106还被配置为处理关于从存储器器件104读取的或者被写入到存储器器件104的数据的纠错码(ECC)。存储器控制器106还可以执行任何其他合适的功能，例如，格式化存储器器件104。存储器控制器106可以根据特定通信协议与外部设备(例如，主机108)通信。例如，存储器控制器106可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。
存储器控制器106和一个或多个存储器器件104可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储器系统102可以实施并且封装到不同类型的终端电子产品中。在如图2A中所示的一个示例中，存储器控制器106和单个存储器器件104可以集成到存储器卡202中。存储器卡202可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡202还可以包括被配置为将存储器卡202耦合到主机(例如，图1中的主机108)的存储器卡连接器204。在如图2B中所示的另一示例中，存储器控制器106和多个存储器器件104可以集成到SSD 206中。SSD 206还可以包括被配置为将SSD206耦合到主机(例如，图1中的主机108)的SSD连接器208。在一些实施方式中，SSD 206的存储容量和/或操作速度大于存储器卡202的存储容量和/或操作速度。
图3示出了根据本公开的一些方面的包括外围电路302的示例性存储器器件300的示意电路图。存储器器件300可以是图1中的存储器器件104的示例。存储器器件300可以包括存储器单元阵列器件301和耦合到存储器单元阵列器件301的外围电路302。存储器单元阵列器件301可以是NAND闪存存储器单元阵列，其中，存储器单元306以NAND存储器串308的阵列的形式提供，每个NAND存储器串308在衬底(未示出)上方垂直地延伸。在一些实施方式中，每个NAND存储器串308包括串联耦合并且垂直地堆叠的多个存储器单元306。每个存储器单元306可以保持连续模拟值，例如，电压或电荷，其取决于在存储器单元306的区域内捕获的电子的数量。每个存储器单元306可以是包括浮栅晶体管的浮栅类型的存储器单元，或者是包括电荷捕获晶体管的电荷捕获类型的存储器单元。
在一些实施方式中，每个存储器单元306是具有两种可能的存储器状态并且因此可以存储一位数据的单级单元(SLC)。例如，第一存储器状态“0”可以对应于第一电压范围，并且第二存储器状态“1”可以对应于第二电压范围。在一些实施方式中，每个存储器单元306是能够在多于四个的存储器状态中存储多于单个位的数据的多级单元(MLC)。例如，MLC可以每单元存储两位，每单元存储三位(又被称为三级单元(TLC))，或者每单元存储四位(又被称为四级单元(QLC))。每个MLC可以被编程为采取可能的标称存储值的范围。在一个示例中，如果每个MLC存储两位数据，则MLC可以被编程为通过将三个可能的标称存储值中的一个写入到该单元而从擦除状态采取三个可能的编程级中的一个。第四标称存储值可以用于擦除状态。
如图3中所示，每个NAND存储器串308还可以包括在其源极端处的源极选择栅极(SSG)晶体管310和在其漏极端处的漏极选择栅极(DSG)晶体管312。SSG晶体管310和DSG晶体管312可以被配置为在读取和编程操作期间激活选择的NAND存储器串308(阵列的列)。在一些实施方式中，同一块304中的NAND存储器串308的源极通过同一源极线(SL)314(例如，公共SL)耦合。换句话说，根据一些实施方式，同一块304中的所有NAND存储器串308具有阵列公共源极(ACS)。根据一些实施方式，每个NAND存储器串308的漏极耦合到相应的位线316，可以经由输出总线(未示出)从位线316读取或写入数据。在一些实施方式中，每个NAND存储器串308被配置为通过经由一条或多条DSG线313将DSG选择电压或DSG取消选择电压施加到相应的DSG晶体管312的栅极和/或通过经由一条或多条SSG线315将SSG选择电压或SSG取消选择电压施加到相应的SSG晶体管310的栅极而被选择或被取消选择。
如图3中所示，NAND存储器串308可以被组织为多个块304，多个块304的每一个可以具有公共源极线314(例如，耦合到地)。在一些实施方式中，每个块304是用于擦除操作的基本数据单位，即，同一块304上的所有存储器单元306同时被擦除。为了擦除选择块304中的存储器单元306，可以用擦除电压(Vers)(例如，高正电压(例如，20V或更高))偏置耦合到选择块304以及与选择块304在同一面中的未选择块304的源极线314。相邻NAND存储器串308的存储器单元306可以通过字线318耦合，字线318选择存储器单元306的哪一行受读取和编程操作的影响。在一些实施方式中，每条字线318耦合到存储器单元306的页320，页320是用于编程和读取操作的基本数据单位。以位为单位的一页320的大小可以与一个块304中由字线318耦合的NAND存储器串308的数量相关。每条字线318可以包括在相应的页320上的每个存储器单元306处的多个控制栅极(栅极电极)以及耦合控制栅极的栅极线。
图4A和图4B分别示出了根据本公开的一些方面的包括NAND存储器串308的示例性存储器单元阵列301的截面的侧视图和平面图。如图4A中所示，NAND存储器串308可以在衬底402上方垂直地延伸穿过存储器堆叠层404。衬底402可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他合适的材料。应当注意，x轴、y轴和z轴包括在图4A中以进一步示出存储器器件中的部件的空间关系。衬底402包括在x-y平面中横向地延伸的两个横向表面：在晶片的正侧上的顶表面(存储器器件形成在顶表面上)，以及在与晶片的正侧相对的背侧上的底表面。z轴垂直于x轴和y轴两者。如本文所用，当衬底402在z方向(垂直于x-y平面的垂直方向)上定位在存储器器件的最低平面中时，在z方向上相对于存储器器件的衬底402来确定存储器器件的一个部件(例如，层或者器件)是在另一部件(例如，层或者器件)“上”、“上方”还是“下方”。在整个本公开中应用用于描述空间关系的相同概念。
存储器堆叠层404可以包括交错的栅极导电层406和栅极到栅极电介质层408。存储器堆叠层404中的栅极导电层406和栅极到栅极电介质层408的对的数量可以确定存储器单元阵列301中的存储器单元306的数量。栅极导电层406可以包括导电材料，导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每个栅极导电层406包括金属层，例如，钨层。在一些实施方式中，每个栅极导电层406包括掺杂多晶硅层。每个栅极导电层406可以包括存储器单元306的控制栅极、DSG晶体管312的栅极或SSG晶体管310的栅极，并且可以在存储器堆叠层404的上部部分中横向地延伸作为DSG线313、在存储器堆叠层404的下部部分中横向地延伸作为SSG线315、或者在DSG线313与SSG线315之间横向地延伸作为字线318。应当理解，尽管图4A中示出了一条SSG线315和一条DSG线313，但是在其他示例中SSG线315的数量和DSG线313的数量(以及分别耦合到SSG线315和DSG线313的SSG晶体管310和DSG晶体管312的数量)可以变化。
如图4A中所示，NAND存储器串308包括垂直地延伸穿过存储器堆叠层404的沟道结构412。在一些实施方式中，沟道结构412包括填充有(一种或多种)半导体材料(例如，作为半导体沟道420)和(一种或多种)电介质材料(例如，作为存储器膜418)的沟道开口。在一些实施方式中，半导体沟道420包括硅，例如，多晶硅。在一些实施方式中，存储器膜418是包括隧穿层426、存储层424(又称为“电荷捕获层”)和阻挡层422的复合电介质层。沟道结构412可以具有圆柱形状(例如，柱形状)。根据一些实施方式，半导体沟道420、隧穿层426、存储层424和阻挡层422以此顺序从柱的中心朝向柱的外表面径向布置。隧穿层426可以包括氧化硅、氮氧化硅或其任何组合。存储层424可以包括氮化硅、氮氧化硅或其任何组合。阻挡层422可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜418可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
根据一些实施方式，如图4A中所示，阱414(例如，P阱和/或N阱)形成在衬底402中，并且NAND存储器串308的源极与阱414接触。例如，源极线314可以耦合到阱414，以在擦除操作期间将擦除电压施加到阱414(即，NAND存储器串308的源极)。如上文描述的，在编程操作中响应于中断而对编程电压进行放电期间和之后，空穴由于耦合在半导体沟道420中的负电势可从阱414(例如，P阱)被吸引并且而累积在半导体沟道420和存储层424中。在一些实施方式中，NAND存储器串308还包括在NAND存储器串308的漏极端处的沟道插塞416，例如，作为NAND存储器串308的漏极的部分。
如图4B的平面图中所示，存储器单元阵列301的NAND存储器串308可以由缝隙结构430(例如，栅极线缝隙(GLS))布置为块304，缝隙结构430在相邻的块304之间电分离字线318，使得在读取、编程和擦除操作中单独地控制每个块304。在一个示例中，每个缝隙结构430可以沿着x方向(例如，字线方向)延伸，并且多个块304可以沿着y方向(例如，位线方向)布置。在一些实施方式中，每个块304还可以由DSG切口432划分为更小的区域(例如，指434)，DSG切口432在相邻的指434之间电分离DSG线313，使得可以在读取和编程操作中单独地不同指434中的DSG线313。
返回参考图3，外围电路302可以通过位线316、字线318、源极线314、SSG线315和DSG线313耦合到存储器单元阵列301。外围电路302可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线316、字线318、源极线314、SSG线315和DSG线313将电压信号和/或电流信号施加到每个目标存储器单元306以及从每个目标(选择)存储器单元306感测电压信号和/或电流信号来促进存储器单元阵列301的操作。外围电路302可以包括使用金属-氧化物-半导体(MOS)技术形成的各种类型的外围电路。例如，图5示出了一些示例性外围电路，外围电路302包括页缓冲器/感测放大器504、列解码器/位线驱动器506、行解码器/字线驱动器508、电压发生器510、控制逻辑512、寄存器514、接口516和数据总线518。应当理解，在一些示例中，还可以包括图5中未示出的附加外围电路。
页缓冲器/感测放大器504可以被配置为根据来自控制逻辑512的控制信号从存储器单元阵列301读取数据以及向存储器单元阵列301编程(写入)数据。在一个示例中，页缓冲器/感测放大器504可以存储要被编程到存储器单元阵列301的一个页320中的一页编程数据(写入数据)。在另一示例中，页缓冲器/感测放大器504可以执行编程验证操作，以确保数据已经被正确地编程到耦合到选择字线318的选择存储器单元306中。在又一示例中，页缓冲器/感测放大器504还可以感测来自位线316的表示存储在存储器单元306中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。列解码器/位线驱动器506可以被配置为由控制逻辑512控制，并且通过施加从电压发生器510生成的位线电压来选择一个或多个NAND存储器串308。
行解码器/字线驱动器508可以被配置为由控制逻辑512根据控制信号来控制，并且选择/取消选择存储器单元阵列301的块304并且选择/取消选择块304的字线318。行解码器/字线驱动器508还可以被配置为使用从电压发生器510生成的字线电压来驱动字线318。在一些实施方式中，行解码器/字线驱动器508还可以使用从电压发生器510生成的SSG电压和DSG电压来选择/取消选择并且驱动SSG线315和DSG线313。
电压发生器510可以被配置为由控制逻辑512来控制，并且生成要供应到存储器单元阵列301的各种字线电压(例如，读取电压、编程电压、通过电压、验证电压)、SSG电压(例如，选择/取消选择电压)、DSG电压(例如，选择/取消选择电压)、位线电压(例如，地电压)和源极线电压(例如，地电压)，如下文详细描述的。
控制逻辑512可以耦合到上文描述的每个外围电路，并且被配置控制每个外围电路的操作。寄存器514可以耦合到控制逻辑512，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作码(OP码)和命令地址。
在一些实施方式中，控制逻辑512可以接收由存储器控制器(例如，图1中的存储器控制器106)发出的编程命令，并且将控制信号发送到各种外围电路(例如，行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510)号，以发起对耦合到选择字线318的选择存储器单元306的编程操作。与本公开的范围一致，响应于在正在进行的编程操作期间接收到由存储器控制器发出的中断命令，控制逻辑512可以将控制信号发送到至少行解码器/字线驱动器508，以接通NAND存储器串308的DSG晶体管312和/或SSG晶体管310，以便避免由于NAND存储器串308的半导体沟道420中的负耦合电势而导致的NAND存储器串308的半导体沟道420中的空穴的累积。控制逻辑512然后可以将控制信号发送到各种外围电路(例如，行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510)，以暂停编程操作并且发起由中断命令触发的另一操作(例如，对另一页的读取操作)。在一些实施方式中，寄存器514被配置为存储暂停的编程操作的信息，例如编程页、编程遍和暂停编程操作的编程/验证周期等，这些信息对于恢复暂停的编程操作是必需的。在一些实施方式中，控制逻辑512被配置为检查来自寄存器514的状态寄存器的其他操作的状态。根据一些实施方式，响应于其他操作(例如，读取操作)的完成，控制逻辑512还被配置为检索存储在寄存器514中的暂停的编程操作的信息，并且将控制信号发送到各种外围电路(例如，行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510)，以基于从寄存器514检索的信息而恢复暂停的读取操作。
接口516可以耦合到控制逻辑512，并且充当控制缓冲器，以缓冲从存储器控制器(例如，图1中的存储器控制器106)接收的控制命令并且将该控制命令中继到控制逻辑512，并且缓冲从控制逻辑512的接收状态信息并将该状态信息中继到存储器控制器。接口516还可以经由数据总线518耦合到列解码器/位线驱动器506，并且充当数据输入/输出(I/O)接口和数据缓冲器，以缓冲数据并且将数据中继存储器单元阵列301或从存储器单元阵列301中继数据。
图6示出了响应于中断而暂停的编程操作的方案。图7示出了图6中的编程操作方案的波形图。如图6中所示，为了对耦合到选择字线的选择存储器单元进行编程，一个或多个编程/验证周期(N-1、N、N+1…)顺序地包括在编程操作中。在编程操作期间，在任何编程/验证周期中，将编程电压(例如，Vpgm_n-1、Vpgm_n或Vpgm_n+1)施加到选择字线，以对耦合到选择字线的选择存储器单元进行编程，随后施加验证电压(例如，Vvf_n-1、Vvf_n或Vvf_n+1)，以检查每个编程的存储器单元的阈值电压是否达到验证电压。如果一个或多个存储器单元(验证失败的存储器单元)未能通过验证(即它们的阈值电压低于验证电压)，则然后用增加的编程电压对验证失败的存储器单元施加随后的编程/验证周期。
当在编程操作期间发生中断(例如，来自主机的执行读取操作的指令)时，发出中断命令，以暂停编程操作。如图6中所示，当在施加编程电压(Vpgm_n)的同时发出中断命令时，一旦编程电压被完全地放电，暂停编程操作，而不在相同的编程/验证周期中不施加验证电压(Vvf_n)。然后，编程操作进入到暂停状态(以虚线表示)中，直到由中断触发的其他操作完成。一旦恢复编程操作，则在相同的编程/验证周期中施加对应的验证电压，以完成该延长的编程/验证周期。根据一些实施方式，暂停状态的持续时间取决于由中断触发的其他操作的持续时间。
例如，如图7中所示，用于对选择存储器单元进行编程的编程电压(Vpgm)首先在时间t1与时间t2之间斜升并且被施加到选择字线(SEL WL)，在时间t1与时间t2之间期间接收到中断命令，并且编程电压在时间t2与时间t3之间被放电并且斜降。在时间t2之后，编程操作进入到暂停状态中，在暂停状态中，施加在选择字线上的字线电压(例如，地电压(0V)或低于选择存储器单元的阈值电压的电源电压Vdd(1.3V))关断选择存储器单元。类似地，在每条未选择字线(UNSEL WL)上，接通未选择存储器单元的通过电压(Vpass)从时间t2斜升并且被施加，并且被放电到关断未选择存储器单元的字线电压，直至时间t3，之后维持该电压。施加到耦合到选择存储器串的DSG线的电压遵循与施加到未选择字线的那些波形相同的波形。施加到SSG线的电压保持在取消选择电压，取消选择电压在时间t1与时间t3之间总是接通SSG晶体管并且处于暂停状态。位线和源极线在时间t1与时间t3之间接地，并且处于暂停状态，使得每个存储器串的源极和漏极接地。
参考图9，在3D NAND存储器串900(例如，NAND存储器串308的示例)遵循上文关于图7和图8描述的方案和波形响应于中断命令而执行暂停的读取操作时，在暂停状态期间，因为在3D NAND存储器串900的相应的漏极端和源极端处的DSG晶体管和SSG晶体管分别被施加到DSG线908和SSG线906的取消选择电压关断，所以3D NAND存储器串900的沟道(例如，对应于NAND存储器串308的半导体沟道420)浮置。寄生电容器形成在3D NAND存储器串900与每条选择或未选择字线902或904之间。因此，在暂停状态期间，选择字线902上的编程电压的放电以及每条未选择字线904上的通过电压的放电在3D NAND存储器串900的沟道中形成负沟道耦合电势914，负沟道耦合电势914吸引并且累积空穴916(例如，从耦合到3D NAND存储器串900的源极的P阱414)。空穴916在沟道中累积，并且电荷捕获层(例如，对应于NAND存储器串308的电荷捕获层424)可以增加已经由编程电压编程的选择存储器单元(以虚线框表示)的阈值电压，由此一旦恢复编程操作，则帮助选择存储器单元通过验证。
例如，图8示出了图6中的编程操作之后的存储器单元的阈值电压(Vth)分布。编程操作将存储器单元编程为包括1个擦除状态(E)和7个编程状态(P1到P7)的8个状态。假设图9中所示的具有累积的空穴916的选择存储器单元由于编程操作暂停而被编程到第2编程状态(P2)。在编程状态之后，空穴916可以从3D NAND存储器串900释放，并且使在第2编程状态的选择存储器单元的阈值电压分布负向移位，如图8中的虚线所表示的。在移位的阈值电压分布与第1编程状态重叠的情况下，当在第2编程状态读取选择存储器单元时，FBC增加。结果，上文关于图6和图7描述的响应于中断的编程操作的方案和波形是不期望的，因为它们可能增加随后的读取操作中的FBC，并且影响实施这样的方案和波形的存储器器件的性能。
与本公开的范围一致，通过在进入暂停状态之前接通存储器串的DSG晶体管和/或SSG晶体管，可以避免由于负沟道耦合电势而引起的空穴累积，由此减少FBC并且提高存储器器件的性能。如上文描述的，空穴累积由负耦合沟道电势引起，在字线上的编程电压和通过电压的放电期间和/或之后，当NAND存储器串的两端处的DSG晶体管和SSG晶体管两者被关断时，发生上述负耦合沟道电势。因此，通过接通DSG晶体管和SSG晶体管中的至少一个，可以破坏负耦合沟道电势。此外，由于在NAND存储器串的沟道开启时(例如，通过接通DSG晶体管和/或SSG晶体管以及其间的存储器单元)，NAND存储器串的源极和漏极两者接地，因此任何累积的空穴可以从沟道释放到地。下文详细描述响应于中断的编程操作的各种方案。各种方案可以由上文关于图3、图4A、图4B和图5描述的存储器器件300实施。在一个示例中，图10示出了根据本公开的一些方面的响应于中断命令而暂停的编程操作的方案，并且图11示出了根据本公开的一些方面的图10中的编程操作方案的波形图。在另一示例中，图12示出了根据本公开的一些方面的响应于中断命令而暂停的编程操作的另一方案，并且图13示出了根据本公开的一些方面的图12中的编程操作方案的波形图。
如图3、图4A和图5中所示，外围电路302的控制逻辑512可以被配置为发起对NAND存储器串308的选择存储器单元306的编程操作。在一些实施方式中，控制逻辑512通过接口516从存储器控制器(例如，存储器控制器106)接收编程命令，并且作为响应，将控制信号发送到至少行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510，以发起对耦合到选择字线318的选择存储器单元306的编程操作。根据要编程的状态的数量(即，每个存储器单元306(例如SLC、MLC、TLC、QLC等)中的位的数量)，可以执行一个或多个编程遍。如图10中所示，在每个编程遍中，一个或多个编程/验证周期(例如，N-1、N、N+1…)可以顺序地包括在编程操作中。在编程操作期间，在任何编程/验证周期中，由字线驱动器508将编程电压(即，电压脉冲信号，又被称为编程脉冲，例如，Vpgm_n-1、Vpgm_n或Vpgm_n+1)施加到选择字线318，以对耦合到选择字线318的选择存储器单元306进行编程。如图11中所示，在时间t1与时间t2之间，字线驱动器508可以被配置为在选择字线318上施加编程电压(Vpgm，例如20V)，以对选择存储器单元306进行编程。在一些实施方式中，字线驱动器508使正偏置编程电压斜升，直至其达到某一电平，该电平不仅大于选择存储器单元306的阈值电压以接通选择存储器单元306并且足够大以将选择存储器单元306的阈值电压增加到编程状态的预期电平。
除了在选择字线318上施加编程电压之外，字线驱动器508还可以被配置为在耦合到NAND存储器串308的其他线上施加适当的电压信号。如图11中所示，在时间t1与时间t2之间，字线驱动器508可以被配置为在在选择字线318上施加编程电压的同时，在每个未选择字线318上施加通过电压(Vpass，例如，10V)，以接通未选择存储器单元306。在一些实施方式中，正偏置通过电压小于编程电压，但是仍然大于未选择存储器单元306的阈值电压。类似地，在时间t1与时间t2之间，字线驱动器508还可以被配置为在选择字线318上施加编程电压的同时，将DSG选择电压施加到DSG线313，以接通DSG晶体管312。在一些实施方式中，正偏置DSG选择电压小于编程电压，但是仍然大于DSG晶体管312的阈值电压。相反，在时间t1与时间t2之间，字线驱动器508还可以被配置为将SSG取消选择电压施加到SSG线315，以关断SSG晶体管310。在一些实施方式中，SSG取消选择电压是地电压(0V)或低于SSG晶体管310的阈值电压的电源电压Vdd(例如，1.3V)。如图11中所示，位线316和源极线314两者可以接地，例如，在其上具有地电压(0V)。
返回参考图3、图4A和图5，在正在进行的编程操作期间，外围电路302的控制逻辑512可以被配置例如从存储器控制器(例如，图1中的存储器控制器106)接收中断命令。根据一些实施方式，中断命令在中断发生时由存储器控制器发出。中断可以是主机(例如，图1中的主机108)的需要中断由存储器器件300执行的正在进行的编程操作的任何请求，使得以及时的方式处理事件。例如，可能需要在当前执行的编程操作完成之前立即对存储器单元阵列301的另一页320执行读取操作。应当理解，任何合适的中断事件可以触发微控制器将中断命令传输到外围电路302的控制逻辑512，以暂停正在进行的编程操作，以便首先执行另一操作，例如，读取操作。在一些实施方式中，中断在选择字线318上施加编程电压的同时发生。也就是说，根据一些实施方式，如图11中所示，在字线驱动器508例如在时间t1与时间t2之间在选择字线318上施加编程电压时，外围电路302的控制逻辑512接收到中断命令。应当理解，中断(以及中断命令的接收)可以发生在任何编程/验证周期(包括第一周期、最后周期或任何中间周期)中或单个编程/验证周期中。
与上文在图6和图7中描述的现有编程暂停方案不同，为了避免负沟道耦合电势和空穴累积，响应于中断(例如，通过接收到中断命令)，外围电路302可以被配置为在暂停编程操作之前接通DSG晶体管312或SSG晶体管310中的至少一个；在接通至少DSG晶体管312或SSG晶体管310的同时，外围电路302还可以被配置为接通选择存储器单元306以及在选择存储器单元306与至少DSG晶体管312或SSG晶体管310之间的每个未选择存储器单元306。换句话说，可以在编程暂停状态之前，执行可以破坏负沟道耦合电势和/或释放累积的空穴的“清除”过程。在一些实施方式中，外围电路302的控制逻辑512将控制信号发送到至少行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510，以执行如下文详细描述的清除过程。
根据本公开的一些方面，如图10和图11中所示，可以在编程脉冲完成之后(即，在选择字线318上的编程电压(Vpgm)的放电之后)执行清除过程。在对选择字线318上的编程电压进行放电之后，可以在选择字线318上施加小于编程电压的通过电压(Vpass)，以再次接通选择存储器单元306。如图11中所示，字线驱动器508可以被配置为在时间t2与时间t3之间对选择字线318上的编程电压(Vpgm)进行放电，使得在时间t3与时间t4之间施加在选择字线318上的字线电压(例如，地电压(0V)或电源电压(例如，1.3V))低于选择存储器单元306的阈值电压。因此，可以在时间t3与时间t4之间关断选择存储器单元306。类似地，字线驱动器508可以被配置为在时间t2与时间t3之间对每条未选择字线318上的通过电压(Vpass)进行放电，使得在时间t3与时间t4之间施加在未选择字线318上的字线电压(例如，地电压(0V)或电源电压(例如，1.3V))低于未选择存储器单元306的阈值电压。因此，可以在时间t3与时间t4之间关断未选择存储器单元306。同样地，字线驱动器508可以被配置为在时间t2与时间t3之间对DSG线313上的DSG选择电压进行放电，使得在时间t3与时间t4之间施加在DSG线313上的DSG取消选择电压(例如，地电压(0V)或电源电压(例如，1.3V))低于DSG晶体管312的阈值电压。因此，可以在时间t3与时间t4之间关断DSG晶体管312。字线驱动器508还可以被配置为在时间t3与时间t4之间维持SSG线315上的SSG取消选择电压(例如，地电压(0V)或电源电压(例如，1.3V))，以保持关断SSG晶体管310。
与上文在图6和图7中的描述的其中在编程暂停状态期间(即，在对选择字线318上的编程电压的放电之后)维持时间t3与时间t4之间的电压电平的方案和波形不同，字线驱动器508可以被配置为在时间t4与时间t6之间(即，在对选择字线318上的编程电压进行放电之后)在选择字线318上施加通过电压(Vpass)，以再次接通选择存储器单元306。在一些实施方式中，通过电压大于选择存储器单元306的阈值电压，以再次接通选择存储器单元306，但是另一方面，通过电压小于编程电压(Vpgm)，以便不对选择存储器单元306进行再次编程。例如，在时间t4与时间t6之间施加在选择字线318上的通过电压可以与在时间t1与时间t3之间施加在未选择字线318上的通过电压相同或不同，只要该电压可以再次接通选择存储器单元306而不对选择存储器单元306进行重新编程。类似地，字线驱动器508还可以被配置为在时间t4与时间t6之间(即，在对未选择字线318上的通过电压进行放电之后)在每条未选择字线318上施加通过电压(Vpass)，以再次接通未选择存储器单元306。
如图11中所示，字线驱动器508还可以被配置为例如在时间t4与时间t6之间，在选择字线318上施加通过电压的同时，在SSG线315上施加大于SSG晶体管310的阈值电压的SSG选择电压，以接通SSG晶体管310。在一些实施方式中，在关断选择存储器单元306之后，例如在时间t6与时间t7之间，SSG晶体管310保持接通一段时间。同样地，字线驱动器508还可以被配置为例如在时间t4与时间t6之间，在选择字线318上施加通过电压的同时，在DSG线313上施加大于DSG晶体管312的阈值电压的DSG选择电压，以再次接通DSG晶体管312。在一些实施方式中，在关断选择存储器单元306之后，例如在时间t6与时间t7之间，DSG晶体管312保持接通一段时间。
结果，在t4与时间t6之间的时间期间，在DSG晶体管312、存储器单元306和SSG晶体管310中的每一个被接通时，NAND存储器串308的沟道(例如，半导体沟道420)开启，由此破坏了耦合在沟道中的负沟道耦合电势(例如，图9中的负沟道耦合电势914)。此外，NAND存储器串308的开启沟道可以从NAND存储器串308的源极和漏极释放任何累积的空穴(例如，图9中的空穴916)，NAND存储器串308的源极和漏极分别通过源极线314和位线316接地。尽管DSG晶体管312和SSG晶体管310两者根据图11中所示的波形而被接通，但是由于NAND存储器串308的源极和漏极两者接地，应当理解，在一些示例中，接通DSG晶体管312和SSG晶体管310中的一个也可以破坏负沟道耦合电势并且从沟道释放累积的空穴。因此，可以仅接通选择存储器单元306与接通的DSG晶体管312和SSG晶体管310之间的未选择存储器单元306，以形成用于释放在选择存储器单元306处累积的空穴的路径。然而，接通DSG晶体管312和SSG晶体管310两者以及每个未选择存储器单元306可以例如以在t4与时间t7之间的更短周期促进累积的空穴的释放。
根据本公开的一些方面，如图12和图13中所示，可以在编程脉冲完成之前(即，在选择字线318上的编程电压(Vpgm)的放电期间)执行清除过程。在对选择字线318上的编程电压进行放电的同时，并且在放电的编程电压(例如，通过电压(Vpass))仍然接通选择存储器单元306时，可以接通DSG晶体管312和/或SSG晶体管310。换句话说，如图12中所示，清除过程(由Vpass表示)可以与编程过程(由Vpgm_n表示)合并，以与上文关于图10和图11描述的方案相比减少所需的时间周期。如图13中所示，字线驱动器508可以被配置为在时间t2与时间t5之间对选择字线318上的编程电压(Vpgm)进行放电，使得在时间t5之后施加在选择字线318上的字线电压(例如，地电压(0V)或电源电压(例如，1.3V))低于选择存储器单元306的阈值电压。代替在时间t5之后(即，在对选择字线318上的编程电压进行放电完成之后)在SSG线315上施加SSG选择电压，字线驱动器508可以配置为例如在时间t3与时间t5之间，在对选择字线318上的编程电压进行放电的同时，在SSG线315上施加大于SSG晶体管310的阈值电压的SSG选择电压，以接通SSG晶体管310。如图11中所示，例如在时间t3与时间t5之间，在对选择字线318上的编程电压进行放电的同时，可以接通DSG晶体管312和每个未选择存储器单元306。在一些实施方式中，在关断选择存储器单元306之后，例如在时间t5与时间t6之间，DSG晶体管312和SSG晶体管310均保持接通一段时间。
在一些实施方式中，字线驱动器508被配置为在放电的编程电压(例如，变为通过电压(Vpass))仍然接通选择存储器单元306时，施加SSG选择电压。在一些实施方式中，通过电压大于选择存储器单元306的阈值电压，以仍然接通选择存储器单元306。例如，在时间t3与时间t4之间在选择字线318上的通过电压可以与在时间t3与时间t4之间施加在未选择字线318上的通过电压相同或不同，只要该电压可以仍然接通选择存储器单元306。换句话说，可以在选择存储器单元306仍然被接通时接通SSG晶体管310。如图13中所示，也可以在时间t3与时间t5之间接通DSG晶体管312和每个未选择存储器单元306。
结果，在t3与时间t5之间的时间期间，在DSG晶体管312、存储器单元306和SSG晶体管310中的每一个被接通时，NAND存储器串308的沟道(例如，半导体沟道420)开启，由此破坏了耦合在沟道中的负沟道耦合电势(例如，图9中的负沟道耦合电势914)。此外，NAND存储器串308的开启沟道可以从NAND存储器串308的源极和漏极释放任何累积的空穴(例如，图9中的空穴916)，NAND存储器串308的源极和漏极分别通过源极线314和位线316接地。尽管DSG晶体管312和SSG晶体管310两者根据图13中所示的波形而被接通，但是由于NAND存储器串308的源极和漏极两者接地，应当理解，在一些示例中，接通DSG晶体管312和SSG晶体管310中的一个也可以破坏负沟道耦合电势并且从沟道释放累积的空穴。因此，可以仅接通选择存储器单元306与接通的DSG晶体管312和SSG晶体管310之间的未选择存储器单元306，以形成用于释放在选择存储器单元306处累积的空穴的路径。然而，接通DSG晶体管312和SSG晶体管310两者以及每个未选择存储器单元306可以促进累积的空穴的释放。
返回参考图10和图12，在清除过程完成之后，外围电路302可以被配置为暂停正在进行的编程操作。在一些实施方式中，控制逻辑512被配置为将暂停的编程操作的信息(例如，编程页、编程遍和暂停编程操作的编程/验证周期等，这些信息对于恢复暂停的编程操作是必需的)存储到寄存器514中。然后，控制逻辑512可以将控制信号发送到其他外围电路302以执行由接收的中断命令触发的其他操作，例如，将控制信号发送到行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510，以对存储器单元阵列301的另一页320执行读取操作。也就是说，存储器器件300可以在清除过程之后进入到编程暂停状态中(由虚线表示)。
响应于由中断触发的其他操作的完成，外围电路302可以被配置为恢复暂停的编程操作。在一些实施方式中，根据一些实施方式，控制逻辑512还被配置为检索存储在寄存器514中的暂停的编程操作的信息，并且基于从寄存器514检索的信息将控制信号发送到至少行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510，以恢复暂停的编程操作。如图10和图12中所示，一旦恢复编程操作，在相同的编程/验证周期中，可以施加验证电压(例如，Vvf_n-1、Vvf_n或Vvf_n+1)，以检查每个编程的存储器单元306的阈值电压是否达到验证电压。如果一个或多个存储器单元(验证失败的存储器单元)未能通过验证(即它们的阈值电压低于验证电压)，则可以用增加的编程电压对验证失败的存储器单元实施随后的编程/验证周期。与上文在图6和图7中描述的由于累积的空穴可能导致选择存储器单元306的错误验证的现有方案相比，选择存储器单元306的验证将不受累积的空穴的影响。因此，可以在对选择存储器单元306的随后的读取操作期间提高FBC和存储器器件300的性能。
图14示出了根据本公开的一些方面的用于操作存储器器件的方法1400的流程图。存储器器件可以是本文公开的任何合适的存储器器件，例如，存储器器件300。方法1400可以由外围电路302(例如，控制逻辑512和行解码器/字线驱动器508)实施。应当理解，方法1400中所示的操作不是穷举的，并且在所示操作中的任何操作之前、之后或之间也可以执行其他操作。此外，一些操作可以同时地执行，或者以与图14中所示的不同的顺序执行。
参考图14，方法1400在操作1402处开始，在操作1402中，接收编程命令。例如，控制逻辑512可以通过接口516从存储器控制器106接收对存储器单元阵列301的选择页320中的选择存储器单元306的编程操作。
方法1400进行至操作1404，如图14中所示，在操作1404中，响应于接收到编程命令而发起编程操作。例如，控制逻辑512可以将控制信号发送到至少行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510，以发起对耦合到选择字线318的选择存储器单元306的编程操作。在一些实施方式中，如图15A和图15B中所示，在操作1502上，字线驱动器508在选择字线318上施加编程电压，以对选择存储器单元306进行编程。
方法1400进行至操作1406，如图14中所示，在操作1406中，在编程操作期间接收中断命令。在一些实施方式中，在选择字线上施加编程电压的同时接收中断命令。例如，在正在进行的编程操作期间，控制逻辑512可以从存储器控制器106接收中断命令。中断命令可以在中断发生时由存储器控制器106发出。中断可以是主机108的需要中断正在进行的编程操作的任何请求，使得可以以及时的方式处理事件。
方法1400进行至操作1408，如图14中所示，在操作1408中，响应于接收到中断命令，接通DSG晶体管或SSG晶体管中的至少一个。例如，可以接通SSG晶体管。在一些实施方式中，在接通DSG晶体管或SSG晶体管中的至少一个的同时，接通选择存储器单元以及选择存储器单元与DSG晶体管或SSG晶体管中的至少一个之间的未选择存储器单元。在一些实施方式中，在接通DSG晶体管或SSG晶体管中的至少一个时，存储器串的漏极或源极中的至少一个接地。例如，在选择字线318上施加编程电压之后，字线驱动器508可以在耦合到SSG晶体管310的SSG线315上施加SSG电压，以接通SSG晶体管310。
如图15A中所示，在一些实施方式中，在操作1504上，字线驱动器508对选择字线318上的编程电压进行放电，并且然后在操作1506处，在对选择字线318上的编程电压进行放电之后，字线驱动器508在选择字线318上施加通过电压，以接通选择存储器单元306。在一些实施方式中，在操作1508处，在选择字线318上施加通过电压的同时，字线驱动器508在SSG线315上施加SSG电压，以接通SSG晶体管310。
如图15B中所示，在一些实施方式中，在操作1504上，字线驱动器508对选择字线318上的编程电压进行放电，并且然后在操作1512处，在对选择字线318上的编程电压进行放电的同时，字线驱动器508在SSG线上315施加SSG电压，以接通SSG晶体管310。例如，字线驱动器508可以在放电的编程电压仍然接通选择存储器单元306时施加SSG电压。
在一些实施方式中，在选择字线318上施加编程电压的同时，并且在在SSG线315上施加SSG电压的同时，字线驱动器508还在耦合到未选择存储器单元306的未选择字线318上施加通过电压，以接通未选择存储器单元306。
方法1400进行至操作1410，如图14中所示，在操作1410中，在接通DSG晶体管或SSG晶体管中的至少一个之后，暂停编程操作。例如，控制逻辑512可以将暂停的编程操作的信息存储到寄存器514中，并且然后将控制信号发送到至少行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510，以暂停正在进行的编程操作并且执行由接收的中断命令触发的另一操作(例如，读取操作)。
方法1400进行至操作1412，如图14中所示，在操作1412中，响应于由中断命令触发的另一操作的完成，恢复编程操作。例如，响应于其他操作的完成，控制逻辑512可以检索存储在寄存器514中的暂停的编程操作的信息，并且基于从寄存器514检索的信息将控制信号发送到行解码器/字线驱动器508、列解码器/位线驱动器506和电压发生器510，以恢复暂停的编程操作。
根据本公开的一个方面，一种存储器器件包括：存储器串，存储器串包括DSG晶体管、多个存储器单元和SSG晶体管；以及外围电路，外围电路耦合到存储器串。外围电路被配置为：响应于在对多个存储器单元中的选择存储器单元的编程操作期间的中断，接通DSG晶体管或SSG晶体管中的至少一个。外围电路还被配置为在接通DSG晶体管或SSG晶体管中的至少一个之后，暂停编程操作。
在一些实施方式中，外围电路还被配置为在接通DSG晶体管或SSG晶体管中的至少一个的同时，接通选择存储器单元和多个存储器单元中的未选择存储器单元。未选择存储器单元可以在选择存储器单元与DSG晶体管或SSG晶体管中的至少一个之间。
在一些实施方式中，在DSG晶体管或SSG晶体管中的至少一个被接通时，存储器串的漏极或源极中的至少一个接地。
在一些实施方式中，外围电路还被配置为响应于由中断触发的另一操作的完成而恢复编程操作。在一些实施方式中，的另一操作包括读取操作。
在一些实施方式中，外围电路被配置为接通SSG晶体管。
在一些实施方式中，存储器器件还包括选择字线，选择字线耦合到选择存储器单元；以及SSG线，SSG线耦合到SSG晶体管。在一些实施方式中，外围电路包括字线驱动器，字线驱动器被配置为：在选择字线上施加编程电压，以对选择存储器单元进行编程；并且在选择字线上施加编程电压之后，在SSG线上施加SSG电压，以接通SSG晶体管。
在一些实施方式中，存储器器件还包括未选择字线，未选择字线耦合到多个存储器单元中的未选择存储器单元。在一些实施方式中，字线驱动器还被配置为在选择字线上施加编程电压的同时，并且在SSG线上施加SSG电压的同时，在未选择字线上施加通过电压，以接通未选择存储器单元。
在一些实施方式中，字线驱动器还被配置为：对选择字线上的编程电压进行放电；在对选择字线上的编程电压进行放电之后，在选择字线上施加通过电压，以接通选择存储器单元；并且在选择字线上施加通过电压的同时，在SSG线上施加SSG电压。
在一些实施方式中，字线驱动器还被配置为：对选择字线上的编程电压进行放电；并且在对选择字线上的编程电压进行放电的同时，在SSG线上施加SSG电压。
在一些实施方式中，字线驱动器还被配置为在放电的编程电压仍然接通选择存储器单元时，施加SSG电压。
在一些实施方式中，在选择字线上施加编程电压的同时，发生中断。
根据本公开的另一方面，一种系统包括被配置为存储数据的存储器器件、耦合到存储器器件的存储器控制器以及被配置为将系统耦合到主机的连接器。存储器器件包括：存储器串，存储器串包括DSG晶体管、多个存储器单元和SSG晶体管；以及外围电路，外围电路耦合到存储器串。外围电路被配置为：发起对多个存储器单元中的选择存储器单元的编程操作；在编程操作期间接收中断命令。外围电路还被配置为响应于接收到中断命令，接通DSG晶体管或SSG晶体管中的至少一个。外围电路还被配置为在接通DSG晶体管或SSG晶体管中的至少一个之后，暂停编程操作。存储器控制器被配置为：将编程命令传输到外围电路，以发起编程操作；并且在编程命令之后将中断命令传输到外围电路。
在一些实施方式中，系统是SSD或存储器卡。
根据本公开的又一方面，提供了一种用于操作存储器器件的方法。存储器器件包括存储器串，存储器串包括DSG晶体管、多个存储器单元和SSG晶体管。发起对多个存储器单元中的选择存储器单元的编程操作。在编程操作期间接收中断命令。响应于接收到中断命令，接通DSG晶体管或SSG晶体管中的至少一个。在接通DSG晶体管或SSG晶体管中的至少一个之后，暂停编程操作。
在一些实施方式中，在接通DSG晶体管或SSG晶体管中的至少一个的同时，接通选择存储器单元和多个存储器单元中的未选择存储器单元。未选择存储器单元可以在选择存储器单元与DSG晶体管或SSG晶体管中的至少一个之间。
在一些实施方式中，在DSG晶体管或SSG晶体管中的至少一个被接通时，存储器串的漏极或源极中的至少一个接地。
在一些实施方式中，响应于由中断命令触发的另一操作的完成而恢复编程操作。在一些实施方式中，的另一操作包括读取操作。
在一些实施方式中，为了接通DSG晶体管或SSG晶体管中的至少一个，接通DSG晶体管。
在一些实施方式中，在耦合到选择存储器单元的选择字线上施加编程电压，以对选择存储器单元进行编程，并且在选择字线上施加编程电压之后，在耦合到SSG晶体管的SSG线上施加SSG电压，以接通SSG晶体管。
在一些实施方式中，在在选择字线上施加编程电压的同时，并且在SSG线上施加SSG电压的同时，在耦合到多个存储器单元中的未选择存储器单元的未选择字线上施加通过电压，以接通未选择存储器单元。
在一些实施方式中，对选择字线上的编程电压进行放电；在对选择字线上的编程电压进行放电之后，在选择字线上施加通过电压，以接通选择存储器单元；并且在选择字线上施加通过电压的同时，在SSG线上施加SSG电压。
在一些实施方式中，对选择字线上的编程电压进行放电，并且在对选择字线上的编程电压进行放电的同时，在SSG线上施加SSG电压。
在一些实施方式中，为了施加SSG电压，在放电的编程电压仍然接通选择存储器单元时，施加SSG电压。
在一些实施方式中，在选择字线上施加编程电压的同时，接收中断命令。
可以容易地修改具体实施方式的前述描述和/或使其适应于各种应用。因此，基于本文呈现的教导和指导，这种适应和修改旨在处于所公开的实施方式的等同物的含义和范围内。
本公开的广度和范围不应由上述示例性实施方式中的任一个来限制，而应仅根据所附权利要求及其等同物来限定。

Claims (26)

1.一种存储器器件，包括：
存储器串，所述存储器串包括漏极选择栅极(DSG)晶体管、多个存储器单元和源极选择栅极(SSG)晶体管；以及
外围电路，所述外围电路耦合到所述存储器串，并且被配置为：
响应于在对所述多个存储器单元中的选择存储器单元的编程操作期间的中断，接通所述DSG晶体管或所述SSG晶体管中的至少一个；并且
在接通所述DSG晶体管或所述SSG晶体管中的所述至少一个之后，暂停所述编程操作。
2.根据权利要求1所述的存储器器件，其中，所述外围电路还被配置为在接通所述DSG晶体管或所述SSG晶体管中的所述至少一个的同时，接通所述选择存储器单元和所述多个存储器单元中的未选择存储器单元，所述未选择存储器单元在所述选择存储器单元与所述DSG晶体管或所述SSG晶体管中的所述至少一个之间。
3.根据权利要求1或2所述的存储器器件，其中，在所述DSG晶体管或所述SSG晶体管中的所述至少一个被接通时，所述存储器串的漏极或源极中的至少一个接地。
4.根据权利要求1-3中的任何一项所述的存储器器件，其中，所述外围电路还被配置为响应于由所述中断触发的另一操作的完成而恢复所述编程操作。
5.根据权利要求4所述的存储器器件，其中，所述另一操作包括读取操作。
6.根据权利要求1-5中的任何一项所述的存储器器件，其中，所述外围电路被配置为接通所述SSG晶体管。
7.根据权利要求6所述的存储器器件，还包括：
选择字线，所述选择字线耦合到所述选择存储器单元；以及
SSG线，所述SSG线耦合到所述SSG晶体管，
其中，所述外围电路包括字线驱动器，所述字线驱动器被配置为：
在所述选择字线上施加编程电压，以对所述选择存储器单元进行编程；并且
在所述选择字线上施加所述编程电压之后，在所述SSG线上施加SSG电压，以接通所述SSG晶体管。
8.根据权利要求7所述的存储器器件，还包括未选择字线，所述未选择字线耦合到所述多个存储器单元中的未选择存储器单元，
其中，所述字线驱动器还被配置为在所述选择字线上施加所述编程电压的同时，并且在所述SSG线上施加所述SSG电压的同时，在所述未选择字线上施加通过电压，以接通所述未选择存储器单元。
9.根据权利要求7或8所述的存储器器件，其中，所述字线驱动器还被配置为：
对所述选择字线上的所述编程电压进行放电；
在对所述选择字线上的所述编程电压进行放电之后，在所述选择字线上施加通过电压，以接通所述选择存储器单元；并且
在所述选择字线上施加所述通过电压的同时，在所述SSG线上施加所述SSG电压。
10.根据权利要求7或8所述的存储器器件，其中，所述字线驱动器还被配置为：
对所述选择字线上的所述编程电压进行放电；并且
在对所述选择字线上的所述编程电压进行放电的同时，在所述SSG线上施加所述SSG电压。
11.根据权利要求10所述的存储器器件，其中，所述字线驱动器还被配置为在放电的编程电压仍然接通所述选择存储器单元时，施加所述SSG电压。
12.根据权利要求7-11中的任何一项所述的存储器器件，其中，在所述选择字线上施加所述编程电压的同时，发生所述中断。
13.一种系统，包括：
存储器器件，所述存储器器件被配置为存储数据，并且包括：
存储器串，所述存储器串包括漏极选择栅极(DSG)晶体管、多个存储器单元和源极选择栅极(SSG)晶体管；以及
外围电路，所述外围电路耦合到所述存储器串，并且被配置为：
发起对所述多个存储器单元中的选择存储器单元的编程操作；
在所述编程操作期间接收中断命令；
响应于接收到所述中断命令，接通所述DSG晶体管或所述SSG晶体管中的至少一个；并且
在接通所述DSG晶体管或所述SSG晶体管中的所述至少一个之后，暂停所述编程操作；
存储器控制器，所述存储器控制器耦合到所述存储器器件，并且被配置为：
将编程命令传输到所述外围电路，以发起所述编程操作；并且
在所述编程命令之后将所述中断命令传输到所述外围电路；以及连接器，所述连接器被配置为将所述系统耦合到主机。
14.根据权利要求13所述的系统，其中，所述系统是固态驱动器(SSD)或存储器卡。
15.一种用于操作包括存储器串的存储器器件的方法，所述存储器串包括漏极选择栅极(DSG)晶体管、多个存储器单元和源极选择栅极(SSG)晶体管，所述方法包括：
发起对所述多个存储器单元中的选择存储器单元的编程操作；
在所述编程操作期间接收中断命令；
响应于接收到所述中断命令，接通所述DSG晶体管或所述SSG晶体管中的至少一个；并且
在接通所述DSG晶体管或所述SSG晶体管中的所述至少一个之后，暂停所述编程操作。
16.根据权利要求15所述的方法，还包括在接通所述DSG晶体管或所述SSG晶体管中的所述至少一个的同时，接通所述选择存储器单元和所述多个存储器单元中的未选择存储器单元，所述未选择存储器单元在所述选择存储器单元与所述DSG晶体管或所述SSG晶体管中的所述至少一个之间。
17.根据权利要求15或16所述的方法，其中，在所述DSG晶体管或所述SSG晶体管中的所述至少一个被接通时，所述存储器串的漏极或源极中的至少一个接地。
18.根据权利要求15-17中的任何一项所述的方法，还包括响应于由所述中断命令触发的另一操作的完成而恢复所述编程操作。
19.根据权利要求18所述的方法，其中，所述另一操作包括读取操作。
20.根据权利要求15-19中的任何一项所述的方法，其中，接通所述DSG晶体管或所述SSG晶体管中的所述至少一个包括接通所述DSG晶体管。
21.根据权利要求20所述的方法，还包括：
在耦合到所述选择存储器单元的选择字线上施加编程电压，以对所述选择存储器单元进行编程；以及
在所述选择字线上施加所述编程电压之后，在耦合到所述SSG晶体管的SSG线上施加SSG电压，以接通所述SSG晶体管。
22.根据权利要求21所述的方法，还包括在所述选择字线上施加所述编程电压的同时，并且在所述SSG线上施加所述SSG电压的同时，在耦合到所述多个存储器单元中的未选择存储器单元的未选择字线上施加通过电压，以接通所述未选择存储器单元。
23.根据权利要求21或22所述的方法，还包括：
对所述选择字线上的所述编程电压进行放电；
在对所述选择字线上的所述编程电压进行放电之后，在所述选择字线上施加通过电压，以接通所述选择存储器单元；以及
在所述选择字线上施加所述通过电压的同时，在所述SSG线上施加所述SSG电压。
24.根据权利要求21或22所述的方法，还包括：
对所述选择字线上的所述编程电压进行放电；以及
在对所述选择字线上的所述编程电压进行放电的同时，在所述SSG线上施加所述SSG电压。
25.根据权利要求24所述的方法，施加所述SSG电压包括在放电的编程电压仍然接通所述选择存储器单元时，施加所述SSG电压。
26.根据权利要求21-25中的任何一项所述的方法，其中，在所述选择字线上施加所述编程电压的同时，接收所述中断命令。
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