CN109755250A - 半导体存储器件 - Google Patents

半导体存储器件 Download PDF

Info

Publication number
CN109755250A
CN109755250A CN201810564404.1A CN201810564404A CN109755250A CN 109755250 A CN109755250 A CN 109755250A CN 201810564404 A CN201810564404 A CN 201810564404A CN 109755250 A CN109755250 A CN 109755250A
Authority
CN
China
Prior art keywords
contact
dielectric layer
storage unit
semiconductor storage
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810564404.1A
Other languages
English (en)
Other versions
CN109755250B (zh
Inventor
李杲泫
金在泽
金俊烨
孙昌万
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN109755250A publication Critical patent/CN109755250A/zh
Application granted granted Critical
Publication of CN109755250B publication Critical patent/CN109755250B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

半导体存储器件。一种半导体存储器件包括：外围电路区域，该外围电路区域包括第一基板、外围电路元件、第一介电层和底部布线，该外围电路元件至少部分地设置在第一基板上方，该第一介电层覆盖外围电路元件，所述底部布线设置在第一介电层中并且与外围电路元件电联接；单元区域，该单元区域包括设置在第一介电层上方的第二基板、设置在该第二基板上方的存储单元阵列；第二介电层，该第二介电层覆盖所述存储单元阵列；接触件，该接触件通过沿着与第二基板的顶表面垂直的第一方向穿过第二介电层和第一介电层与底部布线联接；以及至少一个虚设接触件，所述至少一个虚设接触件在第二介电层中与接触件邻近地设置。

Description

半导体存储器件
技术领域
各个实施方式总体上涉及半导体存储器件，并且更具体地，涉及三维半导体存储器件。
背景技术
作为提高半导体存储器件与其中存储单元在基板上形成在单层中的二维结构的集成度的努力，已经提出了具有其中存储单元沿着与基板的顶表面垂直的方向设置以提高集成度的三维结构的半导体存储器件。
发明内容
在一个实施方式中，一种半导体存储器件可以包括外围电路区域和设置在外围电路区域上方的单元区域。所述外围电路区域可以包括第一基板、外围电路元件、第一介电层和底部布线，所述外围电路元件至少部分地设置在所述第一基板上方，所述第一介电层覆盖所述外围电路元件，所述底部布线设置在所述第一介电层中并且与所述外围电路元件电联接。所述单元区域可以包括设置在所述第一介电层上方的第二基板、设置在所述第二基板上方的存储单元阵列以及覆盖所述存储单元阵列的第二介电层。根据该实施方式的半导体存储器件可以包括：接触件，该接触件通过沿着与所述第二基板的顶表面垂直的第一方向穿过所述第二介电层和所述第一介电层与所述底部布线联接；以及至少一个虚设接触件，所述至少一个虚设接触件在所述第二介电层中与所述接触件邻近地设置。
在一个实施方式中，一种半导体存储器件可以包括外围电路区域和设置在所述外围电路区域上方的单元区域。所述外围电路区域可以包括第一基板、外围电路元件、第一介电层和底部布线，所述外围电路元件设置在所述第一基板上方，所述第一介电层覆盖所述外围电路元件，所述底部布线设置在所述第一介电层中并且与所述外围电路元件电联接。所述单元区域可以包括设置在所述第一介电层上方的第二基板和蚀刻阻挡件、沿着与所述第二基板的顶表面垂直的第一方向延伸的沟道结构、与所述沟道结构邻近地交替堆叠在所述第二基板上方的多个栅极层和多个层间介电层以及覆盖所述栅极层的第二介电层。根据该实施方式的半导体存储器件可以包括：接触件，该接触件通过沿着所述第一方向穿过所述第二介电层和所述第一介电层与所述底部布线联接；以及多个虚设接触件，所述多个虚设接触件沿着所述第一方向穿过所述第二介电层与所述蚀刻阻挡件联接，并且与所述接触件邻近地设置。
在一个实施方式中，一种半导体存储器件可以包括：第一基板；外围电路元件，该外围电路元件至少部分地设置在所述第一基板上方；第一介电层，该第一介电层覆盖所述外围电路元件；布线，该布线设置在所述第一介电层中并且与所述外围电路元件电联接；第二基板，该第二基板设置在所述第一介电层上方；第二介电层，该第二介电层设置在所述第二基板上方；接触件，该接触件通过沿着与所述第二基板的顶表面垂直的第一方向穿过所述第二介电层和所述第一介电层与所述布线联接；以及至少一个虚设接触件，所述至少一个虚设接触件在所述第二介电层中与所述接触件邻近地设置。
在一个实施方式中，一种存储系统包括半导体存储器件和与所述半导体存储器件在操作上联接的控制器。所述半导体存储器件可以包括外围电路区域和设置在外围电路区域上方的单元区域。所述外围电路区域可以包括第一基板、外围电路元件、第一介电层和底部布线，所述外围电路元件至少部分地设置在所述第一基板上方，所述第一介电层覆盖所述外围电路元件，所述底部布线设置在所述第一介电层中并且与所述外围电路元件电联接。所述单元区域可以包括设置在所述第一介电层上方的第二基板、设置在所述第二基板上方的存储单元阵列以及覆盖所述存储单元阵列的第二介电层。根据该实施方式的半导体存储器件可以包括：接触件，该接触件通过沿着与所述第二基板的顶表面垂直的第一方向穿过所述第二介电层和所述第一介电层与所述底部布线联接；以及至少一个虚设接触件，所述至少一个虚设接触件在所述第二介电层中与所述接触件邻近地设置。
在一个实施方式中，一种半导体存储系统包括：半导体存储器件，该半导体存储器件存储数据；以及控制器，该控制器与所述半导体存储器件在操作上联接。所述半导体存储器件包括：第一基板；外围电路元件，该外围电路元件至少部分地设置在所述第一基板上方；第一介电层，该第一介电层覆盖所述外围电路元件；布线，该布线设置在所述第一介电层中并且与所述外围电路元件电联接；第二基板，该第二基板设置在所述第一介电层上方；第二介电层，该第二介电层设置在所述第二基板上方；接触件，该接触件通过沿着与所述第二基板的顶表面垂直的第一方向穿过所述第二介电层和所述第一介电层与所述布线联接；以及至少一个虚设接触件，所述至少一个虚设接触件在所述第二介电层中与所述接触件邻近地设置。
根据下面结合附图对优选实施方式的详细描述，本发明的这些和其它特征和优点将对于本发明领域的技术人员而言变得显而易见。
附图说明
图1是例示根据本发明的实施方式的半导体存储器件的示例的展现的框图。
图2是例示图1中示出的存储单元阵列的示例的展现的等效电路图。
图3是例示根据本发明的实施方式的半导体存储器件的示例的展现的俯视图。
图4是沿着图3的线I-I’截取的截面图。
图5是例示图3的部分A的立体图。
图6是例示根据本发明的实施方式的半导体存储器件的示例的展现的截面图。
图7和图8是例示根据本发明的实施方式的半导体存储器件的示例的展现的俯视图。
图9A、图9B、图10A、图10B、图11A、图11B、图12A、图12B、图13A、图13B、图14A、图14B、图15A、图15B、图16A、图16B、图17A和图17B是用于帮助说明根据本发明的实施方式的用于制造半导体存储器件的方法的示例的展现。
图18是示意性例示根据本发明的实施方式的包括半导体存储器件的存储系统的简化框图。
图19是示意性例示根据本发明的实施方式的包括半导体存储器件的计算系统的简化框图。
具体实施方式
下文中，以下将通过实施方式的各个示例参照附图来描述半导体存储器件。
图1是例示根据本发明的实施方式的半导体存储器件的示例的展现的框图。
参照图1，根据实施方式的半导体存储器件可以包括存储单元阵列100和外围电路200。外围电路200可以包括行解码器210、页缓冲电路220、控制逻辑230、电压发生器240、列解码器250和输入/输出缓冲器260。
存储单元阵列100可以包括多个存储块BLK1至BLKn。存储块BLK1至BLKn中的每一个可以包括多个单元串。单元串中的每一个可以包括堆叠在基板上的多个存储单元。存储单元可以是非易失性存储单元。
存储单元阵列100可以通过行线RL与行解码器210联接。行线RL可以包括至少一条漏选择线、多条字线和至少一条源选择线。存储单元阵列100可以通过位线RL与页缓冲电路220联接。行线RL可以与相应的存储块BLK1至BLKn联接。位线BL可以与多个存储块BLK1至BLKn共同联接。
行解码器210可以响应于从控制逻辑230所提供的行地址RADD而选择存储单元阵列100的存储块BLK1至BLKn当中的任一个。行解码器210可以将来自电压发生器240的操作电压(例如，编程电压(Vpgm)、通过电压(Vpass)和读电压(Vread))传送到与所选择的存储块联接的行线RL。
页缓冲电路220可以包括通过位线BL与存储单元阵列100联接的多个页缓冲器PB。页缓冲器PB可以根据操作模式作为写驱动器或感测放大器进行操作。在编程操作中，页缓冲器PB可以锁存通过输入/输出缓冲器260和列解码器250接收的数据DATA，并且响应于来自控制逻辑230的控制信号而将用于将数据DATA存储在所选择的存储单元中所需的电压施加到位线BL。在读操作中，页缓冲器PB可以通过位线BL读出存储在所选择的存储单元中的数据DATA，并且通过列解码器250和输入/输出缓冲器260将读出的数据DATA输出到外部。在擦除操作中，页缓冲器PB可以使位线BL浮置。
控制逻辑230可以将通过输入/输出缓冲器260接收的地址ADD中的行地址RADD输出到行解码器210，并且将地址ADD中的列地址CADD输出到列解码器250。控制逻辑230可以响应于通过输入/输出缓冲器260接收的命令CMD而控制页缓冲电路220和电压发生器240来访问所选择的存储单元。
电压发生器240可以产生半导体存储器件中所需的各种电压。例如，电压发生器240可以产生编程电压、通过电压、选择读电压和未选择读电压。
列解码器250可以响应于来自控制逻辑230的列地址CADD而将程序数据输入页缓冲电路220。
图2是例示图1中示出的存储单元阵列的示例的展现的等效电路图。
参照图2，存储单元阵列100可以包括联接在多条位线BL和多条公共源线CSL之间的多个单元串CSTR。
单元串CSTR中的每一个可以包括串联联接在对应的位线BL和对应的公共源线CSL之间的漏选择晶体管DST、多个存储单元MC和源选择晶体管SST。
可以在公共源线CSL和位线BL之间设置源选择线SSL、多条字线WL和漏选择线DSL。源选择晶体管SST的栅极可以与源选择线SSL联接。存储单元MC的栅极可以分别与对应的字线WL联接。漏选择晶体管DST的栅极可以与漏选择线DSL联接。
源选择晶体管SST的源极可以与对应的公共源线CSL联接。源选择晶体管SST的漏极可以与最下面的存储单元MC的源极联接。漏选择晶体管DST的源极可以与最上面的存储单元MC的漏极联接。漏选择晶体管DST的漏极可以与对应的位线BL联接。
虽然图2例示了其中每个单元串CSTR包括一个漏选择晶体管DST和一个源选择晶体管SST的结构，但是要注意，实施方式不限于此，并且每个单元串CSTR可以包括多个漏选择晶体管DST或/和多个源选择晶体管SST。
如果信号通过漏选择线DSL施加到漏选择晶体管DST的栅极，则通过位线BL施加的信号被传送到串联联接的存储单元MC，可以通过该信号执行数据读或写操作。如果信号通过源选择线SSL施加到源选择晶体管SST的栅极，则可以执行擦除存储在存储器单元MC中的所有数据的擦除操作。
下文中，在附图中，与基板的顶表面垂直的方向被限定为第一方向FD，而与基板的顶表面平行且彼此交叉的两个方向分别被限定为第二方向SD和第三方向TD。基板可以对应于下文中将描述的第一基板(图4的参考标号310)或第二基板(图4的参考标号410)。第二方向SD可以对应于字线的延伸方向，第三方向TD可以对应于位线的延伸方向。第二方向SD和第三方向TD可以基本上彼此垂直地相交。在附图中，箭头所指示的方向和与其相反的方向表示同一方向。
图3是例示根据本发明的实施方式的半导体存储器件的示例的展现的俯视图。
参照图3，根据实施方式的半导体存储器件可以包括：多个沟道结构CH；第一接触件471至476(统一用数字470指示)，该第一接触件471至476分别与多个栅极层461至466(统一用数字460指示)联接，被堆叠成与沟道结构CH邻近；第二接触件480，该第二接触件480与底部布线340(参见图4)联接；以及多个虚设接触件482A，所述多个虚设接触件482A与第二接触件480邻近地设置。
沟道结构CH、第一接触件470、第二接触件480和虚设接触件482A可以沿着第一方向FD延伸。栅极层460可以沿第一方向FD堆叠在第二基板410上，以围绕沟道结构CH。栅极层460和沟道结构CH可以被垂直狭缝TV划分多个区域。由垂直缝隙TV限定的多个区域中的每一个可以被设置为存储块。
沟道结构CH可以按沿着第二方向SD和第三方向TD彼此分开这样的方式设置。沟道结构CH的数目和布置可以不同地改变。例如，沟道结构CH可以按Z字形样式设置，如图3中所示。如图3中所示，之间插设有垂直狭缝TV的彼此邻近的存储块的沟道结构CH的设置可以是对称的，但是要注意，实施方式不必限于此。
蚀刻阻挡件411可以在一侧设置在与图4中示出的第二基板410相同的水平处。蚀刻阻挡件411可被设置成与第二基板410分开预定的间隙。蚀刻阻挡件411可具有开口OP。当从顶部观看时，蚀刻阻挡件411可以具有大体矩形的框形状。开口OP可以设置在蚀刻阻挡件411的中心部分中。开口OP与第二接触件480交叠。第二接触件480可以穿过蚀刻阻挡件411的开口OP，以接触图4中示出的底部布线340。
虚设接触件482A可以与第二接触件480邻近地设置。虚设接触件482A可以以多个数目围绕第二接触件480设置。多个虚设接触件482A可以被布置成围绕第二接触件480的大体矩形框形状。虚设接触件482A可以沿着第一方向FD与蚀刻阻挡件411交叠。虚设接触件482A可以沿着蚀刻阻挡件411的开口OP的边缘布置。
当从顶部观看时，虚设接触件482A中的每一个可以具有与第二接触件480相同的形状。例如，当从顶部观看时，第二接触件480和虚设接触件482A可以具有如图3中所示的圆形形状。每个虚设接触件482A的平面区域可以与第二接触件480的平面区域基本上相同。虚设接触件482A可以由与第二接触件480相同的材料形成。例如，第二接触件480和虚设接触件482A可以由金属和金属硅化物中的至少一种制成或者包含金属和金属硅化物中的至少一种。
以下，将参照图4和图5来详细描述根据实施方式的半导体存储器件的组件。图4是沿着图3的线I-I’截取的截面图，并且图5是沿着图3的部分A的立体图。在图5中，为了容易地说明接触件470、480和482A的结构和布置，省略了第二介电层440的图示。
参照图4和图5，根据该实施方式的半导体存储器件可以具有PUC(单元下方外围(peri under cell))结构。可以在包括多个外围电路元件320的外围电路区域P的顶部上限定包括多个栅极层461至466(460)和沟道结构CH的单元区域C。
外围电路区域P可以包括第一基板310，并且单元区域C可以包括第二基板410。第一基板310可以由单晶硅基板构成。第二基板410可以由多晶硅形成。由于与可以使用单晶硅基板的第一基板310不同，第二基板410应该形成在第一介电层330上，因此第二基板410可以由多晶硅形成。
外围电路区域P可以包括第一基板310、外围电路元件320、第一介电层330和底部布线340。外围电路元件320可以包括平面晶体管。在一个实施方式中，外围电路元件320由平面晶体管构成，外围电路元件320中的每一个可以包括栅介电层321、栅极322、源/漏区323和栅分隔件324。外围电路元件320可以构成图1的外围电路200。
第一介电层330可以形成在第一基板310上，以覆盖外围电路元件320。第一介电层330可以是介电材料(例如，硅氧化物)或者包含介电材料(例如，硅氧化物)。
底部布线340可以设置在第一介电层330中，并且可以与外围电路元件320中的至少一个电联接。
单元区域C可以设置在外围电路区域P上。单元区域C中包括的第二基板410可以设置在外围电路区域P的第一介电层330的顶表面上。
沟道结构CH可以设置在第二基板410的顶表面上。沟道结构CH可以沿着第一方向FD从第二基板410的顶表面延伸。栅极层461至466(460)可以堆叠在第二基板410的顶表面上，以围绕沟道结构CH。
栅极层460可以对应于以上参照图1描述的行线RL。栅极层460当中的从最下面起的至少一层可以用作源选择线。栅极层460当中的从最上面起的至少一层可以用作漏选择线。源选择线和漏选择线之间的栅极层460可以用作字线。可以在源选择线围绕沟道结构CH的地方形成源选择晶体管，可以在字线围绕沟道结构CH的地方形成存储单元，并且可以在漏选择线围绕沟道结构CH的地方形成漏选择晶体管。通过以上结构，可以构造包括沿着沟道结构CH设置的源选择晶体管、存储单元和漏选择晶体管的单元串。
栅极层460可以沿着第二方向SD以不同的长度延伸，以在第二基板410上的部分区域中形成台阶结构。统一用数字430指示的层间介电层431至437可以设置在栅极层460的上面和下方。栅极层430和层间介电层320可以另选地堆叠在第二基板410的顶表面上，以围绕沟道结构CH。层间介电层430可以包括硅氧化物层。层间介电层431至437也可以沿着第二方向SD以不同的长度延伸，以符合栅极层460的台阶结构。沟道结构CH中的每一个可以包括沟道层450和栅介电层452，栅介电层452设置在沟道层450和栅极层460与层间介电层430之间。沟道层450可以由多晶硅或单晶硅制成或者包含多晶硅或单晶硅，并且可以包括P型杂质。沟道层450可以在一些区域中包含硼(B)。沟道层450可以具有完全填充直至其中心的柱或实心圆柱体的形状。在修改的实施方式(未示出)中，沟道层450可以具有中心区域敞开的管的形状。在这种情况下，可以在沟道层450的敞开的中心区域中形成掩埋介电层。
栅介电层452可以具有围绕沟道层450的外壁的吸管或圆柱形壳体的形状。虽然未示出，但是栅介电层452可以包括从沟道层450的外壁起依次堆叠的隧穿介电层、电荷储存层和阻挡层。栅介电层可以由硅氧化物、铪氧化物、铝氧化物、锆氧化物或钽氧化物制成或者包含硅氧化物、铪氧化物、铝氧化物、锆氧化物或钽氧化物。电荷储存层可以由硅氮化物、硼氮化物、硅硼氮化物或掺杂有杂质的多晶硅制成或者包含硅氮化物、硼氮化物、硅硼氮化物或掺杂有杂质的多晶硅。阻挡层可以由硅氧化物、硅氮化物、铪氧化物、铝氧化物、锆氧化物和钽氧化物的单层或堆叠层制成或者包含硅氧化物、硅氮化物、铪氧化物、铝氧化物、锆氧化物和钽氧化物的单层或堆叠层。在一些实施方式中，栅介电层452可以具有其中氧化物层、氮化物层和氧化物层依次堆叠的ONO(氧化物-氮化物-氧化物)堆叠结构。
沟道结构CH中的每一个还可以包括漏区454，漏区454设置在沟道层450的顶部和栅介电层452的顶部上。漏区454可以由掺杂的多晶硅制成或者包含掺杂的多晶硅。
可以在第一介电层330上形成第二介电层440，第二介电层440覆盖第二基板410、栅极层460和层间介电层430的侧表面和顶表面并且覆盖沟道结构CH的侧表面。第二介电层440可以由与第一介电层330相同的材料形成。
多个第一接触件471至476(470)沿着第一方向FD延伸穿过第二介电层440，并且分别与栅极层461至466(460)联接。多个第一接触件471至476(470)可以形成在栅极层460的台阶结构上。
第二接触件480形成在栅极层460和第二基板410的一侧，沿着第一方向FD延伸穿过第二介电层440和第一介电层330，并且与底部布线340联接。第二接触件480通过底部布线340与多个外围电路元件320中的至少一个电联接。
第二接触件480将形成在第二介电层440上的顶部布线(未示出)与底部布线340电联接。第二接触件480被设置成是独立的，因为其所需的数目少并且其使用频率低。
为了形成第二接触件480，可以在第二介电层440上形成使将形成第二接触件480的部分敞开的硬掩模图案，可以通过对由硬掩模图案敞开的第二介电层440和第一介电层330进行蚀刻来形成使底部布线340暴露的孔，并且可以在孔中填充导电材料。
由于集成度增加，栅极层460的堆叠数目增加，并且第二介电层440的厚度增加。作为孔蚀刻处理期间产生的蚀刻化合物的氢氟碳中的碳在蚀刻期间积聚在孔中，并且被聚合化，从而形成聚合物。聚合物的积聚出现在硬掩模图案的作为孔的上侧壁的侧壁附近。随着第二介电层440的厚度增加并因此要在孔蚀刻处理中蚀刻的第二介电层440的量增加，孔蚀刻处理期间产生的聚合物的量也增加。
在孔图案密度高的部分中产生较少的聚合物，但是在孔图案密度低并且与邻近的孔的距离大的实施方式中产生大量的聚合物。由于第二接触件480以独立的方式设置，因此在用于形成孔的蚀刻处理期间，厚的聚合物层会积聚在孔的上侧壁上，并且孔的入口会被聚合物层堵塞，由此会阻止蚀刻剂流入孔中。在这种情况下，孔的底部不会被敞开。结果，由于第二接触件480没有与底部布线340电联接，因此半导体存储器件会不能够进行正常操作，因此半导体存储器件的可靠性会劣化。
在本实施方式中，围绕第二接触件480附加地设置虚设接触件482A。虚设接触件482A可以沿着第一方向FD穿过第二介电层440。
当形成第二接触件480时，虚设接触件482A与第二接触件480一起形成。例如，通过在用于形成第二接触件480的孔蚀刻处理中在与用于第二接触件的孔邻近的位置处附加地形成用于虚设接触件的孔并且在将导电材料填充在用于第二接触件的孔中的处理中将导电材料填充在用于虚设接触件的孔中，第二接触件480和虚设接触件482A可以一起形成。
因为用于形成用于第二接触件的孔的区域的图案密度由于存在用于虚设接触件的孔而增加，所以抑制蚀刻孔时由于低图案密度而导致过量产生聚合物，由此能够防止用于第二接触件的孔被聚合物堵塞。因此，由于能够使蚀刻剂顺利地流入用于第二接触件的孔中，因此能够防止用于第二接触件的孔的开口阻塞。因此，能够防止由于用于第二接触件的孔的开口阻塞而发生第二接触件480不与底部布线340电联接的故障。
蚀刻阻挡件411可以设置在虚设接触件482A的下方。蚀刻阻挡件411可以与虚设接触件482A的底端联接。蚀刻阻挡件411可以设置在第一介电层330的顶表面上。蚀刻阻挡件411可以设置在第一介电层330的顶表面上，以与第二基板410成平面。
蚀刻阻挡件411可以由预定蚀刻选择性与第二介电层440不同的材料制成或者包含预定蚀刻选择性与第二介电层440不同的材料。在实施方式中，在第二介电层440是硅氧化物层的实施方式中，蚀刻阻挡件411可以由硅氮化物层和多晶硅层中的至少一个构成。蚀刻阻挡件411可以与第二基板410在同一处理步骤中形成。在这种情况下，蚀刻阻挡件411可以由与第二基板410(例如，多晶硅层)相同的材料形成。
在用于形成用于虚设接触件的孔的处理中，当蚀刻因蚀刻阻挡件411而停止时，用于虚设接触件的孔没有延伸到外围电路区域P的底部布线340和外围电路元件320。因此，蚀刻阻挡件411通过防止虚设接触件482A与底部布线340和外围电路元件320联接来防止出现短路。
蚀刻阻挡件411可以具有供第二接触件480穿过的开口OP。开口OP可以被设置成在第一方向FD上与底部布线340的一部分交叠。第二接触件480可以通过穿过蚀刻阻挡件411的开口OP与底部布线340联接。
虚设接触件482A可以沿着第一方向FD通过第二介电层440与蚀刻阻挡件411联接。当从顶部观看时，虚设接触件482A中的每一个可以具有与第二接触件480基本相同的结构。例如，当从顶部观看时，第二接触件480和虚设接触件482A可以具有圆形结构。当从顶部观看时，虚设接触件482A中的每一个可以具有与第二接触件480基本相同的尺寸。
在一个实施方式中，多个虚设接触件482A可以围绕第二接触件480设置。当从顶部观看时，多个虚设接触件482A可以被布置成围绕第二接触件480的形状。在一个实施方式中，多个虚设接触件482A可以沿着蚀刻阻挡件411的开口OP的边缘布置。
根据本实施方式，通过在形成用于第二接触件的孔的蚀刻处理期间在用于第二接触件的孔附近的位置处附加地形成用于虚设接触件的孔，能够抑制在形成用于第二接触件的孔的蚀刻处理期间抑制在用于第二接触件的孔的侧壁上产生聚合物。因此，本发明防止用于第二接触件的孔被聚合物阻塞，并且使得蚀刻剂能够顺利地流入用于第二接触件的孔中。因此，防止无法获得完全敞开的用于第二接触件的孔。因此，因为能够防止由于用于第二接触件的孔的开口被阻塞而导致在第二接触件480和底部布线340之间存在联接故障，所以能够显著地提高半导体存储器件的可靠性。
在下面将参照图6至图8描述的实施方式中，将使用相同的技术术语和相同的参考标号来表示与以上参照图3至图5描述的实施方式的组件基本相同的组件，因此将省略对相同组件的重复详细描述。
图6是例示根据本发明的实施方式的半导体存储器件的示例的展现的截面图。
参照图6，可以在第二介电层440上形成覆盖第一接触件470、第二接触件480、虚设接触件482A和沟道结构CH的顶表面的第三介电层510。第三介电层510可以由诸如例如硅氧化物这样的介电材料制成或者包含诸如例如硅氧化物这样的介电材料。
可以穿过第三介电层510形成与第二接触件480联接的第三接触件520。在虚设接触件482A上没有形成接触件。可以在第三介电层510上形成与第三接触件520联接的第一顶部布线530。可以在第三介电层510上形成覆盖第一顶部布线530的侧表面和顶表面的第四介电层512。第四介电层512可以由诸如例如硅氧化物这样的介电材料制成或者包含诸如例如硅氧化物这样的介电材料。
可以穿过第四介电层512形成与第一顶部布线530联接的第四接触件522。可以在第四介电层512上形成与第四接触件522联接的第二顶部布线532。可以在第四介电层512上形成覆盖第二顶部布线532的侧表面和顶表面的第五介电层514。第五介电层514可以由诸如例如硅氧化物这样的介电材料制成或者包含诸如例如硅氧化物这样的介电材料。可以穿过第五介电层514形成与第二顶部布线532联接的第五接触件524。可以在第五介电层514上形成与第五接触件524联接的第三顶部布线534。第三顶部布线534可以通过第五接触件524、第二顶部布线532、第四接触件522、第一顶部布线530、第三接触件520、第二接触件480和底部布线340与外围电路元件320电联接。
图7和图8是例示根据本发明的实施方式的半导体存储器件的示例的展现的俯视图。
参照图7，与第二接触件480邻近地设置多个虚设接触件482B。当从顶部观看时，虚设接触件482A中的每一个可以具有与第二接触件480不同的形状。例如，当从顶部观看时，第二接触件480可以具有圆形形状，并且虚设接触件482A中的每一个可以具有条形形状。当从顶部观看时，多个虚设接触件482B可以被布置成按围绕第二接触件480的矩形框形状形成。在图7的例示实施方式中，设置了四个条形形状的虚设接触件，每个虚设接触件形成矩形框的一边，虚设接触件彼此不接触。
参照图8，可以围绕第二接触件480设置虚设接触件482C。当从顶部观看时，虚设接触件482C可以具有围绕第二接触件480的形状。因此，在图8的实施方式中，连续矩形框482C的形式的一个虚设接触件围绕第二接触件。
在未示出的其它实施方式中，虚设接触件可具有圆形、椭圆形或多边形等的连续框形状。在未示出的其它实施方式中，当从顶部观看时，虚设接触件可以被布置成非连续框形状。
图9A至图17B是用于帮助说明根据本发明的实施方式的用于制造半导体存储器件的方法的示例的展现。图9B至图17B是沿着图9A至图17A的线II-II’截取的截面图。
参照图9A和图9B，外围电路元件320和第一介电层330可以形成在第一基板310上。第一基板310可以是单晶硅基板。外围电路元件320可以是平面晶体管或者包括平面晶体管。在实施方式中，外围电路元件320是平面晶体管，各自包括栅介电层321、栅极322、源/漏区323和栅分隔件324。
外围电路元件320然后可以被第一介电层330覆盖。第一介电层330可以由介电材料(例如，硅氧化物)制成或者包含介电材料(例如，硅氧化物)。
可以在第一介电层330上限定底部布线340。底部布线340可以与外围电路元件320电联接。底部布线可以被形成为单层或多层。
可以在第一介电层330的顶表面上形成第二基板410。第二基板410可以由多晶硅形成。可以通过在第一介电层330上的预定区域处形成多晶硅并且随后通过使用多晶硅作为种子层生长多晶硅的方法来形成第二基板410。
可以在第一介电层330的顶表面上形成蚀刻阻挡件411。蚀刻阻挡件411可以设置在第一介电层330的顶表面上，以与第二基板410成平面。蚀刻阻挡件411可以由预定蚀刻选择性与在随后将参照图11A和图11B描述的处理中形成的第二介电层440不同的材料制成或者包含该材料。在实施方式中，第二介电层440是硅氧化物层，蚀刻阻挡件411可以由硅氮化物层和多晶硅层中的至少一个制成或者包含硅氮化物层和多晶硅层中的至少一个。
在实施方式中，蚀刻阻挡件411可以与第二基板410在同一处理步骤中形成。在这种情况下，蚀刻阻挡件411可以由与第二基板410相同的材料形成。蚀刻阻挡件411可以具有在沿着第一方向FD上与底部布线340的一部分交叠的开口OP。
可以在第二基板410上交替地堆叠多个牺牲层421至426(统一用数字420指示)和多个层间介电层431至437(统一用数字430指示)。牺牲层420可以由具有与层间介电层430不同的高蚀刻选择性的材料形成，因此能够被选择性地蚀刻。例如，层间介电层430可以是硅氧化物层，并且牺牲层420可以是硅氮化物层。
参照图10A和图10B，通过蚀刻牺牲层420和层间介电层430，可以形成具有台阶部分的台阶结构。为了形成台阶部分，可以在最上面的层间介电层437上形成掩模层(未示出)，并且可以蚀刻被掩模层暴露的层间介电层430和牺牲层420。通过在整理掩模层的同时执行对掩模层所暴露的层间介电层430和牺牲层420进行蚀刻的处理多次，可以依次对层间介电层430和牺牲层420进行蚀刻，借此可以形成具有台阶部分的台阶结构。
参照图11A和图11B，第二介电层440可以形成在第一介电层330上并且可以覆盖第二基板410的被暴露的侧表面和顶表面、蚀刻阻挡件411、牺牲层420和层间介电层430的被暴露的侧面和顶表面。第二介电层440可以由硅氧化物层制成或者包含硅氧化物层。蚀刻阻挡层411的开口OP可以被第二介电层440填充。
为了形成沟道结构，形成穿过第二介电层440、层间介电层430和牺牲层420以使第二基板410暴露的多个沟道孔TC。可以通过在绝缘膜440上形成光刻胶图案(未示出)，使用光刻胶图案作为掩模对绝缘膜440、牺牲层420和层间绝缘膜430进行蚀刻并且去除光刻胶图案来形成孔TC。
参照图12A和图12B，通过在沟道孔TC中的每一个中形成沟道层450、栅介电层452和漏区454，可以形成沟道结构CH。
沟道层450可以具有完全填充直至其中心的柱或实心圆柱体的形状。虽然未示出，但是沟道层450可以具有其中心区域敞开的管的形状。在这种情况下，可以在沟道层450的敞开的中心区域中形成掩埋介电层。
在形成沟道层450之前，可以通过例如原子层沉积(ALD)或化学气相沉积(CVD)处理在沟道孔TC的侧壁上形成栅介电层452。虽然未示出，但是栅介电层452可以包括从与牺牲层420和层间介电层430邻近的区域起依次堆叠的阻挡层、电荷储存层和隧穿介电层。隧穿介电层可以由硅氧化物、铪氧化物、铝氧化物、锆氧化物或钽氧化物制成或者包含硅氧化物、铪氧化物、铝氧化物、锆氧化物或钽氧化物。电荷储存层可以由硅氮化物、硼氮化物、硅硼氮化物或掺杂有杂质的多晶硅制成或者包含硅氮化物、硼氮化物、硅硼氮化物或掺杂有杂质的多晶硅。阻挡层可以由硅氧化物、硅氮化物、铪氧化物、铝氧化物、锆氧化物和钽氧化物的单层或堆叠层制成或者包含硅氧化物、硅氮化物、铪氧化物、铝氧化物、锆氧化物和钽氧化物的单层或堆叠层。沟道层450可以形成在隧穿介电层的内部。在一些实施方式中，栅介电层452可以具有其中氧化物层、氮化物层和氧化物层依次堆叠的ONO(氧化物-氮化物-氧化物)堆叠结构。
可以在沟道层450的顶部和栅介电层452的顶部上形成漏区454。漏区454可以由诸如多晶硅这样的导电材料制成或者包含诸如多晶硅这样的导电材料。
参照图13A，沿着第二方向SD延伸的垂直狭缝TV被形成为穿过牺牲层420和层间介电层430，以使第二基板410暴露。垂直狭缝TV可以沿着第三方向TD分隔开。参照图13A和图13B，随后可以通过穿过垂直狭缝TV引入的蚀刻剂来选择性地去除牺牲层420。通过去除牺牲层420，可以在层间介电层430之间限定多个水平开口TH。通过水平开口TH，沟道结构CH的部分侧表面可以被暴露。在去除牺牲层420之后，层间介电层430可以由沟道结构CH支承。
参照图14A和图14B，可以在当去除牺牲层420时限定的多个水平开口TH(参见图13B)中形成多个栅极层461至466(统一用数字460指示)。栅极层460可以由金属、多晶硅或金属硅化物材料制成或者包含金属、多晶硅或金属硅化物材料。
参照图15A和15B，形成第一接触件471至476(统一用数字470指示)。可以通过在被限定具有台阶结构的区域中形成穿过第二介电层440和层间介电层430的分别使栅极层460暴露的孔并且通过将导电材料填充在孔中来形成接触件471至476。
参照图16A和图16B，为了形成第二接触件480，可以在第二介电层440上形成硬掩模图案(未示出)，硬掩模图案具有其中将形成第二接触件的敞开部分，并且可以通过对硬掩模图案的敞开部分的第二介电层440和第一介电层330进行蚀刻来形成使底部布线340暴露的孔TS。
为了增加半导体存储器件的集成度，堆叠的栅极层460的数目增加，这样也使第二介电层440的厚度增加。作为在蚀刻孔TS处理期间产生的蚀刻化合物的氢氟碳中的碳在蚀刻处理期间积聚在孔TS中，并且被聚合化，从而形成聚合物。聚合物的积聚发生在孔TS的上侧壁附近。随着第二介电层440的厚度增加并因此要在蚀刻孔TS的处理中蚀刻的第二介电层440的量增加，在蚀刻孔TS的处理期间产生的聚合物的量也增加。在孔图案密度高的部分中产生较少的聚合物，但是在孔图案密度低并且与邻近的孔之间的距离大的地方产生更多的聚合物。由于第二接触件480以独立这样的方式设置，因此在用于形成孔TS的蚀刻处理期间，厚的聚合物层会积聚在孔TS的上侧壁上，并且孔TS的入口会被聚合物层堵塞，由此会阻止蚀刻剂流入孔TS中。在这种情况下，会出现孔TS的底部未敞开的敞开失败。因此，第二接触件480(参见图4)不能与底部布线340电联接，并且半导体存储器件会变得不可能进行正常操作。因此，半导体存储器件的可靠性会下降。
在本发明的实施方式中，可以通过在形成孔TS时在孔TS附近的第二介电层440中形成附加虚设孔TU来解决此问题。当在孔TS周围附加地形成虚设孔TU时，由于在其中形成孔TS的部分中孔图案密度增加，因此能够抑制聚合物的过量产生。因此，防止了孔TS被聚合物堵塞的现象，因此蚀刻剂能够被顺利地引入孔TS中并且能够防止孔敞开失败。
参照图17A和图17B，通过在孔TS中和虚拟孔TDTU中填充导电材料，形成第二接触件480和虚设接触件482A。第二接触件480和虚设接触件482A可以由相同的材料形成。例如，第二接触件480和虚设接触件482A可以由金属或金属硅化物制成或者包含金属或金属硅化物。
图18是示意性例示根据本发明的实施方式的包括存储器件的存储系统的简化框图。
参照图18，存储系统600可以包括半导体存储器件610和存储控制器620。
半导体存储器件610可以包括如上所述的根据本发明实施方式的存储器件，并且可以按上述方式进行操作。存储控制器620可以控制半导体存储器件610。例如，半导体存储器件610和存储控制器620的组合可以被配置为存储卡或固态盘(SSD)。存储控制器620可以包括经由内部总线在操作上联接的SRAM 621、中央处理单元(CPU)622、主机接口623、ECC块624和存储接口625。
SRAM 621可以被用作CPU 622的工作存储器。主机接口623可以包括可以与存储系统600联接的主机的数据交换协议。
ECC块624可以检测并且纠正从半导体存储器件610读取的数据中包含的错误。
存储接口625可与半导体存储器件610通过接口连接。CPU 622可以执行用于存储控制器620的数据交换的总体控制操作。
虽然未示出，但是对于本领域的技术人员而言将变得显而易见的是，存储系统600还可以被设置有ROM，ROM存储用于与主机接口连接的代码数据。半导体存储器件610可以被设置为由多个闪存存储芯片构成的多芯片封装。
存储系统600可以用作出错概率低的可靠性高的存储介质。以上提到的非易失性存储器件可以被设置用于诸如固态盘(SSD)这样的存储系统。存储控制器620可以通过诸如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(快速外围组件互连)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机系统接口)协议、ESDI(增强小型盘接口)协议和IDE(集成装置电子器件)协议等这样的各种接口协议中的一种与外部装置(例如，主机)进行通信。
图19是例示根据本发明的实施方式的包括存储器件的计算系统的简化框图。
参照图19，根据实施方式的计算系统700可以包括与系统总线760电联接的存储系统710、微处理器(或CPU)720、RAM 730、用户接口740、诸如基带芯片组这样的调制解调器750。在一个实施方式中，计算系统700可以是移动装置，在这种情况下，可以附加地提供用于供应计算系统700的操作电压的电池(未示出)。虽然在附图中未示出，但是对于本领域的技术人员而言应该变得显而易见的是，计算系统700还可以包括应用芯片组、COMS图像传感器(CIS)、移动DRAM等。存储系统710可以被配置为例如使用非易失性存储器来存储数据的SSD(固态驱动器/盘)。另外作为一个示例，存储系统710可以被设置为融合闪存存储器(例如，NAND或NOR闪存存储器)。
还要注意，上述实施方式不旨在只通过装置和方法来实现，它们还可以通过执行与每个实施方式的配置对应的功能的程序以及上面存储有该程序的记录介质来实现。所述实施方式所属的领域中的技术人员可以容易地通过对上述实施方式的描述来导出此实现方式。
虽然已经出于例示性目的描述了各个实施方式，但本领域的技术人员应该清楚，可以在不脱离所附的权利要求限定的本公开的精神和范围的情况下进行各种改变和修改。
相关申请的交叉引用
本申请要求于2017年11月8日提交的韩国专利申请No.10-2017-0147873的优先权，该韩国专利申请的全部内容以引用方式并入本文中。

Claims (20)

1.一种半导体存储器件，该半导体存储器件包括：
外围电路区域，该外围电路区域包括第一基板、外围电路元件、第一介电层和底部布线，所述外围电路元件至少部分地设置在所述第一基板上方，所述第一介电层覆盖所述外围电路元件，所述底部布线设置在所述第一介电层中并且与所述外围电路元件电联接；
单元区域，该单元区域包括设置在所述第一介电层上方的第二基板、设置在所述第二基板上方的存储单元阵列；
第二介电层，该第二介电层覆盖所述存储单元阵列；
接触件，该接触件通过沿着与所述第二基板的顶表面垂直的第一方向穿过所述第二介电层和所述第一介电层与所述底部布线联接；以及
至少一个虚设接触件，所述至少一个虚设接触件在所述第二介电层中与所述接触件邻近地设置。
2.根据权利要求1所述的半导体存储器件，该半导体存储器件还包括：
蚀刻阻挡件，该蚀刻阻挡件与所述至少一个虚设接触件的下端联接。
3.根据权利要求2所述的半导体存储器件，其中，所述蚀刻阻挡件设置在所述第一介电层的顶表面上方并且与所述第二基板共面。
4.根据权利要求2所述的半导体存储器件，其中，所述蚀刻阻挡件由蚀刻选择性与所述第二介电层不同的材料形成。
5.根据权利要求4所述的半导体存储器件，其中，所述第二介电层包括硅氧化物层，并且所述蚀刻阻挡件包含硅氮化物膜和多晶硅层中的至少一种。
6.根据权利要求2所述的半导体存储器件，其中，所述蚀刻阻挡件由与所述第二基板相同的材料形成。
7.根据权利要求3所述的半导体存储器件，其中，所述蚀刻阻挡件包括供所述接触件穿过的开口。
8.根据权利要求1所述的半导体存储器件，其中，当从顶部观看时，所述至少一个虚设接触件具有与所述接触件相同的形状。
9.根据权利要求1所述的半导体存储器件，其中，所述接触件和所述至少一个虚设接触件由相同的材料形成。
10.根据权利要求1所述的半导体存储器件，其中，当从顶部观看时，所述接触件具有圆形形状，并且当从顶部观看时，所述至少一个虚设接触件具有条形形状。
11.根据权利要求1所述的半导体存储器件，其中，当从顶部观看时，所述接触件具有圆形形状，并且当从顶部观看时，所述至少一个虚设接触件包括布置成围绕所述接触件的形状的多个虚设接触件。
12.根据权利要求1所述的半导体存储器件，其中，当从顶部观看时，所述至少一个虚设接触件包括布置成围绕所述接触件的非连续框形状的多个虚设接触件。
13.根据权利要求1所述的半导体存储器件，其中，当从顶部观看时，所述至少一个虚设接触件包括布置成围绕所述接触件的连续框形状的虚设接触件。
14.一种半导体存储器件，该半导体存储器件包括：
外围电路区域，该外围电路区域包括第一基板、外围电路元件、第一介电层和底部布线，所述外围电路元件设置在所述第一基板上方，所述第一介电层覆盖所述外围电路元件，所述底部布线设置在所述第一介电层中并且与所述外围电路元件电联接；
单元区域，该单元区域包括设置在所述第一介电层上方的第二基板和蚀刻阻挡件、沿着与所述第二基板的顶表面垂直的第一方向延伸的沟道结构、与所述沟道结构邻近地交替堆叠在所述第二基板上方的多个栅极层和多个层间介电层以及覆盖所述栅极层的第二介电层；
接触件，该接触件通过沿着所述第一方向穿过所述第二介电层和所述第一介电层与所述底部布线联接；以及
多个虚设接触件，所述多个虚设接触件沿着所述第一方向穿过所述第二介电层与所述蚀刻阻挡件联接，并且与所述接触件邻近地设置。
15.根据权利要求14所述的半导体存储器件，其中，所述虚设接触件布置成围绕所述接触件的图案。
16.根据权利要求14所述的半导体存储器件，其中，所述蚀刻阻挡件包括供所述接触件穿过的开口。
17.根据权利要求16所述的半导体存储器件，其中，所述虚设接触件沿着所述开口的边缘布置。
18.根据权利要求14所述的半导体存储器件，
其中，所述接触件和所述虚设接触件由相同的材料形成。
19.一种半导体存储器件，该半导体存储器件包括：
第一基板；
外围电路元件，该外围电路元件至少部分地设置在所述第一基板上方；
第一介电层，该第一介电层覆盖所述外围电路元件；
布线，该布线设置在所述第一介电层中并且与所述外围电路元件电联接；
第二基板，该第二基板设置在所述第一介电层上方；
第二介电层，该第二介电层设置在所述第二基板上方；
接触件，该接触件通过沿着与所述第二基板的顶表面垂直的第一方向穿过所述第二介电层和所述第一介电层与所述布线联接；以及
至少一个虚设接触件，所述至少一个虚设接触件在所述第二介电层中与所述接触件邻近地设置。
20.根据权利要求19所述的半导体存储器件，该半导体存储器件还包括：
存储单元阵列，该存储单元阵列在所述第二介电层内部设置在所述第二基板上方；以及
蚀刻阻挡件，该蚀刻阻挡件与所述至少一个虚设接触件的下端联接。
CN201810564404.1A 2017-11-08 2018-06-04 半导体存储器件 Active CN109755250B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020170147873A KR102469334B1 (ko) 2017-11-08 2017-11-08 반도체 메모리 장치
KR10-2017-0147873 2017-11-08

Publications (2)

Publication Number Publication Date
CN109755250A true CN109755250A (zh) 2019-05-14
CN109755250B CN109755250B (zh) 2023-11-07

Family

ID=66327584

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810564404.1A Active CN109755250B (zh) 2017-11-08 2018-06-04 半导体存储器件

Country Status (3)

Country Link
US (1) US10446570B2 (zh)
KR (1) KR102469334B1 (zh)
CN (1) CN109755250B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112864168A (zh) * 2019-08-23 2021-05-28 长江存储科技有限责任公司 非易失性存储器件及其制造方法

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019057532A (ja) * 2017-09-19 2019-04-11 東芝メモリ株式会社 半導体メモリ
KR102532563B1 (ko) * 2018-03-28 2023-05-17 에스케이하이닉스 주식회사 메모리 장치 및 그것의 동작방법
JP2020038911A (ja) * 2018-09-05 2020-03-12 キオクシア株式会社 半導体記憶装置および半導体記憶装置の製造方法
KR20200116765A (ko) * 2019-04-02 2020-10-13 삼성전자주식회사 수직 커패시터 구조 및 이를 포함하는 비휘발성 메모리 장치
KR20210098145A (ko) 2020-01-31 2021-08-10 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그의 제조 방법
KR20210107390A (ko) 2020-02-24 2021-09-01 삼성전자주식회사 수직 펜스 구조물들을 갖는 반도체 소자
JP2021176157A (ja) * 2020-05-01 2021-11-04 キオクシア株式会社 半導体記憶装置
KR20220003359A (ko) 2020-07-01 2022-01-10 삼성전자주식회사 3차원 반도체 메모리 장치
KR20220009527A (ko) * 2020-07-15 2022-01-25 삼성전자주식회사 3차원 반도체 메모리 장치
KR20220017027A (ko) 2020-08-03 2022-02-11 삼성전자주식회사 반도체 장치

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100012997A1 (en) * 2008-07-17 2010-01-21 Samsung Electronics Co., Ltd. 3-dimensional flash memory device, method of fabrication and method of operation
US20110147818A1 (en) * 2009-12-17 2011-06-23 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20130207182A1 (en) * 2012-02-09 2013-08-15 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US20150129878A1 (en) * 2013-11-08 2015-05-14 Yoo-Cheol Shin Semiconductor device
CN104766865A (zh) * 2014-01-03 2015-07-08 三星电子株式会社 垂直型非易失性存储器件和垂直沟道非易失性存储器件
US20150303214A1 (en) * 2014-04-17 2015-10-22 Samsung Electronics Co., Ltd. Vertical memory devices
CN105321952A (zh) * 2014-06-23 2016-02-10 三星电子株式会社 三维半导体存储装置及其制造方法
CN106169307A (zh) * 2015-05-21 2016-11-30 三星电子株式会社 三维半导体存储器装置及其操作方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7002239B1 (en) * 2003-02-14 2006-02-21 National Semiconductor Corporation Leadless leadframe packaging panel featuring peripheral dummy leads
JP2007049016A (ja) * 2005-08-11 2007-02-22 Nec Electronics Corp 半導体装置およびその製造方法
JP2009200443A (ja) * 2008-02-25 2009-09-03 Toshiba Corp 不揮発性半導体記憶装置、及びその製造方法
KR20130072522A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자 및 그 제조 방법
KR102234266B1 (ko) * 2014-07-23 2021-04-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20160013765A (ko) * 2014-07-28 2016-02-05 삼성전자주식회사 반도체 장치
KR102307060B1 (ko) * 2014-12-03 2021-10-01 삼성전자주식회사 반도체 소자
KR102358302B1 (ko) 2015-05-21 2022-02-04 삼성전자주식회사 수직형 낸드 플래시 메모리 소자 및 그 제조 방법
KR102427646B1 (ko) * 2015-10-08 2022-08-02 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR102520042B1 (ko) 2015-11-25 2023-04-12 삼성전자주식회사 3차원 반도체 장치
KR102423766B1 (ko) * 2017-07-26 2022-07-21 삼성전자주식회사 3차원 반도체 소자

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100012997A1 (en) * 2008-07-17 2010-01-21 Samsung Electronics Co., Ltd. 3-dimensional flash memory device, method of fabrication and method of operation
US20110147818A1 (en) * 2009-12-17 2011-06-23 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US20130207182A1 (en) * 2012-02-09 2013-08-15 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US20150129878A1 (en) * 2013-11-08 2015-05-14 Yoo-Cheol Shin Semiconductor device
CN104766865A (zh) * 2014-01-03 2015-07-08 三星电子株式会社 垂直型非易失性存储器件和垂直沟道非易失性存储器件
US20150303214A1 (en) * 2014-04-17 2015-10-22 Samsung Electronics Co., Ltd. Vertical memory devices
CN105321952A (zh) * 2014-06-23 2016-02-10 三星电子株式会社 三维半导体存储装置及其制造方法
CN106169307A (zh) * 2015-05-21 2016-11-30 三星电子株式会社 三维半导体存储器装置及其操作方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112864168A (zh) * 2019-08-23 2021-05-28 长江存储科技有限责任公司 非易失性存储器件及其制造方法

Also Published As

Publication number Publication date
KR102469334B1 (ko) 2022-11-23
US20190139976A1 (en) 2019-05-09
CN109755250B (zh) 2023-11-07
US10446570B2 (en) 2019-10-15
KR20190052301A (ko) 2019-05-16

Similar Documents

Publication Publication Date Title
CN109755250A (zh) 半导体存储器件
CN110098193B (zh) 三维结构的半导体存储器装置
US10141326B1 (en) Semiconductor memory device
CN103226972B (zh) 三维非易失性存储器件
US9865541B2 (en) Memory device having cell over periphery structure and memory package including the same
CN103681684B (zh) 非易失性存储器件及其制造方法
US10777520B2 (en) Semiconductor memory device
KR102618280B1 (ko) 반도체 장치의 제조방법
US8426272B2 (en) Non-volatile memory devices including shared bit lines and methods of fabricating the same
CN108962909A (zh) 包括电容器的半导体存储装置
CN110718241B (zh) 半导体存储器装置
CN110767657B (zh) 半导体装置及半导体装置的制造方法
CN109427813A (zh) 三维结构的存储装置
CN112234068B (zh) 半导体存储器装置及其制造方法
US11769721B2 (en) Method of manufacturing a semiconductor memory device having capacitor electrodes and a vertical contact plug
US11417672B2 (en) Semiconductor memory device and manufacturing method thereof
US8953408B2 (en) Semiconductor memory device and method of manufacturing the same
CN108630261A (zh) 半导体存储装置
KR20150037165A (ko) 반도체 메모리 소자
CN113161364A (zh) 半导体存储器装置及其制造方法
KR20090127007A (ko) 공유 비트라인을 구비한 비휘발성 메모리 소자 및 그메모리 소자 제조방법
CN112185975A (zh) 具有传输晶体管的半导体存储器装置
CN116782661A (zh) 包括选择线的存储器设备
CN117479536A (zh) 半导体器件和包括该半导体器件的电子系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant