KR101901900B1 - 반도체 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명의 기술적 사상에 의한 일 양태에 따른 반도체 메모리 소자의 제조 방법은, 희생막을 관통하여 콘택 구조물의 적어도 일부를 노출하는 홀을 형성하는 단계와, 홀 내부 및 희생막 상에 하부 전극 물질막을 형성하는 단계와, 하부 전극 물질막 상에 금속 물질막을 형성하는 단계와, 희생막 상면 상의 하부 전극 물질막 및 금속 물질막을 제거하여 하부 전극 및 금속막을 형성하는 단계와, 희생막 상면 및 금속막 상에 나노 구조체들을 형성하는 단계와, 홀 내부의 하부 전극, 금속막 및 나노 구조체들을 반응시키는 단계, 및 희생막 상면 상에 형성된 나노 구조체들을 선택적으로 제거하여, 홀 내부의 나노 구조체들을 하부 전극에 자기 정렬된 나노 구조체들로 형성하는 단계를 포함한다.
Description
본 발명의 기술적 사상은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는, 커패시터를 포함하는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 소자, 예컨대, DRAM에서 커패시터는 전하를 저장하는 저장장치이다. 커패시터는 트랜지스터를 동작시킬 수 있는 일정량 이상의 전하를 담고 있어야 하기 때문에 적정 수준의 축전 용량을 확보하고 있어야 한다.
커패시터의 축전 용량은 커패시터 표면적과 유전체의 유전율에 비례하고 박막의 두께에 반비례한다. 이에 따라, DRAM 셀의 크기를 축소시키면서도 높은 축전 용량의 커패시터를 얻으려면 1) 커패시터의 표면적을 증가시키거나 2) 박막의 두께를 감소시키거나 3) 유전체를 고유전율 재료로 바꾸는 것이 필요하다.
그러나, 커패시터의 표면적을 증가시키기 위해 aspect ratio를 증가시키면twin bit fail 문제가 발생하게 되고, 박막의 두께는 누설 문제로 인해 줄이는 데 제한이 있으며, 유전체 재료의 개발에도 많은 시간과 노력이 필요하여, 여러 제조업체들이 DRAM 셀의 크기를 축소시키는데 큰 어려움을 겪고 있다.
이에 대한 대안으로, 커패시터를 구성하는 하부 전극의 표면적을 그래핀, 탄소 나노튜브 등을 이용하여 증가시키는 방안들이 제안되고 있지만, 나노 구조를 패터닝하는데 제한이 있어 실제 생산은 여전히 불가능하다는 문제점이 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 제조 공정 상의 제약없이 커패시터의 표면적을 증가시킬 수 있는 반도체 메모리 소자 및 그 제조방법을 제공하는 데 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제는 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따르면, 희생막을 관통하여 콘택 구조물의 적어도 일부를 노출하는 홀을 형성하는 단계; 상기 홀 내부 및 상기 희생막 상에 하부 전극 물질막을 형성하는 단계; 상기 하부 전극 물질막 상에 금속 물질막을 형성하는 단계; 상기 희생막 상면 상의 상기 하부 전극 물질막 및 상기 금속 물질막을 제거하여 하부 전극 및 금속막을 형성하는 단계; 상기 희생막 상면 및 상기 금속막 상에 나노 구조체들을 형성하는 단계; 상기 홀 내부의 상기 하부 전극, 상기 금속막 및 상기 나노 구조체들을 반응시키는 단계; 및 상기 희생막 상면 상에 형성된 상기 나노 구조체들을 선택적으로 제거하여, 상기 홀 내부의 상기 나노 구조체들을 상기 하부 전극에 자기 정렬된 나노 구조체들로 형성하는 단계;를 포함하는 반도체 메모리 소자의 제조 방법이 개시된다.
예시적인 실시예에 따르면, 상기 하부 전극 물질막은, 실리콘을 포함할 수하는, 있다.
예시적인 실시예에 따르면, 상기 홀 내부의 상기 하부 전극, 상기 금속막 및 상기 나노 구조체들을 반응시키는 단계는, 상기 금속막 및 상기 나노 구조체들을 상기 하부 전극과 반응시켜 금속 실리사이드화 시킬 수 있다.
예시적인 실시예에 따르면, 상기 홀 내부의 상기 하부 전극, 상기 금속막 및 상기 나노 구조체들을 반응시키는 단계는, 질소 분위기 하에서 500~700℃로 열처리할 수 있다.
예시적인 실시예에 따르면, 상기 금속 물질막은, Ti, Pt, Mo, Ni, Co, 및 W 중 적어도 하나를 포함할 수 있다.
예시적인 실시예에 따르면, 상기 나노 구조체들은, 나노 로드(nano-rod), 나노 튜브(nano-tube), 나노와이어(nano-wire), 나노 리프(nano-leaf), 꽃 형상(flower-like shape), 나노벨트(nano-belt), 나노링(nano-ring), 나노헬릭스(nano-helix), 나노보우(nano-bow), 나노도트(nano-dot), 및 성게 형상(urchin shape) 중 어느 하나의 형상을 가질 수 있다.
예시적인 실시예에 따르면, 상기 홀 내부의 상기 나노 구조체들을 상기 자기 정렬된 나노 구조체들로 형성하는 단계는, 습식 식각 공정을 이용하여 상기 희생막 상면 상에 형성된 상기 나노 구조체들을 선택적으로 제거할 수 있다.
예시적인 실시예에 따르면, 상기 홀 내부의 상기 나노 구조체들을 상기 하부 전극에 자기 정렬된 나노 구조체들로 형성하는 단계 후, 상기 자기 정렬된 나노 구조체들을 덮는 유전막을 형성하는 단계를 더 포함할 수 있다.
예시적인 실시예에 따르면, 상기 유전막은, SiO2, Si3N4, SiOxN, ZrO2, Al2O3, PZT (Pb(Ti,Zr)O3), HfO2, SBT (SrBi2Ta2O9), Ta2O5, BST (Ba-Sr-Titanate), TiO2, HfO2-SiO2 다형체 (polymorph) 중 적어도 하나를 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따르면, 적어도 두 개의 희생막들과 적어도 하나의 지지막이 교대로 적층된 복합막을 관통하여 콘택 구조물의 적어도 일부를 노출시키는 홀을 형성하는 단계; 상기 홀의 내부 및 상기 복합막 상에 하부 전극 물질막을 형성하는 단계; 상기 복합막 상면 상의 상기 하부 전극 물질막을 제거하여 하부 전극을 형성하는 단계; 상기 복합막에서 상기 희생막들 중 적어도 일부를 제거하여 상기 지지막을 노출시키는 단계; 상기 하부 전극 및 상기 지지막 상에 금속 물질막을 형성하는 단계; 상기 금속 물질막 상에 나노 구조체들을 형성하는 단계; 상기 하부 전극, 상기 금속 물질막 및 상기 나노 구조체들을 반응시키는 단계; 및 상기 지지막 상면 상에 형성된 상기 나노 구조체들을 선택적으로 제거하여, 상기 하부 전극 상의 상기 나노 구조체들을 상기 하부 전극에 자기 정렬된 나고 구조체들로 형성하는 단계;를 포함하는, 반도체 메모리 소자의 제조 방법이 개시된다.
예시적인 실시예에 따르면, 상기 지지막을 노출시키는 단계는, 상기 복합막에서 상기 희생막들 전부를 제거하여 상기 지지막의 상면 및 하면을 노출시킬 수 있다.
본 발명의 기술적 사상에 의한 또 다른 양태에 따르면, 콘택 구조물을 갖는 절연막 상에 위치하되, 상기 콘택 구조물과 적어도 일부가 접하며 실린더 형상을 갖는 하부 전극; 및 상기 하부전극 상의 유전막;을 포함하되, 상기 하부 전극은, 상기 하부 전극의 표면으로부터 돌출되며 상기 하부 전극에 대해 자기 정렬된 나노 구조체들을 포함하는, 반도체 메모리 소자가 개시된다.
예시적인 실시예에 따르면, 상기 자기 정렬된 나노 구조체들은, 상기 하부 전극의 내측벽에 형성될 수 있다.
예시적인 실시예에 따르면, 상기 자기 정렬된 나노 구조체들은, 상기 하부 전극의 내측벽 및 상기 하부 전극의 외측벽 일부에 형성될 수 있다.
예시적인 실시예에 따르면, 상기 자기 정렬된 나노 구조체들은, 나노 로드(nano-rod), 나노 튜브(nano-tube), 나노와이어(nano-wire), 나노 리프(nano-leaf), 꽃 형상(flower-like shape), 나노벨트(nano-belt), 나노링(nano-ring), 나노헬릭스(nano-helix), 나노보우(nano-bow), 나노도트(nano-dot), 및 성게 형상(urchin shape) 중 어느 하나의 형상을 가질 수 있다.
예시적인 실시예에 따르면, 상기 하부 전극은, 실리콘을 포함할 수 있고, 상기 자기 정렬된 나노 구조체들은, 금속 실리사이드일 수 있다.
예시적인 실시예에 따르면, 상기 하부 전극 및 상기 자기 정렬된 나노 구조체들은, 하부 전극 구조물을 구성할 수 있다.
본 발명의 기술적 사상에 의한 실시예들에 따르면, 고용량의 커패시터를 형성할 수 있되, 커패시터의 용량 증가를 위한 나노 구조체를 형성함에 있어서 노광(lithography) 공정 등을 이용하지 않고 간소화된 공정을 통해 제조 가능하여, 반도체 메모리 소자의 제조 공정 상의 편의성과 양산성을 도모할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 예시적인 실시예들에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 순서도이다.
도 2a 내지 도 2j는 예시적인 실시예들에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 3은 예시적인 실시예들에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 순서도이다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5c는 예시적인 실시예들에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 1은 예시적인 실시예들에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 순서도이다.
도 2a 내지 도 2j는 예시적인 실시예들에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 3은 예시적인 실시예들에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 순서도이다.
도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 5a 내지 도 5c는 예시적인 실시예들에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
이하, 첨부 도면을 참조하여 본 발명의 기술적 사상에 의한 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
아래의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 기술적 사상의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 기술적 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명의 기술적 사상의 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 기술적 사상에 의한 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1은 예시적인 실시예들에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 순서도이다. 도 2a 내지 도 2j는 예시적인 실시예들에 따른 반도체 메모리 소자의 제조방법을 설명하기 위하여 각 공정 과정에 대응되는 단면도들이다.
도 1 및 도 2a를 참조하면, 공정 P1000에서 반도체 기판(110) 위의 절연막(113) 상에 복합막(100)을 형성할 수 있다.
절연막(113)에는 절연막(113)의 적어도 일부를 관통하도록 콘택 구조물(111)이 형성되어 있다. 이때 절연막(113)의 상면과 콘택 구조물(111)의 상면은 동일 평면을 이룰 수 있다. 즉 절연막(113)의 상면과 콘택 구조물(111)의 상면은 실질적으로 동일한 레벨에 형성될 수 있다. 콘택 구조물은 도핑된 폴리 실리콘 등 도전성 물질을 포함할 수 있다. 한편, 도 2a에 도시하지는 않았으나, 반도체 기판(110)에는 개별 소자, 예를 들어 트랜지스터 등이 형성되어 있을 수 있고, 반도체 기판(110)과 절연막(113) 사이에는 워드라인, 비트라인, 층간 절연막, 금속간 절연막 등이 더 형성되어 있을 수 있다.
절연막(113)의 상면과 콘택 구조물(111)의 상면이 이루는 일면 상에 복합막(100)이 형성된다. 복합막(100)은 제1 내지 제3 희생막들(124, 125, 126) 및 제1 및 제2 지지막들(131, 132)을 포함할 수 있다. 제1 내지 제3 희생막들(124)은 절연막(113) 상에 순서대로 적층될 수 있다, 제1 및 제2 희생막(124, 125)의 사이에 제1 지지막(131)이 개재될 수 있다. 제2 및 제3 희생막(125, 126)의 사이에 제2 지지막(132)이 개재될 수 있다.
도 2a에서는, 복합막(100)에 3개의 희생막 및 2개의 지지막이 포함된 것으로 도시되어 있으나 이에 제한되는 것은 아니다. 예컨대 복합막(100)에는 1개, 또는 3개 이상의 지지막이 포함되는 것도 가능하다. 또는, 복합막(100)은 지지막을 포함하지 않는 단일의 희생막으로 이루어질 수도 있다.
제1 내지 제3 희생막들(124, 125, 126)은 반도체 산화물을 포함할 수 있다. 예컨대, 제1 내지 제3 희생막들(124, 125, 126)은 BPSG(Boro Phosphorous Silicate Glass), SOD(Spin On Dielectric), PSG(Phosphorous Silicate Glass), LPTEOS(Low Pressure Tetra Ethyl Ortho Silicate) 또는 PETEO(Plasma Enhanced Tetra Ethyl Ortho Silicate)와 같은 산화막을 포함할 수 있다. 제1 내지 제3 희생막들(124, 125, 126)은 서로 동일한 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다. 한편, 도시되지 않았으나, 절연막(113) 및 복합막(100)의 사이, 콘택 구조물 및 복합막(100)사이에 식각 저지막이 형성될 수도 있다.
제1 및 제2 지지막들(131, 132)은 후술되는 습식 식각 공정 시 하부 전극이 쓰러지는 것을 방지하기 위하여 형성될 수 있다. 제1 및 제2 지지막들(131, 132)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등을 포함할 수 있다. 제1 및 제2 지지막들(131, 132)은 서로 동일한 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다.
이어서, 복합막(100) 상에 마스크 희생막(181)을 형성할 수 있다. 여기서, 마스크 희생막(181)은 TEOS(Tetra Ethyl Ortho Silicate), BPSG, PSG, USG(Undoped Silicate Glass), SOD, HDP(High Density Plasma oxide) 등의 산화막을 포함할 수 있다. 한편, 구현예에 따라서, 마스크 희생막(181)은 생략될 수 있다.
이어서, 마스크 희생막(181) 상에 포토레지스트를 도포하고 노광 및 현상으로 패터닝하여 포토 레지스트 패턴(183)을 형성한다. 포토 레지스트 패턴(183)에 의해 하부 전극이 형성될 홀들(h, 도 2b 참조)이 정의될 수 있다. 포토 레지스트 패턴(183)을 형성하기 전에 비정질카본 또는 폴리실리콘막 등의 하드 마스크막(182)을 미리 형성할 수 있고, 하드 마스크막(182) 위에 반사방지막(Anti-Reflective Coating, 미도시)을 형성할 수도 있다. 이어서, 포토 레지스트 패턴(183)을 식각 마스크로 하여 하드 마스크막(182)을 식각할 수 있다.
도 1, 도 2a 및 도 2b를 참조하면, 공정 P1002에서 포토 레지스트 패턴(183)을 제거한 후에 하드 마스크막(182)을 식각 마스크로 하여 마스크 희생막(181), 제1 및 제2 지지막들(131, 132), 제1 내지 제3 희생막들(124, 125, 126)을 식각할 수 있다. 이에 따라, 복수의 홀들(h)이 형성되고, 홀들(h)을 통해 콘택 구조물 상면이 노출될 수 있다.
홀들(h)은 절연막(113)의 상면에 수직한 제1 방향(z방향)을 따라 복합막(100)을 관통할 수 있다. 홀들(h)은 절연막(113)의 상면에 평행하고 서로 교차하는 제2 방향 및 제3 방향(x방향, y방향)을 따라 이격되고 정렬되어 배치될 수 있다. 홀들(h)은 종횡비(aspect ratio)가 매우 큰 구조로 형성될 수 있다. 홀들(h)은 원통형 구조, 멀티 핀(fin)형 구조 등을 포함할 수 있다.
복합막(100)을 건식 식각하는 경우, 홀들(h)의 측벽은 89∼89.9°의 기울기를 가질 수 있다. 홀들(h)은 상부 선폭보다 하부 선폭이 작아지는 형태가 될 수 있다. 즉, 홀들(h)은 테이퍼진(tapered) 형태일 수 있다. 경우에 따라 콘택 구조물의 상측 부분이 일부 과도 식각되어 홈이 형성될 수 있으나, 이에 제한되는 것은 아니다.
도 1및 도 2c를 참조하면, 공정 P1004에서 복합막(100) 및 하드 마스크막(182)을 제거한 후 전면에 하부 전극 물질막(142l) 및 금속 물질막(144l)을 콘포말하게 형성할 수 있다. 하부 전극 물질막(142l) 및 금속 물질막(144l)은 홀들(h)들의 적어도 일부를 채울 수 있다. 하부 전극 물질막(142l)은 홀의 측벽 및 바닥면을 콘포말하게 커버할 수 있다.
하부 전극 물질막(142l)은, 예컨대 도핑된 폴리 실리콘을 포함할 수 있으나 이에 제한되는 것은 아니다. 하부 전극 물질막(142l)은 단차 피복(step coverage) 성능이 우수한 화학 기상 퇴적(Chemical Vapor Deposition, CVD) 또는 원자층 퇴적(Atomic Layer Deposition, ALD) 등의 방법으로 증착될 수 있다.
금속 물질막(144l)은 티타늄(Ti) 백금(Pt), 몰리브덴(Mo), 니켈(Ni), 코발트(Co), 텅스텐(W) 등 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 금속 물질막(144l)은 CVD(Chemical Vapor Deposition) 또는 ALD(Atomic Layer Deposition) 방법으로 증착될 수 있다.
도 1및 도 2d를 참조하면 공정 P1004에서 하부 전극 물질막(142l, 도2c참조) 및 금속 물질막(144l, 도 2c참조)의 적어도 일부를 제거하여 하부 전극(142) 및 금속막(144)을 형성할 수 있다.
이는 노드 분리 공정에 해당할 수 있다. 하부 전극 물질막(142l, 도2c참조) 및 금속 물질막(144l, 도2c참조)의 적어도 일부를 제거하는 것은 마스크 희생막(181)을 종료점으로 하는 건식 에치백(Dry etchback) 또는 CMP(Chemical Mechanical Polishing) 등에 의해 수행될 수 있으나 이에 제한되는 것은 아니다. 마스크 희생막(181)은 제3 희생막(126)을 보호하는 역할을 할 수 있다. 하지만 이에 제한되는 것은 아니고 마스크 희생막(181)이 생략될 수 있고, 제3 희생막(126)의 상측 부분이 일부 식각될 수 있다. 이에 제3 희생막(126)의 상면이 노출될 수 있다.
예시적인 실시예들에 따르면, 서로 인접한 하부 전극(142)은 제1 내지 제3 희생막들(124, 125, 126)을 사이에 두고 이격될 수 있다. 서로 인접한 금속막(144)은 제1 내지 제3 희생막들(124, 125, 126)을 사이에 두고 서로 이격될 수 있다. 따라서 서로 인접한 하부 전극(142)은 제1 내지 제3 희생막들(124, 125, 126)에 의해 서로 절연될 수 있다. 또한, 서로 인접한 금속막(144)은 제1 내지 제3 희생막들(124, 125, 126)에 의해 서로 절연될 수 있다.
홀들(h)의 형태가 상부 선폭보다 하부 선폭이 작아지는 기울기를 가지는 경우, 하부 전극(142) 및 금속막(144)에 그러한 형태가 전사될 수 있다. 따라서, 하부 전극(142) 및 금속막(144)은 상부 선폭보다 하부 선폭이 작아지는 형태가 될 수 있다. 콘택 구조물의 표면에 홈이 형성되는 경우 하부 전극(142)의 하부는 안착되는 형태로 견고하게 접촉 및 적층될 수 있다. 하부 전극(142)의 외벽은 제1 및 제2 지지막들(131, 132)에 의해 고정 및 지지될 수 있다.
도1 및 도 2e를 참조하면 공정 P1006에서 도금 방식으로 나노 구조체(146)를 성장시킬 수 있다. 나노 구조체(146)는 솔겔법, 전기 도금법, 무전해 도금법, 화학 기상 퇴적법, 레이저 삭마(ablation), 나노 입자 분산 코팅 등에 의해 형성될 수 있다.
나노 구조체(146)는 금속막(144)의 표면으로부터 돌출된 형상을 가질 수 있다. 나노 구조체(146)는 나노로드(nanorod), 나노튜브(nanotube), 나노와이어(nanowire), 나노리프(nanoleaf), 꽃 형상(flower-like shape), 나노벨트(nanobelt), 나노링(nanoring), 나노헬릭스(nanohelix), 나노보우(nanobow), 나노도트(nanodot), 및 성게 형상(urchin shape) 중 어느 하나의 형상을 가질 수 있으나, 이에 제한되는 것은 아니다.
나노 구조체(146)는 티타늄(Ti) 백금(Pt), 몰리브덴(Mo), 니켈(Ni), 코발트(Co), 텅스텐(W) 등 중 적어도 하나를 포함할 수 있다. 나노 구조체(146)의 조성과 금속막(144)의 조성은 실질적으로 동일할 수 있으나, 이에 제한되는 것은 아니다.
이때 금속막(144)이 나노 구조체(146)의 성장 시에 시드층으로 작용할 수 있다. 따라서, 금속막(144)이 배치된 홀들(h) 내부에 형성되는 나노 구조체(146)는 조밀하고 수직성 있게 성장할 수 있다. 이때 나노 구조체(146)가 수직성 있게 성장한다 함은 나노 구조체(146)가 성장하는 표면에 대해 실질적으로 수직한 방향으로 연장되도록 형성됨을 의미한다. 반면 시드층이 없는 제3 희생막(126) 상에는 홀들(h)의 내부에 비해 불규칙적이고 밀도가 작은 나노 구조체(146)가 성장할 수 있다.
도 1 및 2f를 참조하면, 공정 P1008에서 하부 전극(142), 금속막(144, 도 2e 참조) 및 나노 구조체(146, 도 2e 참조)를 반응시킬 수 있다.
금속막(144, 도 2e 참조) 및 나노 구조체(146, 도 2e 참조)는 하부 전극(142)과 반응하여 반응 금속막(144R) 및 반응 나노 구조체(146R)가 될 수 있다. 반응 금속막(144R) 및 반응 나노 구조체(146R)는 하부 전극(142)과 함께 하부 전극 구조물(140)을 구성할 수 있다. 미세구조의 반응 나노 구조체(146R)로 인하여 반응 나노 구조체(146R)가 형성되지 않은 경우에 비해 하부 전극의 면적이 증가하여 축전 용량이 크게 증가할 수 있다.
반응 나노 구조체(146R)는 금속 및 반도체의 화합물을 포함할 수 있다. 예시적인 실시예들에 따르면, 하부 전극(142)이 도핑된 폴리 실리콘을 포함하는 경우, 반응 나노 구조체(146R)는 금속 실리사이드를 포함할 수 있다. 예컨대, 반응 나노 구조체(146R)는 티타늄(Ti) 백금(Pt), 몰리브덴(Mo), 니켈(Ni), 코발트(Co), 텅스텐(W) 등의 실리사이드를 포함할 수 있다.
예시적인 실시예들에 따르면, 도 2g를 참조하여 설명한 공정의 결과물을 질소 분위기 하, 500~700 ℃의 온도로 열처리하여 반응 나노 구조체(146R)를 형성할 수 있다. 구체적으로 나노 구조체(146, 도 2g 참조)가 티타늄을, 하부 전극(142)이 도핑된 폴리실리콘을 포함하는 경우, 반응 나노 구조체(146R)는 하기의 화학식 1에 따른 화학 반응에 의해 형성될 수 있다.
제3 희생막(126) 상에 형성된 나노 구조체(146)의 일부는 질소 분위기 하에서 금속 질화물로 반응 할 수 있으나, 대부분은 반응하지 않은 상태로 남는다.
나아가 금속막(144, 도 2e 참조) 또한 실질적으로 동일한 화학 반응을 통해 반응 금속막(144R)이 될 수 있다. 반응 금속막(144R)은 금속 및 반도체의 화합물을 포함할 수 있다.
예시적인 실시예들에 따르면, 하부 전극(142)이 도핑된 폴리 실리콘을 포함하는 경우, 반응 금속막(144R)은 금속 실리사이드를 포함할 수 있다. 반응 금속막(144R)은 티타늄(Ti) 백금(Pt), 몰리브덴(Mo), 니켈(Ni), 코발트(Co), 텅스텐(W) 등의 실리사이드를 포함할 수 있다.
도 2f를 참조하면 홀들(h) 내부의 모든 금속막 및 나노 구조체들이 반응한 것으로 도시되었으나, 이에 제한되는 것은 아니고, 일부 반응 하지 않은 나노 구조체 및 금속막을 포함할 수 있다. 즉, 홀들(h) 내부의 나노 구조체 및 금속막의 일부는 반응 하지 않은 채로 남아 있을 수도 있다.
도 1 및 2g를 참조하면, 공정 P1010에서 도 2d 제3 희생막(126) 상에 형성된 나노 구조체(146)를 제거하여, 반응 나노 구조체(146R)를 하부 전극(142)에 자기 정렬된 나노 구조체로 형성할 수 있다. 즉, 제3 희생막(126) 상의 나노 구조체들만을 선택적으로 제거하여 반응 나노 구조체(146R)들만을 하부 전극(142)에 잔존시킴으로써, 하부 전극(142)에 자기 정렬된 나노 구조체를 형성할 수 있다. 하부 전극(142) 상의 반응 금속막(144R), 자기 정렬된 나노 구조체, 즉, 반응 나노 구조체(146R)는 하부 전극(142)과 함께 하부 전극 구조물(140)을 구성하게 된다.
예시적인 실시예들에 따르면, 제3 희생막(126) 상의 나노 구조체(146, 도 2f 참조)는 습식 식각에 의해 제거될 수 있다. 예컨대, 수산화암모늄 (NH4OH), 과산화수소 (H2O2), 무이온수 (Deionized water)를 포함한 용액 등으로 제3 희생막(126) 상의 나노 구조체(146)를 제거할 수 있다. 반면 홀들(h) 내부에 형성된 반응 나노 구조체(146R)는 제거되지 않고, 하부 전극(142)에 자기 정렬되어 자기 정렬된 나노 구조체가 된다.
이와 같이, 본 발명의 기술적 사상에 의하면, 별도의 패터닝 공정을 수행하지 않고도 P1006 내지 P1010을 통해서 하부 전극(142) 상에 하부 전극의 표면적 극대화를 위한 자기 정렬된 나노 구조체를 형성할 수 있다. 이로 인해, 패터닝 공정으로 인한 제약없이 커패시터의 하부 전극 표면적을 증가시킬 수 있어 양산성이 증대되며, 간소화된 공정으로 고용량의 커패시터를 형성할 수 있게 된다.
도 2h를 참조하면 도 2i를 참조하면 노출된 하부 전극(142)의 내부 측벽, 및 복합막(100) 상에 유전막(150)을 제공할 수 있다.
유전막(150)은 화학 기상 퇴적법, 원자층 증착법, 솔겔법 등의 도포성이 우수한 방법을 이용하여 적정 두께로 형성한다. 유전막(150)은 콘포말하게 형성될 수 있다. 유전막(150)은 SiO2, Si3N4, SiOxN, ZrO2, Al2O3, PZT (Pb(Ti,Zr)O3), HfO2, SBT (SrBi2Ta2O9), Ta2O5, BST (Ba-Sr-Titanate), TiO2, HfO2-SiO2, 다형체 (polymorph) 등을 포함할 수 있다.
도 2i를 참조하면 도 2d를 이용하여 설명한 것과 실질적으로 동일한 방법으로 유전막(150)의 일부를 제거할 수 있다. 이에 따라 유전막(150)의 제3 희생막(126) 상에 형성된 부분이 제거될 수 있다. 하지만 이에 제한되는 것은 아니고, 후술하듯 제1 내지 제3 희생막들(124, 125, 126) 제거될 때 함께 제거될 수도 있다.
도 2j를 참조하면 제1 내지 제3 희생막들(124, 125, 126)을 제거할 수 있다.
제1 내지 제3 희생막들(124, 125, 126)은 제1 및 제2 지지막들(131, 132)들을 통해 습식 식각되어 제거될 수 있다. 제1 및 제2 지지막들(131, 132)은 다공성이거나 개구(미도시)를 포함할 수 있다.
제1 내지 제3 희생막들(124, 125, 126)은 산화막이므로, 습식 식각 공정은 불산 또는 BOE(Buffered Oxide Etchant) 용액 등의 습식 식각액을 이용하여 수행할 수 있다. 습식 식각액은 제1 및 제2 지지막들(131, 132)에 형성되어 있는 개구 등을 통해 흘러 들어가 제1 내지 제3 희생막들(124, 125, 126)을 식각할 수 있다.
습식 식각 시에 제1 및 제2 지지막들(131, 132)은 제1 내지 제3 희생막들(124, 125, 126)에 대하여 높은 식각 선택비를 갖는다. 따라서 제1 및 제2 지지막들(131, 132)은 제1 내지 제3 희생막들(124, 125, 126)을 식각할 때, 식각 되지 않고 유지될 수 있다. 따라서 높은 종횡비의 하부 전극들(140)이 쓰러지지 않도록 견고하게 고정시키는 기능을 할 수 있다. 경우에 따라 절연막(113) 및 콘택 구조물 상에 식각 저지막(미도시)이 형성되어 습식 식각액이 하부 전극들(140) 하에 배치된 구조로 침투하지 못하도록 할 수 있다.
이어서, 노출된 유전막(150) 상에 도전성 물질, 예컨대, 도핑된 폴리 실리콘, 금속 박막 등으로 상부 전극을 형성할 수 있고, 기타 배선 공정, 후(back-end) 공정 등의 잔여 공정들을 수행하여 반도체 메모리 소자를 제조할 수 있다.
한편, 도 2h 내지 도 2j에서는, 제1 내지 제3 희생막(124, 125, 126)을 제거하기 전에 유전막(150)을 형성하는 것으로 도시하였으나, 이에 제한되는 것은 아니다. 예컨대, 희생막의 일부 또는 전부를 제거한 후 유전막 및 상부 전극을 순차적으로 형성할 수 있다.
도 3은 예시적인 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 순서도이다. 도 4a 내지 도 4c는 예시적인 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 이하에서는 설명의 편의상 도 1 내지 도 2j를 이용하여 설명한 것을 제외하고 차이점을 위주로 기술하기로 한다.
도 3을 참조하면, 공정 P3000 및 P3002에서 도 2 a 및 도 2b를 참조하여 설명한 것과 유사한 방법으로, 절연막 상에 복합막을 형성한 후 홀들(h)을 형성할 수 있다.
도 3 및 도 4a를 참조하면, 공정 P3004에서 도 2c를 참조하여 설명한 것과 유사한 방법으로 하부 전극 물질막(142l)을 형성하고, 도 2d를 참조하여 설명한 것과 유사한 방법으로 복합막 상면의 하부 전극 물질막(142l)을 제거하여 하부 전극(142)을 형성할 수 있다.
도 3 및 도 4a를 참조하면, 공정 P3006에서 도 2h를 참조하여 설명한 것과 유사한 방법으로 복합막을 구성하는 제1 내지 제3 희생막들(124, 125, 126) 중 적어도 하나를 제거할 수 있다. 이에 따라, 하부 전극(142)의 외측벽 중 적어도 일부가 노출될 수 있고, 제2 지지막(132)의 상면이 노출될 수 있다.
도 3 및 도 4b를 참조하면, 공정 P3008에서 도 2c에서 설명한 것과 유사한 방법으로 금속 물질막(144l)을 형성하여, 도 2e를 참조하여 설명한 것과 유사한 방법으로 나노 구조체(146)를 제공할 수 있다.
도 4b를 참조하면, 제3 희생막(126)이 완전히 제거된 것으로 도시되었으나, 이에 제한되는 것은 아니고, 제3 희생막(126)이 일부만 제거될 수도 있다. 예시적인 실시예들에 따르면 제3 희생막(126)의 전부 및 제2 희생막(125)이 일부 및/또는 전부가 제거될 수 있다. 예시적인 실시예들에 따르면 제3 희생막(126)의 전부 및 제2 희생막(125)이 전부 및 제1 희생막(124)이 일부가 식각되어 제거될 수 있다. 즉 제1 내지 제3 희생막들(124, 125, 126)은 적층의 역순으로 식각되어 제거될 수 있다.
금속 물질막(144l)은 전체 구조물의 노출된 표면상에 배치될 수 있다. 금속 물질막(144l)은 홀들(h) 내부 측벽의 하부 전극(142) 및 홀들(h) 외부의 노출된 하부 전극(142)의 측벽 및 노출된 제2 지지막(132) 상에 형성될 수 있다. 하지만 이에 제한되는 것은 아니고, 금속 물질막(144l)의 형성은 제1 내지 제3 희생막(124, 125, 126, 도 4a 참조)의 식각 정도에 따라 달라질 수 있다.
도 3 및 도 4c를 참조하면 공정 P3010에서 도 2f를 이용하여 설명한 것과 실질적으로 동일한 방법으로 하부 전극(142), 금속 물질막(144l) 및 나노 구조체(146)를 반응시킬 수 있다. 이에 따라, 하부 전극(142) 상에서는 금속 물질막(144l) 및 나노 구조체(146)가 하부 전극(142)과 반응하여 개질될 수 있으나, 제2 지지막(132) 상에 형성된 나노 구조체(146)의 일부는 질소 분위기 하에서 금속 질화물 등으로 반응할 수 있을 뿐 대부분은 반응하지 않은 상태로 남는다.
이어서 공정 P3012에서 도 2g를 참조하여 설명한 것과 유사한 방법으로 제2 지지막(132) 상의 나노 구조체(146)만을 선택적으로 제거하여, 반응 나노 구조체(146)를 하부 전극(142)에 자기정렬된 나노 구조체로 형성한다. 한편, 제2 지지막(132) 상의 금속 물질막(144l)은 습식 식각액에 의해 나노 구조체(146)과 함께 제거될 수 있다.
이어서 도 2h 내지 2j를 참조하여 설명한 것과 실질적으로 동일한 제조 공정을 수행할 수 있다.
도 5a 내지 5c는 예시적인 실시예들에 따른 반도체 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다. 이상 도 3 내지 도 4c를 참조하여 설명한 것과 중복되는 설명을 생략하고 차이점을 위주로 기술한다.
도 5a를 참조하면 도 4a와 달리, 제1 내지 제3 희생막들이 모두 제거될 수 있다.
도 5b를 참조하면, 금속 물질막(144l) 및 나노 구조체(146)를 제공할 수 있다.
금속 물질막(144l)은 전체 구조물의 노출된 표면상에 배치될 수 있다. 금속 물질막(144l)은 속이 빈 기둥 형상의 하부 전극(142)의 내부 및 외부 측벽, 제1 및 제2 지지막(132)의 상면, 하면 및 절연막(113) 상에 형성될 수 있다.
도 5c를 참조하면 도 2f를 이용하여 설명한 것과 실질적으로 동일한 방법으로 하부 전극(142), 금속 물질막(144l) 및 나노 구조체(146)를 반응시킬 수 있다. 이에 따라, 하부 전극(142) 상에서는 금속 물질막(144l) 및 나노 구조체(146)가 하부 전극(142)과 반응하여 개질될 수 있으나, 제1 지지막(131), 제2 지지막(132) 및 절연막(113) 상에 형성된 나노 구조체(146)의 일부는 질소 분위기 하에서 금속 질화물 등으로 반응할 수 있을 뿐 대부분은 반응하지 않은 상태로 남는다.
이어서 도 2g를 참조하여 설명한 것과 유사한 방법으로 반응하지 않은 나노 구조체(146)를 선택적으로 제거하여 하부 전극(142)에 자기정렬된 나노 구조체(146R)만을 잔존시킨 후, 도 2h 내지 2k를 참조하여 설명한 것과 실질적으로 동일한 제조 공정을 수행할 수 있다. 한편, 제1 지지막(131), 제2 지지막(132) 및 절연막(113) 상에 형성된 금속 물질막(144l)은 나노 구조체(146)와 함께 습식 식각액에 의해 함께 제거될 수 있다.
예시적인 실시예들에 따른 제조 공정들이 당 분야에서 통상의 지식을 가진 자에 의하여 다른 구조의 상부 전극 및 하부 전극 예컨대, 평면형(Planar) 구조, 적층 구조, 지느러미(Fin) 구조, 울퉁불퉁한 폴리 실리콘 구조, 트렌치 구조, 평판형 기판(Substrate plate) 구조를 형성함에도 응용될 수 있음은 자명하다.
이상, 본 발명의 기술적 사상을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명의 기술적 사상은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100: 희생막, 110: 기판, 124, 125, 126: 희생막, 140: 하부 전극 구조물
142: 하부 전극 144: 금속막, 146: 나노 구조체, h: 홀, 150: 유전막,
142: 하부 전극 144: 금속막, 146: 나노 구조체, h: 홀, 150: 유전막,
Claims (17)
- 희생막을 관통하여 콘택 구조물의 적어도 일부를 노출하는 홀을 형성하는 단계;
상기 홀 내부 및 상기 희생막 상에 하부 전극 물질막을 형성하는 단계;
상기 하부 전극 물질막 상에 금속 물질막을 형성하는 단계;
상기 희생막 상면 상의 상기 하부 전극 물질막 및 상기 금속 물질막을 제거하여 하부 전극 및 금속막을 형성하는 단계;
상기 희생막 상면 및 상기 금속막 상에 나노 구조체들을 형성하는 단계;
상기 홀 내부의 상기 하부 전극, 상기 금속막 및 상기 나노 구조체들을 반응시키는 단계; 및
상기 희생막 상면 상에 형성된 상기 나노 구조체들을 선택적으로 제거하여, 상기 홀 내부의 상기 나노 구조체들을 상기 하부 전극에 자기 정렬된 나노 구조체들로 형성하는 단계;
를 포함하는, 반도체 메모리 소자의 제조 방법.
- 제1 항에 있어서,
상기 하부 전극 물질막은, 실리콘을 포함하는, 반도체 메모리 소자의 제조 방법.
- 제2 항에 있어서,
상기 홀 내부의 상기 하부 전극, 상기 금속막 및 상기 나노 구조체들을 반응시키는 단계는, 상기 금속막 및 상기 나노 구조체들을 상기 하부 전극과 반응시켜 금속 실리사이드화 시키는, 반도체 메모리 소자의 제조 방법.
- 제1 항에 있어서,
상기 홀 내부의 상기 하부 전극, 상기 금속막 및 상기 나노 구조체들을 반응시키는 단계는, 질소 분위기 하에서 500~700℃로 열처리하는, 반도체 메모리 소자의 제조 방법.
- 제1 항에 있어서,
상기 금속 물질막은, Ti, Pt, Mo, Ni, Co, 및 W 중 적어도 하나를 포함하는, 반도체 메모리 소자의 제조 방법.
- 제1 항에 있어서,
상기 나노 구조체들은, 나노 로드(nano-rod), 나노 튜브(nano-tube), 나노와이어(nano-wire), 나노 리프(nano-leaf), 꽃 형상(flower-like shape), 나노벨트(nano-belt), 나노링(nano-ring), 나노헬릭스(nano-helix), 나노보우(nano-bow), 나노도트(nano-dot), 및 성게 형상(urchin shape) 중 어느 하나의 형상을 갖는, 반도체 메모리 소자의 제조 방법.
- 제1 항에 있어서,
상기 홀 내부의 상기 나노 구조체들을 상기 자기 정렬된 나노 구조체들로 형성하는 단계는, 습식 식각 공정을 이용하여 상기 희생막 상면 상에 형성된 상기 나노 구조체들을 선택적으로 제거하는, 반도체 메모리 소자의 제조 방법.
- 제1 항에 있어서,
상기 홀 내부의 상기 나노 구조체들을 상기 하부 전극에 자기 정렬된 나노 구조체들로 형성하는 단계 후,
상기 자기 정렬된 나노 구조체들을 덮는 유전막을 형성하는 단계;를 더 포함하는, 반도체 메모리 소자의 제조 방법.
- 제8 항에 있어서,
상기 유전막은, SiO2, Si3N4, SiOxN, ZrO2, Al2O3, PZT (Pb(Ti,Zr)O3), HfO2, SBT (SrBi2Ta2O9), Ta2O5, BST (Ba-Sr-Titanate), TiO2, HfO2-SiO2 다형체 (polymorph) 중 적어도 하나를 포함하는, 반도체 메모리 소자의 제조 방법.
- 적어도 두 개의 희생막들과 적어도 하나의 지지막이 교대로 적층된 복합막을 관통하여 콘택 구조물의 적어도 일부를 노출시키는 홀을 형성하는 단계;
상기 홀의 내부 및 상기 복합막 상에 하부 전극 물질막을 형성하는 단계;
상기 복합막 상면 상의 상기 하부 전극 물질막을 제거하여 하부 전극을 형성하는 단계;
상기 복합막에서 상기 희생막들 중 적어도 일부를 제거하여 상기 지지막을 노출시키는 단계;
상기 하부 전극 및 상기 지지막 상에 금속 물질막을 형성하는 단계;
상기 금속 물질막 상에 나노 구조체들을 형성하는 단계;
상기 하부 전극, 상기 금속 물질막 및 상기 나노 구조체들을 반응시키는 단계; 및
상기 지지막 상면 상에 형성된 상기 나노 구조체들을 선택적으로 제거하여, 상기 하부 전극 상의 상기 나노 구조체들을 상기 하부 전극에 자기 정렬된 나노 구조체들로 형성하는 단계;
를 포함하는, 반도체 메모리 소자의 제조 방법.
- 제10 항에 있어서,
상기 지지막을 노출시키는 단계는,
상기 복합막에서 상기 희생막들 전부를 제거하여 상기 지지막의 상면 및 하면을 노출시키는, 반도체 메모리 소자의 제조 방법.
- 콘택 구조물을 갖는 절연막 상에 위치하되, 상기 콘택 구조물과 적어도 일부가 접하며 실린더 형상을 갖는 하부 전극;
상기 하부 전극의 적어도 일부를 덮는 금속막;
상기 금속막의 표면으로부터 돌출되며, 상기 하부 전극에 대해 자기 정렬된 나노 구조체; 및
상기 금속막 및 상기 자기 정렬된 나노 구조체를 덮는 유전막;
을 포함하는, 반도체 메모리 소자.
- 제12 항에 있어서,
상기 자기 정렬된 나노 구조체들은, 상기 하부 전극의 내측벽을 덮는 상기 금속막 상에 형성되는, 반도체 메모리 소자.
- 제12 항에 있어서,
상기 자기 정렬된 나노 구조체들은, 상기 하부 전극의 내측벽 및 상기 하부 전극의 외측벽을 덮는 상기 금속막 상에 형성되는, 반도체 메모리 소자.
- 제12 항에 있어서,
상기 자기 정렬된 나노 구조체들은, 나노 로드(nano-rod), 나노 튜브(nano-tube), 나노와이어(nano-wire), 나노 리프(nano-leaf), 꽃 형상(flower-like shape), 나노벨트(nano-belt), 나노링(nano-ring), 나노헬릭스(nano-helix), 나노보우(nano-bow), 나노도트(nano-dot), 및 성게 형상(urchin shape) 중 어느 하나의 형상을 갖는, 반도체 메모리 소자.
- 제12 항에 있어서,
상기 하부 전극은, 실리콘을 포함하고,
상기 금속막 및 상기 자기 정렬된 나노 구조체들은, 금속 실리사이드인, 반도체 메모리 소자.
- 제12 항에 있어서,
상기 하부 전극, 상기 금속막, 및 상기 자기 정렬된 나노 구조체들은, 하부 전극 구조물을 구성하는, 반도체 메모리 소자.
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