KR102613794B1 - 전이 금속-함유 전도성 원소들에 의해 캡슐화된 강유전체 메모리 요소들을 포함하는 3차원 메모리 디바이스 및 이를 제조하는 방법 - Google Patents

전이 금속-함유 전도성 원소들에 의해 캡슐화된 강유전체 메모리 요소들을 포함하는 3차원 메모리 디바이스 및 이를 제조하는 방법 Download PDF

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아드라쉬 라자셰카
라구비르 에스. 마칼라
라훌 샤랑파니
승-열 양
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샌디스크 테크놀로지스 엘엘씨
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Abstract

3차원 강유전체 메모리 디바이스는, 기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택 - 전기 전도성 층들 각각은 전이 금속 원소-함유 전도성 라이너 및 전도성 충전 재료 부분을 포함함 -, 교번하는 스택을 통해 수직으로 연장되는 수직 반도체 채널, 수직 반도체 채널을 측방향으로 둘러싸고 전기 전도성 층들의 레벨들에 위치된 관형 전이 금속 원소-함유 전도성 스페이서들의 수직 스택, 및 관형 전이 금속 원소-함유 전도성 스페이서들의 수직 스택과 전이 금속 원소-함유 전도성 라이너 사이에 위치된 강유전체 재료 층을 포함한다.

Description

전이 금속-함유 전도성 원소들에 의해 캡슐화된 강유전체 메모리 요소들을 포함하는 3차원 메모리 디바이스 및 이를 제조하는 방법
관련 출원
본 출원은 2019년 9월 12일자로 출원된 미국 특허 출원 제16/568,668호의 우선권의 이익을 주장하며, 그의 전체 내용들은 본 명세서에 참고로 포함된다.
기술분야
본 개시내용은 일반적으로 반도체 디바이스들의 분야에 관한 것으로, 특히 전이 금속-함유 전도성 원소들에 의해 캡슐화된 강유전체 메모리 요소들을 포함하는 3차원 메모리 디바이스 및 이를 제조하는 방법들에 관한 것이다.
강유전체 재료는 인가된 전기장의 부재 시에 전하들의 자발적 분극(spontaneous polarization)을 보여주는 재료를 지칭한다. 강유전체 재료 내의 전하들의 순(net) 분극 P는 최소 에너지 상태에서 0이 아니다. 따라서, 재료의 자발적인 강유전성 분극이 발생하며, 강유전체 재료는 반대 극성 유형들의 표면 전하들을 2개의 대향 표면들 상에 축적한다. 강유전체 재료에 걸친 인가된 전압 V의 함수로서의 강유전체 재료의 분극 P는 히스테리시스를 보여준다. 강유전체 재료의 보자력장과 잔류자기(remanent) 분극의 곱은 강유전체 재료의 유효성을 특성화하기 위한 메트릭이다.
강유전체 메모리 디바이스는 정보를 저장하는 데 사용되는 강유전체 재료를 포함하는 메모리 디바이스이다. 강유전체 재료는 메모리 디바이스의 메모리 재료로서 작용한다. 강유전체 재료의 쌍극자 모멘트는 강유전체 재료에 정보를 저장하기 위해 강유전체 재료에 대한 인가된 전기장의 극성에 의존하여 2개의 상이한 배향들(예컨대, 결정 격자 내의 산소 및/또는 금속 원자 위치들과 같은 원자 위치들에 기초한 "상향" 또는 "하향" 분극 위치들)로 프로그래밍된다. 강유전체 재료의 쌍극자 모멘트의 상이한 배향들은 강유전체 재료의 쌍극자 모멘트에 의해 생성되는 전기장에 의해 검출될 수 있다. 예를 들어, 쌍극자 모멘트의 배향은 전계 효과 트랜지스터 강유전체 메모리 디바이스에서 강유전체 재료에 인접하게 제공된 반도체 채널을 통과하는 전류를 측정함으로써 검출될 수 있다.
본 개시내용의 일 양태에 따르면, 3차원 강유전체 메모리 디바이스는, 기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택 - 전기 전도성 층들 각각은 전이 금속 원소-함유 전도성 라이너(liner) 및 전도성 충전 재료 부분을 포함함 -, 교번하는 스택을 통해 수직으로 연장되는 수직 반도체 채널, 수직 반도체 채널을 측방향으로 둘러싸고 전기 전도성 층들의 레벨들에 위치된 관형 전이 금속 원소-함유 전도성 스페이서들의 수직 스택, 및 관형 전이 금속 원소-함유 전도성 스페이서들의 수직 스택과 전이 금속 원소-함유 전도성 라이너 사이에 위치된 강유전체 재료 층을 포함한다.
본 개시내용의 다른 양태에 따르면, 3차원 강유전체 메모리 디바이스를 형성하는 방법은, 기판 위에 절연 층들 및 희생 재료 층들의 교번하는 스택을 형성하는 단계, 교번하는 스택을 통해 수직으로 연장되는 메모리 개구들을 형성하는 단계, 메모리 개구들 각각에 수직 반도체 채널을 형성하는 단계, 절연 층들에 대해 선택적인 희생 재료 층들을 제거함으로써 후면 리세스들을 형성하는 단계, 수직 반도체 채널들의 형성 이전 또는 이후에 메모리 개구들 각각 주위에 관형 전이 금속 원소-함유 전도성 스페이서들의 수직 스택을 형성하는 단계 - 관형 전이 금속 원소-함유 전도성 스페이서들 각각은 수직 반도체 채널들의 개개의 수직 반도체 채널을 측방향으로 둘러쌈 -, 관형 전이 금속 원소-함유 전도성 스페이서들 상의 후면 리세스들에 강유전체 재료 층을 형성하는 단계, 및 강유전체 재료 층 상에 전이 금속 원소-함유 전도성 라이너를 형성함으로써 후면 리세스들에 전기 전도성 층들을 형성하고, 전이 금속 원소-함유 전도성 라이너 위에 전도성 충전 재료 부분을 형성하는 단계를 포함한다.
도 1은 본 개시내용의 제1 실시예에 따른, 적어도 하나의 주변 디바이스 및 반도체 재료 층의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 2는 본 개시내용의 제1 실시예에 따른, 절연 층들 및 희생 재료 층들의 교번하는 스택의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 3은 본 개시내용의 제1 실시예에 따른, 단차형 테라스들 및 역-단차형(retro-stepped) 유전체 재료 부분의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 4a는 본 개시내용의 제1 실시예에 따른, 메모리 개구들 및 지지 개구들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 4b는 도 4a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 4a의 단면의 평면이다.
도 5a 내지 도 5g는 본 개시내용의 제1 실시예에 따른, 그 내부에서의 메모리 개구 충전 구조물의 형성 동안의 제1 예시적인 구조물 내의 메모리 개구의 순차적인 개략적인 수직 단면도들이다.
도 5h는 본 개시내용의 제1 실시예에 따른, 메모리 개구 충전 구조물의 대안적인 실시예의 수직 단면도이다.
도 6은 본 개시내용의 제1 실시예에 따른, 메모리 스택 구조물들 및 지지 기둥 구조물들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 7a는 본 개시내용의 제1 실시예에 따른, 후면 트렌치들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 7b는 도 7a의 제1 예시적인 구조물의 부분적인 투시 평면도이다. 수직 평면 A - A'는 도 7a의 개략적인 수직 단면도의 평면이다.
도 8은 본 개시내용의 제1 실시예에 따른, 후면 리세스들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 9a 내지 도 9e는 본 개시내용의 제1 실시예에 따른, 전기 전도성 층들의 형성 동안의 제1 예시적인 구조물의 구역의 순차적인 수직 단면도들이다.
도 9f 내지 도 9o는 도 9e의 프로세싱 단계에 대응하는 프로세싱 단계에서의 제1 예시적인 구조물의 구역의 대안적인 실시예들이다.
도 10은 도 9d의 프로세싱 단계들에서의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 11a는 본 개시내용의 제1 실시예에 따른, 증착된 전도성 재료를 후면 트렌치 내부로부터 제거한 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 11b는 도 11a의 제1 예시적인 구조물의 부분적인 투시 평면도이다. 수직 평면 A - A'는 도 11a의 개략적인 수직 단면도의 평면이다.
도 12는 본 개시내용의 제1 실시예에 따른, 관형 절연 스페이서 및 후면 콘택 구조물의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 13a는 본 개시내용의 제1 실시예에 따른, 부가적인 콘택 비아 구조물들의 형성 이후의 제1 예시적인 구조물의 개략적인 수직 단면도이다.
도 13b는 도 13a의 제1 예시적인 구조물의 평면도이다. 수직 평면 A - A'는 도 13a의 개략적인 수직 단면도의 평면이다.
도 14a 내지 도 14c는 본 개시내용의 제2 실시예에 따른, 메모리 개구 충전 구조물의 형성 동안의 제2 예시적인 구조물의 구역의 순차적인 수직 단면도들이다.
도 15a 내지 도 15h는 본 발명의 제2 실시예에 따른, 후면 리세스들, 관형 절연 스페이서들, 관형 전이 금속 원소-함유 전도성 스페이서들, 강유전체 재료 층, 및 개개의 전이 금속 원소-함유 전도성 라이너를 각각 포함하는 전기 전도성 층들의 형성 동안의 제2 예시적인 구조물의 구역의 순차적인 수직 단면도들이다.
도 15i 내지 도 15o는 도 15h의 프로세싱 단계에 대응하는 프로세싱 단계에서의 제2 예시적인 구조물의 구역의 대안적인 실시예들이다.
위에서 논의된 바와 같이, 본 개시내용은 다중레벨 메모리 어레이들의 수직 스택을 포함하는 3차원 메모리 디바이스들 및 이를 제조하는 방법들에 관한 것이며, 이들의 다양한 양태들이 아래에 설명된다. 본 발명의 실시예들은 다중레벨 메모리 구조물을 포함하는 다양한 구조물들을 형성하기 위해 이용될 수 있으며, 이들의 비제한적인 예들은 복수의 NAND 메모리 스트링들을 포함하는 3차원 모놀리식 메모리 어레이 디바이스들과 같은 반도체 디바이스들을 포함한다.
도면들은 일정한 축척으로 작성된 것은 아니다. 요소들의 중복의 부존재가 명백히 설명되거나 명확하게 달리 나타내지 않는 한, 요소의 단일 인스턴스가 예시되는 경우 요소의 다수의 인스턴스들이 중복될 수 있다. "제1", "제2" 및 "제3"과 같은 서수들은 단지 유사한 요소들을 식별하기 위해 이용되며, 상이한 서수들이 본 개시내용의 명세서 및 청구범위에 걸쳐 이용될 수 있다. 동일한 도면 부호들은 동일한 요소 또는 유사한 요소를 지칭한다. 달리 나타내지 않는 한, 동일한 도면 부호들을 갖는 요소들은 동일한 조성 및 동일한 기능을 갖는 것으로 추정된다. 달리 나타내지 않는 한, 요소들 사이의 "접촉"은 요소들에 의해 공유되는 에지 또는 표면을 제공하는 요소들 사이의 직접 접촉을 지칭한다. 본 명세서에서 사용되는 바와 같이, 제2 요소 "상에" 위치된 제1 요소는 제2 요소의 표면의 외부 면 상에 또는 제2 요소의 내부 면 상에 위치될 수 있다. 본 명세서에서 사용되는 바와 같이, 제1 요소의 표면과 제2 요소의 표면 사이의 물리적 접촉이 존재하면, 제1 요소는 제2 요소 "상에 직접" 위치된다. 본 명세서에서 사용되는 바와 같이, 제1 요소는 제1 요소와 제2 요소 사이에 적어도 하나의 전도성 재료로 이루어진 전도성 경로가 존재하면, 제2 요소에 "전기적으로 연결된다". 본 명세서에서 사용되는 바와 같이, "프로토타입" 구조물 또는 "인-프로세스" 구조물은, 그 안의 적어도 하나의 컴포넌트의 형상 또는 조성이 후속하여 변형되는 일시적인 구조물을 지칭한다.
본 명세서에서 사용되는 바와 같이, "층"은 두께를 갖는 구역을 포함하는 재료 부분을 지칭한다. 층은 아래에 놓인 또는 위에 놓인 구조물의 전체에 걸쳐 연장될 수 있거나, 아래에 놓인 또는 위에 놓인 구조물의 범위보다 작은 범위를 가질 수 있다. 추가로, 층은 연속적인 구조물의 두께보다 작은 두께를 갖는 균질한 또는 비균질한 연속적인 구조물의 구역일 수 있다. 예를 들어, 층은 연속적인 구조물의 상단 표면과 하단 표면에 있는 또는 이들 사이에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 그리고/또는 테이퍼링된 표면을 따라 연장될 수 있다. 기판은 하나의 층일 수 있거나, 그 내부에 하나 이상의 층들을 포함할 수 있거나, 그 상에, 그 위에, 그리고/또는 그 아래에 하나 이상의 층들을 가질 수 있다.
본 명세서에서 사용되는 바와 같이, 제2 표면이 제1 표면 위에 놓이거나 또는 아래에 놓이고, 제1 표면 및 제2 표면을 포함하는 수직 평면 또는 실질적으로 수직인 평면이 존재하면, 제1 표면과 제2 표면은 서로 "수직으로 일치"한다. 실질적으로 수직인 평면은 수직 방향으로부터 5도 미만의 각도만큼 벗어나는 방향을 따라 곧게 연장되는 평면이다. 수직 평면 또는 실질적으로 수직인 평면은 수직 방향 또는 실질적으로 수직인 방향을 따라 직선형이며, 수직 방향 또는 실질적으로 수직인 방향에 수직인 방향을 따른 곡률을 포함할 수 있거나 포함하지 않을 수 있다.
모놀리식 3차원 메모리 어레이는, 개재 기판들 없이 반도체 웨이퍼와 같은 단일 기판 위에 다수의 메모리 레벨들이 형성되는 메모리 어레이이다. 용어 "모놀리식"은 어레이의 각각의 레벨의 층들이 어레이의 각각의 아래에 놓인 레벨의 층들 상에 직접 증착된다는 것을 의미한다. 대조적으로, 2차원 어레이들은 별도로 형성되고 이어서 함께 패키징되어 비-모놀리식 메모리 디바이스를 형성할 수 있다. 예를 들어, 발명의 명칭이 "Three-dimensional Structure Memory"인 미국 특허 제5,915,167호에 설명된 바와 같이, 별개의 기판들 상에 메모리 레벨들을 형성하고 메모리 레벨들을 수직으로 적층함으로써 비-모놀리식 적층형 메모리들이 구성되었다. 기판들은 접합 이전에 메모리 레벨들로부터 박화되거나 제거될 수 있지만, 메모리 레벨들은 초기에 별개의 기판들 위에 형성되기 때문에, 그러한 메모리들은 진정한 모놀리식 3차원 메모리 어레이들이 아니다. 본 개시내용의 다양한 3차원 메모리 디바이스들은 모놀리식 3차원 NAND 스트링 메모리 디바이스를 포함하며, 본 명세서에 설명된 다양한 실시예들을 이용하여 제조될 수 있다.
일반적으로, 반도체 패키지(또는 "패키지")는 핀들 또는 솔더 볼들의 세트를 통해 회로 기판에 부착될 수 있는 유닛 반도체 디바이스를 지칭한다. 반도체 패키지는, 반도체 칩(또는 "칩"), 또는 예를 들어 플립-칩 접합(flip-to-chip bonding) 또는 다른 칩-칩 접합에 의해 그들 사이에 접합되는 복수의 반도체 칩들을 포함할 수 있다. 패키지 또는 칩은 단일 반도체 다이(또는 "다이") 또는 복수의 반도체 다이들을 포함할 수 있다. 다이는 독립적으로 외부 커맨드들을 실행하거나 상태를 보고할 수 있는 가장 작은 유닛이다. 전형적으로, 다수의 다이들을 갖는 패키지 또는 칩은 그 내부의 평면의 총 수 만큼 많은 수의 외부 커맨드들을 동시에 실행할 수 있다. 각각의 다이는 하나 이상의 평면들을 포함한다. 동일한 동시 동작들이 동일한 다이 내의 각각의 평면에서 실행될 수 있지만, 일부 제한들이 있을 수 있다. 다이가 메모리 다이, 즉 메모리 요소들을 포함하는 다이인 경우, 동시 판독 동작들, 동시 기입 동작들, 또는 동시 소거 동작들이 동일한 메모리 다이 내의 각각의 평면에서 수행될 수 있다. 메모리 다이에서, 각각의 평면은 다수의 메모리 블록들(또는 "블록들")을 포함하며, 이들은 단일 소거 동작으로 소거될 수 있는 가장 작은 유닛이다. 각각의 메모리 블록은 다수의 페이지들을 포함하며, 이들은 프로그래밍을 위해 선택될 수 있는 가장 작은 유닛들이다. 페이지는 또한 판독 동작에 선택될 수 있는 가장 작은 유닛이다.
도 1을 참조하면, 예를 들어, 수직 NAND 메모리 디바이스들을 포함하는 디바이스 구조물을 제조하기 위해 이용될 수 있는, 본 개시내용의 제1 실시예에 따른 제1 예시적인 구조물이 예시된다. 제1 예시적인 구조물은 반도체 기판일 수 있는 기판(9, 10)을 포함한다. 기판은 기판 반도체 층(9) 및 선택적인 반도체 재료 층(10)을 포함할 수 있다. 기판 반도체 층(9)은 반도체 웨이퍼 또는 반도체 재료 층일 수 있고, 적어도 하나의 원소 반도체 재료(예를 들어, 단결정 실리콘 웨이퍼 또는 층), 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함할 수 있다. 기판은, 예를 들어, 기판 반도체 층(9)의 최상단 표면일 수 있는 주 표면(7)을 가질 수 있다. 주 표면(7)은 반도체 표면일 수 있다. 일 실시예에서, 주 표면(7)은 단결정 반도체 표면과 같은 단결정 반도체 표면일 수 있다.
본 명세서에서 사용되는 바와 같이, "반도체성 재료"는 1.0 × 10-5 S/m 내지 1.0 × 105 S/m의 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "반도체 재료"는 전기 도펀트들이 내부에 존재하지 않을 시에 1.0 × 10-5 S/m 내지 1.0 S/m의 범위의 전기 전도도를 갖는 재료를 지칭하며, 전기 도펀트를 이용한 적합한 도핑 시에 1.0 S/m 내지 1.0 × 105 S/m의 범위의 전기 전도도를 갖는 도핑된 재료를 생성할 수 있다. 본 명세서에서 사용되는 바와 같이, "전기 도펀트"는 밴드 구조(band structure) 내의 가전자대에 홀을 추가하는 p-형 도펀트, 또는 밴드 구조 내의 전도대에 전자를 추가하는 n-형 도펀트를 지칭한다. 본 명세서에서 사용되는 바와 같이, "전도성 재료"는 1.0 × 105 S/m 초과인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "절연체 재료" 또는 "유전체 재료"는 1.0 × 10-5 S/m 미만인 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에서 사용되는 바와 같이, "고농도로 도핑된 반도체 재료"는, 결정질 재료로서 형성된 바와 같이 또는 (예를 들어, 초기 비정질 상태로부터) 어닐링 프로세스를 통해 결정질 재료로 변환되면 전도성 재료가 되도록, 즉 1.0 × 105 S/m 초과인 전기 전도도를 갖도록, 충분히 높은 원자 농도에서 전기 도펀트로 도핑된 반도체 재료를 지칭한다. "도핑된 반도체 재료"는 고농도로 도핑된 반도체 재료일 수 있거나, 또는 1.0 × 10-5 S/m 내지 1.0 × 105 S/m의 범위의 전기 전도도를 제공하는 농도에서의 전기 도펀트들(즉, p-형 도펀트들 및/또는 n-형 도펀트들)을 포함하는 반도체 재료일 수 있다. "진성 반도체 재료"는 전기 도펀트들로 도핑되지 않는 반도체 재료를 지칭한다. 따라서, 반도체 재료는 반도체성 또는 전도성일 수 있고, 진성 반도체 재료 또는 도핑된 반도체 재료일 수 있다. 도핑된 반도체 재료는 그 내부의 전기 도펀트들의 원자 농도에 의존하여 반도체성 또는 전도성일 수 있다. 본 명세서에서 사용되는 바와 같이, "금속성 재료"는 적어도 하나의 금속성 원소를 내부에 포함하는 전도성 재료를 지칭한다. 전기 전도도들에 대한 모든 측정들은 표준 조건에서 이루어진다.
일 실시예에서, 주변 회로부에 대한 적어도 하나의 반도체 디바이스(700)가 기판 반도체 층(9)의 일부 상에 형성될 수 있다. 적어도 하나의 반도체 디바이스는 예를 들어, 전계 효과 트랜지스터들을 포함할 수 있다. 예를 들어, 적어도 하나의 얕은 트렌치 격리 구조물(720)은, 기판 반도체 층(9)의 일부들을 에칭하고 그 내부에 유전체 재료를 증착시킴으로써 형성될 수 있다. 게이트 유전체 층, 적어도 하나의 게이트 전도체 층, 및 게이트 캡 유전체 층이 기판 반도체 층(9) 위에 형성될 수 있고, 후속하여 패터닝되어 적어도 하나의 게이트 구조물(750, 752, 754, 758)을 형성할 수 있으며, 그 각각은 게이트 유전체(750), 게이트 전극(752, 754), 및 게이트 캡 유전체(758)를 포함할 수 있다. 게이트 전극(752, 754)은 제1 게이트 전극 부분(752) 및 제2 게이트 전극 부분(754)의 스택을 포함할 수 있다. 적어도 하나의 게이트 스페이서(756)는, 유전체 라이너를 증착시키고 이방성으로 에칭함으로써 적어도 하나의 게이트 구조물(750, 752, 754, 758) 주위에 형성될 수 있다. 활성 구역들(730)은, 예를 들어, 적어도 하나의 게이트 구조물(750, 752, 754, 758)을 마스킹 구조물들로서 이용하여 전기 도펀트들을 도입함으로써, 기판 반도체 층(9)의 상부 부분들에 형성될 수 있다. 필요에 따라 부가적인 마스크들이 이용될 수 있다. 활성 구역들(730)은 전계 효과 트랜지스터들의 소스 구역들 및 드레인 구역들을 포함할 수 있다. 제1 유전체 라이너(761) 및 제2 유전체 라이너(762)가 선택적으로 형성될 수 있다. 제1 및 제2 유전체 라이너들(761, 762) 각각은 실리콘 산화물 층, 실리콘 질화물 층, 및/또는 유전체 금속 산화물 층을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 실리콘 산화물은 실리콘 이산화물 뿐만 아니라, 각각의 실리콘 원자들에 대해 2개 초과의 또는 2개 미만의 산소 원자들을 갖는 비-화학량론적 실리콘 산화물들을 포함한다. 실리콘 이산화물이 바람직하다. 예시적인 예에서, 제1 유전체 라이너(761)는 실리콘 산화물 층일 수 있고, 제2 유전체 라이너(762)는 실리콘 질화물 층일 수 있다. 주변 회로부에 대한 적어도 하나의 반도체 디바이스는, 적어도 하나의 NAND 디바이스를 포함할 수 있는, 후속하여 형성될 메모리 디바이스들에 대한 드라이버 회로를 포함할 수 있다.
실리콘 산화물과 같은 유전체 재료가 적어도 하나의 반도체 디바이스 위에 증착될 수 있고, 후속하여 평탄화되어 평탄화 유전체 층(770)을 형성할 수 있다. 일 실시예에서, 평탄화 유전체 층(770)의 평탄화된 상단 표면은 유전체 라이너들(761, 762)의 상단 표면과 동일 평면 상에 있을 수 있다. 후속하여, 평탄화 유전체 층(770) 및 유전체 라이너들(761, 762)은 기판 반도체 층(9)의 상단 표면을 물리적으로 노출시키기 위해 영역으로부터 제거될 수 있다. 본 명세서에서 사용되는 바와 같이, 표면은 표면이 진공, 또는 기체 상 물질(예컨대 공기)과 물리적으로 접촉하면 "물리적으로 노출"된다.
선택적인 반도체 재료 층(10)은, 존재한다면, 예를 들어 선택적인 에피택시에 의해, 단결정 반도체 재료의 증착에 의해, 적어도 하나의 반도체 디바이스(700)의 형성 이전에, 또는 이후에 기판 반도체 층(9)의 상단 표면 상에 형성될 수 있다. 증착된 반도체 재료는 기판 반도체 층(9)의 반도체 재료와 동일할 수 있거나, 상이할 수 있다. 증착된 반도체 재료는 위에서 설명된 바와 같이 기판 반도체 층(9)에 대해 이용될 수 있는 임의의 재료일 수 있다. 반도체 재료 층(10)의 단결정 반도체 재료는 기판 반도체 층(9)의 단결정 구조물과 에피택셜 정렬되어 있을 수 있다. 평탄화 유전체 층(770)의 상단 표면 위에 위치된 증착된 반도체 재료의 부분들은, 예를 들어 화학적 기계적 평탄화(CMP)에 의해 제거될 수 있다. 이러한 경우, 반도체 재료 층(10)은 평탄화 유전체 층(770)의 상단 표면과 동일 평면 상에 있는 상단 표면을 가질 수 있다.
적어도 하나의 반도체 디바이스(700)의 구역(즉, 영역)은 본 명세서에서 주변 디바이스 구역(200)으로 지칭된다. 메모리 어레이가 후속하여 형성되는 구역은 본 명세서에서 메모리 어레이 구역(100)으로 지칭된다. 전기 전도성 층들의 단차형 테라스들을 후속하여 형성하기 위한 계단 구역(300)이 메모리 어레이 구역(100)과 주변 디바이스 구역(200) 사이에 제공될 수 있다. 대안적인 실시예에서, 적어도 하나의 반도체 디바이스(700)는 "CUA"(CMOS under array) 구성으로 메모리 어레이 구역(100) 아래에 형성된다. 이러한 경우, 주변 디바이스 구역(200)은 생략되거나 CUA 구성과 조합하여 사용될 수 있다. 다른 대안적인 실시예에서, 적어도 하나의 반도체 디바이스(700)는 별개의 기판 상에 형성되고, 이어서 메모리 어레이 구역(100)을 포함하는 기판(9, 10)에 접합될 수 있다.
도 2를 참조하면, 교번하는 복수의 제1 재료 층들(절연 층들(32)일 수 있음) 및 제2 재료 층들(희생 재료 층들(42)일 수 있음)의 스택이 기판(9, 10)의 상단 표면 위에 형성된다. 본 명세서에서 사용되는 바와 같이, "재료 층"은 그 전체에 걸쳐 재료를 포함하는 층을 지칭한다. 본 명세서에서 사용되는 바와 같이, 교번하는 복수의 제1 요소들 및 제2 요소들은 제1 요소들의 인스턴스들 및 제2 요소들의 인스턴스들이 교번하는 구조물을 지칭한다. 교번하는 복수 중 단부 요소가 아닌 제1 요소들의 각각의 인스턴스는 양 면들 상에서 제2 요소들의 2개의 인스턴스들에 의해 인접하고, 교번하는 복수 중 단부 요소가 아닌 제2 요소들의 각각의 인스턴스는 양 단부들 상에서 제1 요소들의 2개의 인스턴스들에 의해 인접한다. 제1 요소들은 그것들 사이에서 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 제2 요소들은 그것들 사이에서 동일한 두께를 가질 수 있거나, 또는 상이한 두께들을 가질 수 있다. 교번하는 복수의 제1 재료 층들 및 제2 재료 층들은 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 시작할 수 있고, 제1 재료 층들의 인스턴스로 또는 제2 재료 층들의 인스턴스로 끝날 수 있다. 일 실시예에서, 제1 요소들의 인스턴스 및 제2 요소들의 인스턴스는 교번하는 복수 내에서 주기성을 가지고 반복되는 유닛을 형성할 수 있다.
각각의 제1 재료 층은 제1 재료를 포함하고, 각각의 제2 재료 층은 제1 재료와 상이한 제2 재료를 포함한다. 일 실시예에서, 각각의 제1 재료 층은 절연 층(32)일 수 있고, 각각의 제2 재료 층은 희생 재료 층일 수 있다. 이러한 경우, 스택은 교번하는 복수의 절연 층들(32) 및 희생 재료 층들(42)을 포함할 수 있고, 절연 층들(32) 및 희생 재료 층들(42)을 포함하는 교번하는 층들의 프로토타입 스택을 구성한다.
교번하는 복수의 스택은 본 명세서에서 교번하는 스택(32, 42)으로 지칭된다. 일 실시예에서, 교번하는 스택(32, 42)은 제1 재료로 구성된 절연 층들(32), 및 절연 층들(32)의 재료와 상이한 제2 재료로 구성된 희생 재료 층들(42)을 포함할 수 있다. 절연 층들(32)의 제1 재료는 적어도 하나의 절연 재료일 수 있다. 그러므로, 각각의 절연 층(32)은 절연 재료 층일 수 있다. 절연 층들(32)에 대해 이용될 수 있는 절연 재료들은 실리콘 산화물(도핑된 또는 도핑되지 않은 실리케이트 유리 포함), 실리콘 질화물, 실리콘 산질화물, 유기실리케이트 유리(OSG), 스핀-온 유전체 재료, 고 유전 상수(고-k) 유전체 산화물들(예를 들어, 알루미늄 산화물, 하프늄 산화물 등)로 일반적으로 알려진 유전체 금속 산화물들 및 그들의 실리케이트들, 유전체 금속 산질화물들 및 그들의 실리케이트들, 및 유기 절연 재료들을 포함하지만, 이들로 제한되지 않는다. 일 실시예에서, 절연 층들(32)의 제1 재료는 실리콘 산화물일 수 있다.
희생 재료 층들(42)의 제2 재료는 절연 층들(32)의 제1 재료에 대해 선택적으로 제거될 수 있는 희생 재료이다. 본 명세서에서 사용되는 바와 같이, 제거 프로세스가 제2 재료의 제거율의 적어도 2배인 비율로 제1 재료를 제거하면, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 제2 재료의 제거율에 대한 제1 재료의 제거율의 비는 본 명세서에서 제2 재료에 대한 제1 재료의 제거 프로세스의 "선택도"로 지칭된다.
희생 재료 층들(42)은 절연 재료, 반도체 재료, 또는 전도성 재료를 포함할 수 있다. 희생 재료 층들(42)의 제2 재료는 후속하여, 예를 들어, 수직 NAND 디바이스의 제어 게이트 전극들로서 기능할 수 있는 전기 전도성 전극들로 대체될 수 있다. 제2 재료의 비제한적인 예들은 실리콘 질화물, 비정질 반도체 재료(예컨대, 비정질 실리콘), 및 다결정 반도체 재료(예컨대, 폴리실리콘)를 포함한다. 일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물, 또는 실리콘 및 게르마늄 중 적어도 하나를 포함하는 반도체 재료를 포함하는 스페이서 재료 층들일 수 있다.
일 실시예에서, 절연 층들(32)은 실리콘 산화물을 포함할 수 있고, 희생 재료 층들은 실리콘 질화물 희생 재료 층들을 포함할 수 있다. 절연 층들(32)의 제1 재료는, 예를 들어 화학 기상 증착(CVD)에 의해 증착될 수 있다. 예를 들어, 실리콘 산화물이 절연 층들(32)에 대해 이용되면, 테트라에틸 오르토실리케이트(TEOS)가 CVD 프로세스를 위한 전구체 재료로서 이용될 수 있다. 희생 재료 층들(42)의 제2 재료는, 예를 들어, CVD 또는 원자 층 증착(ALD)으로 형성될 수 있다.
희생 재료 층들(42)은 적합하게 패터닝되어, 희생 재료 층들(42)의 대체에 의해 후속하여 형성될 전도성 재료 부분들이 후속하여 형성될 모놀리식 3차원 NAND 스트링 메모리 디바이스들의 제어 게이트 전극들과 같은 전기 전도성 전극들로서 기능할 수 있도록 한다. 희생 재료 층들(42)은 기판의 주 표면(7)에 실질적으로 평행하게 연장되는 스트립 형상을 갖는 부분을 포함할 수 있다.
절연 층들(32) 및 희생 재료 층들(42)의 두께들은 20 nm 내지 50 nm의 범위에 있을 수 있지만, 각각의 절연 층(32) 및 각각의 희생 재료 층(42)에 대해 더 작은 두께 및 더 큰 두께가 이용될 수 있다. 절연 층(32) 및 희생 재료 층(예컨대, 제어 게이트 전극 또는 희생 재료 층)(42)의 쌍들의 반복 수는 2 내지 1,024, 및 전형적으로 8 내지 256의 범위에 있을 수 있지만, 더 많은 반복 수가 또한 이용될 수 있다. 스택 내의 상단 및 하단 게이트 전극들은 선택 게이트 전극들로서 기능할 수 있다. 일 실시예에서, 교번하는 스택(32, 42) 내의 각각의 희생 재료 층(42)은 개개의 희생 재료 층(42) 각각 내에서 실질적으로 불변인 균일한 두께를 가질 수 있다.
본 개시내용은, 스페이서 재료 층들이 후속하여 전기 전도성 층들로 대체되는 희생 재료 층들(42)인 실시예를 이용하여 설명되지만, 희생 재료 층들이 전기 전도성 층들로서 형성되는 실시예들이 본 명세서에서 명백하게 고려된다. 이러한 경우, 스페이서 재료 층들을 전기 전도성 층들로 대체하기 위한 단계들은 생략될 수 있다.
선택적으로, 절연 캡 층(70)이 교번하는 스택(32, 42) 위에 형성될 수 있다. 절연 캡 층(70)은 희생 재료 층들(42)의 재료와 상이한 유전체 재료를 포함한다. 일 실시예에서, 절연 캡 층(70)은 위에서 설명된 바와 같이 절연 층들(32)에 대해 이용될 수 있는 유전체 재료를 포함할 수 있다. 절연 캡 층(70)은 절연 층들(32) 각각보다 큰 두께를 가질 수 있다. 절연 캡 층(70)은 예를 들어 화학 기상 증착에 의해 증착될 수 있다. 일 실시예에서, 절연 캡 층(70)은 실리콘 산화물 층일 수 있다.
도 3을 참조하면, 본 명세서에서 테라스 구역으로 지칭되는 단차형 표면들이 교번하는 스택(32, 42)의 주변 구역에 형성된다. 본 명세서에서 사용되는 바와 같이, "단차형 표면들"은, 각각의 수평 표면이 수평 표면의 제1 에지로부터 상향으로 연장되는 제1 수직 표면에 인접하도록 그리고 수평 표면의 제2 에지로부터 하향으로 연장되는 제2 수직 표면에 인접하도록 하는, 적어도 2개의 수평 표면들 및 적어도 2개의 수직 표면들을 포함하는 표면들의 세트를 지칭한다. 교번하는 스택(32, 42)의 일부가 단차형 표면들의 형성을 통해 제거되는 체적 내에 단차형 공동이 형성된다. "단차형 공동"은 단차형 표면들을 갖는 공동을 지칭한다.
주변 회로부에 대한 적어도 하나의 반도체 디바이스를 포함하는 주변 디바이스 구역(200)과 메모리 어레이 구역(100) 사이에 위치되는 계단 구역(300)에 테라스 구역이 형성될 수 있다. 단차형 공동은, 단차형 공동의 수평 단면 형상이 기판(9, 10)의 상단 표면으로부터의 수직 거리의 함수로서 단계적으로 변화하도록, 다양한 단차형 표면들을 가질 수 있다. 일 실시예에서, 단차형 공동은 프로세싱 단계들의 세트를 반복적으로 수행함으로써 형성될 수 있다. 프로세싱 단계들의 세트는, 예를 들어, 하나 이상의 레벨들만큼 공동의 깊이를 수직으로 증가시키는 제1 유형의 에칭 프로세스, 및 제1 유형의 후속 에칭 프로세스에서 수직으로 에칭될 영역을 측방향으로 연장시키는 제2 유형의 에칭 프로세스를 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 교번하는 복수를 포함하는 구조물의 "레벨"은 구조물 내의 제1 재료 층 및 제2 재료 층의 쌍의 상대적인 위치로서 정의된다.
교번하는 스택(32, 42) 내의 최상단 희생 재료 층(42) 이외의 각각의 희생 재료 층(42)은 테라스 구역의 교번하는 스택(32, 42) 내의 임의의 위에 놓인 희생 재료 층(42)보다 측방향으로 더 멀리 연장된다. 테라스 구역은, 교번하는 스택(32, 42) 내의 최하단 층으로부터 교번하는 스택(32, 42) 내의 최상단 층까지 연속적으로 연장되는 교번하는 스택(32, 42)의 단차형 표면들을 포함한다.
단차형 표면들의 각각의 수직 단차부는 절연 층(32) 및 희생 재료 층의 하나 이상의 쌍들의 높이를 가질 수 있다. 일 실시예에서, 각각의 수직 단차부는 절연 층(32) 및 희생 재료 층(42)의 단일 쌍의 높이를 가질 수 있다. 다른 실시예에서, 계단들의 다수의 "열(column)들"은, 각각의 수직 단차부가 절연 층(32) 및 희생 재료 층(42)의 복수의 쌍들의 높이를 갖도록 제1 수평 방향(hd1)을 따라 형성될 수 있고, 열들의 수는 적어도 복수의 쌍들의 수일 수 있다. 계단의 각각의 열은 희생 재료 층들(42) 각각이 계단들의 개개의 열에서 물리적으로 노출된 상단 표면을 갖도록 서로 수직으로 오프셋될 수 있다. 예시적인 예에서, 계단들의 2개의 열들은, 계단들의 하나의 열이 홀수의 희생 재료 층들(42)(하단으로부터 카운팅됨)에 대한 물리적으로 노출된 상단 표면들을 제공하고, 계단들의 다른 열이 짝수의 희생 재료 층들(하단으로부터 카운팅됨)에 대한 물리적으로 노출된 상단 표면들을 제공하도록 후속하여 형성될 메모리 스택 구조들의 각각의 블록에 대해 형성된다. 희생 재료 층들(42)의 물리적으로 노출된 표면들 중에서 수직 오프셋들의 개개의 세트를 갖는 계단들의 3개, 4개 또는 그 이상의 열들을 이용하는 구성들이 또한 이용될 수 있다. 각각의 희생 재료 층(42)은, 임의의 희생 재료 층(42)의 각각의 물리적으로 노출된 표면이 오버행(overhang)을 갖지 않도록 적어도 일 방향을 따라, 임의의 위에 놓인 희생 재료 층들(42)보다 더 큰 측방향 범위를 갖는다. 일 실시예에서, 계단들의 각각의 열 내의 수직 단차부들은 제1 수평 방향(hd1)을 따라 배열될 수 있고, 계단들의 열들은 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 배열될 수 있다. 일 실시예에서, 제1 수평 방향(hd1)은 메모리 어레이 구역(100)과 계단 구역(300) 사이의 경계에 수직할 수 있다.
역-단차형 유전체 재료 부분(65)(즉, 절연 충전 재료 부분)은 그 내부에서의 유전체 재료의 증착에 의해 단차형 공동에 형성될 수 있다. 예를 들어, 실리콘 산화물과 같은 유전체 재료가 단차형 공동에 증착될 수 있다. 증착된 유전체 재료의 잉여 부분들은, 예를 들어 화학적 기계적 평탄화(CMP)에 의해, 절연 캡 층(70)의 상단 표면 위로부터 제거될 수 있다. 단차형 공동을 충전하는 증착된 유전체 재료의 나머지 부분은 역-단차형 유전체 재료 부분(65)을 구성한다. 본 명세서에서 사용되는 바와 같이, "역-단차형" 요소는, 단차형 표면들, 및 요소가 존재하는 기판의 상단 표면으로부터의 수직 거리의 함수로서 단조적으로 증가하는 수평 단면적을 갖는 요소를 지칭한다. 실리콘 산화물이 역-단차형 유전체 재료 부분(65)에 대해 이용되면, 역-단차형 유전체 재료 부분(65)의 실리콘 산화물은 B, P 및/또는 F와 같은 도펀트들로 도핑될 수 있거나, 도핑되지 않을 수 있다.
선택적으로, 드레인 선택 레벨 격리 구조물들(72)이, 절연 캡 층(70), 및 드레인 선택 레벨들에 위치된 희생 재료 층들(42)의 서브세트를 통해 형성될 수 있다. 드레인 선택 레벨 격리 구조물들(72)은, 예를 들어, 드레인 선택 레벨 격리 트렌치들을 형성하고 드레인 선택 레벨 격리 트렌치들을 실리콘 산화물과 같은 유전체 재료로 충전함으로써 형성될 수 있다. 유전체 재료의 잉여 부분들은 절연 캡 층(70)의 상단 표면 위로부터 제거될 수 있다.
도 4a 및 도 4b를 참조하면, 적어도 포토레지스트 층을 포함하는 리소그래피 재료 스택(도시되지 않음)이 절연 캡 층(70) 및 역-단차형 유전체 재료 부분(65) 위에 형성될 수 있고, 리소그래피 방식으로 패터닝되어 내부에 개구들을 형성할 수 있다. 개구들은 메모리 어레이 구역(100) 위에 형성된 개구들의 제1 세트 및 계단 구역(300) 위에 형성된 개구들의 제2 세트를 포함한다. 리소그래피 재료 스택 내의 패턴은, 패터닝된 리소그래피 재료 스택을 에칭 마스크로서 이용하는 적어도 하나의 이방성 에칭에 의해 절연 캡 층(70) 또는 역-단차형 유전체 재료 부분(65)을 통해, 그리고 교번하는 스택(32, 42)을 통해 전사될 수 있다. 패터닝된 리소그래피 재료 스택 내의 개구들 아래에 놓인 교번하는 스택(32, 42)의 부분들이 에칭되어 메모리 개구들(49) 및 지지 개구들(19)을 형성한다. 본 명세서에서 사용되는 바와 같이, "메모리 개구"는 메모리 스택 구조물과 같은 메모리 요소들이 후속하여 형성되는 구조물을 지칭한다. 본 명세서에서 사용되는 바와 같이, "지지 개구"는 다른 요소들을 기계적으로 지지하는 지지 구조물(예컨대, 지지 기둥 구조물)이 후속하여 형성되는 구조물을 지칭한다. 메모리 개구들(49)은 메모리 어레이 구역(100) 내의 절연 캡 층(70) 및 교번하는 스택(32, 42)의 전체를 통해 형성된다. 지지 개구들(19)은 계단 구역(300) 내의 단차형 표면들 아래에 놓이는 교번하는 스택(32, 42)의 부분 및 역-단차형 유전체 재료 부분(65)을 통해 형성된다.
메모리 개구들(49)은 교번하는 스택(32, 42)의 전체를 통해 연장된다. 지지 개구들(19)은 교번하는 스택(32, 42) 내의 층들의 서브세트를 통해 연장된다. 교번하는 스택(32, 42)의 재료들을 통해 에칭하기 위해 이용되는 이방성 에칭 프로세스의 화학작용은 교번하는 스택(32, 42) 내의 제1 및 제2 재료들의 에칭을 최적화하도록 교대로 이루어질 수 있다. 이방성 에칭은, 예를 들어, 일련의 반응성 이온 에칭들일 수 있다. 메모리 개구들(49) 및 지지 개구들(19)의 측벽들은 실질적으로 수직일 수 있거나, 테이퍼링될 수 있다. 패터닝된 리소그래피 재료 스택은, 예를 들어 애싱(ashing)에 의해 후속하여 제거될 수 있다.
메모리 개구들(49) 및 지지 개구들(19)은, 교번하는 스택(32, 42)의 상단 표면으로부터 적어도 반도체 재료 층(10)의 최상단 표면을 포함하는 수평 평면까지 연장될 수 있다. 일 실시예에서, 반도체 재료 층(10) 내로의 오버에칭은 선택적으로, 반도체 재료 층(10)의 상단 표면이 각각의 메모리 개구(49) 및 각각의 지지 개구(19)의 하단에서 물리적으로 노출된 이후 수행될 수 있다. 오버에칭은 리소그래피 재료 스택의 제거 이전에, 또는 이후에 수행될 수 있다. 다시 말하면, 반도체 재료 층(10)의 리세스된 표면들은 반도체 재료 층(10)의 리세스되지 않은(un-recessed) 상단 표면들로부터 리세스 깊이만큼 수직으로 오프셋될 수 있다. 리세스 깊이는 예를 들어, 1 nm 내지 50 nm의 범위일 수 있지만, 더 작거나 더 큰 리세스 깊이들이 또한 이용될 수 있다. 오버에칭은 선택적이며, 생략될 수 있다. 오버에칭이 수행되지 않으면, 메모리 개구들(49) 및 지지 개구들(19)의 하단 표면들은 반도체 재료 층(10)의 최상단 표면과 동일 평면 상에 있을 수 있다.
메모리 개구들(49) 및 지지 개구들(19) 각각은 기판의 최상단 표면에 실질적으로 수직으로 연장되는 측벽(또는 복수의 측벽들)을 포함할 수 있다. 메모리 개구들(49)의 2차원 어레이가 메모리 어레이 구역(100)에 형성될 수 있다. 지지 개구들(19)의 2차원 어레이가 계단 구역(300)에 형성될 수 있다. 기판 반도체 층(9) 및 반도체 재료 층(10)은 반도체 기판일 수 있는 기판(9, 10)을 집합적으로 구성한다. 대안적으로, 반도체 재료 층(10)은 생략될 수 있고, 메모리 개구들(49) 및 지지 개구들(19)은 기판 반도체 층(9)의 상단 표면까지 연장될 수 있다.
도 5a 내지 도 5h는, 도 4a 및 도 4b의 제1 예시적인 구조물에서의 메모리 개구들(49) 중 하나인 메모리 개구(49)에서의 구조적 변화들을 예시한다. 동일한 구조적 변화가 다른 메모리 개구들(49) 각각에서 그리고 지지 개구들(19) 각각에서 동시에 발생한다.
도 5a를 참조하면, 도 4a 및 도 4b의 예시적인 디바이스 구조물에서의 메모리 개구(49)가 예시되어 있다. 메모리 개구(49)는 절연 캡 층(70), 교번하는 스택(32, 42)을 통해, 그리고 선택적으로 반도체 재료 층(10)의 상부 부분 내로 연장된다. 이러한 프로세싱 단계에서, 각각의 지지 개구(19)는 역-단차형 유전체 재료 부분(65), 교번하는 스택(32, 42) 내의 층들의 서브세트를 통해, 그리고 선택적으로 반도체 재료 층(10)의 상부 부분을 통해 연장될 수 있다. 반도체 재료 층(10)의 상단 표면에 대한 각각의 메모리 개구의 하단 표면의 리세스 깊이는 0 nm 내지 30 nm의 범위일 수 있지만, 더 큰 리세스 깊이들이 또한 이용될 수 있다. 선택적으로, 희생 재료 층들(42)은 예를 들어, 등방성 에칭에 의해 측방향 리세스들(도시되지 않음)을 형성하도록 측방향으로 부분적으로 리세스될 수 있다.
도 5b를 참조하면, 절연 층들(32)에 대해 선택적인 희생 재료 층들(42)의 근위 부분들을 에칭하기 위해 등방성 에칭 프로세스가 수행될 수 있다. 예를 들어, 희생 재료 층들(42)이 실리콘 질화물을 포함하면, 그리고 절연 층들(32)이 실리콘 산화물을 포함하면, 절연 층들(32)의 측벽들에 대한 희생 재료 층들(42)의 측벽들을 측방향으로 리세스하기 위해 시기적절한 인산 습식 에칭 프로세스가 사용될 수 있다. 환형 리세스들(45)은 각각의 메모리 개구(49) 주위의 절연 층들(32)에 대해 선택적인 희생 재료 층들(42)의 측벽들을 측방향으로 리세스함으로써 형성될 수 있다. 본 명세서에서 사용되는 바와 같이, 제1 재료에 대한 에칭율이 제2 재료에 대한 에칭율의 적어도 3배이면, 제1 재료의 제거는 제2 재료에 대해 "선택적"이다. 등방성 에칭 프로세스의 측방향 에칭 거리는 3 nm 내지 15 nm의 범위일 수 있지만, 더 작거나 더 큰 측방향 에칭 거리들이 또한 이용될 수 있다. 측방향 에칭 거리는 희생 재료 층(42)의 리세스된 측벽을 포함하는 수직 평면과 각각의 메모리 개구(49) 주위의 절연 층(32)의 측벽을 포함하는 수직 평면 사이의 거리이다.
도 5c를 참조하면, 하나의 대안적인 실시예에서, 관형 전이 금속 원소 스페이서들(57)의 수직 스택이 환형 리세스들(45)에 선택적으로 증착될 수 있다. 전이 금속 원소 스페이서들(57)은 전기 전도성 금속 산화물을 형성할 수 있는 적어도 하나의 전이 금속 원소로 본질적으로 이루어질 수 있다. 본 명세서에서 사용되는 바와 같이, 전도성 금속 산화물은 전도성인, 즉 1.0 × 105 S/m 초과인 전기 전도도를 갖는 금속 산화물을 지칭한다. 예를 들어, RuO2는 실온에서 약 2.7 × 106 m/s의 전기 전도도를 갖는다. 일 실시예에서, 전이 금속 원소 스페이서들(57)은 이리듐, 루테늄, 팔라듐, 오스뮴, 레늄, 몰리브덴 또는 코발트로부터 선택되는 적어도 하나의 전이 금속 원소(예컨대, 단일 전이 금속 원소)로 본질적으로 이루어질 수 있다. 예를 들어, 스페이서들(57)은 메모리 개구(49)에서 노출된 절연층들(32)의 표면들 상에 증착되지 않으면서 환형 리세스들(45)에서 노출된 실리콘 질화물 희생 재료 층들(42)의 표면들 상에 금속 유기 원자 층 증착(MOALD)에 의해 선택적으로 증착되는 루테늄 스페이서들을 포함할 수 있다.
대안적인 실시예에서, 전이 금속 원소 층이 메모리 개구들(49) 각각 주위의 절연 층들(32)의 물리적으로 노출된 측벽들 상에 그리고 환형 리세스들(45)에 컨포멀하게(conformally) 증착될 수 있다. 일 실시예에서, 전이 금속 원소 층은 전기 전도성 금속 산화물을 형성할 수 있는 단일 전이 금속 원소로 본질적으로 이루어질 수 있다. 일 실시예에서, 전이 금속 원소 층은 이리듐, 루테늄, 팔라듐, 오스뮴, 레늄, 몰리브덴 또는 코발트로부터 선택되는 적어도 하나의 전이 금속 원소(예컨대, 단일 전이 금속 원소)로 본질적으로 이루어질 수 있다. 전이 금속 원소 층의 두께는 환형 리세스들(45)의 수평 폭과 동일하거나 그보다 클 수 있다. 이어서, 환형 리세스들(45) 외부에 위치된 전이 금속 원소 층의 부분들은 전이 금속 원소 층을 이방성으로 에칭함으로써 제거된다. 이어서, 관형 전이 금속 원소 스페이서들(57)의 수직 스택이 각각의 메모리 개구(49) 주위의 환형 리세스들(45) 내에 형성된다.
도 5d를 참조하면, 관형 전이 금속 원소 스페이서들(57)의 수직 스택은 산화에 의해 관형 전이 금속 산화물 스페이서들(56)의 수직 스택으로 선택적으로 변환될 수 있다. 관형 전이 금속 원소 스페이서들(57)의 수직 스택을 관형 전이 금속 산화물 스페이서들(56)의 수직 스택으로 변환하기 위해 열적 산화 프로세스 또는 플라즈마 산화 프로세스가 이용될 수 있다. 이러한 경우, 관형 전이 금속 산화물 스페이서들(56)의 수직 스택은 관형 전이 금속 원소-함유 전도성 스페이서들의 수직 스택이며, 전이 금속 원소 층의 나머지 부분들의 전이 금속 원소 원자들을 포함하고 산소 원자들을 부가적으로 포함하는 전도성 재료(즉, 전도성 산화물)를 포함한다.
하나의 대안적인 실시예에서, 메모리 개구(49)에 관형 전이 금속 원소 스페이서들(57)의 수직 스택을 형성하는 대신에, 관형 전이 금속 산화물 원소 스페이서들(56)의 수직 스택이 메모리 개구(49)에 직접 형성된다. 이러한 대안적인 실시예에서, 금속 산화물 스페이서들(56)이 희생 재료 층들(42)의 노출된 표면들 상의 환형 리세스들(45)에 선택적으로 증착될 수 있다. 예를 들어, 루테늄 산화물 금속 산화물 스페이서들(56)은 선택적인 MOALD에 의해 환형 리세스들에 선택적으로 증착될 수 있다. 대안적으로, 금속 산화물 층은 메모리 개구들(49) 각각 주위의 절연 층들(32)의 물리적으로 노출된 측벽들 상에 그리고 환형 리세스(45)에 컨포멀하게 증착될 수 있고, 뒤이어 환형 리세스들(45)에 금속 산화물 스페이서들(56)을 남기기 위해 금속 산화물 층의 이방성 에칭이 이루어질 수 있다.
다른 대안적인 실시예에서, 관형 전이 금속 원소 스페이서들(57)의 수직 스택을 관형 전이 금속 산화물 스페이서들(56)의 수직 스택으로 변환하는 것은 수행되지 않는다. 이러한 경우, 후속하는 예시적인 구조물은 관형 전이 금속 산화물 스페이서들(56)의 수직 스택 대신에 관형 전이 금속 원소 스페이서들(57)의 수직 스택을 포함한다.
도 5e를 참조하면, 선택적인 관형 절연 스페이서 층(66)이 각각의 메모리 개구 내에서 관형 전이 금속 산화물 스페이서들(56)의 수직 스택(또는 관형 전이 금속 원소 스페이서들(57)의 수직 스택) 상에 형성될 수 있다. 관형 절연 스페이서 층(66)은 실리콘 산화물 층 및/또는 유전체 금속 산화물 층(예컨대, 알루미늄 산화물 층)과 같은 절연 재료 층을 포함한다. 관형 절연 스페이서 층(66)은, 예를 들어 화학 증착에 의한 절연 재료의 컨포멀 증착(conformal deposition)에 의해 형성될 수 있다. 관형 절연 스페이서 층(66)의 두께는 1 nm 내지 10 nm, 예컨대 2 nm 내지 6 nm의 범위일 수 있지만, 더 작거나 더 큰 두께들이 또한 이용될 수 있다. 선택적인 관형 절연 스페이서 층(66)이 존재할 수 있거나 생략될 수 있다. 관형 절연 스페이서 층(66)이 존재하면, 관형 절연 스페이서 층(66)의 수평 하단 부분을 제거하고 각각의 메모리 개구(49)의 하단에서 반도체 재료 층(10)의 반도체 표면을 물리적으로 노출시키기 위해 이방성 에칭 프로세스가 수행될 수 있다.
도 5f를 참조하면, 수직 반도체 채널(60)은, (관형 절연 스페이서 층(66)이 존재하면) 관형 절연 스페이서 층(66)의 내부 측벽 상에, 또는 (관형 절연 스페이서 층(66)이 이용되지 않으면) 관형 전이 금속 원소 스페이서들(57)의 수직 스택 또는 관형 전이 금속 산화물 스페이서들(56)의 수직 스택의 내부 측벽들 상에 반도체 채널 재료의 컨포멀 증착에 의해 형성될 수 있다. 수직 반도체 채널(60)은 반도체 재료, 예컨대 적어도 하나의 원소 반도체 재료, 적어도 하나의 III-V 화합물 반도체 재료, 적어도 하나의 II-VI 화합물 반도체 재료, 적어도 하나의 유기 반도체 재료, 또는 당업계에 알려진 다른 반도체 재료들을 포함한다. 일 실시예에서, 수직 반도체 채널(60)은 폴리실리콘, 또는 어닐링에 의해 후속하여 폴리실리콘으로 결정화되는 비정질 실리콘을 포함한다. 수직 반도체 채널(60)은 저압 화학 기상 증착(LPCVD)과 같은 컨포멀 증착 방법에 의해 형성될 수 있다. 수직 반도체 채널(60)은 p-형 또는 n-형일 수 있는 제1 전도도 유형의 전기 도펀트들을 포함할 수 있다. 수직 반도체 채널(60) 내의 제1 전도도 유형의 도펀트들의 원자 농도는 1.0 × 1014/㎤ 내지 3.0 × 1017/㎤의 범위일 수 있지만, 더 작거나 더 큰 도펀트 농도들이 또한 이용될 수 있다. 수직 반도체 채널(60)의 두께는 2 nm 내지 10 nm의 범위일 수 있지만, 더 작거나 더 큰 두께들이 또한 이용될 수 있다. 선택적인 메모리 공동은 수직 반도체 채널(60)로 충전되지 않은 각각의 메모리 개구(49)의 체적 내에 형성될 수 있다.
도 5g를 참조하면, 실리콘 산화물과 같은 선택적인 유전체 재료가 (존재한다면) 메모리 공동에 증착되어 유전체 코어(62)를 형성할 수 있다. 도 6에 도시된 드레인 구역(63)은 절연 캡 층(70)의 레벨에서 공동을 형성하도록 유전체 코어를 수직으로 리세스함으로써 그리고 제2 전도도 유형의 도펀트들을 포함하는 도핑된 반도체 재료로 공동을 충전함으로써 형성된다. 제2 전도도 유형은 제1 전도도 유형과 반대이다. 드레인 구역들 내의 제2 전도도의 도펀트들의 원자 농도는 5.0 × 1019/㎤ 내지 2.0 × 1021/㎤의 범위일 수 있지만, 더 작은 그리고 더 큰 두께들이 또한 이용될 수 있다. 메모리 개구(49)를 충전하는 모든 재료 부분들의 세트는 메모리 개구 충전 구조물을 구성한다.
도 5h를 참조하면, 본 개시내용의 제1 실시예에 따른 메모리 개구 충전 구조물의 대안적인 실시예가 예시되어 있으며, 이는 관형 전이 금속 산화물 스페이서들(56)의 수직 스택 대신에 관형 전이 금속 원소 스페이서들(57)의 수직 스택을 이용함으로써 도 5g에 예시된 메모리 개구 충전 구조물로부터 도출될 수 있다.
도 6을 참조하면, 각각 메모리 개구들(49) 및 지지 개구들(19) 내의 메모리 개구 충전 구조물들(58) 및 지지 기둥 구조물(20)의 형성 이후의 제1 예시적인 구조물이 예시된다. 메모리 개구 충전 구조물(58)의 인스턴스가 도 4a 및 도 4b의 구조물의 각각의 메모리 개구(49) 내에 형성될 수 있다. 지지 기둥 구조물(20)의 인스턴스가 도 4a 및 도 4b의 구조물의 각각의 지지 개구(19) 내에 형성될 수 있다.
일반적으로, 관형 전이 금속 원소-함유 전도성 스페이서들(56, 57)의 수직 스택들이 메모리 개구들(49)의 환형 리세스들에 형성된다. 관형 전이 금속 원소-함유 전도성 스페이서들(56, 57)의 각각의 수직 스택은 관형 전이 금속 산화물 스페이서들(56)의 수직 스택을 포함할 수 있거나, 관형 전이 금속 원소 스페이서들(57)의 수직 스택으로서 포함될 수 있다. 수직 반도체 채널들(60)은 메모리 개구들(49) 각각 내의 관형 전이 금속 원소-함유 전도성 스페이서들(56, 57)의 개개의 수직 스택의 내부 측벽들 상에 형성된다. 관형 전이 금속 원소-함유 전도성 스페이서들(56, 57)의 수직 스택은 수직 반도체 채널들(60)의 형성 이전에 메모리 개구들 각각 주위에 형성될 수 있다. 관형 전이 금속 원소-함유 전도성 스페이서들(56, 57) 각각은 수직 반도체 채널들(60)의 개개의 수직 반도체 채널을 측방향으로 둘러싼다.
일 실시예에서, 관형 전이 금속 원소-함유 전도성 스페이서들은 관형 전이 금속 원소 스페이서들(57)을 포함한다. 금속 원소 스페이서들(57)은 이리듐, 루테늄, 팔라듐, 오스뮴, 레늄, 몰리브덴 또는 코발트로부터 선택되는 전이 금속 원소를 포함하고 그리고/또는 이들로 이루어진다. 다른 실시예에서, 관형 전이 금속 원소-함유 전도성 스페이서들은 관형 전이 금속 산화물 스페이서들(56)을 포함한다. 금속 산화물 스페이서들(56)은 전이 금속 원소의 전도성 산화물, 예컨대 이리듐 산화물, 루테늄 산화물, 팔라듐 산화물, 오스뮴 산화물, 레늄 산화물, 몰리브덴 산화물 또는 코발트 산화물로 본질적으로 이루어진다.
일 실시예에서, 수직 반도체 채널들(60) 각각은 교번하는 스택(32, 42) 내의 각각의 층을 통해 연장되고 절연 층들(32)의 측벽들의 세트와 접촉하는 직선형 외측 측벽을 갖는다. 일 실시예에서, 메모리 개구 충전 구조물들(58) 각각은 관형 전이 금속 원소-함유 전도성 스페이서들(56, 57)의 수직 스택, 선택적인 관형 절연 스페이서 층(66), 수직 반도체 채널(60), 선택적인 유전체 코어(62), 및 드레인 구역(63)을 포함할 수 있다. 지지 기둥 구조물(20)은 관형 전이 금속 원소-함유 전도성 스페이서들(56, 57)의 수직 스택, 선택적인 관형 절연 스페이서 층(66), 수직 반도체 채널(60), 선택적인 유전체 코어(62), 및 드레인 구역(63)을 포함할 수 있다.
도 7a 및 도 7b를 참조하면, 절연 층(32) 및 희생 재료 층들(42)의 교번하는 스택(32, 42) 위에, 그리고 메모리 개구 충전 구조물들(58) 및 지지 기둥 구조물들(20) 위에, 콘택 레벨 유전체 층(73)이 형성될 수 있다. 콘택 레벨 유전체 층(73)은 희생 재료 층들(42)의 유전체 재료와 상이한 유전체 재료를 포함한다. 예를 들어, 콘택 레벨 유전체 층(73)은 실리콘 산화물을 포함할 수 있다. 콘택 레벨 유전체 층(73)은 50 nm 내지 500 nm의 범위의 두께를 가질 수 있지만, 더 작거나 더 큰 두께들이 또한 이용될 수 있다.
포토레지스트 층(도시되지 않음)이 콘택 레벨 유전체 층(73) 위에 도포될 수 있고, 리소그래피 방식으로 패터닝되어 메모리 개구 충전 구조물들(58)의 클러스터들 사이의 영역들에 개구들을 형성한다. 포토레지스트 층 내의 패턴은 이방성 에칭을 이용하여 콘택 레벨 유전체 층(73), 교번하는 스택(32, 42) 및/또는 역-단차형 유전체 재료 부분(65)을 통해 전사되어 후면 트렌치들(79)을 형성할 수 있으며, 이는 콘택 레벨 유전체 층(73)의 상단 표면으로부터 적어도 기판(9, 10)의 상단 표면까지 수직으로 연장되고, 메모리 어레이 구역(100) 및 계단 구역(300)을 통해 측방향으로 연장된다.
일 실시예에서, 후면 트렌치들(79)은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있고, 제1 수평 방향(hd1)에 수직인 제2 수평 방향(hd2)을 따라 서로 측방향으로 이격될 수 있다. 메모리 개구 충전 구조물들(58)은 제1 수평 방향(hd1)을 따라 연장되는 행들로 배열될 수 있다. 드레인 선택 레벨 격리 구조물들(72)은 제1 수평 방향(hd1)을 따라 측방향으로 연장될 수 있다. 각각의 후면 트렌치(79)는 길이방향을 따라(즉, 제1 수평 방향(hd1)을 따라) 불변인 균일한 폭을 가질 수 있다. 각각의 드레인 선택 레벨 격리 구조물(72)은 제1 수평 방향(hd1)을 따른 병진이동에 불변인 제1 수평 방향(hd1)에 수직인 수직 평면들을 따라 균일한 수직 단면 프로파일을 가질 수 있다. 메모리 개구 충전 구조물들(58)의 다수의 행들이 후면 트렌치(79) 및 드레인 선택 레벨 격리 구조물(72)의 이웃한 쌍 사이에, 또는 드레인 선택 레벨 격리 구조물들(72)의 이웃한 쌍 사이에 위치될 수 있다. 일 실시예에서, 후면 트렌치들(79)은 소스 콘택 비아 구조물이 후속하여 형성될 수 있는 소스 콘택 개구를 포함할 수 있다. 포토레지스트 층은, 예를 들어 애싱에 의해 제거될 수 있다.
도 8 및 도 9a를 참조하면, 절연 층들(32)의 제1 재료에 대하여 희생 재료 층들(42)의 제2 재료를 선택적으로 에칭하는 에칭제가, 예를 들어, 에칭 프로세스를 이용하여 후면 트렌치들(79) 내로 도입될 수 있다. 희생 재료 층들(42)이 제거된 체적들 내에 후면 리세스들(43)이 형성된다. 희생 재료 층들(42)의 제2 재료의 제거는 절연 층들(32)의 제1 재료, 역-단차형 유전체 재료 부분(65)의 재료, 반도체 재료 층(10)의 반도체 재료, 및 관형 전이 금속 원소-함유 전도성 스페이서들(56, 57)의 재료에 선택적일 수 있다. 일 실시예에서, 희생 재료 층들(42)은 실리콘 질화물을 포함할 수 있고, 절연 층들(32) 및 역-단차형 유전체 재료 부분(65)의 재료들은 실리콘 산화물 및 유전체 금속 산화물들로부터 선택될 수 있다.
제1 재료 및 관형 전이 금속 원소-함유 전도성 스페이서들(56, 57)에 대해 선택적으로 제2 재료를 제거하는 에칭 프로세스는 습식 에칭 용액을 이용하는 습식 에칭 프로세스일 수 있거나, 또는 에칭제가 증기 상으로 후면 트렌치들(79) 내로 도입되는 기체 상(건식) 에칭 프로세스일 수 있다. 예를 들어, 희생 재료 층들(42)이 실리콘 질화물을 포함하면, 에칭 프로세스는, 제1 예시적인 구조물이 인산을 포함하는 습식 에칭 탱크 내에 침지되는 습식 에칭 프로세스일 수 있으며, 이는 실리콘 산화물, 실리콘, 및 당업계에서 이용된 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭한다. 지지 기둥 구조물(20), 역-단차형 유전체 재료 부분(65), 및 메모리 개구 충전 구조물들(58)은 구조적 지지를 제공하는 한편, 후면 리세스들(43)은 희생 재료 층들(42)에 의해 이전에 점유된 체적들 내에 존재한다.
각각의 후면 리세스(43)는 공동의 수직 크기보다 큰 측방향 치수를 갖는 측방향으로 연장되는 공동일 수 있다. 다시 말하면, 각각의 후면 리세스(43)의 측방향 치수는 후면 리세스(43)의 높이보다 클 수 있다. 희생 재료 층들(42)의 제2 재료가 제거된 체적들 내에 복수의 후면 리세스들(43)이 형성될 수 있다. 메모리 개구 충전 구조물들(58)이 형성되는 메모리 개구들은 본 명세서에서 후면 리세스들(43)과 대조적으로 전면측 개구들 또는 전면측 공동들로 지칭된다. 일 실시예에서, 메모리 어레이 구역(100)은 기판(9, 10) 위에 배치된 복수의 디바이스 레벨들을 갖는 모놀리식 3차원 NAND 스트링들의 어레이를 포함한다. 이러한 경우, 각각의 후면 리세스(43)는 모놀리식 3차원 NAND 스트링들의 어레이의 개개의 워드 라인을 수용하기 위한 공간을 한정할 수 있다.
복수의 후면 리세스들(43) 각각은 기판(9, 10)의 상단 표면에 실질적으로 평행하게 연장될 수 있다. 후면 리세스(43)는 아래에 놓인 절연 층(32)의 상단 표면 및 위에 놓인 절연 층(32)의 하단 표면에 의해 수직으로 경계지어질 수 있다. 일 실시예에서, 각각의 후면 리세스(43)는 전체에 걸쳐 균일한 높이를 가질 수 있다.
도 9b를 참조하면, 강유전체 재료 층(54)이 후면 리세스들(43)에 그리고 후면 트렌치(79)의 측벽 상에 연속적인 재료 층으로서 형성될 수 있다. 본 명세서에서 사용되는 바와 같이, "강유전체 재료"는 외부 전기장의 부재 시에 자발적인 전기적 분극을 나타내는 결정질 재료를 지칭한다. 강유전체 재료 층(54) 내의 강유전체 재료는 절연 강유전체 재료일 수 있다. 일 실시예에서, 강유전체 재료 층(54)은 사방정계 상(orthorhombic phase) 하프늄 산화물 층을 포함하고, 바람직하게는 Al, Zr, Y, Gd, La, Sr, 및 Si로부터 선택되는 적어도 하나의 도펀트를 포함한다. 티타네이트 강유전체 재료들(예를 들어, 바륨 티타네이트, 납 티타네이트, 납 지르코네이트 티타네이트, 납 란타늄 지르코네이트 티타네이트("PLZT") 등과 같은 다른 적합한 강유전체 재료들이 또한 사용될 수 있다.
강유전체 재료 층(54)은 절연 층들(32)의 물리적으로 노출된 표면들 및 관형 전이 금속 원소-함유 전도성 스페이서들(56, 57)의 외측 측벽들 상에 형성될 수 있다. 일 실시예에서, 강유전체 재료 층(54)은 화학 기상 증착(CVD) 또는 원자 층 증착(ALD)과 같은 컨포멀 증착 프로세스에 의해 증착될 수 있다. 강유전체 재료 층(54)은 2 nm 내지 40 nm, 예컨대 4 nm 내지 15 nm의 범위의 두께를 가질 수 있지만, 더 작거나 더 큰 두께들이 또한 이용될 수 있다. 대안적으로, 도 9i 내지 도 9l에 관해 아래에서 설명될 바와 같이, 강유전체 재료 층(54)은 후면 리세스들(43) 내의 스페이서들(56, 57)의 노출된 표면들 상에 선택적으로 증착된다.
도 9c를 참조하면, 전이 금속 전도성 라이너(48)가 강유전체 재료 층(54)의 물리적으로 노출된 표면들 상에 증착될 수 있다. 전이 금속 전도성 라이너(48)는 적어도 하나의 전이 금속 원소로 본질적으로 이루어질 수 있다. 그러므로, 전이 금속 전도성 라이너(48)는 전이 금속 원소-함유 전도성 라이너이다. 전이 금속 전도성 라이너(48)는 2 nm 내지 40 nm, 예컨대 4 nm 내지 15 nm의 범위의 두께를 가질 수 있지만, 더 작거나 더 큰 두께들이 또한 이용될 수 있다.
도 9d를 참조하면, 전이 금속 전도성 라이너(48)는 산화에 의해 전이 금속 산화물 전도성 층(46A)으로 선택적으로 변환될 수 있다. 열적 산화 프로세스 또는 플라즈마 산화 프로세스가 전이 금속 전도성 라이너(48)를 전이 금속 산화물 전도성 층(46A)으로 변환하기 위해 이용될 수 있다. 이러한 경우, 전이 금속 산화물 전도성 층(46A)은 전이 금속 원소-함유 전도성 산화물 라이너이며, 전이 금속 원소의 전도성 산화물을 포함한다. 전이 금속 산화물 전도성 층(46A)은 이리듐 산화물, 루테늄 산화물, 팔라듐 산화물, 오스뮴 산화물, 레늄 산화물, 몰리브덴 산화물 또는 코발트 산화물 중 적어도 하나를 포함할 수 있다.
하나의 대안적인 실시예에서, 전이 금속 산화물 전도성 층(46A)은 전이 금속 전도성 라이너(48)를 증착시키는 대신에 금속 산화물 층으로서 후면 리세스들(43) 내로 직접 증착되고, 뒤이어 전이 금속 전도성 라이너(48)를 전이 금속 산화물 전도성 층(46A) 내로 산화시킨다.
다른 대안적인 실시예에서, 전이 금속 전도성 라이너(48)를 전이 금속 산화물 전도성 층(46A)으로 변환하는 것은 수행되지 않는다. 이러한 경우, 후속하는 예시적인 구조물은 전이 금속 산화물 전도성 층(46A) 대신에 전이 금속 전도성 라이너(48)를 포함한다.
도 9e 및 도 10을 참조하면, 금속 충전 재료가 복수의 후면 리세스들(43)의 나머지 체적들 내에, 적어도 하나의 후면 트렌치(79)의 측벽들 상에, 그리고 콘택 레벨 유전체 층(73)의 상단 표면 위에 증착되어, 전도성 충전 재료 층(46B)을 형성한다. 금속성 충전 재료는, 예를 들어 화학 기상 증착(CVD), 원자 층 증착(ALD), 무전해 도금, 전기도금, 또는 이들의 조합일 수 있는 컨포멀 증착 방법에 의해 증착될 수 있다. 일 실시예에서, 전도성 충전 재료 층(46B)은 적어도 하나의 원소 금속으로 본질적으로 이루어질 수 있다. 전도성 충전 재료 층(46B)의 적어도 하나의 원소 금속은, 예를 들어 텅스텐, 몰리브덴, 코발트, 루테늄, 티타늄, 및 탄탈륨으로부터 선택될 수 있다. 일 실시예에서, 전도성 충전 재료 층(46B)은 단일 원소 금속으로 본질적으로 이루어질 수 있다. 일 실시예에서, 전도성 충전 재료 층(46B)은 WF6과 같은 불소-함유 전구체 가스를 이용하여 증착될 수 있다. 일 실시예에서, 전도성 충전 재료 층(46B)은 불순물들로서 잔류 레벨의 불소 원자들을 포함하는 텅스텐 층일 수 있다. 전도성 충전 재료 층(46B)은 전이 금속 산화물 전도성 층(46A)에 의해 절연 층들(32) 및 메모리 개구 충전 구조물들(58)로부터 이격된다.
후면 리세스(43) 내에 위치되는 전이 금속 산화물 전도성 층(46A) 및 전도성 충전 재료 층(46B)의 각각의 부분은 전기 전도성 층(46)을 구성한다. 복수의 전기 전도성 재료 층들(46)이 복수의 후면 리세스들(43)에 형성될 수 있고, 연속적인 전기 전도성 층(46L)이 각각의 후면 트렌치(79)의 측벽들 상에 그리고 콘택 레벨 유전체 층(73) 위에 형성될 수 있다. 각각의 전기 전도성 층(46)은 절연 층들(32)의 쌍과 같은 유전체 재료 층들의 수직으로 이웃한 쌍 사이에 위치되는 전이 금속 산화물 전도성 층(46A)의 일부 및 전도성 충전 재료 층(46B)의 일부를 포함한다. 연속적인 전기 전도성 층(46L)은 후면 트렌치들(79) 내에 또는 콘택 레벨 유전체 층(73) 위에 위치되는 전이 금속 산화물 전도성 층(46A)의 연속적인 부분 및 전도성 충전 재료 층(46B)의 연속적인 부분을 포함한다. 각각의 희생 재료 층(42)은 전기 전도성 층(46)으로 대체될 수 있다. 강유전체 재료 층(54) 및 연속적인 전기 전도성 층(46L)으로 충전되지 않는 각각의 후면 트렌치(79)의 부분에 후면 공동(79')이 존재한다.
도 9f 내지 도 9o는 도 9e에 예시된 예시적인 구조물의 다양한 대안적인 실시예들을 예시한다.
도 9f에 예시된 대안적인 실시예는 금속 산화물 스페이서들(56) 대신에 관형 전이 금속 원소-함유 전도성 스페이서들의 수직 스택으로서 관형 전이 금속 원소 스페이서들(57)의 수직 스택을 이용함으로써 도 9e에 예시된 실시예로부터 도출될 수 있다.
도 9g에 예시된 대안적인 실시예는 전이 금속 산화물 전도성 층(46A) 대신에 전이 금속 전도성 라이너(48)를 이용함으로써 도 9e에 예시된 실시예로부터 도출될 수 있다.
도 9h에 예시된 대안적인 실시예는 전이 금속 산화물 전도성 층(46A) 대신에 전이 금속 전도성 라이너(48)를 이용함으로써 도 9f에 예시된 실시예로부터 도출될 수 있다.
도 9i에 예시된 대안적인 실시예는, 관형 전이 금속 산화물 스페이서들(56)의 수직 스택의 물리적으로 노출된 표면들 상에만 강유전체 재료를 증착시키는 선택적인 강유전체 재료 증착 프로세스를 이용하여 개개의 원통형 구성을 갖는 복수의 강유전체 재료 층들(54)로서 강유전체 재료 층(54)을 형성함으로써 도 9e에 예시된 실시예로부터 도출될 수 있다.
도 9j에 예시된 대안적인 실시예는, 관형 전이 금속 원소 스페이서들(57)의 수직 스택의 물리적으로 노출된 표면들 상에만 강유전체 재료를 증착시키는 선택적인 강유전체 재료 증착 프로세스를 이용하여 개개의 원통형 구성을 갖는 복수의 강유전체 재료 층들(54)로서 강유전체 재료 층(54)을 형성함으로써 도 9f에 예시된 실시예로부터 도출될 수 있다.
임의의 적합한 선택적인 증착 프로세스가 도 9i 및 도 9j의 실시예들에서 사용될 수 있다. 예를 들어, 절연 층들(32)의 노출된 표면들은 전도성 스페이서들(56, 57) 상에 형성되지 않는 유기 자기-조립 단일층으로 선택적으로 코팅될 수 있다. 이어서, 강유전체 재료 층들(54)은 전도성 스페이서들(56, 57)의 노출된 표면들 상에 선택적으로 증착되지만, 절연층들(32)을 코팅하는 단일층 상에 증착되지 않는다.
도 9k에 예시된 대안적인 실시예는 전이 금속 산화물 전도성 층(46A) 대신에 전이 금속 전도성 라이너(48)를 이용함으로써 도 9i에 예시된 실시예로부터 도출될 수 있다.
도 9l에 예시된 대안적인 실시예는 전이 금속 산화물 전도성 층(46A) 대신에 전이 금속 전도성 라이너(48)를 이용함으로써 도 9j에 예시된 실시예로부터 도출될 수 있다.
도 9m에 예시된 대안적인 실시예는 단일 전이 금속 산화물 전도성 층(46A) 대신에 전이 금속 산화물 전도성 층(46A)과 전이 금속 전도성 라이너(48)의 조합을 이용함으로써 도 9e에 예시된 실시예로부터 도출될 수 있다. 이러한 경우, 제1 전이 금속 전도성 라이너가 도 9c의 프로세싱 단계에서 증착될 수 있고, 도 9d의 프로세싱 단계에서 전이 금속 산화물 전도성 층(46A)으로 변환될 수 있다. 후속하여, 전도성 충전 재료 층(46B)의 증착 이전에 제2 전이 금속 전도성 라이너(48)가 증착되어, 도 9m에 예시된 구조물을 제공할 수 있다.
도 9n에 예시된 대안적인 실시예는 전이 금속 원소 스페이서들(57) 각각의 외측 표면 부분들을 전이 금속 산화물 재료로 부분적으로 산화시킴으로써 도 9f에 예시된 실시예로부터 도출될 수 있다. 이러한 경우, 전이 금속 원소 스페이서(57)의 각각의 나머지 부분은 관형 구성을 가질 수 있고, 개개의 관형 전이 금속 산화물 스페이서(56)에 의해 측방향으로 둘러싸일 수 있다. 후속하여, 강유전체 재료 층(54)이 각각의 관형 전이 금속 산화물 스페이서(56) 상에 증착될 수 있다.
도 9o에 예시된 대안적인 실시예는 도 9m에 도시된 전이 금속 산화물 전도성 층(46A)과 전이 금속 전도성 라이너(48)의 조합을 이용함으로써 도 9n에 예시된 실시예로부터 도출될 수 있다. 이러한 경우, 제1 전이 금속 전도성 라이너가 강유전체 재료 층들(54) 상에 증착될 수 있고, 전이 금속 산화물 전도성 층(46A)으로 변환될 수 있다. 후속하여, 전도성 충전 재료 층(46B)의 증착 이전에 제2 전이 금속 전도성 라이너(48)가 증착되어, 도 9o에 예시된 구조물을 제공할 수 있다. 이러한 실시예에서, 강유전체 재료 층들(54)은, 전이 금속 원소 스페이서(57) 및 관형 전이 금속 산화물 스페이서(56)를 포함하는 내측 이중층과 전이 금속 산화물 전도성 층(46A) 및 제2 전이 금속 전도성 라이너(48)의 외측 이중층 사이에 위치된다. 각각의 강유전체 재료 층(54)은 관형 전이 금속 산화물 스페이서(56) 및 전이 금속 산화물 전도성 층(46A)의 금속 산화물 재료들을 그의 개개의 내측 및 외측 표면들 상에서 접촉시킨다.
도 11a 및 도 11b를 참조하면, 연속적인 전기 전도성 층(46L)의 증착된 금속성 재료는, 예를 들어 등방성 습식 에칭, 이방성 건식 에칭, 또는 이들의 조합에 의해, 각각의 후면 트렌치(79)의 측벽들로부터 그리고 콘택 레벨 유전체 층(73) 위로부터 에칭 백(etch back)된다. 후면 리세스들(43) 내의 증착된 금속성 재료의 각각의 나머지 부분은 전기 전도성 층(46)을 구성한다. 각각의 전기 전도성 층(46)은 전도성 라인 구조물일 수 있다. 따라서, 희생 재료 층들(42)은 전기 전도성 층들(46)로 대체된다.
각각의 전기 전도성 층(46)은, 동일한 레벨에서 위치된 복수의 제어 게이트 전극들, 및 동일한 레벨에서 위치된 복수의 제어 게이트 전극들과 전기적으로 상호연결되는, 즉 전기적으로 단락되는 워드 라인의 조합으로서 기능할 수 있다. 각각의 전기 전도성 층(46) 내의 복수의 제어 게이트 전극들은 메모리 개구 충전 구조물들(58)을 포함하는 수직 메모리 디바이스들에 대한 제어 게이트 전극들이다. 다시 말하면, 각각의 전기 전도성 층(46)은 복수의 수직 메모리 디바이스들에 대한 공통 제어 게이트 전극으로서 기능하는 워드 라인일 수 있다.
일 실시예에서, 연속적인 전기 전도성 층(46L)의 제거는 강유전체 재료 층(54)의 재료에 대해 선택적일 수 있다. 이러한 경우, 강유전체 재료 층(54)의 수평 부분은 각각의 후면 트렌치(79)의 하단에 존재할 수 있다. 다른 실시예에서, 연속적인 전기 전도성 층(46L)의 제거는 강유전체 재료 층(54)의 재료에 대해 선택적이지 않을 수 있다. 후면 공동(79')이 각각의 후면 트렌치(79) 내에 존재한다.
일반적으로, 전기 전도성 층들(46) 각각은 전이 금속 원소-함유 전도성 라이너(46A, 48) 내에 매립된 전도성 충전 재료 부분(전도성 충전 재료 층(46B)의 일부를 포함함)을 포함하며, 이는 전이 금속 전도성 라이너(48) 또는 전이 금속 산화물 전도성 층(46A)을 포함할 수 있다. 전이 금속 원소-함유 전도성 라이너(46A, 48)는 이리듐, 루테늄, 팔라듐, 오스뮴, 레늄, 몰리브덴 또는 코발트로부터 선택되는 전이 금속 원소를 포함한다. 일 실시예에서, 전이 금속 원소-함유 전도성 라이너(46A, 48)는 전이 금속 산화물 전도성 층(46A)을 포함할 수 있고, 전이 금속 원소의 전도성 산화물로 본질적으로 이루어질 수 있다. 다른 실시예에서, 전이 금속 원소-함유 전도성 라이너(46A, 48)는 전이 금속 전도성 라이너(48)를 포함할 수 있고, 전이 금속 원소로 본질적으로 이루어질 수 있다.
일부 실시예들에서, 후면 리세스(43) 내의 강유전체 재료 층(54)은, 절연 층들(32)의 개개의 위에 놓인 절연 층의 하단 표면과 개개의 전기 전도성 층(46)의 상단 표면을 접촉시키는 상부 수평 연장 부분, 절연 층들(32)의 개개의 아래에 놓인 절연 층의 상단 표면과 개개의 전기 전도성 층(46)의 하단 표면을 접촉시키는 하부 수평 연장 부분, 및 상부 수평 연장 부분과 하부 수평 연장 부분 사이에서 수직으로 연장되는 관형 부분을 포함한다. 이러한 경우, 복수의 관형 부분들 각각은 관형 전이 금속 원소-함유 전도성 스페이서들(56, 57)의 개개의 스페이서를 측방향으로 둘러싸고 그와 접촉한다. 대안적으로, 강유전체 재료 층(54)이 스페이서들(56, 57) 상에 선택적으로 증착되면, 강유전체 재료 층(54)은 각각의 후면 리세스(43)에서 관형 부분만을 포함한다.
일 실시예에서, 메모리 개구 충전 구조물들(58) 각각은 수직 반도체 채널(60), 및 수직 반도체 채널(60)을 측방향으로 둘러싸고 전기 전도성 층들(46)의 레벨들에 위치된 관형 전이 금속 원소-함유 전도성 스페이서들(56, 57)의 수직 스택을 포함한다. 전기 전도성 층들(46) 각각은 관형 전이 금속 원소-함유 전도성 스페이서들(56, 57)의 수직 스택들 각각으로부터 측방향으로 이격되며, 선택적으로, 강유전체 재료 층(54)에 의해 절연 층들(32)의 개개의 위에 놓인 절연 층 및 절연 층들(32)의 개개의 아래에 놓인 절연 층으로부터 수직으로 이격될 수 있다. 일 실시예에서, 관형 전이 금속 원소-함유 전도성 스페이서들(56, 57) 각각은 개개의 수직 반도체 채널(60)의 외측 측벽의 일부와 접촉하는 내측 원통형 측벽을 갖는다.
도 12를 참조하면, 절연 재료 층이 컨포멀 증착 프로세스에 의해 후면 트렌치들(79) 내에 그리고 콘택 레벨 유전체 층(73) 위에 형성될 수 있다. 예시적인 컨포멀 증착 프로세스들은 화학 기상 증착 및 원자 층 증착을 포함하지만, 이들로 제한되지 않는다. 절연 재료 층은 실리콘 산화물, 실리콘 질화물, 유전체 금속 산화물, 유기실리케이트 유리, 또는 이들의 조합과 같은 절연 재료를 포함한다. 일 실시예에서, 절연 재료 층은 실리콘 산화물을 포함할 수 있다. 절연 재료 층은, 예를 들어 저압 화학 기상 증착(LPCVD) 또는 원자 층 증착(ALD)에 의해 형성될 수 있다. 절연 재료 층의 두께는 1.5 nm 내지 60 nm의 범위일 수 있지만, 더 작거나 더 큰 두께들이 또한 이용될 수 있다.
콘택 레벨 유전체 층(73) 위로부터 그리고 각각의 후면 트렌치(79)의 하단에서 절연 재료 층의 수평 부분들을 제거하기 위해, 이방성 에칭이 수행된다. 절연 재료 층의 각각의 나머지 부분은 관형 절연 스페이서(74)를 구성한다. 후면 공동(79')이 각각의 관형 절연 스페이서(74)에 의해 둘러싸인 체적 내에 존재한다. 반도체 재료 층(10)의 상단 표면은 각각의 후면 트렌치(79)의 하단에서 물리적으로 노출될 수 있다.
소스 구역(61)은 반도체 재료 층(10)의 물리적으로 노출된 표면 부분들 내로의 전기 도펀트들의 주입에 의해 각각의 후면 공동(79') 아래의 반도체 재료 층(10)의 표면 부분에 형성될 수 있다. 각각의 소스 구역(61)은 관형 절연 스페이서(74)를 통해 개개의 개구 아래에 놓이는 기판(9, 10)의 표면 부분에 형성된다. 주입 프로세스 동안의 주입된 도펀트 원자들의 스트래글(straggle) 및 후속 활성화 어닐링 프로세스 동안의 주입된 도펀트 원자들의 측방향 확산으로 인해, 각각의 소스 구역(61)은 관형 절연 스페이서(74)를 통하는 개구의 측방향 범위보다 더 큰 측방향 범위를 가질 수 있다.
소스 구역(61)과 수직 반도체 채널들(60) 사이에서 연장되는 반도체 재료 층(10)의 상부 부분은 복수의 전계 효과 트랜지스터들에 대한 수평 반도체 채널(59)을 구성한다. 수평 반도체 채널(59)은 소스 구역(61)을 다수의 수직 반도체 채널들(60)에 연결시킨다. 교번하는 스택(32, 46) 내에서의 전기 전도성 층들(46)의 형성 시에 제공되는 하나 이상의 최하단 전기 전도성 층들(46)은 수직 강유전체 NAND 스트링에 대한 소스 선택 게이트 전극(들)을 포함할 수 있다. 교번하는 스택(32, 46) 내에서의 전기 전도성 층들(46)의 형성 시에 제공되는 하나 이상의 최상단 전기 전도성 층들(46)은 수직 강유전체 NAND 스트링에 대한 드레인 선택 게이트 전극(들)을 포함할 수 있다. 소스 및 드레인 선택 게이트 전극들 사이의 전기 전도성 층들(46)은 수직 강유전체 NAND 스트링에 대한 제어 게이트들/워드 라인들을 포함한다. 각각의 소스 구역(61)은 기판(9, 10)의 상부 부분에 형성된다. 반도체 채널들(59, 60)은 각각의 소스 구역(61)과 드레인 구역들(63)의 개개의 세트 사이에서 연장된다. 반도체 채널들(59, 60)은 메모리 개구 충전 구조물들(58)의 수직 반도체 채널들(60)을 포함한다.
후면 콘택 비아 구조물(76)이 각각의 후면 공동(79') 내에 형성될 수 있다. 각각의 콘택 비아 구조물(76)은 개개의 후면 공동(79')을 충전할 수 있다. 콘택 비아 구조물들(76)은 후면 트렌치(79)의 나머지 비충전된 체적(즉, 후면 공동(79'))) 내에 적어도 하나의 전도성 재료를 증착시킴으로써 형성될 수 있다. 예를 들어, 적어도 하나의 전도성 재료는 전도성 라이너(76A) 및 전도성 충전 재료 부분(76B)을 포함할 수 있다. 전도성 라이너(76A)는 전도성 금속성 라이너, 예컨대 TiN, TaN, WN, TiC, TaC, WC, 이들의 합금, 또는 이들의 스택을 포함할 수 있다. 전도성 라이너(76A)의 두께는 3 nm 내지 30 nm의 범위일 수 있지만, 더 작거나 더 큰 두께들이 또한 이용될 수 있다. 전도성 충전 재료 부분(76B)은 금속 또는 금속 합금을 포함할 수 있다. 예를 들어, 전도성 충전 재료 부분(76B)은 W, Cu, Al, Co, Ru, Ni, 이들의 합금, 또는 이들의 스택을 포함할 수 있다.
적어도 하나의 전도성 재료는, 교번하는 스택(32, 46) 위에 놓인 콘택 레벨 유전체 층(73)을 정지 층으로서 이용하여 평탄화될 수 있다. 화학적 기계적 평탄화(CMP) 프로세스가 이용되면, 콘택 레벨 유전체 층(73)은 CMP 정지 층으로서 이용될 수 있다. 후면 트렌치들(79) 내의 적어도 하나의 전도성 재료의 각각의 나머지 연속적인 부분은 후면 콘택 비아 구조물(76)을 구성한다.
후면 콘택 비아 구조물(76)은 교번하는 스택(32, 46)을 통해 연장되고, 소스 구역(61)의 상단 표면과 접촉한다. 강유전체 재료 층(54)이 이용되면, 후면 콘택 비아 구조물(76)은 강유전체 재료 층(54)의 측벽과 접촉할 수 있다.
도 13a 및 도 13b를 참조하면, 부가적인 콘택 비아 구조물들(88, 86, 8P)은 콘택 레벨 유전체 층(73)를 통해, 그리고 선택적으로 역-단차형 유전체 재료 부분(65)을 통해 형성될 수 있다. 예를 들어, 드레인 콘택 비아 구조물들(88)은 각각의 드레인 구역(63) 상에 콘택 레벨 유전체 층(73)을 통해 형성될 수 있다. 워드 라인 콘택 비아 구조물들(86)은 콘택 레벨 유전체 층(73)을 통해, 그리고 역-단차형 유전체 재료 부분(65)을 통해 전기 전도성 층들(46) 상에 형성될 수 있다. 주변 디바이스 콘택 비아 구조물들(8P)은 주변 디바이스들의 개개의 노드들 상에 직접 역-단차형 유전체 재료 부분(65)을 통해 형성될 수 있다. 하나의 대안적인 실시예에서, 주변 디바이스들(700)은 별개의 기판 상에 형성되고 이어서 메모리 디바이스들에 접합된다. 그 경우, 주변 디바이스 콘택 비아 구조물(8P)이 생략될 수 있다. 다른 대안적인 실시예에서, 주변 디바이스들(700)은 교번하는 스택(32, 46) 아래에 형성될 수 있다. 그 경우, 수평 소스 라인은 수직 반도체 채널들(60)의 측부와 접촉하여 제공될 수 있고, 주변 디바이스 콘택 비아 구조물들(8P)은 교번하는 스택(32, 46)을 통해 연장될 수 있다.
도 14a 내지 도 14c는 본 개시내용의 제2 실시예에 따른, 메모리 개구 충전 구조물의 형성 동안의 제2 예시적인 구조물의 구역의 순차적인 수직 단면도들이다.
도 14a를 참조하면, 본 개시내용의 제2 실시예에 따른 메모리 개구(49)가 도 5b의 프로세싱 단계에서 도시된다.
도 14b를 참조하면, 수직 반도체 채널(60)은 위에서 설명된 도 5f의 증착 단계를 사용하여 교번하는 스택(32, 42)의 측벽들 상에서의 반도체 채널 재료의 컨포멀 증착에 의해 형성될 수 있다. 수직 반도체 채널(60)은 환형 리세스들(45)을 충전한다.
도 14c를 참조하면, 실리콘 산화물과 같은 선택적인 유전체 재료는 유전체 코어(62)를 형성하기 위해 메모리 공동 내에 증착될 수 있고, 도 6에 도시된 드레인 구역은 절연 캡 층(70)의 레벨에서 공동을 형성하기 위해 유전체 코어를 수직으로 리세스함으로써 그리고 제2 전도도 유형의 도펀트들을 포함하는 도핑된 반도체 재료로 공동을 충전함으로써 형성될 수 있다. 메모리 개구(49)를 충전하는 모든 재료 부분들의 세트는 메모리 개구 충전 구조물(58)을 구성한다. 따라서, 메모리 개구 충전 구조물(58)은 각각의 메모리 개구(49) 내에 형성된다.
도 15a에 예시된 구조물을 제공하기 위해 도 7a 및 도 7b, 도 8, 및 도 9a의 프로세싱 단계들이 후속하여 수행될 수 있다. 후면 리세스들(43)을 형성하기 위해 이용되는 등방성 에칭 프로세스는 절연 층들(32) 및 수직 반도체 채널(60)의 재료들에 대해 선택적인 희생 재료 층들(42)의 재료를 에칭하는 에칭 화학작용을 이용할 수 있다. 예를 들어, 희생 재료 층들(42)이 실리콘 질화물을 포함하면, 에칭 프로세스는, 제1 예시적인 구조물이 인산을 포함하는 습식 에칭 탱크 내에 침지되는 습식 에칭 프로세스일 수 있으며, 이는 실리콘 산화물, 실리콘, 및 당업계에서 이용된 다양한 다른 재료들에 대해 선택적으로 실리콘 질화물을 에칭한다. 지지 기둥 구조물(20), 역-단차형 유전체 재료 부분(65), 및 메모리 개구 충전 구조물들(58)은 구조적 지지를 제공하는 한편, 후면 리세스들(43)은 희생 재료 층들(42)에 의해 이전에 점유된 체적들 내에 존재한다.
도 15b를 참조하면, 관형 절연 스페이서(51)가 수직 반도체 채널(60)의 물리적으로 노출된 표면들 상에 선택적으로 형성될 수 있다. 관형 절연 스페이서(51)는 실리콘 질화물 또는 유전체 금속 산화물과 같은 유전체 재료를 포함한다. 예를 들어, 실리콘 질화물은, (절연 층들(32)의 실리콘 산화물 표면들과 같은) 유전체 표면들 상에서보다 반도체 표면들 상에서 더 짧은 인큐베이션 시간을 갖는 (저압 화학 기상 증착 프로세스와 같은) 컨포멀 실리콘 질화물 증착 프로세스를 수행함으로써 수직 반도체 채널(60)의 물리적으로 노출된 외측 측벽들 상에 선택적으로 증착될 수 있다. 컨포멀 실리콘 질화물 증착 프로세스의 증착 단계의 지속기간은 절연 층들의 표면들 상의 실리콘 질화물에 대한 인큐베이션 시간보다 더 짧을 수 있다. 이러한 경우, 개개의 원통형 형상을 갖는 관형 절연 스페이서들(51)은 수직 반도체 채널(60)의 각각의 물리적으로 노출된 원통형 표면 부분 주위에 형성될 수 있다. 관형 절연 스페이서들(51)의 수직 스택은 후면 리세스들(43)의 각각의 레벨에서 수직 반도체 채널(60)의 외측 측벽 상에 형성될 수 있다. 각각의 관형 절연 스페이서(51)의 두께는 1 nm 내지 10 nm, 예컨대 2 nm 내지 6 nm의 범위일 수 있지만, 더 작거나 더 큰 두께들이 또한 이용될 수 있다.
도 15c를 참조하면, 전이 금속 원소 재료가 관형 절연 스페이서들(51)의 물리적으로 노출된 측벽들 상에 선택적으로 증착될 수 있다. 선택적인 전이 금속 원소 증착 프로세스가 이용될 수 있으며, 여기서 전이 금속 원소 재료는 관형 절연 스페이서들(51)의 물리적으로 노출된 표면들로부터만 성장하고, 절연 층들(32)의 표면들로부터 성장하지 않는다. 일 실시예에서, 선택적인 전이 금속 원소 증착 프로세스는 관형 절연 스페이서들(51)의 실리콘 질화물 표면들 상에 핵을 형성하고 절연 층들(32)의 실리콘 산화물 표면들 상에 핵을 형성하지 않는 금속 유기 전구체를 사용하여 MOALD를 이용할 수 있다.
전이 금속 원소 재료는 전도성 금속 산화물을 형성할 수 있는 적어도 하나의 전이 금속 원소로 본질적으로 이루어질 수 있다. 일 실시예에서, 전이 금속 원소 재료는 전도성 금속 산화물을 형성할 수 있는 단일 전이 금속 원소로 본질적으로 이루어질 수 있다. 일 실시예에서, 전이 금속 원소 재료는 이리듐, 루테늄, 팔라듐, 오스뮴, 레늄, 몰리브덴 또는 코발트로부터 선택되는 적어도 하나의 전이 금속 원소(예컨대, 단일 전이 금속 원소)로 본질적으로 이루어질 수 있다.
관형 전이 금속 원소 스페이서들(57)의 수직 스택은 관형 절연 스페이서들(51)의 수직 스택 상에 형성될 수 있다. 관형 전이 금속 원소 스페이서들(57)의 수직 스택은 적어도 하나의 전이 금속 원소로 본질적으로 이루어질 수 있다. 각각의 관형 전이 금속 원소 스페이서들(57)의 측방향 두께는 2 nm 내지 30 nm, 예컨대 4 nm 내지 15 nm의 범위일 수 있지만, 더 작거나 더 큰 두께들이 또한 이용될 수 있다. 대안적으로, 금속 산화물 스페이서들(56)이 전이 금속 원소 스페이서들(57) 대신에 직접 증착될 수 있다.
도 15d를 참조하면, 관형 전이 금속 원소 스페이서들(57)의 수직 스택은 산화에 의해 관형 전이 금속 산화물 스페이서들(56)의 수직 스택으로 선택적으로 변환될 수 있다. 관형 전이 금속 원소 스페이서들(57)의 수직 스택을 위에서 설명된 관형 전이 금속 산화물 스페이서들(56)의 수직 스택으로 변환하기 위해 열적 산화 프로세스 또는 플라즈마 산화 프로세스가 이용될 수 있다. 대안적인 실시예에서, 관형 전이 금속 원소 스페이서들(57)의 수직 스택을 관형 전이 금속 산화물 스페이서들(56)의 수직 스택으로 변환하는 것은 수행되지 않는다. 이러한 경우, 후속하는 예시적인 구조물은 관형 전이 금속 산화물 스페이서들(56)의 수직 스택 대신에 관형 전이 금속 원소 스페이서들(57)의 수직 스택을 포함한다. 다른 실시예에서, 전이 금속 원소 스페이서들(57)은 또한 선택적으로 전이 금속 산화물로 부분적으로 변환될 수 있다(따라서, 이중층을 형성함).
도 15e를 참조하면, 도 9b의 프로세싱 단계들은 각각의 후면 리세스(43)에 그리고 관형 전이 금속 원소-함유 전도성 스페이서들(56, 57)의 수직 스택들의 물리적으로 노출된 외부 측벽들 상에 직접 강유전체 재료 층(54)을 형성하기 위해 수행될 수 있다.
도 15f를 참조하면, 도 9c의 프로세싱 단계들은 강유전체 재료 층(54)의 물리적으로 노출된 표면들 상에 전이 금속 전도성 라이너(48)를 증착시키기 위해 수행될 수 있다. 전이 금속 전도성 라이너(48)는 2 nm 내지 40 nm, 예컨대 4 nm 내지 15 nm의 범위의 두께를 가질 수 있지만, 더 작거나 더 큰 두께들이 또한 이용될 수 있다.
도 15g를 참조하면, 전이 금속 전도성 라이너(48)는 산화에 의해 전이 금속 산화물 전도성 층(46A)으로 선택적으로 변환될 수 있다. 열적 산화 프로세스 또는 플라즈마 산화 프로세스가 전이 금속 전도성 라이너(48)를 전이 금속 산화물 전도성 층(46A)으로 변환하기 위해 이용될 수 있다. 대안적인 실시예에서, 전이 금속 전도성 라이너(48)를 전이 금속 산화물 전도성 층(46A)으로 변환하는 것은 수행되지 않는다. 이러한 경우, 후속하는 예시적인 구조물은 전이 금속 산화물 전도성 층(46A) 대신에 전이 금속 전도성 라이너(48)를 포함한다. 다른 실시예에서, 전이 금속 전도성 라이너(48)는 이전 실시예에서 언급된 바와 같은 전이 금속/금속 산화물 이중층을 포함할 수 있다. 이러한 경우, 전이 금속 전도성 라이너(48)는 3개의 단계들로 프로세싱된다. 제1 단계는 전이 금속의 하나의 층을 증착시키는 단계로 이루어지고, 제2 단계는 그것을 전이 금속 산화물로 변환시키는 반면, 제3 단계는 단자 전이 금속 라이너를 증착시키는 단계를 포함한다. 다른 대안적인 실시예에서, 전이 금속 산화물 전도성 층(46A)은 전이 금속 전도성 라이너(48)의 산화에 의해 형성되는 대신에 후면 리세스들(43)에 직접 증착된다.
도 15h를 참조하면, 금속 충전 재료가 복수의 후면 리세스들(43)의 나머지 체적들 내에, 적어도 하나의 후면 트렌치(79)의 측벽들 상에, 그리고 콘택 레벨 유전체 층(73)의 상단 표면 위에 증착되어, 전도성 충전 재료 층(46B)을 형성한다.
후속하여, 도 11a 및 도 11b의 프로세싱 단계들은, 후면 트렌치들(79) 내부로부터 그리고 콘택 레벨 유전체 층(73) 위로부터 전이 금속 산화물 전도성 층(46A) 및 전도성 충전 재료 층(46B)의 부분들을 제거하기 위해 수행될 수 있다. 후면 리세스(43)를 충전하는 전이 금속 산화물 전도성 층(46A) 및 전도성 충전 재료 층(46B)의 각각의 나머지 인접 부분은 전기 전도성 층(46)을 구성한다. 수직 반도체 채널들(60) 각각은 전기 전도성 층들(46)의 개개의 전기 전도성 층을 향해 절연 층들(32)과의 수직 계면들로부터 외향으로 돌출되는 측방향 돌출 부분들을 포함하는 측방향으로 파동하는 외측 측벽을 가질 수 있다.
도 15i 내지 도 15o는 도 15h에 예시된 예시적인 구조물의 다양한 대안적인 실시예들을 예시한다.
도 15i에 예시된 대안적인 실시예는 금속 산화물 스페이서들(56) 대신에 관형 전이 금속 원소-함유 전도성 스페이서들의 수직 스택으로서 관형 전이 금속 원소 스페이서들(57)의 수직 스택을 이용함으로써 도 15h에 예시된 실시예로부터 도출될 수 있다.
도 15j에 예시된 대안적인 실시예는 전이 금속 산화물 전도성 층(46A) 대신에 전이 금속 전도성 라이너(48)를 이용함으로써 도 15h에 예시된 실시예로부터 도출될 수 있다.
도 15k에 예시된 대안적인 실시예는 전이 금속 산화물 전도성 층(46A) 대신에 전이 금속 전도성 라이너(48)를 이용함으로써 도 15i에 예시된 실시예로부터 도출될 수 있다.
도 15l에 예시된 대안적인 실시예는, 관형 전이 금속 산화물 스페이서들(56)의 수직 스택의 물리적으로 노출된 표면들 상에만 강유전체 재료를 증착시키는 선택적인 강유전체 재료 증착 프로세스를 이용하여 개개의 원통형 구성을 갖는 복수의 강유전체 재료 층들(54)로서 강유전체 재료 층(54)을 형성함으로써 도 15h에 예시된 실시예로부터 도출될 수 있다.
도 15m에 예시된 대안적인 실시예는, 관형 전이 금속 원소 스페이서들(57)의 수직 스택의 물리적으로 노출된 표면들 상에만 강유전체 재료를 증착시키는 선택적인 강유전체 재료 증착 프로세스를 이용하여 개개의 원통형 구성을 갖는 복수의 강유전체 재료 층들(54)로서 강유전체 재료 층(54)을 형성함으로써 도 15i에 예시된 실시예로부터 도출될 수 있다.
도 15n에 예시된 대안적인 실시예는 전이 금속 산화물 전도성 층(46A) 대신에 전이 금속 전도성 라이너(48)를 이용함으로써 도 15l에 예시된 실시예로부터 도출될 수 있다.
도 15o에 예시된 대안적인 실시예는 전이 금속 산화물 전도성 층(46A) 대신에 전이 금속 전도성 라이너(48)를 이용함으로써 도 15m에 예시된 실시예로부터 도출될 수 있다.
제2 예시적인 구조물 및 그의 다양한 대안적인 실시예들에서, 관형 절연 스페이서들(51)의 수직 스택은 후면 리세스들(43)의 형성 이후 수직 반도체 채널들(60) 각각 주위에 형성될 수 있다. 관형 전이 금속 원소-함유 전도성 스페이서들(56, 57)의 각각의 수직 스택은 관형 절연 스페이서들(51)의 개개의 수직 스택 상에 직접 형성된다. 관형 전이 금속 원소-함유 전도성 스페이서들(56, 57)의 수직 스택들은, 절연 층들(32)의 물리적으로 노출된 표면들 상에서의 전이 금속 원소의 증착이 억제되는 동안 전이 금속 원소가 관형 절연 스페이서들(51)의 물리적으로 노출된 표면들 상에 증착되는 선택적인 증착 프로세스를 이용하여 형성될 수 있다.
일반적으로, 전기 전도성 층들(46) 각각은 전이 금속 원소-함유 전도성 라이너(46A, 48) 내에 매립된 전도성 충전 재료 부분(전도성 충전 재료 층(46B)의 일부를 포함함)을 포함하며, 이는 전이 금속 전도성 라이너(48) 또는 전이 금속 산화물 전도성 층(46A)을 포함할 수 있다. 일 실시예에서, 관형 전이 금속 원소-함유 전도성 스페이서들은 관형 전이 금속 원소 스페이서들(57)을 포함한다. 스페이서들(57)은 이리듐, 루테늄, 팔라듐, 오스뮴, 레늄, 몰리브덴 또는 코발트로부터 선택되는 전이 금속 원소를 포함하고 그리고/또는 이들로 이루어진다. 다른 실시예에서, 관형 전이 금속 원소-함유 전도성 스페이서들은 관형 전이 금속 산화물 스페이서들(56)을 포함한다. 금속 산화물 스페이서들(56)은 이리듐, 루테늄, 팔라듐, 오스뮴, 레늄, 몰리브덴 또는 코발트로부터 선택되는 전이 금속 원소의 산화물을 포함한다.
일부 실시예들에서, 후면 리세스(43) 내의 강유전체 재료 층(54)은, 절연 층들(32)의 개개의 위에 놓인 절연 층의 하단 표면과 개개의 전기 전도성 층(46)의 상단 표면을 접촉시키는 상부 수평 연장 부분, 및 절연 층들(32)의 개개의 아래에 놓인 절연 층의 상단 표면과 개개의 전기 전도성 층(46)의 하단 표면을 접촉시키는 하부 수평 연장 부분, 및 상부 수평 연장 부분과 하부 수평 연장 부분 사이에서 수직으로 연장되는 관형 부분을 포함한다. 이러한 경우, 복수의 관형 부분들 각각은 관형 전이 금속 원소-함유 전도성 스페이서들(56, 57)의 개개의 스페이서를 측방향으로 둘러싸고 그와 접촉한다.
일 실시예에서, 강유전체 재료 층들(54) 각각은 원통형 구성을 가지며, 절연 층들(32) 중 위에 놓인 절연 층과 접촉하는 상부 주변부를 갖고 절연 층들(32) 중 아래에 놓인 절연 층과 접촉하는 하부 주변부를 갖는 외측 측벽을 포함한다. 강유전체 재료 층들(54)에 의해 측방향으로 둘러싸인 모든 재료 부분들의 세트는 메모리 개구 충전 구조물(58)을 구성한다. 일 실시예에서, 관형 절연 스페이서들(51)의 수직 스택이 형성된다. 관형 절연 스페이서들(51) 각각은 관형 전이 금속 원소-함유 전도성 스페이서들(56, 57)의 개개의 관형 전이 금속 원소-함유 전도성 스페이서의 내측 측벽과 접촉하고 개개의 수직 반도체 채널(60)의 외측 측벽의 일부와 접촉한다.
모든 도면을 참조하고 본 개시내용의 다양한 실시예들에 따르면, 3차원 강유전체 메모리 디바이스는, 기판(9, 10) 위에 위치된 절연 층들(32) 및 전기 전도성 층들(46)의 교번하는 스택 - 전기 전도성 층들(46) 각각은 전이 금속 원소-함유 전도성 라이너(48, 46A) 및 전도성 충전 재료 부분(46B)을 포함함 -, 교번하는 스택(32, 46)을 통해 수직으로 연장되는 수직 반도체 채널(60), 수직 반도체 채널(60)을 측방향으로 둘러싸고 전기 전도성 층들(46)의 레벨들에 위치된 관형 전이 금속 원소-함유 전도성 스페이서들(56, 57)의 수직 스택, 및 관형 전이 금속 원소-함유 전도성 스페이서들(56, 57)의 수직 스택과 전이 금속 원소-함유 전도성 라이너(48, 46A) 사이에 위치된 강유전체 재료 층(54)을 포함한다.
관형 전이 금속 원소-함유 전도성 스페이서(56 또는 57), 강유전체 재료 층(54), 및 전이 금속 원소-함유 전도성 라이너(48, 46A)의 스택의 구성은 스페이서 및/또는 라이너가 강유전체 재료 층(54)의 산소 공공(vacancy)들에 대한 싱크(sink)들로서 기능할 수 있기 때문에 강유전체 재료 층(54)의 재료의 분극 피로도를 억제할 수 있다. 따라서, 강유전체 재료 층(54)에서의 산소 공공 이동은, 본 개시내용의 실시예들의, 관형 전이 금속 원소-함유 전도성 스페이서(56 또는 57), 강유전체 재료 층(54), 및 전이 금속 원소-함유 전도성 라이너(48, 46A)를 포함하는 층 스택의 구성들을 이용함으로써 감소되거나 제거될 수 있다. 이는 강유전체 재료 층(54)의 우수한 내구성 및 강유전체 NAND 메모리 디바이스의 연장된 작동 수명을 초래할 수 있다.
전술한 내용이 특정한 바람직한 실시예들을 언급하지만, 본 개시내용은 그렇게 제한되지 않는다는 것이 이해될 것이다. 다양한 수정들이 개시된 실시예들에 대해 이루어질 수 있고 그러한 수정들은 본 개시내용의 범주 내에 있도록 의도된다는 것이 당업자에게 떠오를 것이다. 서로 대안이 아닌 모든 실시예들 사이에서 호환성이 추정된다. 단어 "포함하다(comprise 또는 include)"는, 달리 명시적으로 언급되지 않는 한, 단어 "~로 본질적으로 이루어진다(consist essentially of)" 또는 단어 "~로 이루어진다"가 단어 "포함하다"를 대체하는 모든 실시예들을 고려한다. 특정한 구조 및/또는 구성을 이용하는 실시예가 본 개시내용에 예시되는 경우, 본 개시내용은 기능적으로 등가인 임의의 다른 호환가능한 구조들 및/또는 구성들로 실시될 수 있다 - 그러한 대체가 명백히 금지되거나 달리 당업자에게 불가능한 것으로 알려져 있지 않다면 - 는 것이 이해된다. 본 명세서에서 인용된 모든 간행물, 특허 출원 및 특허는 전체적으로 본 명세서에 참고로 포함된다.

Claims (20)

  1. 3차원 강유전체 메모리 디바이스로서,
    기판 위에 위치된 절연 층들 및 전기 전도성 층들의 교번하는 스택 - 상기 전기 전도성 층들 각각은 전이 금속 원소-함유 전도성 라이너(liner) 및 전도성 충전 재료 부분을 포함함 -;
    상기 교번하는 스택을 통해 수직으로 연장되는 수직 반도체 채널;
    상기 수직 반도체 채널을 측방향으로 둘러싸고 상기 전기 전도성 층들의 레벨들에 위치된 관형 전이 금속 원소-함유 전도성 스페이서들의 수직 스택; 및
    상기 관형 전이 금속 원소-함유 전도성 스페이서들의 수직 스택과 상기 전이 금속 원소-함유 전도성 라이너 사이에 위치된 강유전체 재료 층을 포함하는, 3차원 강유전체 메모리 디바이스로서,
    상기 강유전체 재료 층은,
    상기 절연 층들의 개개의 위에 놓인 절연 층의 하단 표면과 개개의 전기 전도성 층의 상단 표면을 접촉시키는 상부 수평 연장 부분;
    상기 절연 층들의 개개의 아래에 놓인 절연 층의 상단 표면과 상기 개개의 전기 전도성 층의 하단 표면을 접촉시키는 하부 수평 연장 부분; 및
    상기 상부 수평 연장 부분과 상기 하부 수평 연장 부분 사이에서 수직으로 연장되는 관형 부분을 포함하며,
    상기 관형 부분은 상기 관형 전이 금속 원소-함유 전도성 스페이서들의 개개의 관형 전이 금속 원소-함유 전도성 스페이서를 측방향으로 둘러싸고 그와 접촉하는, 3차원 강유전체 메모리 디바이스.
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  4. 제1항에 있어서, 상기 전이 금속 원소-함유 전도성 라이너는 이리듐, 루테늄, 팔라듐, 오스뮴, 레늄, 몰리브덴 또는 코발트로부터 선택되는 전이 금속 원소를 포함하는, 3차원 강유전체 메모리 디바이스.
  5. 제4항에 있어서, 상기 전이 금속 원소-함유 전도성 라이너는 상기 전이 금속 원소의 전도성 산화물로 본질적으로 이루어지는, 3차원 강유전체 메모리 디바이스.
  6. 제4항에 있어서, 상기 전이 금속 원소-함유 전도성 라이너는 상기 전이 금속 원소로 본질적으로 이루어지는, 3차원 강유전체 메모리 디바이스.
  7. 제1항에 있어서, 상기 관형 전이 금속 원소-함유 전도성 스페이서들은 이리듐, 루테늄, 팔라듐, 오스뮴, 레늄, 몰리브덴 또는 코발트로부터 선택되는 전이 금속 원소를 포함하는, 3차원 강유전체 메모리 디바이스.
  8. 제7항에 있어서, 상기 관형 전이 금속 원소-함유 전도성 스페이서들은 상기 전이 금속 원소의 전도성 산화물로 본질적으로 이루어지는, 3차원 강유전체 메모리 디바이스.
  9. 제7항에 있어서, 상기 관형 전이 금속 원소-함유 전도성 스페이서들은 상기 전이 금속 원소로 본질적으로 이루어지는, 3차원 강유전체 메모리 디바이스.
  10. 제1항에 있어서, 상기 관형 전이 금속 원소-함유 전도성 스페이서들의 개개의 관형 전이 금속 원소-함유 전도성 스페이서의 내측 측벽과 접촉하고 상기 수직 반도체 채널의 외측 측벽의 일부와 접촉하는 관형 절연 스페이서 층을 더 포함하는, 3차원 강유전체 메모리 디바이스.
  11. 제1항에 있어서, 관형 절연 스페이서들의 수직 스택을 더 포함하며,
    상기 관형 절연 스페이서들 각각은 상기 관형 전이 금속 원소-함유 전도성 스페이서들의 개개의 관형 전이 금속 원소-함유 전도성 스페이서의 내부 측벽과 접촉하고 상기 수직 반도체 채널의 외측 측벽의 일부와 접촉하는, 3차원 강유전체 메모리 디바이스.
  12. 제1항에 있어서, 상기 수직 반도체 채널은 상기 교번하는 스택 내의 각각의 층을 통해 연장되고 상기 절연 층들의 측벽들의 세트와 접촉하는 직선형 외측 측벽을 갖는, 3차원 강유전체 메모리 디바이스.
  13. 제1항에 있어서, 상기 수직 반도체 채널은 상기 전기 전도성 층들의 개개의 전기 전도성 층을 향해 상기 절연 층들과의 수직 계면들로부터 외향으로 돌출되는 측방향 돌출 부분들을 포함하는 측방향으로 파동하는 외측 측벽을 갖는, 3차원 강유전체 메모리 디바이스.
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