KR100253086B1 - 반도체장치제조를위한세정용조성물및이를이용한반도체장치의제조방법 - Google Patents

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Abstract

반도체장치의 제조에 사용되는 세정용 조성물 및 이를 이용한 반도체장치의 제조방법에 관한것이다.
본 발명의 세정용 조성물은 0.01 내지 10 중량 %의 HF, 1 내지 10 중량 %의 H2O2, 0.01 내지 30 중량 %의 IPA(Isopropyl Alcohol) 및 잔량의 H20를 혼합하여 제조한 것이며, 반도체장치의 제조방법은, 반도체기판상의 콘택홀이 형성된 절연막상에 제 1 도전물질을 적층시킨 후 패터닝하여 커패시터의 하부전극을 형성하고, 노출된 하부전극의 표면상에 반구형-실리콘층(Hemi-Spherical Grained - Si; HSG-Si)을 형성하고, 상기 세정용 조성물을 이용하여 하부전극 하부의 절연막의 일부를 언더컷하며 동시에 하부전극의 표면상에 형성되는 산화막을 제거 및 세정하며, 노출된 하부전극의 표면상에 유전체막을 형성하는 단계를 구비하여 이루어진다.
따라서, 세정효과가 향상되며, 반구형 실리콘층의 소모가 발생되지 않아 큰 정전용량을 확보할 수 있으며, 공정이 단순화되는 효과가 있다.

Description

반도체장치 제조를 위한 세정용 조성물 및 이를 이용한 반도체장치의 제조방법{CLEANING COMPOSITION FOR SEMICONDUCTOR DEVICE AND FABRICATION METHOD OF SEMICONDUCTOR DEVICE USING SAID CLEANING COMPOSITION}
본 발명은 반도체장치 제조를 위한 세정용 조성물 및 이를 이용한 반도체장치의 제조방법에 관한 것으로서, 보다 상세하게는 HF, H2O2, IPA(Isopropyl Alcohol) 및 H20를 혼합하여 제조한 반도체소자 제조를 위한 세정용 조성물 및 이를 이용한 반도체장치의 제조방법에 관한 것이다.
반도체장치 중에서 DRAM(Dynamic Random Access Memory)은 하나의 모스(MOS) 트랜지스터와 하나의 커패시터를 단위셀로 하여 정보를 기억하는 장치로서 반도체소자의 고집적화와 함께 단위셀의 면적이 불가피하게 축소되어 가고 있다. 이에 따라 단위셀에서 커패시터의 점유면적도 감소하게 되고 반면에 정보기억을 위한 충분한 커패시터 용량값이 확보되어야 하기 때문에 고유전체를 채택하는 방법 이외도 커패시터의 유효단면적을 확장시키려는 노력이 계속되어 왔다.
이러한 노력의 일환으로서 커패시터의 하부전극으로 사용되는 스토리지전극의 하단을 식각하여 커패시터의 유효면적을 증가시키거나, 폴리실리콘으로 된 하부전극의 표면상에 반구형 실리콘층을 형성시켜 커패시터의 유효면적을 증가시키는 방법 등이 사용되어 왔다.
한편, 반도체소자의 고집적화와 함께 고품질의 소자를 구현하기 위하여, 반도체 공정의 진행 중에 발생되는 파티클, 금속불순물, 유기물, 수분 등의 각종 오염물이나 공정에 불필요한 자연산화막을 제거하기 위하여 수십회의 화학적 세정공정을 수행하게 된다.
반도체 제조공정 중에서 화학적 세정공정에 사용되는 케미컬로서는 세계 반도체업계에서 일반적으로 표준세정액(Standard Cleaning: NH4OH, H2O2, H2O의 혼합물로서 이하 " SC-1" 이라함)을 사용하고 있다.
그러나, 전술한 반구형 실리콘(HSG-Si)층 형성공정 후 상기 SC-1을 적용하여 세정을 실시하는 경우 SC-1의 구성물질의 화학적 특성으로 이미 형성된 반구형 실리콘층의 소모(Consume)가 일어나 커패시터의 유효면적이 감소한다는 문제점이 있다. 즉, SC-1의 구성물질인 과산화수소(H2O2)와 반구형 실리콘입자의 실리콘이 반응하여 반구형 실리콘층의 표면에 산화막(SiO2)을 형성시키게 된다. 즉, 과산화수소가 이온화되고 (H2O2= H++ HO2 -), 실리콘입자가 이들과 반응하여 표면에 산화막을 형성시킨다( Si + 2HO2 -= 2 OH-+ SiO2, Si + 2H2O2= 2 H2O + SiO2). 이들 반구형 실리콘층 표면에 형성된 산화막은 후속되는 세정공정에 의해 제거되기 때문에 반구형 실리콘층이 표면에 형성된 커패시터의 유효단면적이 그 만큼 감소하게 된다.
한편, 고품질의 반도체소자를 구현하기 위해서는 웨이퍼 표면으로부터 파티클, 금속오염물, 유기불순물, 자연산화막 등이 제거되도록 세정공정을 수행하는 것이 필요하며, 이는 나아가 반도체 크린룸의 청결도를 향상시키기 위하여 필요한 것이다.
본 발명의 목적은, 우수한 세정효과를 나타내는 반도체장치 제조용 세정 조성물을 제공하는 데 있다.
본 발명의 다른 목적은 세정시 반구형 실리콘층의 소모를 유발하지 않는 반도체장치 제조용 세정 조성물을 제공하는 데 있다.
본 발명의 또다른 목적은 본 발명의 세정 조성물을 이용하여 공정의 단순화를 실현할 수 있는 반도체장치의 제조방법을 제공하는 데 있다.
본 발명의 또다른 목적은 본 발명의 세정 조성물을 이용하여 세정시 유효단면적이 감소되지 않는 커패시터를 실현할 수 있는 반도체장치의 제조방법을 제공하는 데 있다.
도1 내지 도5는 본 발명의 일시예에 따른 반도체장치의 제조방법을 설명하기 위한 공정도들이다.
※도면의 주요부분에 대한 부호의 설명
10; 반도체기판 12; 절연막
14; 스토리지전극 14'; 스토리지전극 패턴
16; 반구형-실리콘층(HSG-Si)
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치 제조를 위한 세정용 조성물은, 0.01 내지 10 중량 %의 HF, 1 내지 10 중량 %의 H2O2, 0.01 내지 30 중량 %의 IPA(Isopropyl Alcohol) 및 잔량의 H20를 혼합하여 제조한다.
특히, 반도체장치 제조공정 중 식각대상과 세정용도에 따라 상기 세정 조성물중 HF의 농도를 조정하여 사용할 수 있으며, 예를 들어, 공정조건에 따라 0.2 중량 %의 HF, 3 중량 %의 H2O2, 30 중량 %의 IPA 및 잔량의 H20를 혼합하여 제조한 세정 조성물, 0.5 중량%의 HF, 3 중량 %의 H2O2, 30 중량 %의 IPA 및 잔량의 H20를 혼합하여 제조한 세정용 조성물, 0.9 중량 %의 HF, 3 중량 %의 H2O2, 30 중량 %의 IPA 및 잔량의 H20를 혼합하여 제조한 세정용 조성물 등이 바람직하게 형성된다.
한편, 본 발명의 상기 다른 목적들을 달성하기 위한 반도체장치의 제조방법은, 반도체기판상의 콘택홀이 형성된 절연막상에 제 1 도전물질을 적층시킨 후 패터닝하여 커패시터의 하부전극을 형성하는 단계, 상기 하부전극의 패턴을 식각마스크로 하여 상기 하부전극 하부의 상기 절연막의 일부를 세정용 조성물을 이용하여 언더컷하며 동시에 상기 노출된 하부전극의 표면을 세정하는 단계 및 상기 노출된 하부전극의 표면상에 유전체막을 형성하는 단계를 구비하여 이루어진다.
상기 언더컷 및 세정을 동시에 수행하는 세정용 조성물은 0.01 내지 10 중량 %의 HF, 1 내지 10 중량 %의 H2O2, 0.01 내지 30 중량 %의 IPA(Isopropyl Alcohol) 및 잔량의 H20를 혼합하여 제조한 것을 사용하며, 바람직하게는 0.9 중량 %의 HF, 3 중량 %의 H2O2, 30 중량 %의 IPA 및 잔량의 H20를 혼합하여 제조한 세정용 조성물을 사용한다.
상기 언더컷되는 절연막은 고온산화막(HTO)이며, 고온산화막 하부에 다른 층간절연막이 존재하여도 상관없다. 상기 제 1 도전물질은 폴리실리콘 또는 비정질 실리콘인 것을 사용하며, 불순물이 주입되거나 또는 되지않은 것을 사용할 수 있다.
또한, 상기 노출된 하부전극의 표면을 세정하는 단계 후에 상기 노출된 하부전극의 표면상에 반구형-실리콘층(Hemi-Spherical Grained - Si; HSG-Si)을 형성하는 단계 및 상기 세정용 조성물을 이용하여 하부전극의 표면상에 형성되는 산화막을 제거하고 동시에 세정하는 단계를 더 구비할 수도 있다.
이때 상기 세정용 조성물은 0.5 중량 %의 HF, 3 중량 %의 H2O2, 30 중량 %의 IPA 및 잔량의 H20를 혼합하여 제조한 것을 사용할 수 있다.
본 발명의 상기 다른 목적을 달성하기 위한 반도체장치의 제조방법은, 반도체기판상의 콘택홀이 형성된 절연막상에 제 1 도전물질을 적층시킨 후 패터닝하여 커패시터의 하부전극을 형성하는 단계, 상기 노출된 하부전극의 표면상에 반구형-실리콘층(Hemi-Spherical Grained - Si; HSG-Si)을 형성하는 단계, 세정용 조성물을 이용하여 상기 하부전극 하부의 상기 절연막의 일부를 언더컷하며 동시에 하부전극의 표면상에 형성되는 산화막을 제거 및 세정하는 단계 및 상기 노출된 하부전극의 표면상에 유전체막을 형성하는 단계를 구비하여 이루어진다.
이때, 상기 산화막을 제거하고 동시에 세정을 수행하는 세정용 조성물은 0.01 내지 10 중량 %의 HF, 1 내지 10 중량 %의 H2O2, 0.01 내지 30 중량 %의 IPA(Isopropyl Alcohol) 및 잔량의 H20를 혼합하여 제조한 것을 사용하며, 바람직하게는 0.9 중량 %의 HF, 3 중량 %의 H2O2, 30 중량 %의 IPA 및 잔량의 H20를 혼합하여 제조한 것을 사용할 수 있다.
이하, 본 발명의 구체적인 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
본 발명에 따른 반도체장치 제조를 위한 세정용 조성물은 0.01 내지 10 중량 %의 불화수소(HF), 1 내지 10 중량 %의 과산화수소(H2O2), 0.01 내지 30 중량 %의 IPA 및 잔량으로서 탈이온수(H20)를 혼합하여 제조한다.
상기 불화수소는 통상적으로 산화막의 제거와 웨이퍼 표면의 페시베이션(passivation)의 증대 및 불순물입자의 흡착 내지는 부가를 감소시키는 역할을 하며, 불화수소의 순도는 상용적으로 판매되는 예를 들어, 49%의 순도를 갖는 것을 사용할 수 있다.
상기 과산화수소는 구리 등과 같은 금속의 제거효율을 증대시키기 위하여 사용되는 것으로서, 이는 과산화수소의 자체 분해에 의한 발생기 산소의 발생에 기인하는 강한 산화제로서의 역할을 하기 때문이며, 역시 상용적으로 판매되는 순도의 것을 사용할 수 있다.
상기 IPA는 불순물입자의 밀도를 저하시키고, 웨이퍼의 표면 자유에너지(surface free energy)를 감소시켜 최적의 세정효과를 나타내게 된다.
상기 세정용 조성물은 IPA와 탈이온수를 혼합한 후, 이 혼합물에 과산화수소수를 가하여 혼합하고, 계속하여 불화수소를 가하여 혼합하는 순서로 혼합하여 제조한다.
본 발명에서는 상기 세정 조성물의 용도에 따라 상기 세정 조성물의 구성물질중 불화수소의 농도를 조정하여 제조하였다. 즉, 본 발명의 실시예에 적용한 세정 조성물로서는 크게 아래의 3가지 형태의 것으로 구분할 수 있다:
첫째) 0.2 중량 %의 HF, 3 중량 %의 H2O2, 30 중량 %의 IPA 및 잔량의 H20를 혼합하여 제조한 것;
둘째) 0.5 중량 %의 HF, 3 중량 %의 H2O2, 30 중량 %의 IPA 및 잔량의 H20를 혼합하여 제조한 것;
셋째) 0.9 중량 %의 HF, 3 중량 %의 H2O2, 30 중량 %의 IPA 및 잔량의 H20를 혼합하여 제조한 것.
상기 세정 조성물중 불화수소가 0.5 중량 %인 것은 주로 세정과 산화막제거를 위한 것이며, 0.9 중량 %의 세정 조성물은 식각 및 세정공정을 수행하기 위해 사용한다.
다음으로, 본 발명의 다른 형태인 상기 세정용 조성물을 이용한 반도체장치의 제조방법을 도1 내지 도5를 참조하여 상세히 설명한다. 상기 도1 내지 도5는 반도체 메모리장치중 DRAM에 관한 것으로서, 특히 DRAM의 단위셀중 커패시터 부분을 도식적으로 나타낸 것이다.
도1을 참조하면, 반도체기판(10)상에 절연막(12)을 형성시킨다. 상기 반도체기판(10)은 실리콘기판을 사용하며, 소자의 활성영역을 위해 불순물이 주입되거나 후속공정에 의해 불순물이 주입될 수 있다. 상기 절연막(12)은 층간절연막의 역할을 하는 것으로서 단일막 또는 다층막일 수 있으며, 산화막, 질화막 또는 고온산화막 등이 사용될 수 있다. 본 실시예에서 절연막(12)은 고온산화막(HTO)을 사용하였다.
도2를 참조하면, 절연막(12)의 특정지역에 콘택홀이 형성되며, 상기 콘택홀을 포함한 웨이퍼 전표면에 제 1 도전층으로서 폴리실리콘층(14)을 형성시킨다. 상기 폴리실리콘층(14)은 커패시터의 하부전극인 스토리지전극 역할을 하는 것으로서, 불순물이 주입되거나 되지 않을 수도 있으며, 비정질 실리콘층이나 다른 도전층이 사용될 수도 있다.
도3을 참조하면, 통상의 포토리소그라피공정을 통하여 스토리지전극 패턴(14')을 형성시킨 것을 나타낸다.
도4는 커패시터의 유효면적을 증대시키기 위하여 상기 스트리지전극 패턴(14')의 하부면의 일부가 노출되도록 식각하여 상기 절연막(12)을 언더컷(under cut)한 것을 나타낸다. 종래에는 상기 언더컷을 수행하기 위하여 일반적으로 등방성식각이 이루어지는 습식식각을 한 후 전술한 SC-1 세정액을 사용하여 웨이퍼 표면을 세정하였으나, 본 실시예에서는 상기 종래의 2단계 공정을 본 발명에 따른 세정용 조성물을 사용하여 1단계로 수행한다. 본 실시예에서는 0.9 중량 %의 HF, 3 중량 %의 H2O2, 30 중량 %의 IPA 및 잔량의 H20를 혼합하여 제조한 세정용 조성물을 사용하여 언더컷과 세정을 동시에 수행하였다.
이어서, 상기 세정된 스토리지전극 패턴(14')의 노출표면에 커패시터의 유전체막을 형성한 후 커패시터의 상부전극을 형성하여 커패시터 형성을 완료하게 된다.
도5는 커패시터의 유효면적을 향상시키기 위하여 스트리지전극 패턴(14')의 노출면상에 반구형 실리콘층(HSG-Si, 16)을 형성시켜준 것을 나타낸다. 상기 반구형 실리콘층은 커패시터의 유효면적을 늘리기 위한 방법으로서 물질의 자체성질을 이용한 것이다.
상기 반구형 실리콘층의 형성을 위해 하부전극으로서 예를 들어, 비정질실리콘(a-Si) 또는 폴리실리콘이 저압화학기상증착법에 의해 형성되며 불순물이 도프드되지 않거나 인(Phosphorous)이 도프드되기도 한다. 이 반구형 실리콘 형성공정은, 실리콘의 결정과 비결정 상태의 전이범위 온도영역에서 실리콘의 이동(Migration)에 의해 표면에너지가 가장 안정된 형태인 반구형 모양의 구역을 형성하는 현상을 이용한 공정이다. 그러므로, HSG 형성공정은 표면 반응성이 강한 실리콘계 가스(Si2H6, SiH4)나 막중의 실리콘이 웨이퍼 표면의 구조상의 이상(異狀)부위나 일부 증착입자를 핵(Seed)으로 각각의 이상부위 주변에 돌출된 모양의 구역을 형성하는 성질을 이용하여 형성막에 다수의 돌출부를 가진 거친 표면을 만들고, 따라서 표면적을 늘려 반도체장치의 커패시터의 용량을 늘리는 방법이다.
종래에는 상기 반구형 실리콘층을 형성한 후에는 유전체막을 형성하게 되나, 이에 앞서서 웨이퍼의 표면을 SC-1 세정액을 사용하여 세정하고, 휘석시킨 불화수소로 스토리지전극 패턴(14') 및 반구형 실리콘층(16) 상에 형성된 자연산화막(native oxide)을 제거하는 2단계공정을 수행하였으나, 본 발명에서는 상기 반구형 실리콘층을 형성한 후 본 발명에 의한 세정용 조성물을 사용하여 상기 세정 및 자연산화막 제거공정을 1단계의 공정을 수행하여 완료한다. 본 실시예에서 사용하는 세정용 조성물은 0.5 중량 %의 HF, 3 중량 %의 H2O2, 30 중량 %의 IPA 및 잔량의 H20를 혼합하여 제조한 것을 사용하였다.
이어서, 역시 상기 세정된 스토리지전극 패턴(14')의 노출표면에 커패시터의 유전체막(도시안됨)을 형성한 후 커패시터의 상부전극(도시안됨)을 형성하여 커패시터 형성을 완료하게 된다.
한편, 본 발명의 다른 실시예에 따른 반도체장치의 제조방법에 있어서는, 상기 도3에서 보여지는 바와 같이 스토리지전극 패턴(14')을 형성한 후 언더컷공정 및 세정공정을 실시하지 않고서 스토리지전극 패턴(14')의 노출면상에 반구형 실리콘층(16)을 형성시킨 후, 본 발명에 따른 세정용 조성물을 사용하여 1단계의 공정만으로 수행할 수 있다. 즉 도4에서 언더컷공정 및 세정공정과 도5의 세정공정 및 산화막 제거공정을 1단계의 공정으로 한꺼번에 모두 수행하게 된다. 상기 공정에서는 0.9 중량 %의 HF, 3 중량 %의 H2O2, 30 중량 %의 IPA 및 잔량의 H20를 혼합하여 제조한 것을 사용하였다.
표1은 종래기술과 본 발명의 실시예를 비교한 것으로서, 절연막(12)은 고온산화막이며, 스토리지전극 패턴(14')은 폴리실리콘으로 구성된다. 종래기술은 도4의 스토리지전극 패턴(14') 형성단계 후에 등방성식각과 SC-1에 의한 세정을 5분간 수행하고, 도5의 반구형 실리콘층 형성단계 후에 SC-1에 의한 세정을 5분간 수행한 후 불화수소로 산화막을 제거한 후 후속공정에 의해 유전체막과 상부전극을 형성한 후의 실험결과이다. 본 실시예에서는 스토리지전극 패턴(14')을 형성한 후 그 노출표면에 반구형 실리콘층(16)을 형성시킨 후 본 발명의 세정용 조성물인 0.9 중량 %의 HF, 3 중량 %의 H2O2, 30 중량 %의 IPA 및 잔량의 H20를 혼합하여 제조한 것을 사용하여 언더컷공정, 세정공정, 산화막제거공정을 동시에 수행한 후 후속공정에 의해 유전체막과 상부전극을 형성한 후의 실험결과이다.
구 분 종 래 기 술 실 시 예
HSG 소모여부 소모됨 소모안됨
Cmin(표준편차) 29.25 (0.9) ft 30.66 (1.1)
Cmax(표준편차) 33.3 (1.25) ft 32.69 (1.11)
비율(표준편차) 87.86 (2.89) % 93.89 (4.48)
항복전압(표준편차) 4.32 (0.04) V 4.3 (0.06)
표1에서 알 수 있는 바와 같이, 본 발명에 의하면 반구형 실리콘층의 소모가 발생되지 않기 때문에 커패시터의 유효면적이 종래기술에 비하여 크고, 따라서 최소 커패시턴스(Cmin)가 종래기술에 비하여 1.41 ft 증가하며, 최소 커패시턴스에 대한 최대 커패시턴스(Cmax)의 비가 6 %로 상승되었음을 알 수 있다.
표2는 종래기술의 세정액과 본 발명에 따른 세정액 조성물을 사용한 경우의 세정능력에 대한 실험결과이다.
구 분 종래기술(SC-1 + HF ) 실 시 예
폴리실리콘 HTO막 폴리실리콘 HTO막
파티클 제거효율 (%) 96.23 98.0 96.3 98.3
금속오염물 제거력(1Eatoms/cm2) Cu : 0.67Fe : 26.89 Cu : ＜0.5Fe : ＜0.5 Cu : ＜0.5Fe : 2.1 Cu : ＜0.5Fe : ＜0.5
표면거칠기 RMS(ra) 0.89 0.82 0.86 0.71
표2에서 알 수 있는 바와 같이, 본 발명에 따르면 종래기술에 비하여 폴리실리콘 및 고온산화막에 대하여 모두 파티클 제거효율과 금속오염물 제거능력이 향상되어 세정효과가 뛰어남을 알 수 있다.
따라서, 본 발명에 의한 세정용 조성물에 의하면 파티클 제거효율이나 금속오염물 제거능력 등의 세정효과가 향상되는 효과이 있다.
또한 본 발명의 세정용 조성물에 의하면 반구형 실리콘층의 소모가 발생되지 않아 보다 큰 정전용량을 확보할 수 있다는 효과가 있다.
또한 본 발명에 따른 반도체장치의 제조방법에 의하면 공정이 매우 단순화되는 효과가 있다.
이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.

Claims (14)

  1. 0.01 내지 10 중량 %의 HF, 1 내지 10 중량 %의 H2O2, 0.01 내지 30 중량 %의 IPA(Isopropyl Alcohol) 및 잔량의 H20를 혼합하여 제조한 것을 특징으로 하는 반도체장치 제조를 위한 세정용 조성물.
  2. 제 1 항에 있어서,
    0.2 중량 %의 HF, 3 중량 %의 H2O2, 30 중량 %의 IPA 및 잔량의 H20를 혼합하여 제조한 것을 특징으로 하는 상기 반도체장치 제조를 위한 세정용 조성물.
  3. 제 1 항에 있어서,
    0.5 중량 %의 HF, 3 중량 %의 H2O2, 30 중량 %의 IPA 및 잔량의 H20를 혼합하여 제조한 것을 특징으로 하는 상기 반도체장치 제조를 위한 세정용 조성물.
  4. 제 1 항에 있어서,
    0.9 중량 %의 HF, 3 중량 %의 H2O2, 30 중량 %의 IPA 및 잔량의 H20를 혼합하여 제조한 것을 특징으로 하는 상기 반도체장치 제조를 위한 세정용 조성물.
  5. 반도체기판상의 콘택홀이 형성된 절연막상에 제 1 도전물질을 적층시킨 후 패터닝하여 커패시터의 하부전극을 형성하는 단계;
    상기 하부전극의 패턴을 식각마스크로 하여 상기 하부전극 하부의 상기 절연막의 일부를 0.01 내지 10 중량 %의 HF, 1 내지 10 중량 %의 H2O2, 0.01 내지 30 중량 %의 IPA(Isopropyl Alcohol) 및 잔량의 H20를 혼합하여 제조한 세정용 조성물을 이용하여 언더컷하며 동시에 상기 노출된 하부전극의 표면을 세정하는 단계; 및
    상기 노출된 하부전극의 표면상에 유전체막을 형성하는 단계;
    를 구비하여 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제 5 항에 있어서,
    상기 세정용 조성물은 0.9 중량 %의 HF, 3 중량 %의 H2O2, 30 중량 %의 IPA 및 잔량의 H20를 혼합하여 제조한 것임을 특징으로 하는 상기 반도체장치의 제조방법.
  7. 제 5 항에 있어서,
    상기 언더컷되는 절연막은 고온산화막(HTO)인 것을 특징으로 하는 상기 반도체장치의 제조방법.
  8. 제 5 항에 있어서,
    상기 제 1 도전물질은 폴리실리콘 또는 비정질 실리콘인 것을 특징으로 하는 상기 반도체장치의 제조방법.
  9. 제 5 항에 있어서,
    상기 노출된 하부전극의 표면을 세정하는 단계 후에 상기 노출된 하부전극의 표면상에 반구형-실리콘층(Hemi-Spherical Grained - Si; HSG-Si)을 형성하는 단계; 및
    상기 세정용 조성물을 이용하여 하부전극의 표면상에 형성되는 산화막을 제거하고 동시에 세정하는 단계;
    를 더 구비하는 것을 특징으로 하는 상기 반도체장치의 제조방법.
  10. 제 9 항에 있어서,
    상기 세정용 조성물은 0.5 중량 %의 HF, 3 중량 %의 H2O2, 30 중량 %의 IPA 및 잔량의 H20를 혼합하여 제조한 것임을 특징으로 하는 상기 반도체장치의 제조방법.
  11. 반도체기판상의 콘택홀이 형성된 절연막상에 제 1 도전물질을 적층시킨 후 패터닝하여 커패시터의 하부전극을 형성하는 단계;
    상기 노출된 하부전극의 표면상에 반구형-실리콘층(Hemi-Spherical Grained - Si; HSG-Si)을 형성하는 단계;
    0.01 내지 10 중량 %의 HF, 1 내지 10 중량 %의 H2O2, 0.01 내지 30 중량 %의 IPA(Isopropyl Alcohol) 및 잔량의 H20를 혼합하여 제조한 세정용 조성물을 이용하여 상기 하부전극 하부의 상기 절연막의 일부를 언더컷하며 동시에 하부전극의 표면상에 형성되는 산화막을 제거 및 세정하는 단계; 및
    상기 노출된 하부전극의 표면상에 유전체막을 형성하는 단계;
    를 구비하여 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제 11 항에 있어서,
    상기 세정용 조성물은 0.9 중량 %의 HF, 3 중량 %의 H2O2, 30 중량 %의 IPA 및 잔량의 H20를 혼합하여 제조한 것임을 특징으로 하는 상기 반도체장치의 제조방법.
  13. 제 11 항에 있어서,
    상기 언더컷되는 절연막은 고온산화막(HTO)인 것을 특징으로 하는 상기 반도체장치의 제조방법.
  14. 제 11 항에 있어서,
    상기 제 1 도전물질은 폴리실리콘 또는 비정질 실리콘인 것을 특징으로 하는 상기 반도체장치의 제조방법.
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