KR100673208B1 - 반도체 메모리의 커패시터 형성 방법 - Google Patents
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Abstract
본 발명은 커패시터를 패터닝하기 위한 산화막의 제거 및 세정 공정을 동시에 진행하여 공정을 단순화하고 커패시터 패턴의 균일도를 높인 반도체 메모리의 커패시터 형성 방법에 관한 것으로, 컵 실린더 구조의 커패시터의 제조에 있어서,내부의 제 1 산화막, 외부의 제 2 산화막을 갖는 폴리 실리콘 실린더를 형성하는 단계, 셀간 분리 공정을 진행하는 단계, 배스 타입(Bath Type)의 동일 웨트 스테이션에서 실린더 내부의 제 1 산화막을 제거하기 위한 습식 식각 공정 및 상기 폴리 실리콘 실린더의 자연 산화막을 제거하기 위한 전세 공정을 동시에 진행하는 것을 특징으로 한다.
커패시터
Description
도 1a 내지 도 1c는 종래 기술의 커패시터 형성시의 각 단계별 공정 단면사진
도 2a 및 도 2b는 본 발명에 따른 커패시터 형성시의 각 단계별 공정 단면사진
도 3은 플랫 웨이퍼에서의 균일도를 비교한 그래프
도 4는 컵 커패시터에서의 균일도를 비교한 그래프
도면의 주요 부분에 대한 부호의 설명
21. 제 1 산화막 22. 제 2 산화막
23. 폴리 실리콘 실린더
본 발명은 반도체 메모리의 제조에 관한 것으로, 특히 커패시터를 패터닝하기 위한 산화막의 제거 및 세정 공정을 동시에 진행하여 공정을 단순화하고 커패시터 패턴의 균일도를 높인 반도체 메모리의 커패시터 형성 방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 메모리의 커패시터 형성 에 관하여 설명하면 다음과 같다.
도 1a 내지 도 1c는 종래 기술의 커패시터 형성시의 각 단계별 공정 단면사진이다.
반도체 메모리의 제조 공정시에 컵 타입 커패시터(Cup Type Capacitor)를 제조하기 위해서는 실린더 내부쪽의 산화막의 제거를 위한 습식 식각 공정을 스핀 에처를 사용하여 진행한다.
이후에 하부 전극층인 폴리 실리콘층에 p도핑 어닐 공정을 하기 위한 전세를 하게 된다.
도면을 참고하면, 먼저, 도 1a에서와 같이, 실린더 내부만을 사용하는 컵 타입의 커패시터의 형성시에 실린더 내부에 식각율이 빠른 산화막 예를들면, USG(Undoped Silicate Glass) 또는 SOG(Spin On Glass) 산화막을 사용하여 제 1 산화막(1)을 형성하고, 실린더 외측에는 식각율이 낮은 TEOS(Tetra Ethyl Ortho Silicate)를 사용하여 제 2 산화막(2)이 구성된다.
물론, 실린더의 하부에는 폴리 실리콘 플러그(3)가 구성된다.
이 상태에서 CMP(Chemical Mechanical Polishing) 또는 에치백(Etch Back) 공정으로 셀간 분리를 위한 공정을 진행한다.
이어, 도 1b에서와 같이, 실린더 내부의 제 1 산화막(1)을 제거하기 위하여 스핀 에쳐(Spin Etcher)를 사용하여 습식 식각 공정을 진행한다.
이와 같은 제 1 산화막(1)의 제거 공정은 스핀 에쳐의 원심력을 이용하여 진행한다.
그리고 도 1c에서와 같이, 하부 전극의 p 도핑 농도를 높이기 위하여 진행하는 추가적인 도핑/어닐 공정을 위하여 폴리 실리콘 플러그(3)의 자연 산화막을 제거하기 위한 전세 공정을 한다.
전세 공정는 웨트 스테이션(Wet station)에서 진행한다.
그러나 이와 같은 종래 기술의 커패시터 형성 공정에 있어서는 다음과 같은 문제가 있다.
산화막 제거 공정 및 세정 공정을 별도로 진행하여 커패시터의 실린더 외부의 산화막 손실이 있고, 산화막 제거 공정시에 스핀 에쳐(Spin Etcher)의 회전력을 이용하기 때문에 웨이퍼 중앙에서 외측으로 갈수록 산화막의 손실이 증가하여 균일도가 저하된다.
또한, LAL 2001이라는 고가의 에천트를 사용하기 때문에 공정 비용이 증가하고, 하부 전극의 폴리상에 존재하는 자연 산화막의 제거를 위한 전세 공정을 추가하여야 하고 이는 실린더 외부의 산화막의 손실을 가져온다.
본 발명은 이와 같은 종래 기술의 반도체 메모리 커패시터 형성 공정의 문제를 해결하기 위한 것으로, 커패시터를 패터닝하기 위한 산화막의 제거 및 세정 공정을 동시에 진행하여 공정을 단순화하고 커패시터 패턴의 균일도를 높인 반도체 메모리의 커패시터 형성 방법을 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리의 커패시터 형성 방법은 컵 실린더 구조의 커패시터의 제조에 있어서, 내부의 제 1 산화막, 외부의 제 2 산화막을 갖는 폴리 실리콘 실린더를 형성하는 단계, 셀간 분리 공정을 진행하는 단계, 배스 타입(Bath Type)의 동일 웨트 스테이션에서 실린더 내부의 제 1 산화막을 제거하기 위한 습식 식각 공정 및 상기 폴리 실리콘 실린더의 자연 산화막을 제거하기 위한 전세 공정을 동시에 진행하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 메모리의 커패시터 형성 방법에 관하여 상세히 설명하면 다음과 같다.
도 2a 및 도 2b는 본 발명에 따른 커패시터 형성시의 각 단계별 공정 단면사진이다.
그리고 도 3은 플랫 웨이퍼에서의 균일도를 비교한 그래프이고, 도 4는 컵 커패시터에서의 균일도를 비교한 그래프이다.
본 발명은 반도체 메모리의 커패시터 제조 공정 시에 컵 타입 커패시터(Cup Type Capacitor)의 실린더 내부쪽의 산화막의 제거 및 하부 전극층인 폴리 실리콘층에 p도핑 어닐 공정을 하기 위한 전세를 동시에 진행하는 것이다.
도면을 참고하면, 먼저, 도 2a에서와 같이, 실린더 내부만을 사용하는 컵 타입의 커패시터의 형성 시에 실린더 내부에 식각율이 빠른 산화막 예를들면, USG(Undoped Silicate Glass) 또는 SOG(Spin On Glass) 산화막을 사용하여 제 1 산화막(21)을 형성하고, 실린더 외측에는 식각율이 낮은 TEOS(Tetra Ethyl Ortho Silicate)를 사용하여 제 2 산화막(22)이 구성된다.
물론, 제 1 산화막(21)과 제 2 산화막(22)의 사이에는 폴리 실리콘 실린더(23)가 구성된다.
이 상태에서 CMP(Chemical Mechanical Polishing) 또는 에치백(Etch Back) 공정으로 셀간 분리를 위한 공정을 진행한다.
이어, 도 2b에서와 같이, 동일 배스(Bath)에서 실린더 내부의 제 1 산화막(21)을 제거하기 위한 습식 식각 공정 및 하부 전극의 p 도핑 농도를 높이기 위하여 진행하는 추가적인 도핑/어닐 공정을 위하여 폴리 실리콘 실린더(23)의 자연 산화막을 제거하기 위한 전세 공정을 동시에 진행한다.
여기서, 습식 식각 공정 및 전세 공정의 케미칼로는 HF를 사용한다.
이와 같은 산화막 제거 공정 및 전세 공정을 배스 타입(Bath Type)의 동일 웨트 스테이션(Wet station)에서 동시에 진행하는 경우의 특성을 살펴보면 다음과 같다.
도 3은 플렛 웨이퍼상에서의 특성을 나타낸 것으로, 스핀 에쳐를 사용한 산화막 제거와 추가 도핑 어닐을 따로 진행하는 경우보다 본 발명에서와 같이 웨트 스테이션에서 산화막 제거 공정 및 전세 공정을 동시에 진행하는 경우가 균일도가 많이 향상된 것을 알 수 있다.
스핀 에쳐를 사용한 산화막 제거와 추가 도핑 어닐을 따로 진행하는 경우에서는 웨이퍼의 안쪽보다 바깥쪽에서 산화막의 제거량이 많아지는 것을 알 수 있다.
(가)는 USG 산화막을 스핀 에쳐를 사용하여 제거한 경우의 웨이퍼 위치에 따른 제거량을 나타낸 것이고, (나)는 TEOS 산화막을 스핀 에쳐를 사용하여 제거한 경우의 웨이퍼 위치에 따른 제거량을 나타낸 것이다.
그리고 (다)는 USG산화막을 본 발명에서와 같이 웨트 스테이션에서 제거하였 을 경우의 웨이퍼 위치에 따른 제거량을 나타낸 것이고, (라)는 TEOS 산화막을 본 발명에서와 같이 웨트 스테이션에서 제거하였을 경우의 웨이퍼 위치에 따른 제거량을 나타낸 것이다.
또한 도 4는 컵 커패시터 구조에서의 균일도를 비교한 것으로 웨트 스테이션에서 산화막 제거 공정 및 전세 공정을 동시에 진행하는 경우가 균일도가 많이 향상된 것을 알 수 있다.
(마)는 스핀 에쳐를 사용한 경우이고, (바)는 웨트 스테이션을 사용한 경우의 산화막 제거 균일도를 나타낸 것이다.
이와 같은 본 발명에 따른 반도체 메모리의 커패시터 형성 방법은 다음과 같은 효과가 있다.
첫째, 실린더 내부의 산화막 제거 및 추가 도핑 어닐 공정을 위한 전세 공정을 동시에 진행하여 공정을 단순화할 수 있다.
둘째, 배스 타입(Bath Type)의 웨트 스테이션을 사용하기 때문에 산화막 제거의 균일도를 향상시킬 수 있다.
셋째, 웨트 스테이션은 현재 양산 체제에 로딩되어 있는 장비로써 생산성 및 수율 측면에서의 효용성이 검증된 상태이다.
그러므로 새롭게 스핀 에쳐를 사용하는 것보다 투자 절감 및 장비의 효율적 사용에서의 효과가 크다.
넷째, 스핀 에쳐에서 사용하는 산화막 식각 에천트보다 가격 측면에서 유리 한 HF를 사용하므로 제조 비용 측면에서 유리하다.
다섯째, 추가적인 전세 공정을 하지 않고 산화막 제거 및 전세 공정을 동시에 실시하므로 식각 프로파일의 조정이 용이하고, 실린더 외부의 산화막 손실을 줄일 수 있다.
Claims (4)
- 컵 실린더 구조의 커패시터의 제조에 있어서,내부의 제 1 산화막, 외부의 제 2 산화막을 갖는 폴리 실리콘 실린더를 형성하는 단계;셀간 분리 공정을 진행하는 단계;배스 타입의 동일 웨트 스테이션에서 실린더 내부의 제 1 산화막을 제거하기 위한 습식 식각 공정 및 상기 폴리 실리콘 실린더의 자연 산화막을 제거하기 위한 전세 공정을 동시에 진행하는 것을 특징으로 하는 반도체 메모리의 커패시터 형성 방법.
- 제 1 항에 있어서, 제 1 산화막을 USG, SOG의 어느 하나를 사용하고, 제 2 산화막을 제 1 산화막에 비해 식각율이 낮은 TEOS를 사용하여 형성하는 것을 특징으로 하는 반도체 메모리의 커패시터 형성 방법.
- 제 1 항에 있어서, 셀간 분리 공정을 CMP 또는 에치백 공정으로 진행하는 것을 특징으로 하는 반도체 메모리의 커패시터 형성 방법.
- 제 1 항에 있어서, 제 1 산화막의 제거를 위한 습식 식각 공정 및 전세 공정의 케미칼로는 HF를 사용하여 진행하는 것을 특징으로 하는 반도체 메모리의 커패시터 형성 방법.
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