KR20000013033A - 고유전율 커패시터의 제조 방법 및 그 구조 - Google Patents

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KR20000013033A
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이형석
남석우
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윤종용
삼성전자 주식회사
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract

본 발명은 HSG막(hemispherical grain film)을 갖는 스토리지 전극(storage electrode)간의 브리지(bridge)를 방지하는 고유전율 커패시터(high capacitance capacitor)의 제조 방법 및 그 구조에 관한 것으로, 층간절연막을 식각 하여 패드 전극의 일부가 노출되도록 스토리지 전극 콘택홀이 형성된다. 스토리지 전극 콘택홀을 포함하여 층간절연막 상에 비정질 실리콘층이 형성된다. 비정질 실리콘층이 패터닝 되어 스토리지 전극이 형성된다. 스토리지 전극은 비등방성 식각에 의해 그 상부 에지(edge)가 직각으로 형성되거나, 폴리머(polymer)에 의해 그 상부 에지 부분이 경사지게 형성된다. 스토리지 전극은 그 상부 에지 부분의 비정질 실리콘이 폴리실리콘으로 재결정화(recrystallization) 되도록 형성된다. 스토리지 전극의 표면이 요철 모양을 갖도록 HSG막이 형성된다. 이때, HSG막은 스토리지 전극의 상부 에지 부분에는 형성되지 않는다. 이와 같은 반도체 메모리 장치의 제조 방법 및 그 구조에 의해서, 스토리지 전극의 상부 에지 부분을 직각으로 또는 경사지게 식각하고, 그 부위의 비정질 실리콘을 고 에너지 빔을 조사하여 폴리실리콘으로 재결정화 시킴으로써, 스토리지 전극의 상부 에지 부분의 HSG막 성장을 억제할 수 있고, 따라서 HSG막의 리프팅(lifting)에 따른 스토리지 전극간의 브리지를 근본적으로 방지할 수 있으며, 이로써 DRAM 소자의 불량을 줄일 수 있다. 그리고, 폴리머가 형성 조건으로 스토리지 전극층을 식각 하거나, 포토레지스트 패턴을 리플로우(reflow) 시킨 후 스토리지 전극층을 식각 함으로써 포토 공정의 한계를 극복할 수 있고, 스토리지 전극의 크기를 증가시킬 수 있다. 또한, 스토리지 전극 상에 HSG막 형성 후, 플라즈마 처리를 수행하여 스토리지 전극의 표면층을 폴리실리콘으로 재결정화 시킴으로써, 후속 습식 및 세정 공정시 HSG막이 떨어져 나가는 것을 방지할 수 있고, 따라서 HSG막의 리프팅에 따른 스토리지 전극의 브리지를 방지할 수 있으며, 이로써 DRAM 소자의 불량을 줄일 수 있다.

Description

고유전율 커패시터의 제조 방법 및 그 구조(A METHOD OF FABRICATING HIGH CAPACITANCE CAPACITOR AND THE STRUCTURE OF THAT)
본 발명은 고유전율 커패시터(high capacitance capacitor)의 제조 방법 및 그 구조에 관한 것으로, 좀 더 구체적으로는 DRAM 셀 커패시터(Dynamic Random Access Memory cell capacitor)의 스토리지 전극(storage electrode)에 HSG(Hemispherical-Grain)막을 형성하여 그 커패시턴스(capacitance)를 증가시키는 고유전율 커패시터의 제조 방법 및 그 구조에 관한 것이다.
집적화된 DRAM 셀의 제조 기술의 핵심 부분 중 하나는 커패시터 제조 기술로서, 작은 면적에 대해 고유전율을 갖는 커패시터 확보가 요구된다.
최근 DRAM 셀 커패시터의 제조 기술로서 Watanabe al., "Semiconductor Device Having Polycrystalline Silicon Layer with Uneven Surface Defined by Hemispherical or Mushroom like Shape Silicon Grain"(U. S. P 5,623,243, 1997)에 개시된 바와 같이, 단위 면적 당 커패시턴스를 증가시키기 위해 단순 스택 구조에 HSG막을 형성하는 기술이 사용되고 있다.
도 1은 종래의 DRAM 셀 커패시터의 구조를 보여주는 단면도이다.
도 1을 참조하면, 종래의 DRAM 셀 커패시터의 구조는 반도체 기판(10)과, 소자격리막(device isolation layer)(12)과, 패드 전극(pad electrode)(14)과, 층간절연막(inter-layer dielectric)(16a, 16b)과, 비트 라인(bit line)(18)과, 스토리지 전극(storage electrode)(20)과, HSG(hemispherical grain)막(22)을 포함한다.
상기 소자격리막(12)은, 상기 반도체 기판(10) 상에 활성 영역과 비활성 영역을 정의하기 위해 형성되어 있다.
상기 패드 전극(14)은, 상기 활성 영역과 전기적으로 접속되도록 형성되어 있다.
상기 층간절연막(16a, 16b)은, 상기 비트 라인(18)을 사이에 두고 상기 패드 전극(14)을 포함하여 상기 소자격리막(12) 상에 형성되어 있다.
상기 스토리지 전극(20)은, 층간절연막(16a, 16b)을 식각 하여 형성된 스토리지 전극 콘택홀(19)을 통해 상기 패드 전극(14)과 전기적으로 접속되도록 형성되어 있다. 상기 스토리지 전극(20)은 이방성 식각 공정에 의해 식각 되어 그 상부 에지(edge)가 직각(90도)을 이루도록 형성되어 있다.
상기 HSG막(22)은 상기 스토리지 전극(20) 상에 상기 스토리지 전극(20)이 요철 표면(concavo-convex surface)을 갖도록 형성되어 있다.
상술한 바와 같은 종래 고유전율 커패시터의 제조 방법에 있어서, 상기 HSG막(22) 형성 후 스토리지 전극(20) 양측의 층간절연막(16b)의 일부를 제거하는 습식 식각 공정(wet etch process)과, 커패시터 유전체막(도면에 미도시) 형성 전의 전 세정 공정(pre-cleaning process)이 수행된다.
상기 습식 식각 공정은 NH4F 및 HF의 혼합 용액(LAL 용액)과, NH3및 H2O2, 그리고 D. I 워터(deionized water)의 혼합 용액(SC1 용액)으로 수행되며, 상기 세정 공정은, NH3및 H2O2, 그리고 D. I 워터의 혼합 용액(SC1 용액)과 HF 용액으로 수행된다.
상기 용액 중 SC1 용액에 의해 상기 HSG막(22)의 일부가 상기 스토리지 전극(20)으로부터 떨어져 나오게 된다.
상기 떨어져 나온 HSG막(22)은 리프팅(lifting) 되어 참조 번호 24와 같이, 상기 스토리지 전극(20)간의 브리지(bridge)에 의한 전기적 쇼트(short)를 발생시키게 된다. 결과적으로, DRAM 소자의 불량(fail)을 유발하게 된다.
도 2a는 종래의 고유전율 커패시터 어레이(array)를 상부에서 바라본 SEM(scanning electron microscope) 사진이고, 도 2b는 종래의 고유전율 커패시터 어레이를 측면에서 바라본 SEM 사진이다.
도 2a 및 도 2b를 참조하면, 고유전율 커패시터 어레이를 상부 및 측면에서 바라볼 때, 실제로 점선으로 표시한 바와 같이 HSG막(22)을 통해 스토리지 전극(20)의 에지간 브리지가 발생됨을 볼 수 있다.
상기 HSG막(22)이 스토리지 전극(20)으로부터 떨어져 나오는 이유는 다음과 같다.
상기 스토리지 전극(20) 식각시 잔존하는 폴리머(polymer)에 의해 일부 HSG막(24)이 이상 성장되고, 이러한 이상 성장된 HSG막은 그 목(neck) 부분이 작아 상기 습식 공정시 쉽게 떨어져 나온다.
또는, 상기 스토리지 전극(20)의 상부 에지 부분에 비교적 빠르게 성장된 상기 HSG막(24)이 역시 마찬가지의 이유로 후속 습식 식각 공정시 쉽게 떨어져 나온다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, HSG막의 리프팅에 따른 스토리지 전극간의 브리지를 방지할 수 있는 고유전율 커패시터의 제조 방법 및 그 구조를 제공함에 그 목적이 있다.
본 발명의 다른 목적은 스토리지 전극의 상부 에지 부분을 경사지게 형성하고, 그 부위의 비정질 실리콘(amorphous silicon)을 폴리실리콘(polysilicon)으로 재결정화(recrystallization) 시킴으로써 HSG막에 의한 스토리지 전극간 브리지를 근본적으로 방지할 수 있는 고유전율 커패시터의 제조 방법 및 그 구조를 제공함에 있다.
본 발명의 또 다른 목적은 스토리지 전극의 표면층을 플라즈마 처리(plasma treatment)를 통해 폴리실리콘으로 재결정화 시킴으로써, HSG막의 지지도를 증가시킬 수 있고, 따라서 습식 공정시 HSG막이 쉽게 떨어져 나오는 것을 방지할 수 있는 고유전율 커패시터의 제조 방법 및 그 구조를 제공함에 있다.
도 1은 종래의 고유전율 커패시터의 구조를 보여주는 단면도;
도 2a는 종래의 고유전율 커패시터 어레이(array)를 상부에서 바라본 SEM(scanning electron microscope) 사진;
도 2b는 종래의 고유전율 커패시터 어레이를 측면에서 바라본 SEM 사진;
도 3은 본 발명의 제조 방법에 따른 고유전율 커패시터의 단면도;
도 4a 내지 도 4e는 본 발명에 따른 고유전율 커패시터의 제조 방법의 제 1 실시예를 설명하기 위한 수직 단면도;
도 5a 및 도 5b는 포토레지스트 패턴 리플로우에 따른 스토리지 전극 형성을 보여주는 수직 단면도;
도 6a 내지 도 6f는 본 발명에 따른 고유전율 커패시터의 제조 방법의 제 2 실시예를 설명하기 위한 수직 단면도;
도 7a 및 도 7b는 본 발명에 따른 고유전율 커패시터의 제조 방법의 제 3 실시예를 설명하기 위한 수직 단면도;
도 8은 본 발명에 따른 고유전율 커패시터 어레이를 측면에서 바라본 SEM 사진;
도 9는 본 발명에 따른 고유전율 커패시터의 제조 방법의 제 4 실시예를 설명하기 위한 수직 단면도.
* 도면의 주요 부분에 대한 부호의 설명
100, 200, 300 : 반도체 기판 102, 202, 302 : 소자격리막
104, 204, 304 : 패드 전극 106, 206, 306 : 층간절연막
108, 208, 308 : 비트 라인 114, 218, 310 : 스토리지 전극
118, 220, 312 : HSG막 110, 210 : 스토리지 전극층
112, 216 : 포토레지스트 패턴 113, 217 : 폴리머
115, 212 : 고 에너지 빔 116, 116', 214, 314 : 폴리실리콘
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 고유전율 커패시터의 제조 방법은, 패드 전극이 형성된 반도체 기판 상에 절연층을 형성하는 단계; 상기 절연층을 식각 하여 상기 패드 전극의 일부가 노출되도록 스토리지 전극 콘택홀을 형성하는 단계; 상기 스토리지 전극 콘택홀을 포함하여 절연층 상에 비정질 실리콘으로 스토리지 전극층을 형성하는 단계; 상기 스토리지 전극층을 식각 하여 스토리지 전극을 형성하는 단계; 상기 스토리지 전극의 상부 에지 부분에 소정의 빔을 조사하여 그 부분의 표면층의 비정질 실리콘을 폴리실리콘으로 재결정화 시키는 단계; 상기 스토리지 전극의 표면에 HSG막을 형성하는 단계를 포함하고, 상기 폴리실리콘으로 재결정화 된 스토리지 전극의 상부 에지 부분은 상기 HSG막이 형성되지 않는다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 고유전율 커패시터의 제조 방법은, 패드 전극이 형성된 반도체 기판 상에 절연층을 형성하는 단계; 상기 절연층을 식각 하여 상기 패드 전극의 일부가 노출되도록 스토리지 전극 콘택홀을 형성하는 단계; 상기 스토리지 전극 콘택홀을 포함하여 절연층 상에 비정질 실리콘으로 스토리지 전극층을 형성하는 단계; 상기 스토리지 전극층 상의 제 1 영역의 에지 부분과 상기 제 2 영역에 소정의 빔을 조사하여 그 부위의 표면층의 비정질 실리콘을 폴리실리콘으로 재결정화 시키는 단계; 상기 제 1 영역은 스토리지 전극 영역이고, 상기 제 2 영역은 스토리지 전극간 영역이며, 상기 제 2 영역이 노출되도록 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 마스크로 사용하여 상기 스토리지 전극층을 식각 하여 스토리지 전극을 형성하는 단계; 상기 스토리지 전극의 표면에 HSG막을 형성하는 단계를 포함하고, 상기 폴리실리콘으로 재결정화 된 스토리지 전극의 상부 에지 부분은 상기 HSG막이 형성되지 않는다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 고유전율 커패시터의 제조 방법은, 패드 전극이 형성된 반도체 기판 상에 절연층을 형성하는 단계; 상기 절연층을 식각 하여 상기 패드 전극의 일부가 노출되도록 스토리지 전극 콘택홀을 형성하는 단계; 상기 스토리지 전극 콘택홀을 포함하여 절연층 상에 비정질 실리콘으로 스토리지 전극층을 형성하는 단계; 제 1 영역과 제 2 영역을 갖는 상기 스토리지 전극층의 상기 제 2 영역이 노출되도록 포토레지스트 패턴을 형성하는 단계; 상기 제 1 영역은 스토리지 전극 영역이고, 상기 제 2 영역은 스토리지 전극간 영역이며, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 제 2 영역에 소정의 빔을 조사하여 그 부위의 표면층의 비정질 실리콘을 폴리실리콘으로 재결정화 시키는 단계; 상기 포토레지스트 패턴을 리플로우 시켜서 포토레지스트 패턴이 제 2 영역이 일부와 오버랩 되도록 포토레지스트 패턴의 폭을 증가시키는 단계; 상기 포토레지스트 패턴을 마스크로 사용하여 상기 스토리지 전극층을 식각 하여 스토리지 전극을 형성하는 단계; 및 상기 스토리지 전극의 표면에 HSG막을 형성하는 단계를 포함하고, 상기 폴리실리콘으로 재결정화 된 스토리지 전극의 상부 에지 부분은 상기 HSG막이 형성되지 않는다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 고유전율 커패시터의 제조 방법은, 패드 전극이 형성된 반도체 기판 상에 절연층을 형성하는 단계; 상기 절연층을 식각 하여 상기 패드 전극의 일부가 노출되도록 스토리지 전극 콘택홀을 형성하는 단계; 상기 스토리지 전극 콘택홀을 포함하여 절연층 상에 비정질 실리콘으로 스토리지 전극층을 형성하는 단계; 제 1 영역과 제 2 영역을 갖는 상기 스토리지 전극층의 상기 제 2 영역이 노출되도록 포토레지스트 패턴을 형성하는 단계; 상기 제 1 영역은 스토리지 전극 영역이고, 상기 제 2 영역은 스토리지 전극간 영역이며, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 제 2 영역에 소정의 빔을 조사하여 그 부위의 표면층의 비정질 실리콘을 폴리실리콘으로 재결정화 시키는 단계; 상기 포토레지스트 패턴을 마스크로 사용하여 상기 스토리지 전극층의 일부를 식각 하되, 식각 중에 상기 포토레지스트 패턴의 양측벽에 폴리머가 형성되어 경사지게 식각 되도록 하는 단계; 및 상기 포토레지스트 패턴 및 폴리머를 마스크로 사용하여 상기 스토리지 전극층의 나머지 부분을 식각 하여 상기 절연층의 표면이 노출되도록 하는 단계를 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 고유전율 커패시터의 제조 방법은, HSG막을 갖는 스토리지 전극을 포함하는 고유전율 커패시터의 제조 방법에 있어서, 상기 HSG막이 형성된 스토리지 전극의 표면층을 플라즈마 처리(plasma treatment)하여 스토리지 전극의 표면층을 폴리실리콘으로 재결정화 시키는 단계; 상기 스토리지 전극을 세정하는 단계; 및 상기 스토리지 전극 상에 커패시터 유전체막 및 플레이트 전극을 차례로 형성하는 단계를 포함한다.
상술한 목적을 달성하기 위한 본 발명에 의하면, 고유전율 커패시터는, 스토리지 전극의 표면상에 HSG막을 갖는 고유전율 커패시터에 있어서, 상기 스토리지 전극의 상부 에지 부분에는 상기 HSG막이 형성되어 있지 않다.
(작용)
도 3 및 도 9를 참조하면, 본 발명의 실시예에 따른 신규한 고유전율 커패시터의 제조 방법 및 그 구조는, 스토리지 전극의 상부 에지 부분을 직각으로 또는 경사지게 식각하고, 그 부위의 비정질 실리콘을 고 에너지 빔을 조사하여 폴리실리콘으로 재결정화 시킴으로써, 스토리지 전극의 상부 에지 부분의 HSG막 성장을 억제할 수 있고, 따라서 HSG막의 리프팅(lifting)에 따른 스토리지 전극간의 브리지를 근본적으로 방지할 수 있으며, 이로써 DRAM 소자의 불량을 줄일 수 있다. 그리고, 폴리머가 형성 조건으로 스토리지 전극층을 식각 하거나, 포토레지스트 패턴을 리플로우(reflow) 시킨 후 스토리지 전극층을 식각 함으로써 포토 공정의 한계를 극복할 수 있고, 스토리지 전극의 크기를 증가시킬 수 있다. 또한, 스토리지 전극 상에 HSG막 형성 후, 플라즈마 처리를 수행하여 스토리지 전극의 표면층을 폴리실리콘으로 재결정화 시킴으로써, 후속 습식 및 세정 공정시 HSG막이 떨어져 나가는 것을 방지할 수 있고, 따라서 HSG막의 리프팅에 따른 스토리지 전극의 브리지를 방지할 수 있으며, 이로써 DRAM 소자의 불량을 줄일 수 있다.
이하, 도 3 내지 도 9를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 7a 및 도 7b에 있어서, 도 6a 내지 도 6f에 도시된 고유전율 커패시터의 구성 요소와 동일한 기능을 갖는 구성 요소에 대해서는 동일한 참조 번호를 병기한다.
도 3은 본 발명의 제조 방법에 따른 고유전율 커패시터의 단면도이다.
도 3을 참조하면, 본 발명에 따른 고유전율 커패시터는, 반도체 기판(100)과, 소자격리막(102)과, 패드 전극(104)과, 층간절연막(106a, 106b)과, 비트 라인(108)과, 스토리지 전극(114)과, HSG막(118)을 포함한다.
상기 소자격리막(102)은 반도체 기판(100) 상에 활성 영역과 비활성 영역을 정의하기 위해 형성되어 있고, 이 소자격리막(102)은 LOCOS(local oxidation of silicon) 공정 내지 STI(shallow trench isolation) 공정 등에 의해 형성된다. 상기 패드 전극(104)은 상기 활성 영역과 전기적으로 접속되도록 형성되어 있다.
상기 층간절연막(106a, 106b)은 패드 전극(104)을 포함하여 소자격리막(102) 상에 형성되어 있다. 상기 비트 라인(108)은 층간절연막(106a)과 층간절연막(106b) 사이에 형성되어 있다.
상기 스토리지 전극 콘택홀(109)은 상기 층간절연막(106a, 106b)을 식각 하여 상기 패드 전극(104)의 상부 표면의 일부가 노출되도록 형성되어 있다. 상기 커패시터 하부전극인 스토리지 전극(114)은 상기 층간절연막(106b) 상에 상기 스토리지 전극 콘택홀(109)을 통해 상기 패드 전극(104)과 전기적으로 접속되도록 형성되어 있다.
상기 스토리지 전극(114)의 상부 에지(119)는 직각으로 형성되어 있거나, 직선 내지 곡선 모양 등으로 경사(slope)를 갖도록 형성되어 있다.
상기 HSG막(118)은 커패시터의 유효 표면적(effective surface area)을 증가시키기 위한 것으로, 층간절연막(106a, 106b) 상에 노출된 스토리지 전극(114)의 표면에 형성되어 있다. 그러나, 그 상부 에지에는 형성되어 있지 않다.
상술한 바와 같은 고유전율 커패시터의 제조 방법은 다음과 같다.
(실시예 1)
도 4a 내지 도 4e는 본 발명에 따른 고유전율 커패시터의 제조 방법의 제 1 실시예를 설명하기 위한 수직 단면도이다.
도 4a를 참조하면, 본 발명의 제 1 실시예에 따른 고유전율 커패시터의 제조 방법은, 반도체 기판(100) 상에 활성 영역과 비활성 영역을 정의하기 위해 소자격리막(102)이 형성된다. 상기 소자격리막(102)은 LOCOS 공정 내지 STI 공정 등에 의해 형성된다.
상기 활성영역 상에 도전막 예를 들어, 비정질 실리콘층이 증착(deposition) 및 패터닝(patterning) 되어 패드 전극(pad electrode)(104)이 형성된다. 상기 패드 전극(104)을 포함하여 상기 소자격리막(102) 상에 비트 라인(108)을 사이에 두고 층간절연막(106a) 및 층간절연막(106b)이 차례로 형성된다.
상기 층간절연막(106a, 106b)이 부분적으로 식각(partially etch) 되어 상기 패드 전극(104)의 상부 표면의 일부가 노출되도록 스토리지 전극 콘택홀(109)이 형성된다.
상기 스토리지 전극 콘택홀(109)을 포함하여 상기 층간절연막(106a, 106b) 상에 스토리지 전극층(110) 예를 들어, 비정질 실리콘층(110)이 약 9000Å 두께로 증착된다.
상기 스토리지 전극층(110) 상에 제 1 영역(a)과 제 2 영역(b)을 정의하여 제 1 영역(a)이 가려지도록 포토레지스트 패턴(112)이 형성된다. 상기 제 1 영역(a)은 스토리지 전극 영역이고, 상기 제 2 영역(b)은 스토리지 전극간 영역이다.
상기 포토레지스트 패턴(112)을 마스크로 사용하여 상기 스토리지 전극층(110)이 상기 층간절연막(106b)의 상부가 노출되도록 식각 되어 스토리지 전극(114)이 형성된다. 상기 스토리지 전극(114)이 통상의 비등방성 식각으로 식각 되면 그 상부 에지 부분이 직각(90도)으로 형성된다.
종래 구조에서 발생되는 스토리지 전극간 브리지를 방지하기 위해, 상기 스토리지 전극(114)의 상부 에지 부분이 경사지게 형성되도록 할 수 있다. 구체적으로, 도 4b에 있어서, 상기 포토레지스트 패턴(112)을 마스크로 사용하여 상기 스토리지 전극층(110)의 일부가 예를 들어, 약 50Å 내지 2000Å 범위 내로 바람직하게, 수 백 Å 두께로 식각 된다. 상기 스토리지 전극층(110)의 식각은 플루오린(F)계 가스 예를 들어, CHF3및 Ar의 혼합 가스를 사용하여 수행된다. 여기서는 미국 AMT 사의 MxP 식각 장비를 사용하여 압력 100 mtorr 및 파우어 300 Watt, 자장 15 Gauss, CHF360 sccm, 그리고 Ar 20 sccm의 조건으로 수행된다.
상기 조건에서 스토리지 전극층(110)을 식각 하게 되면, 식각 중에 상기 포토레지스트 패턴(112) 양측에 폴리머(113)가 생성된다. 따라서, 상기 스토리지 전극층(110)이 상기 포토레지스트 패턴(112)을 중심으로 바깥쪽으로 직선 모양 또는 곡선 모양으로 경사지게 식각 된다. 또한, 상기 폴리머(113)가 형성됨에 따라, 폴리머 형성 양만큼 스토리지 전극(114)의 크기가 증가된다. 상대적으로, 인접한 포토레지스트 패턴(112) 사이의 영역이 줄어들게 되고, 이것은 포토 공정에 의해 형성될 수 있는 포토레지스트 패턴(112)의 한계를 극복할 수 있도록 한다.
도 4c를 참조하면, 상기 포토레지스트 패턴(112) 및 폴리머(113)를 마스크로 사용하여 상기 층간절연막(106a)의 상부 표면이 노출될 때까지 상기 스토리지 전극층(110)의 나머지 두께가 식각 된다. 그러면, 스토리지 전극(114)이 형성된다.
상기 스토리지 전극층(110)의 나머지 두께에 대한 식각은, 미국 LRC 사의 tcp 식각 장비를 사용하여 압력 5 mtorr 및 소오스 파우어 600 Watt, 하부 파우어 50 Watt, Cl240 sccm, SF65 sccm, 그리고 N26 sccm 또는 상기 AMT 사의 MxP 식각 장비를 사용하여 압력 120 mtorr, 파우어 450 Watt, 자장 40 Gauss, HBr 60 sccm, 그리고 Cl220 sccm의 조건으로 수행된다.
도 4d에 있어서, 예를 들어 크롬 패턴(Cr pattern)을 사용한 블라인드 마스크(blind mask)를 사용하여 상기 스토리지 전극(114)의 상부 에지 부분에 고 에너지의 빔(high energy beam)(115)을 조사하여 그 부위의 비정질 실리콘을 폴리실리콘(116)으로 재결정화(recrystallization) 시킨다. 상기 폴리실리콘(116)의 두께는 상기 스토리지 전극층(110)이 경사지게 식각된 두께 정도 즉, 약 50Å 내지 2000Å 범위 내로 바람직하게, 수 백 Å이 되도록 한다.
상기 고 에너지 빔(115)은 비정질 실리콘을 폴리실리콘으로 변화시킬 수 있는 정도의 에너지를 갖는 빔으로서 예를 들어, 인 라인 SEM(In Line SEM) 또는 전자 빔(E-beam)이 사용된다.
마지막으로, 이 분야에서 잘 알려진 O2플라즈마(plasma)를 이용한 애싱(ashing) 및 황산 스트립(H2SO4strip) 공정 등으로 상기 포토레지스트 패턴(112) 및 폴리머(113)가 제거된다. NH3및 H2O2, 그리고 D. I 워터의 혼합 용액(SC1 용액)을 사용하여 상기 반도체 기판(100)이 세정된다.
상기 층간절연막(106a, 106b) 상에 노출된 스토리지 전극(114)이 요철 표면을 갖도록 HSG막(118)이 형성된다. 그러면, 도 4e에 도시된 바와 같이, 유효 표면적이 증가된 고유전율 커패시터의 하부 전극(lower electrode)이 완성된다.
이때, 참조 번호 119로 나타낸 바와 같이, 스토리지 전극(114)의 상부 에지 부분의 폴리실리콘(116) 상에는 HSG막(118)이 형성되지 않는다. 이것은 그 부위의 비정질 실리콘이 안정된 상을 갖는 폴리실리콘(116)으로 재결정화 되어 HSG막(118)이 성장되지 않았기 때문이다.
상기 스토리지 전극(114) 하부의 상기 층간절연막(106b)의 일부가 식각 되어, 스토리지 전극(114)의 표면적이 증가된다. 이러한 층간절연막(106b)의 식각은 예를 들어, NH4F 및 HF의 혼합 용액(LAL 용액)과 상기 SC1 용액을 사용하여 수행되거나, 상기 LAL 용액만을 사용하여 수행된다.
후속 공정으로, 상기 HSG막(118)이 형성된 반도체 기판(100)이 상기 SC1 용액 및 HF 용액을 사용하여 세정되거나, 상기 HF 용액만을 사용하여 세정된 후 커패시터 유전체막(도면에 미도시)이 형성된다. 상기 커패시터 유전체막 상에 커패시터 상부전극인 플레이트 전극(도면에 미도시)이 형성되면 고유전율 커패시터가 완성된다.
한편, 상기 폴리머(113) 대신 포토레지스트 패턴(112)을 리플로우(reflow) 시켜서 스토리지 전극(114)의 크기를 증가시킬 수도 있다. 즉, 도 4a와 마찬가지로, 스토리지 전극층(110) 상에 포토레지스트 패턴(112)이 형성된 후 이 포토레지스트 패턴(112)이 도 5a에 도시된 바와 같이, 리플로우 된다. 그러면, 그 폭이 a에서 a'으로 증가된 포토레지스트 패턴(112a)이 형성된다. 상기 포토레지스트 패턴(112)을 리플로우 시키는 공정에 의해, 라인 스페이스(line space) 즉, 제 2 영역(b)의 폭이 리플로우 양만큼 b 에서 b'로 줄어들게 되고, 그 만큼 스토리지 전극(114a)이 크게 형성된다.
상기 포토레지스트 패턴(112a)을 마스크로 사용하여 상기 스토리지 전극층(110)이 식각 되어 스토리지 전극(114a)이 형성된다. 이 스토리지 전극(114a)은 그 상부 에지가 직각 모양으로 형성된다.
다음, 도 4d에서와 마찬가지로 블라인드 마스크를 사용하여 스토리지 전극(114)에 고 에너지 빔이 조사된다. 그러면 도 5b에 도시된 바와 같이, 그 상부 에지 부분이 폴리실리콘(116')으로 재결정화된 스토리지 전극(114a)이 형성된다.
후속 공정으로 상기 스토리지 전극(114a) 상에 HSG막(도면에 미도시)이 형성되나, 그 상부 에지 부위에는 형성되지 않는다.
(실시예 2)
도 6a 내지 도 6f는 본 발명에 따른 고유전율 커패시터의 제조 방법의 제 2 실시예를 설명하기 위한 수직 단면도이다.
도 6a를 참조하면, 본 발명의 제 2 실시예에 다른 고유전율 커패시터의 제조 방법은, 반도체 기판(200) 상에 활성 영역과 비활성 영역을 정의하기 위해 LOCOS 공정 내지 STI 공정 등에 의해 소자격리막(202)이 형성된다.
상기 활성 영역과 전기적으로 접속되도록 패드 전극(204)이 형성된다. 상기 패드 전극(204)을 포함하여 소자격리막(202) 상에 비트 라인(208)을 사이에 두고 층간절연막(206a) 및 층간절연막(206b)이 차례로 형성된다.
상기 층간절연막(206a, 206b)이 식각 되어 상기 패드 전극(204)의 일부가 노출되도록 스토리지 전극 콘택홀(209)이 형성된다.
상기 스토리지 전극 콘택홀(209)을 포함하여 층간절연막(206b) 상에 스토리지 전극층(210) 예를 들어, 비정질 실리콘층(210)이 약 9000Å 두께로 형성된다.
도 6b에 있어서, 상기 스토리지 전극층(210) 상에 제 1 영역(a)과 제 2 영역(b)이 정의되고, 상기 제 1 영역(a)의 에지 부분과 상기 제 2 영역(b)에 소정의 빔(212)이 조사된다. 그러면, 조사된 부위의 비정질 실리콘이 폴리실리콘(214)으로 재결정화 된다. 상기 폴리실리콘(214)은 약 50Å 내지 2000Å 범위 내로 바람직하게, 수 백 Å 두께로 형성된다.
상기 제 1 영역(a)은 스토리지 전극 영역이고, 상기 제 2 영역(b)은 스토리지 전극간 영역이다.
상기 소정의 빔(212)은 비정질 실리콘을 폴리실리콘(214)으로 변화시킬 수 있는 정도의 고 에너지를 갖는 빔(212)으로서 예를 들어, 인 라인 SEM 또는 전자 빔 등이 사용된다. 상기 소정의 빔(212)이 조사될 때 상기 제 1 영역(a)의 에지 부분을 제외한 제 1 영역(a)이 제 1 실시예에서와 마찬가지로 블라인드 마스크에 의해 가려지게 된다.
도 6c를 참조하면, 상기 제 1 영역(a)이 가려지도록 포토레지스트 패턴(216)이 형성된다. 그러면, 상기 포토레지스트 패턴(216)이 상기 폴리실리콘(214)과 그 에지 부분이 각각 오버랩 되도록 형성된다.
도 6d에 있어서, 상기 포토레지스트 패턴(216)을 마스크로 사용하여 상기 스토리지 전극층(210)이 상기 층간절연막(206b)의 상부가 노출되도록 식각 되어 스토리지 전극(218)이 형성된다. 상기 스토리지 전극(218)이 통상의 비등방성 식각으로 식각 되면 그 상부 에지 부분이 직각(90도)으로 형성된다.
그러나, 종래 구조에서 발생되는 스토리지 전극간 브리지를 더욱 방지하기 위해 도 6e에서와 같이, 상기 스토리지 전극(218)의 상부 에지 부분이 경사지게 형성되도록 할 수 있다. 즉, 상기 포토레지스트 패턴(216)을 마스크로 사용하여 상기 스토리지 전극층(210)의 일부가 예를 들어, 상기 폴리실리콘(214) 두께 정도로 식각 된다.
구체적으로, 상기 스토리지 전극층(210) 일부의 식각은 플루오린(F)계 가스 예를 들어, CHF3및 Ar의 혼합 가스를 사용하여 수행된다. 여기서는 미국 AMT 사의 MxP 식각 장비를 사용하여 압력 100 mtorr 및 파우어 300 Watt, 자장 15 Gauss, CHF360 sccm, 그리고 Ar 20 sccm의 조건으로 수행된다. 상기 조건에서 스토리지 전극층(210)을 식각 하게 되면, 식각 중에 상기 포토레지스트 패턴(216) 양측에 폴리머(217)가 생성된다. 따라서, 상기 스토리지 전극층(214)은 상기 포토레지스트 패턴(216)을 중심으로 바깥쪽으로 직선 모양 또는 곡선 모양으로 경사지게 식각 된다.
상기 포토레지스트 패턴(216) 및 폴리머(217)를 마스크로 사용하여 상기 층간절연막(206b)의 표면이 노출될 때까지 상기 스토리지 전극층(210)의 나머지 두께가 식각 된다.
상기 스토리지 전극층(210)의 나머지 두께에 대한 식각은, 미국 LRC 사의 tcp 식각 장비를 사용하여 압력 5 mtorr 및 소오스 파우어 600 Watt, 하부 파우어 50 Watt, Cl240 sccm, SF65 sccm, 그리고 N26 sccm 또는 상기 AMT 사의 MxP 식각 장비를 사용하여 압력 120 mtorr, 파우어 450 Watt, 자장 40 Gauss, HBr 60 sccm, 그리고 Cl220 sccm의 조건으로 수행된다.
마지막으로, 상기 이 분야에서 잘 알려진 O2플라즈마를 이용한 애싱 공정과 황산 스트립 공정 등으로 포토레지스트 패턴(216) 및 폴리머(217)가 제거된 후, NH3및 H2O2, 그리고 D. I 워터의 혼합 용액(SC1 용액)을 사용하여 상기 반도체 기판(200)이 세정된다.
상기 층간절연막(206a, 206b) 상에 노출된 스토리지 전극(218)이 요철 표면을 갖도록 HSG막(220)이 형성된다. 그러면, 도 6f에 도시된 바와 같이, 유효 표면적이 증가된 고유전율 커패시터의 하부전극이 완성된다.
참조 번호 221로 나타낸 바와 같이, 스토리지 전극(218)의 상부 에지 부분의 폴리실리콘(214a) 상에는 HSG막(220)이 형성되지 않는다. 이것은 그 부위의 비정질 실리콘이 안정된 상을 갖는 폴리실리콘으로 재결정화 되어 HSG막(220)이 성장되지 않았기 때문이다.
상기 스토리지 전극(218) 하부의 상기 층간절연막(206b)의 일부가 식각 되어, 상기 스토리지 전극(218)의 표면적이 증가된다. 이러한 층간절연막(206b)의 식각은, NH4F 및 HF의 혼합 용액(LAL 용액)과 상기 SC1 용액을 사용하여 수행되거나, 상기 LAL 용액만을 사용하여 수행된다.
후속 공정으로, 상기 HSG막(220)이 형성된 반도체 기판(200)이 상기 SC1 용액 및 HF 용액을 사용하여 세정되거나, 상기 HF 용액만을 사용하여 세정된 후 커패시터 유전체막(도면에 미도시)이 형성된다. 상기 커패시터 유전체막 상에 커패시터 상부전극인 플레이트 전극(도면에 미도시)이 형성되면 고유전율 커패시터가 완성된다.
한편, 상기 제 1 실시예에서와 마찬가지로, 폴리머(217) 대신 리플로우된 포토레지스트 패턴을 사용하여 스토리지 전극층(210)을 식각 하여 그 결과, 스토리지 전극(218)의 크기를 증가시킬 수 있다.
(실시예 3)
도 7a 및 도 7b는 본 발명에 따른 고유전율 커패시터의 제조 방법의 제 3 실시예를 설명하기 위한 수직 단면도이다. 제 3 실시예에 있어서, 상술한 제 2 실시예의 고유전율 커패시터의 제조 방법과 동일한 부분에 대해서는 중복을 피하기 위해 생략한다.
도 7a를 참조하면, 본 발명의 제 3 실시예에 따른 고유전율 커패시터의 제조 방법은, 상기 포토레지스트 패턴(216)이 형성된 후 스토리지 전극층(210)에 소정의 빔(212)이 조사된다. 즉, 상기 포토레지스트 패턴(216)을 마스크로 사용하여 스토리지 전극층(210) 상에 상기 빔(212)이 조사된다. 이 경우, 상기 빔(213)은 비정질 실리콘을 폴리실리콘(214)으로 변화시킬 수 있는 정도의 고 에너지를 갖고, 또한 상기 포토레지스트 패턴(216)을 투과하지 않는 광원으로서 예를 들어, 인 라인 SEM이 사용된다.
한편, 상기 제 1 및 제 2 실시예에서와 같이, 블라인드 마스크가 사용되는 경우, 상기 빔(213)으로서 전자 빔도 사용 가능하다.
도 6e에서와 마찬가지로, 상기 스토리지 전극층(210)이 상기 폴리머(217) 형성 조건으로 식각 되어 약 50Å 내지 2000Å 범위 내로 바람직하게, 수 백 Å 두께 정도가 경사지게 식각된 후, 나머지 두께가 일반적인 이방성 식각 공정으로 식각 된다. 또는, 상기 포토레지스트 패턴(216)이 리플로우 된 후, 이 리플로우된 포토레지스트 패턴을 마스크로 사용하여 도 7b에서와 같이, 상기 스토리지 전극층(210)이 그 상부 에지가 폴리실리콘(214b)으로서 직각 모양을 갖도록 식각 된다.
이후 공정은 실시예 2와 마찬가지의 단계로 수행되어 유효 표면적이 증가된 고유전율 커패시터의 하부전극이 완성된다.
도 8은 본 발명에 따른 고유전율 커패시터 어레이를 측면에서 바라본 SEM 사진이다.
도 8을 참조하면, 본 발명에 따른 고유전율 커패시터는 스토리지 전극의 상부 에지 부분에 상기 HSG막이 형성되어 있지 않음을 볼 수 있다.
이로써, 후속 식각 공정 및 세정 공정시 상기 HSG막의 일부가 식각 되어 떨어져 나오더라도, 그것에 의한 스토리지 전극간의 브리지가 방지된다.
(실시예 4)
도 9는 본 발명에 따른 고유전율 커패시터의 제조 방법의 제 5 실시예를 설명하기 위한 수직 단면도이다.
도 9를 참조하면, 종래 스토리지 전극 형성 방법과 마찬가지로 스토리지 전극층이 패터닝 되어 스토리지 전극(310)이 형성된 후, 스토리지 전극(310)의 표면상에 HSG막(312)이 형성된다.
이어서, 본 발명의 제 5 실시예에 따른 신규한 상기 스토리지 전극(310)의 표면층(314)을 플라즈마 처리(plasma treatment)하는 공정이 수행된다. 상기 플라즈마 처리 공정은 예를 들어, PH3 플라즈마 도핑 공정이다. 그러면, 상기 PH3 플라즈마 도핑 공정시 상기 스토리지 전극(310)의 표면층(314)이 비정질 실리콘에서 폴리실리콘(314)으로 재결정화 되고, 아울러 스토리지 전극(310)의 저항이 감소된다.
이와 같이, 스토리지 전극(310)의 표면층(314)을 폴리실리콘(314)으로 재결정화 시킴으로써, 후속 공정으로 SC1 용액을 사용하는 습식 식각 공정시 상기 HSG막(312)이 쉽게 식각 되어 떨어져 나가지 않게 된다. 이로써, 제 1 내지 제 3 실시예에서의 고 에너지 빔을 조사하는 공정과 동일한 효과 즉, 스토리지 전극(310)으로부터 떨어져 나온 HSG막(312)이 리프팅되어 스토리지 전극(310)간 브리지를 발생시키는 것을 방지하게 된다. 이것은 비정질 실리콘에 비해 폴리실리콘의 SC1 용액에 대한 식각률이 더 낮아 HSG막(312)의 지지도가 증가되었기 때문이다.
본 발명은 종래 DRAM 셀 커패시터의 HSG막 형성 후 식각 또는 세정 공정시 HSG막이 떨어져 나와 리프팅 됨에 따라 스토리지 전극간의 브리지가 발생되는 문제점을 해결한 것이다.
본 발명은 스토리지 전극의 상부 에지 부분을 직각으로 또는 경사지게 식각하고, 그 부위의 비정질 실리콘을 고 에너지 빔을 조사하여 폴리실리콘으로 재결정화 시킴으로써, 스토리지 전극의 상부 에지 부분의 HSG막 성장을 억제할 수 있고, 따라서 HSG막의 리프팅에 따른 스토리지 전극간의 브리지를 근본적으로 방지할 수 있으며, 이로써 DRAM 소자의 불량을 줄일 수 있는 효과가 있다.
그리고, 폴리머가 형성 조건으로 스토리지 전극층을 식각 하거나, 포토레지스트 패턴을 리플로우 시킨 후 스토리지 전극층을 식각 함으로써 포토 공정의 한계를 극복할 수 있고, 스토리지 전극의 크기를 증가시킬 수 있는 효과가 있다.
또한, 본 발명은 스토리지 전극 상에 HSG막 형성 후, 플라즈마 처리를 수행하여 스토리지 전극의 표면층을 폴리실리콘으로 재결정화 시킴으로써, 후속 습식 및 세정 공정시 HSG막이 떨어져 나가는 것을 방지할 수 있고, 따라서 HSG막이 리프팅에 따른 스토리지 전극의 브리지를 방지할 수 있으며, 이로써 DRAM 소자의 불량을 줄일 수 있는 효과가 있다.

Claims (28)

  1. 패드 전극이 형성된 반도체 기판 상에 절연층을 형성하는 단계;
    상기 절연층을 식각 하여 상기 패드 전극의 일부가 노출되도록 스토리지 전극 콘택홀을 형성하는 단계;
    상기 스토리지 전극 콘택홀을 포함하여 절연층 상에 비정질 실리콘으로 스토리지 전극층을 형성하는 단계;
    상기 스토리지 전극층을 식각 하여 스토리지 전극을 형성하는 단계;
    상기 스토리지 전극의 상부 에지(edge) 부분에 소정의 빔을 조사하여 그 부분의 표면층의 비정질 실리콘을 폴리실리콘으로 재결정화(recrystallization) 시키는 단계; 및
    상기 스토리지 전극의 표면에 HSG(hemispherical grain)막을 형성하는 단계를 포함하고,
    상기 폴리실리콘으로 재결정화 된 스토리지 전극의 상부 에지 부분은 상기 HSG막이 형성되지 않는 고유전율 커패시터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 스토리지 전극의 상부 에지 부분은 비등방성(anisotropic) 식각에 의해 직각으로 형성되는 고유전율 커패시터의 제조 방법.
  3. 제 1 항에 있어서,
    상기 스토리지 전극 형성 공정은, 상기 스토리지 전극층 상에 스토리지 전극 영역을 정의하여 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 사용하여 상기 스토리지 전극층의 일부를 식각 하되, 식각 중에 상기 포토레지스트 패턴의 양측벽에 폴리머(polymer)가 형성되어 경사지게 식각 되도록 하는 단계; 및
    상기 포토레지스트 패턴 및 폴리머를 마스크로 사용하여 상기 스토리지 전극층의 나머지 부분을 식각 하여 상기 절연층의 표면이 노출되도록 하는 단계를 포함하는 고유전율 커패시터의 제조 방법.
  4. 제 3 항에 있어서,
    상기 스토리지 전극층의 경사 식각은, CHF3 및 Ar의 혼합 가스를 사용하여 수행되는 고유전율 커패시터의 제조 방법.
  5. 제 3 항에 있어서,
    상기 스토리지 전극층의 나머지 부분의 식각은, Cl2 및 SF6, 그리고 N2의 혼합 가스와, HBr 및 Cl2의 혼합 가스 중 어느 하나를 사용하여 수행되는 고유전율 커패시터의 제조 방법.
  6. 제 1 항에 있어서,
    상기 스토리지 전극 형성 공정은, 상기 스토리지 전극층 상에 스토리지 전극 영역을 정의하여 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 리플로우(reflow) 시켜서 포토레지스트 패턴의 폭을 증가시키는 단계; 및
    상기 포토레지스트 패턴을 마스크로 사용하여 상기 스토리지 전극층을 식각 하는 단계를 포함하는 고유전율 커패시터의 제조 방법.
  7. 제 1 항에 있어서,
    상기 소정의 빔은, 인 라인 SEM(in line Scanning Electron Microscope) 및 전자 빔(electron beam)과 같이 고 에너지를 갖는 빔(high energy beam) 중 어느 하나인 고유전율 커패시터의 제조 방법.
  8. 제 1 항에 있어서,
    상기 폴리실리콘은 50Å 내지 2000Å의 두께 범위를 갖는 고유전율 커패시터의 제조 방법.
  9. 패드 전극이 형성된 반도체 기판 상에 절연층을 형성하는 단계;
    상기 절연층을 식각 하여 상기 패드 전극의 일부가 노출되도록 스토리지 전극 콘택홀을 형성하는 단계;
    상기 스토리지 전극 콘택홀을 포함하여 절연층 상에 비정질 실리콘으로 스토리지 전극층을 형성하는 단계;
    상기 스토리지 전극층 상의 제 1 영역의 에지 부분과 상기 제 2 영역에 소정의 빔을 조사하여 그 부위의 표면층의 비정질 실리콘을 폴리실리콘으로 재결정화 시키는 단계;
    상기 제 1 영역은 스토리지 전극 영역이고, 상기 제 2 영역은 스토리지 전극간 영역이며,
    상기 제 2 영역이 노출되도록 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 마스크로 사용하여 상기 스토리지 전극층을 식각 하여 스토리지 전극을 형성하는 단계;
    상기 스토리지 전극의 표면에 HSG막을 형성하는 단계를 포함하고,
    상기 폴리실리콘으로 재결정화 된 스토리지 전극의 상부 에지 부분은 상기 HSG막이 형성되지 않는 고유전율 커패시터의 제조 방법.
  10. 제 9 항에 있어서,
    상기 소정의 빔은, 인 라인 SEM 및 전자 빔과 같이 고 에너지를 갖는 빔 중 어느 하나인 고유전율 커패시터의 제조 방법.
  11. 제 9 항에 있어서,
    상기 폴리실리콘은 50Å 내지 2000Å의 두께 범위를 갖는 고유전율 커패시터의 제조 방법.
  12. 제 9 항에 있어서,
    상기 스토리지 전극의 상부 에지 부분은 비등방성 식각에 의해 직각으로 형성되는 고유전율 커패시터의 제조 방법.
  13. 제 9 항에 있어서,
    상기 스토리지 전극 형성 공정은, 상기 포토레지스트 패턴을 마스크로 사용하여 상기 스토리지 전극층의 일부를 식각 하되, 식각 중에 상기 포토레지스트 패턴의 양측벽에 폴리머가 형성되어 경사지게 식각 되도록 하는 단계; 및
    상기 포토레지스트 패턴 및 폴리머를 마스크로 사용하여 상기 스토리지 전극층의 나머지 부분을 식각 하여 상기 절연층의 표면이 노출되도록 하는 단계를 포함하는 고유전율 커패시터의 제조 방법.
  14. 제 13 항에 있어서,
    상기 스토리지 전극층의 경사 식각은, CHF3 및 Ar의 혼합 가스를 사용하여 수행되는 고유전율 커패시터의 제조 방법.
  15. 제 13 항에 있어서,
    상기 스토리지 전극층의 나머지 부분의 식각은, Cl2 및 SF6, 그리고 N2의 혼합 가스와, HBr 및 Cl2의 혼합 가스 중 어느 하나를 사용하여 수행되는 고유전율 커패시터의 제조 방법.
  16. 제 9 항에 있어서,
    상기 스토리지 전극 형성 공정은, 상기 스토리지 전극층 상에 스토리지 전극 영역을 정의하여 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 리플로우 시켜서 포토레지스트 패턴의 폭을 증가시키는 단계; 및
    상기 포토레지스트 패턴을 마스크로 사용하여 상기 스토리지 전극층을 식각 하는 단계를 포함하는 고유전율 커패시터의 제조 방법.
  17. 패드 전극이 형성된 반도체 기판 상에 절연층을 형성하는 단계;
    상기 절연층을 식각 하여 상기 패드 전극의 일부가 노출되도록 스토리지 전극 콘택홀을 형성하는 단계;
    상기 스토리지 전극 콘택홀을 포함하여 절연층 상에 비정질 실리콘으로 스토리지 전극층을 형성하는 단계;
    제 1 영역과 제 2 영역을 갖는 상기 스토리지 전극층의 상기 제 2 영역이 노출되도록 포토레지스트 패턴을 형성하는 단계;
    상기 제 1 영역은 스토리지 전극 영역이고, 상기 제 2 영역은 스토리지 전극간 영역이며,
    상기 포토레지스트 패턴을 마스크로 사용하여 상기 제 2 영역에 소정의 빔을 조사하여 그 부위의 표면층의 비정질 실리콘을 폴리실리콘으로 재결정화 시키는 단계;
    상기 포토레지스트 패턴을 리플로우 시켜서 포토레지스트 패턴이 제 2 영역이 일부와 오버랩 되도록 포토레지스트 패턴의 폭을 증가시키는 단계;
    상기 포토레지스트 패턴을 마스크로 사용하여 상기 스토리지 전극층을 식각 하여 스토리지 전극을 형성하는 단계;
    상기 스토리지 전극의 표면에 HSG막을 형성하는 단계를 포함하고,
    상기 폴리실리콘으로 재결정화 된 스토리지 전극의 상부 에지 부분은 상기 HSG막이 형성되지 않는 고유전율 커패시터의 제조 방법.
  18. 제 17 항에 있어서,
    상기 소정의 빔은, 인 라인 SEM 및 전자 빔과 같이 고 에너지를 갖는 빔 중 어느 하나인 고유전율 커패시터의 제조 방법.
  19. 패드 전극이 형성된 반도체 기판 상에 절연층을 형성하는 단계;
    상기 절연층을 식각 하여 상기 패드 전극의 일부가 노출되도록 스토리지 전극 콘택홀을 형성하는 단계;
    상기 스토리지 전극 콘택홀을 포함하여 절연층 상에 비정질 실리콘으로 스토리지 전극층을 형성하는 단계;
    제 1 영역과 제 2 영역을 갖는 상기 스토리지 전극층의 상기 제 2 영역이 노출되도록 포토레지스트 패턴을 형성하는 단계;
    상기 제 1 영역은 스토리지 전극 영역이고, 상기 제 2 영역은 스토리지 전극간 영역이며,
    상기 포토레지스트 패턴을 마스크로 사용하여 상기 제 2 영역에 소정의 빔을 조사하여 그 부위의 표면층의 비정질 실리콘을 폴리실리콘으로 재결정화 시키는 단계;
    상기 포토레지스트 패턴을 마스크로 사용하여 상기 스토리지 전극층의 일부를 식각 하되, 식각 중에 상기 포토레지스트 패턴의 양측벽에 폴리머가 형성되어 경사지게 식각 되도록 하는 단계; 및
    상기 포토레지스트 패턴 및 폴리머를 마스크로 사용하여 상기 스토리지 전극층의 나머지 부분을 식각 하여 상기 절연층의 표면이 노출되도록 하는 단계를 포함하는 고유전율 커패시터의 제조 방법.
  20. 제 19 항에 있어서,
    상기 소정의 빔은, 인 라인 SEM 및 전자 빔과 같이 고 에너지를 갖는 빔 중 어느 하나인 고유전율 커패시터의 제조 방법.
  21. 제 19 항에 있어서,
    상기 스토리지 전극층의 경사 식각은, CHF3 및 Ar의 혼합 가스를 사용하여 수행되는 고유전율 커패시터의 제조 방법.
  22. 제 19 항에 있어서,
    상기 스토리지 전극층의 나머지 부분의 식각은, Cl2 및 SF6, 그리고 N2의 혼합 가스와, HBr 및 Cl2의 혼합 가스 중 어느 하나를 사용하여 수행되는 고유전율 커패시터의 제조 방법.
  23. HSG막을 갖는 스토리지 전극을 포함하는 고유전율 커패시터의 제조 방법에 있어서,
    상기 HSG막이 형성된 스토리지 전극의 표면층을 플라즈마 처리(plasma treatment)하여 스토리지 전극의 표면층을 폴리실리콘으로 재결정화 시키는 단계;
    상기 스토리지 전극을 세정하는 단계; 및
    상기 스토리지 전극 상에 커패시터 유전체막 및 플레이트 전극을 차례로 형성하는 단계를 포함하는 고유전율 커패시터의 제조 방법.
  24. 제 23 항에 있어서,
    상기 플라즈마 처리는, PH3 플라즈마 도핑(plasma doping) 공정인 고유전율 커패시터의 제조 방법.
  25. 스토리지 전극의 표면상에 HSG막을 갖는 고유전율 커패시터에 있어서,
    상기 스토리지 전극의 상부 에지 부분에는 상기 HSG막이 형성되어 있지 않은 고유전율 커패시터.
  26. 제 25 항에 있어서,
    상기 스토리지 전극의 상부 에지 부분은, 직각으로 형성되어 있는 고유전율 커패시터.
  27. 제 25 항에 있어서,
    상기 스토리지 전극의 상부 에지 부분은, 직선 모양으로 경사지게 형성되어 있는 고유전율 커패시터.
  28. 제 25 항에 있어서,
    상기 스토리지 전극의 상부 에지 부분은, 곡선 모양으로 경사지게 형성되어 있는 고유전율 커패시터.
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