JPH11135759A - Ｄｒａｍセルキャパシター及びそれの製造方法 - Google Patents

Ｄｒａｍセルキャパシター及びそれの製造方法

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JPH11135759A
JPH11135759A JP10251443A JP25144398A JPH11135759A JP H11135759 A JPH11135759 A JP H11135759A JP 10251443 A JP10251443 A JP 10251443A JP 25144398 A JP25144398 A JP 25144398A JP H11135759 A JPH11135759 A JP H11135759A
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JP
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capacitor
film
electrode
interlayer insulating
forming
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JP10251443A
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English (en)
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Min-Seog Han
旻錫 韓
Ji-Chul Shin
志▲チュル▼ 新
Seok-Woo Nam
碩祐 南
Hyung-Seok Lee
炯碩 李
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Publication date
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
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    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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Abstract

(57)【要約】 【課題】 キャパシター用ストリジ電極間のショートを
防止する。 【解決手段】 製造方法に、ストリジ電極用導電膜上に
フォトレジスト膜パターンを形成する段階、このパター
ンによって前記導電膜の上部をエッチングするが、エッ
チング中にパターン両側壁にポリマーが形成され、前記
導電膜の上部エッジが傾くようにする段階、前記パター
ン及びポリマーを使用して前記導電膜の余りの部分をエ
ッチングするが、層間絶縁膜１０６の上部表面が露出さ
れるようにエッチングしてキャパシター下部電極１１０
ａを形成する段階、キャパシター下部電極が凸凹な表面
を持つようにキャパシター下部電極上にＨＳＧシリコン
膜１１６を形成し、キャパシター下部電極上部の傾い
た、ないし丸い部位１１７にはＨＳＧ膜が形成されない
ようにする段階を含ませる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＤＲＡＭセルキャパ
シター及びそれの製造方法に関するものであり、より具
体的にはストリジ電極上にＨＳＧ（Ｈｅｍｉｓｐｈｅｒ
ｉｃａｌーＧｒａｉｎ）を形成し、ＤＲＡＭセルキャパ
シターの容量を増加させるＤＲＡＭセルキャパシター及
びそれの製造方法に関するものである。
【０００２】
【従来の技術】集積化されたＤＲＡＭセルの製造技術
中、核心部分の一つはキャパシター製造技術である。こ
れは、増大されたキャパシターの容量を確保するため
に、与えられた小さな面積でキャパシター電極の表面積
を増加させる技術である。
【０００３】最近、ＤＲＡＭセルキャパシターの製造技
術としてＴａｔｓｕｍｉ ｅｔ ａｌ．，”ＭＥＴＨＯ
Ｄ ＯＦ ＭＡＮＵＦＡＣＴＵＲＩＮＧ ＰＯＬＹＳＩ
ＬＩＣＯＮ ＦＩＬＭ ＩＮＣＬＵＤＩＮＧ ＲＥＣＲ
ＹＳＴＡＬＬＩＺＡＴＩＯＮＯＦ ＡＮ ＡＭＯＲＰＨ
ＯＵＳ ＦＩＬＭ”（U.S.P 5,385,863、1995）に、単
純スタック構造にＨＳＧシリコン膜成長を付加させた技
術が使用されていることが開示されている。
【０００４】図１は従来のＤＲＡＭセルキャパシター構
造を示す断面図である。
【０００５】図１を参照すると、従来のＤＲＡＭセルキ
ャパシターの構造は半導体基板１０と、フィールド酸化
膜１２と、パッド（ｐａｄ）電極１４と、層間絶縁膜１
６と、ビットライン電極１８と、キャパシター用ストリ
ジ電極２０と、ＨＳＧシリコン膜２２を含む。
【０００６】この時、フィールド酸化膜１２は、半導体
基板１０上に活性領域と非活性領域を定義するために非
活性領域上に形成されている。
【０００７】パッド電極１４は、活性領域上に形成され
ている。層間絶縁膜１６は、パッド電極１４を含んでフ
ィールド酸化膜１２上に形成されているが、パッド電極
１４の上部表面の一部が露出されないように形成されて
いる。すなわち、層間絶縁膜１６は、パッド電極１４の
上部表面が露出されるように形成されたコンタクトホー
ル１８を持つ。
【０００８】コンタクトホール１９を満たしてコンタク
トホール１９両側の層間絶縁膜１６の一部とオーバーラ
ップされるようにキャパシター用ストリジ電極２０が形
成されている。この時、キャパシター用ストリジ電極２
０の上部表面と両側壁は各々直角（９０゜）になるよう
に形成されている。
【０００９】そして、ＨＳＧシリコン膜２２は、層間絶
縁膜１６上に露出されたキャパシター用ストリジ電極２
０の表面上に形成され、キャパシター用ストリジ電極２
０の有効表面積（ｅｆｆｅｃｔｉｖｅ ｓｕｒｆａｃｅ
ａｒｅａ）を増加させる。
【００１０】上述したような従来のＤＲＡＭセルキャパ
シターは、キャパシター用ストリジ電極２０上にキャパ
シター誘電体膜（未図示）形成前に遂行されるウェット
工程、すなわちキャパシター用ストリジ電極２０下部の
層間絶縁膜１６の一部を除去するエッチング工程及び洗
浄工程を遂行する。
【００１１】層間絶縁膜２０のエッチング工程は、ＮＨ
4Ｆ及びＨＦの混合溶液（ｌａｌ溶液）と、ＮＨ3及びＨ
2Ｏ2そして、Ｄ．Ｉウォーター（ｄｅｉｏｎｉｚｅｄ
ｗａｔｅｒ）の混合溶液（ｓｃ１溶液）で遂行され、洗
浄工程は、ＮＨ3及びＨ2Ｏ2そして、Ｄ．Ｉウォーター
の混合溶液（ｓｃ１溶液）とＨＦ溶液で遂行される。
【００１２】この時、ｓｃ１溶液による層間絶縁膜のエ
ッチング工程層にキャパシターストリジ電極２０の上部
エッジ部分にあったＨＳＧシリコン膜２２の一部がその
キャパシター用ストリジ電極２０から離れるようになり
隣接するキャパシターストリジ電極と接触される。この
ように、隣接するキャパシターストリジ電極の上部エッ
ジ部分がＨＳＧシリコン膜により電気的に接触されてい
ることが図２ないし図４に示されている。
【００１３】図２は従来のＤＲＡＭセルキャパシターア
レイの平面図を示すＳＥＭ写真であり、図３は図２の斜
視図を示すＳＥＭ写真であり、図４は図２の点線部分に
対する部分斜視図を示す断面図である。
【００１４】上述したような従来のＤＲＡＭセルキャパ
シターの製造方法によりキャパシター用ストリジ電極２
０を形成した時、図２ないし図４に示したように、キャ
パシター用ストリジ電極２０の上部エッジ部分、すなわ
ち両側壁と直角になるエッジ部分の間に離れられたＨＳ
Ｇシリコン膜２４が載せられて電極間ショートを誘発す
るようになり、従って、ＤＲＡＭ素子の不良を誘発する
ようになる。
【００１５】ＨＳＧシリコン膜２２が離れる二つの理由
は次の通りである。
【００１６】第一に、キャパシター用ストリジ電極２０
をエッチングする時、残存するポリマーにより異常成長
されたＨＳＧシリコン膜２４がリフティング（ｌｉｆｔ
ｉｎｇ）され、上述したようなショートを誘発する場合
がある。
【００１７】第二に、キャパシター用ストリジ電極２０
の上部エッジ部分に成長したＨＳＧシリコン膜２４が、
後続ウェット工程時に、リフティングされ、ショートを
誘発する場合がある。
【００１８】
【発明が解決しようとする課題】本発明は上述した諸般
問題点を解決するために提案されたもので、ＨＳＧシリ
コン膜のリフティングによるキャパシター用ストリジ電
極間のショートを防止することができるＤＲＡＭセルキ
ャパシター及びそれの製造方法を提供することにその目
的がある。
【００１９】
【課題を解決するための手段】上述した目的を達成する
ための本発明によると、ＤＲＡＭセルキャパシターの製
造方法は、半導体基板上に活性領域と非活性領域を定義
してフィールド酸化膜を形成する段階と、活性領域上に
パッド電極を形成する段階と、パッド電極を含んでフィ
ールド酸化膜上に層間絶縁膜を形成するが、層間絶縁膜
内にビットライン電極を含むように形成する段階と、層
間絶縁膜をエッチングしてパッド電極の一部が露出され
るようにコンタクトホールを形成する段階と、コンタク
トホールを含んで層間絶縁膜上にストリジ電極用導電膜
を形成する段階と、ストリジ電極用導電膜上にキャパシ
ター下部電極領域を定義してフォトレジスト膜パターン
を形成する段階と、フォトレジストパターンをマスクと
して使用してストリジ電極用導電膜の上部をエッチング
するが、エッチング中にフォトレジストパターン両側壁
にポリマーが形成され、ストリジ電極用導電膜の上部エ
ッジが斜めるようにエッチングする段階と、フォトレジ
ストパターン及びポリマーをマスクとして使用してスト
リジ電極用導電膜の余りの部分をエッチングするが、層
間絶縁膜の上部表面が露出されるようにエッチングして
キャパシター下部電極を形成する段階と、フォトレジス
トパターン及びポリマーを除く段階と、キャパシター下
部電極が凸凹な表面を持つようにキャパシター下部電極
上にＨＳＧシリコン膜を形成する段階と、キャパシター
下部電極上部の傾いた傾斜を持つ部位ないし丸い部位は
ＨＳＧ膜が形成されなく、キャパシター下部電極上にキ
ャパシター誘電体膜を形成する段階と、キャパシター誘
電体膜上にキャパシター上部電極を形成する段階を含
む。
【００２０】この方法の好ましい実施形態において、ス
トリジ電極用導電膜は、約９０００Åの厚さで形成され
る。
【００２１】この方法の好ましい実施形態において、ス
トリジ電極用導電膜の上部は直線模様で傾いて形成され
る。
【００２２】この方法の好ましい実施形態において、ス
トリジ電極用導電膜の上部は５０〜２０００Åの厚さの
範囲内にエッチングされる。
【００２３】この方法の好ましい実施形態において、ス
トリジ電極用導電膜の上部エッチングは、ＣＨＦ3及び
Ａｒの混合ガスを使って遂行される。
【００２４】この方法の好ましい実施形態において、ス
トリジ電極用導電膜の余りの部分のエッチングは、Ｃｌ
2及びＳＦ6、そして、Ｎ2の混合ガスと、ＨＢｒ及びＣ
ｌ2の混合ガス中、いずれかを使って遂行される。
【００２５】この方法の好ましい実施形態において、Ｄ
ＲＡＭセルキャパシターの製造方法は、キャパシター下
部電極上にＨＳＧシリコン膜形成後、キャパシター下部
電極両側の絶縁膜の上部表面をエッチングするが、キャ
パシター下部電極下部の一部が露出されるようにエッチ
ングする段階と、ＨＳＧ膜が形成された半導体基板を所
定の溶液を使って洗浄する段階を含む。
【００２６】この方法の好ましい実施形態において、絶
縁膜エッチングは、ＮＨ4Ｆ及びＨＦの混合溶液ｌａｌ
と、ＮＨ3及びＨ2Ｏ2、そしてＤ．Ｉウォーターの混合
溶液ｓｃ１を使って遂行される。
【００２７】この方法の好ましい実施形態において、絶
縁膜エッチングは、ＮＨ4Ｆ及びＨＦの混合溶液ｌａｌ
を使って遂行される。
【００２８】この方法の好ましい実施形態において、半
導体基板の洗浄は、ＮＨ3及びＨ2Ｏ2、そして、Ｄ．Ｉ
ウォーターの混合溶液ｓｃ１と、ＨＦ溶液を使って遂行
される。
【００２９】この方法の好ましい実施形態において、半
導体基板の洗浄は、ＨＦ溶液を使って遂行される。
【００３０】上述した目的を達成するための本発明によ
ると、ＤＲＡＭセルキャパシターの製造方法は、半導体
基板上に活性領域と非活性領域を定義してフィールド酸
化膜を形成する段階と、活性領域上にパッド電極を形成
する段階と、パッド電極を含んでフィールド酸化膜上に
層間絶縁膜を形成するが、層間絶縁膜内にビットライン
電極を含むように形成する段階と、層間絶縁膜をエッチ
ングしてパッド電極の一部が露出されるようにコンタク
トホールを形成する段階と、コンタクトホールを含んで
層間絶縁膜上にストリジ電極用導電膜を形成する段階
と、ストリジ電極用導電膜上にキャパシター下部電極領
域を定義してフォトレジスト膜パターンを形成する段階
と、フォトレジストパターンをマスクとして使ってスト
リジ電極用導電膜をエッチングするが、層間絶縁膜の上
部表面が露出されるようにエッチングしてキャパシター
下部電極を形成する段階と、フォトレジストパターンを
除去する段階と、キャパシター下部電極が凸凹な表面を
持つように、キャパシター下部電極上にＨＳＧシリコン
膜を形成する段階と、ＨＳＧシリコン膜が形成された半
導体基板をフッ素系溶液で洗浄する段階と、キャパシタ
ー下部電極上にキャパシター誘電体膜を形成する段階
と、キャパシター誘電体膜上にキャパシター下部電極を
形成する段階を含む。
【００３１】この方法の好ましい実施形態において、ス
トリジ電極用導電膜は、約９０００Åの厚さで形成され
る。
【００３２】この方法の好ましい実施形態において、ス
トリジ電極用導電膜のエッチングＣｌ2及びＳＦ6、そし
て、Ｎ2の混合ガスと、ＨＢｒ及びＣｌ2の混合ガス中、
いずれかを使って遂行される。
【００３３】この方法の好ましい実施形態において、フ
ッ素系溶液は、ＨＦ溶液である。
【００３４】この方法の好ましい実施形態において、Ｄ
ＲＡＭセルキャパシターの製造方法は、キャパシター下
部電極両側の絶縁膜の上部表面の一部をエッチングする
が、キャパシター下部電極下部の一部が露出されるよう
にエッチングする段階をさらに含む。
【００３５】この方法の好ましい実施形態において、絶
縁膜のエッチングは、ＮＨ4Ｆ及びＨＦの混合溶液ｌａ
ｌを使用して遂行される。
【００３６】上述した目的を達成するための本発明によ
ると、半導体基板上に形成されたパッド電極と、パッド
電極を覆うように形成された層間絶縁膜と、層間絶縁膜
内にビットライン電極が形成されているし、層間絶縁膜
上に形成されているが、層間絶縁膜を開けてパッド電極
と電気的に接続されるように形成されたキャパシター下
部電極を持つＤＲＡＭセルキャパシターにおいて、キャ
パシター下部電極は、その上部エッジが傾いて形成され
ているし、層間絶縁膜上に露出されたキャパシター下部
電極が凸凹な表面を持つようにキャパシター下部電極上
に形成されているが、上部エッジには形成されていない
ＨＳＧシリコン膜を含む。
【００３７】この装置の好ましい実施形態において、キ
ャパシター下部電極の上部エッジは、直線模様で傾いて
形成される。
【００３８】この装置は好ましい実施形態において、キ
ャパシター下部電極の上部エッジは、曲線模様で傾いて
形成される。
【００３９】本発明によるＤＲＡＭセルキャパシター及
びそれの製造方法はＨＳＧシリコン膜のリフティングに
より発生する隣接キャパシター下部電極用ストリジ電極
パターンの間のショートを防止し、これでＤＲＡＭ素子
の不良を減少させる。
【００４０】
【発明の実施の形態】図８を参照すると、本発明の実施
形態による新規なＤＲＡＭセルキャパシター及びその製
造方法は、ストリジ電極用導電膜をエッチングして層間
絶縁膜上にキャパシター下部電極を形成し、キャパシタ
ーの容量を増加させるためにキャパシター下部電極の表
面にＨＳＧシリコン膜を形成して凸凹な表面（Ｒｕｇｇ
ｅｄｓｕｒｆａｃｅ）を持つようにする。この時、キャ
パシター下部電極の上部エッジを直線模様あるいは曲線
模様で傾いて形成すると、上部エッジにＨＳＧシリコン
膜が形成されない。このような半導体装置及びそれの製
造方法により、キャパシター下部電極の上部エッジ部分
でＨＳＧシリコン膜が形成されないので、隣接したキャ
パシター電極間のショートを防止し、ＤＲＡＭ素子の不
良を減少させる。
【００４１】以下、図３ないし図１２を参照して本発明
の実施形態を詳細に説明する。
【００４２】図９において、図８に示されたＤＲＡＭセ
ルキャパシターの構成要素と同一な機能を持つ構成要素
に対しては同一な参照番号を併記し、重複しないように
その説明は省略する。そして、図８を参照して本発明の
実施形態によるＤＲＡＭセルキャパシター構造を説明す
る。
【００４３】図８を参照すると、本発明の実施形態によ
るＤＲＡＭセルキャパシターの構造は、半導体基板１０
０と、フィールド酸化膜１０２と、パッド電極１０４
と、層間絶縁膜１０６と、ビットライン電極１０８とを
含み、そしてキャパシター誘電体膜（不図示）及びキャ
パシター上部電極（不図示）をさらに含んで構成され
る。
【００４４】この時、フィールド酸化膜１０２は、活性
領域と非活性領域が定義された半導体基板１００上の非
活性領域上に形成されている。そして、パッド電極１０
４は、活性領域上に形成されている。
【００４５】層間絶縁膜１０６は、パッド電極１０４を
含んでフィールド酸化膜１０２上に形成されている。こ
の時、層間絶縁膜１０６内にビットライン電極１０８が
形成されている。
【００４６】次に、層間絶縁膜１０６をエッチングして
パッド電極１０４の上部表面の一部が露出されるように
コンタクトホール１０９が形成されているし、コンタク
トホール１０９を含んで層間絶縁膜１０６上にキャパシ
ター下部電極であるキャパシター用ストリジ電極１１０
ａが形成されている。そして、キャパシター用ストリジ
電極１１０ａ表面にキャパシター用ストリジ電極１１０
ａが凸凹な表面を持つように、すなわち、電極１１０ａ
の有効表面積を増加させるようにＨＳＧシリコン膜１１
５が形成されている。
【００４７】この時、キャパシター下部電極１１０ａの
上部エッジ部分１１７は外側に傾いた傾斜を持つように
形成され、この部分にはＨＳＧシリコン膜１１５が形成
されていない。そして、キャパシター用ストリジ電極１
１０ａの表面積を増加させるために層間絶縁膜１０６を
エッチングしてキャパシター用ストリジ電極１１０ａ下
部の一部分が露出されるように形成されている。
【００４８】図９は本発明の実施形態によるＤＲＡＭセ
ルキャパシターの他の構造を示す断面図である。
【００４９】図９において、本発明の実施形態によるＤ
ＲＡＭセルキャパシターの他の構造は、キャパシター下
部電極１１０ａの上部エッジ部分１１８が丸く形成され
ているし、この部分に対してもやはりＨＳＧシリコン膜
１１５が形成されていない。従って、キャパシター下部
電極１１０ａの上部エッジ部分を直角に形成しないで、
傾いてあるいは丸くエッチングして形成することによ
り、キャパシター下部電極１１０ａの上部エッジ部分の
ＨＳＧシリコン膜１１５のリフティングによるショート
を防止する。
【００５０】上述したＤＲＡＭセルキャパシターの製造
方法は次のようである。
【００５１】図５を参照すると、本発明の実施形態によ
るＤＲＡＭセルトランジスターの製造方法は、まず、半
導体基板１００上に活性領域と非活性領域を定義してフ
ィールド酸化膜１０２を形成する。
【００５２】そして、活性領域上にポリシリコン膜でパ
ッド電極１０４を形成した後、パッド電極１０４を含ん
でフィールド酸化膜１０２上に層間絶縁膜１０６を形成
する。この時、層間絶縁膜内にビットライン電極１０８
が形成されている。
【００５３】層間絶縁膜１０６をエッチングしてパッド
電極１０４の上部表面が露出されるようにバリドコンタ
クトホール１０９を形成する。
【００５４】次に、コンタクトホール１０９が満たされ
るようにストリジ電極用導電膜１１０、すなわちポリシ
リコン膜を層間絶縁膜１０６上に約９０００Åの厚さで
形成する。
【００５５】ストリジ電極用導電膜１１０上にキャパシ
ター用ストリジ電極領域を定義してフォトレジスト膜パ
ターン１１２を形成する。フォトレジスト膜パターン１
１２をマスクとして使って、ストリジ電極用ポリシリコ
ン膜１１０を約５０〜２０００Åの範囲内でエッチング
する。
【００５６】この時、ストリジ電極用導電膜１１０のエ
ッチングは、フッ素系ガスの例を取って、ＣＨＦ3及び
Ａｒの混合ガスを使ってエッチングして、ここではアメ
リカＡＭＴ社のＭｘＰエッチング装備を使って、圧力１
００ｍｔｏｒｒ及びパワー３００Ｗａｔｔ、磁場１５Ｇ
ａｕｓｓ、ＣＨＦ3６０ｓｃｃｍ、そしてＡｒ２０ｓｃ
ｃｍの条件で遂行される。
【００５７】図６において、条件でフォトレジスト膜パ
ターン１１２両側にポリマー１１３が生成されストリジ
電極用導電膜１１０はフォトレジスト膜パターン１１２
を中心に外側に傾いてあるいは丸くエッチングして形成
される。
【００５８】次に、図７を参照すると、フォトレジスト
膜パターン１１２及びポリマー１１３をマスクを使用し
てストリジ電極用導電膜１１０の余りの厚さ部分をエッ
チングするが、層間絶縁膜１０６の上部表面が露出され
るようにエッチングしてキャパシター用ストリジ電極１
１４を形成する。
【００５９】この時、ストリジ電極用導電膜１１０の余
りの厚さに対するエッチングは、アメリカＬＲＣ社のｔ
ｃｐエッチング装備を使って圧力５ｍｔｏｒｒ及びソー
スパワー６００Ｗａｔｔ、下部パワー５０Ｗａｔｔ、Ｃ
ｌ2４０ｓｃｃｍ、ＳＦ6５ｓｃｃｍ、そしてＮ2６ｓｃ
ｃｍ、あるいはＡＭＴ社のＭｘＰエッチング装備を使っ
て圧力１２０ｍｔｏｒｒ、パワー４５０Ｗａｔｔ、磁場
４０Ｇａｕｓｓ、ＨＢｒ６０ｓｃｃｍ、そしてＣｌ2２
０ｓｃｃｍの条件で遂行される。
【００６０】最後に、この分野でよく知られたエシング
（ａｓｈｉｎｇ）及び硫酸ストリップ（Ｈ2ＳＯ4ストリ
ップ）工程等でフォトレジスト膜パターン１１２及びポ
リマー１１３を除去した後、ＮＨ3及びＨ2Ｏ2、そし
て、Ｄ．Ｉウォーター混合溶液（ｓｃ１溶液）を使って
半導体基板１００を洗浄する。
【００６１】そして、層間絶縁膜１０６上に露出された
キャパシター用ストリジ電極１１０ａが凸凹な表面を持
つように、すなわち、キャパシター用ストリジ電極１１
０ａの有効表面積が増加されるようにキャパシター用ス
トリジ電極１１０ａ上にＨＳＧシリコン膜１１６を形成
する。この時、傾いてあるいは丸くエッチングされたキ
ャパシター用ストリジ電極１１０ａの上部エッジ部分１
１７にはＨＳＧシリコン膜１１６が形成されない。
【００６２】後続工程で、キャパシター用ストリジ電極
１１０ａ下部の層間絶縁膜１０６の一部をエッチングし
て、キャパシター用ストリジ電極の表面積を増加させる
と、図８に示されたように、ＤＲＡＭセルキャパシター
が形成される。
【００６３】この時、層間絶縁膜１０６のエッチング
は、ＮＨ4Ｆ及びＨＦの混合溶液（Ｌａｌ）溶液とｓｃ
１溶液を使って遂行されたり、Ｌａｌ溶液だけを使って
遂行されたりする。
【００６４】続いて、ＨＳＧシリコン膜１１５が形成さ
れた半導体基板１００をｓｃ１溶液及びＨＦ溶液を使っ
て洗浄するか、あるいは、ＨＦ溶液だけを使って洗浄し
た後、酸化膜及び窒化膜等でキャパシター誘電体膜（不
図示）を形成し、キャパシター誘電体膜上にキャパシタ
ー上部電極（不図示）を形成する。
【００６５】この時、エッチング工程及び洗浄工程を遂
行する時、ｓｃ１溶液を使わないでＨＳＧシリコン膜１
１６が離れることを防止する。
【００６６】図１０は図８のキャパシター用ストリジ電
極１１０ａの上部エッジ（参照番号１１７）に対応した
斜視図を示すＳＥＭ（ｓｃａｎｎｉｎｇ ｅｌｅｃｔｒ
ｏｎｍｉｃｒｏｐｈｏｔｏｇｒａｐｈ）写真である。
【００６７】図１０を参照すると、キャパシター用スト
リジ電極１１０ａ上部エッジ、すなわち、傾いてあるい
は丸くエッチングされた部分にＨＳＧシリコン膜１１６
が形成されていないので、後続エッチング及び洗浄工程
を遂行する時、ＨＳＧシリコン膜１１６の一部がエッチ
ングされても、この離れたＨＳＧシリコン膜１１６がリ
フティングされ、キャパシター用ストリジ電極１１０ａ
間のショートを発生させない。
【００６８】後続工程で、キャパシター用ストリジ電極
１１０ａ上に酸化膜及び窒化膜等でキャパシター誘電体
膜（不図示）を形成し、キャパシター誘電体膜上にキャ
パシター上部電極（不図示）を形成する。
【００６９】図１１はキャパシター用ストリジ電極１１
０ａ間のフェイル（ｆａｉｌ）数に対する分布（ｄｉｓ
ｔｒｉｂｕｔｉｏｎ）を示したグラフであり、図１２は
キャパシター用ストリジ電極１１０ａ一つに対するフェ
イル数に対する分布を示すグラフである。
【００７０】図１１を参照すると、従来のＤＲＡＭセル
キャパシターの洗浄方法に従って形成されたキャパシタ
ー用ストリジ電極１１０ａの間の間隔が２３０ｎｍであ
る場合（符号１２０）、平均分布５０％に対する２ビッ
トフェイル（ｔｗｉｎ ｂｉｔ ｆａｉｌ）数は約１０
５個程度と高く、間隔が２５０ｎｍである場合（符号１
２１）は、約１５個程度と低い。
【００７１】一方、本発明の実施形態によるＤＲＡＭセ
ルキャパシターの製造方法により形成されたキャパシタ
ー用ストリジ電極１１０ａの間にパターン化される時、
図６に示したフォトレジスト膜パターン１１２の両側壁
上に形成されたポリマー１１３により、それらの間の間
隔は２３０ｎｍより小さくなるが、２ビットフェイル数
は約２５個程度で、従来の２３０ｎｍ間隔に対する２ビ
ットフェイル数より相対的に非常に小さいが、２５０ｎ
ｍ間隔に対する２ビットフェイル数と類似な結果を示
す。
【００７２】図１２において、各場合の平均分布に対す
る１ビットフェイル（ｓｉｎｇｌｅｂｉｔ ｆａｉｌ）
数は各々約３０及び６０、そして約２８と現れている。
【００７３】ここで明らかになったように、本発明によ
る１ビットフェイル数が従来方法による１ビットフェイ
ル数より一番小さく現れる。
【００７４】
【発明の効果】本発明は、従来のＤＲＡＭセルキャパシ
ターの、ＨＳＧシリコン膜形成後のエッチングあるいは
洗浄工程時に発生するＨＳＧシリコン膜のリフティング
によるキャパシター用ストリジ電極間のショートを防止
することができるし、従って、ＤＲＡＭ素子の不良を減
少させることができる効果がある。
【図面の簡単な説明】
【図１】 従来のＤＲＡＭセルキャパシターの構造を示
す断面図。
【図２】 従来のＤＲＡＭセルキャパシターアレーの平
面図を示すＳＥＭ写真。
【図３】 図２の斜視図を示すＳＥＭ写真。
【図４】 図２の点線部分に対応する部分斜視図。
【図５】 本発明の実施形態によるＤＲＡＭセルキャパ
シターの製造方法を順次的に示す断面図。
【図６】 本発明の実施形態によるＤＲＡＭセルキャパ
シターの製造方法を順次的に示す断面図。
【図７】 本発明の実施形態によるＤＲＡＭセルキャパ
シターの製造方法を順次的に示す断面図。
【図８】 本発明の実施形態によるＤＲＡＭセルキャパ
シターの製造方法を順次的に示す断面図。
【図９】 本発明の実施形態によるＤＲＡＭセルキャパ
シターの他の構造を示す断面図。
【図１０】 図８のキャパシター用ストリジ電極の上部
エッジに対する斜視図を示すＳＥＭ写真。
【図１１】 キャパシター用ストリジ電極間のフェイル
数に対する分布を示すグラフ。
【図１２】 キャパシター用ストリジ電極一つのフェイ
ル数に対する分布を示したグラフ。
【符号の説明】
１０，１００：半導体基板 １２，１０２：フィールド酸化膜 １４，１０４：パッド電極 １６，１０６：層間絶縁膜 １８，１０８：ビットライン電極 ２０，１１０ａ：キャパシター用ストリジ電極 ２２，２４，１１６：ＨＳＧシリコン膜 １１０：ストリジ電極用導電膜 １１２：フォトレジスト膜パターン １１３：ポリマー
───────────────────────────────────────────────────── フロントページの続き (72)発明者 李 炯碩 大韓民国ソウル特別市江西區芳華２洞27− ５東星エーピーティ102−1206

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上に活性領域と非活性領域を
    定義してフィールド酸化膜を形成する段階と、 前記活性領域上にパッド電極を形成する段階と、 前記パッド電極を含んで前記フィールド酸化膜上に層間
    絶縁膜を形成するが、前記層間絶縁膜内にビットライン
    電極を含むように形成する段階と、 前記層間絶縁膜をエッチングして前記パッド電極の一部
    が露出されるようにコンタクトホールを形成する段階
    と、 前記コンタクトホールを含んで前記層間絶縁膜上にスト
    リジ電極用導電膜を形成する段階と、 前記ストリジ電極用導電膜上にキャパシター下部電極領
    域を定義してフォトレジスト膜パターンを形成する段階
    と、 前記フォトレジストパターンをマスクとして使用して前
    記ストリジ電極用導電膜の上部をエッチングするが、エ
    ッチング中に前記フォトレジストパターン両側壁にポリ
    マーが形成され、前記ストリジ電極用導電膜の上部エッ
    ジが斜めるようにエッチングする段階と、 前記フォトレジストパターン及びポリマーを使用して前
    記ストリジ電極用導電膜の余りの部分をエッチングする
    が、前記層間絶縁膜の上部表面が露出されるようにエッ
    チングしてキャパシター下部電極を形成する段階と、 前記フォトレジストパターン及びポリマーを除く段階
    と、 前記キャパシター下部電極が凸凹な表面（Ｒｕｇｇｅｄ
    ｓｕｒｆａｃｅ）を持つように前記キャパシター下部
    電極上にＨＳＧシリコン膜を形成し、前記キャパシター
    下部電極上部の前記傾いた傾斜を持つ部位ないし丸い部
    位にはＨＳＧ膜が形成されないようにする段階と、 前記キャパシター下部電極上にキャパシター誘電体膜を
    形成する段階と、 前記キャパシター誘電体膜上にキャパシター上部電極を
    形成する段階を含むＤＲＡＭセルキャパシターの製造方
    法。
  2. 【請求項２】 前記ストリジ電極用導電膜は、約９００
    ０Åの厚さで形成することを特徴とする請求項１に記載
    のＤＲＡＭセルキャパシターの製造方法。
  3. 【請求項３】 前記ストリジ電極用導電膜の上部は直線
    模様で傾いて形成されることを特徴とする請求項１に記
    載のＤＲＡＭセルキャパシターの製造方法。
  4. 【請求項４】 前記ストリジ電極用導電膜の上部は曲線
    模様で傾いて形成されることを特徴とする請求項１に記
    載のＤＲＡＭセルキャパシターの製造方法。
  5. 【請求項５】 前記ストリジ電極用導電膜の上部は、５
    ０〜２０００Åの厚さの範囲内にエッチングされること
    を特徴とする請求項１に記載のＤＲＡＭセルキャパシタ
    ーの製造方法。
  6. 【請求項６】 前記ストリジ電極用導電膜の上部エッチ
    ングは、ＣＨＦ3及びＡｒの混合ガスを使って遂行され
    ることを特徴とする請求項１に記載のＤＲＡＭセルキャ
    パシターの製造方法。
  7. 【請求項７】 前記ストリジ電極用導電膜の余りの部分
    のエッチングは、Ｃｌ2及びＳＦ6、そして、Ｎ2の混合
    ガスと、ＨＢｒ及びＣｌ2の混合ガス中、いずれかを使
    って遂行されることを特徴とする請求項１に記載のＤＲ
    ＡＭセルキャパシターの製造方法。
  8. 【請求項８】 前記ＤＲＡＭセルキャパシターの製造方
    法は、 前記キャパシター下部電極上に前記ＨＳＧシリコン膜形
    成後、前記キャパシター下部電極両側の層間絶縁膜の上
    部表面をエッチングするが、前記キャパシター下部電極
    下部の一部が露出されるようにエッチングする段階と、 前記ＨＳＧシリコン膜膜が形成された半導体基板を所定
    の溶液を使って洗浄する段階を含むことを特徴とする請
    求項１に記載のＤＲＡＭセルキャパシターの製造方法。
  9. 【請求項９】 前記層間絶縁膜エッチングは、ＮＨ4Ｆ
    及びＨＦの混合溶液ｌａｌと、ＮＨ3及びＨ2Ｏ2、そし
    てＤ．Ｉウォーター（ｄｅｉｏｎｉｚｅｄｗａｔｅｒ）
    の混合溶液ｓｃ１を使って遂行されることを特徴とする
    請求項８に記載のＤＲＡＭセルキャパシターの製造方
    法。
  10. 【請求項１０】 前記層間絶縁膜エッチングは、ＮＨ4
    Ｆ及びＨＦの混合溶液ｌａｌを使って遂行されることを
    特徴とする請求項８に記載のＤＲＡＭセルキャパシター
    の製造方法。
  11. 【請求項１１】 前記半導体基板の洗浄は、ＮＨ3及び
    Ｈ2Ｏ2、そして、Ｄ．Ｉウォーターの混合溶液ｓｃ１
    と、ＨＦ溶液を使って遂行されることを特徴とする請求
    項８に記載のＤＲＡＭセルキャパシターの製造方法。
  12. 【請求項１２】 前記半導体基板の洗浄は、ＨＦ溶液を
    使って遂行されることを特徴とする請求項８に記載のＤ
    ＲＡＭセルキャパシターの製造方法。
  13. 【請求項１３】 ＨＳＧシリコン膜が形成された後、半
    導体基板をフッ素系溶液で洗浄する段階を付加する段階
    を含むことを特徴とする請求項１に記載のＤＲＡＭセル
    キャパシターの製造方法。
  14. 【請求項１４】 前記フッ素系溶液は、ＨＦ溶液である
    ことを特徴とする請求項１３に記載のＤＲＡＭセルキャ
    パシターの製造方法。
  15. 【請求項１５】 半導体基板上に形成されたパッド電極
    と、前記パッド電極を覆うように形成された層間絶縁膜
    と、前記層間絶縁膜内にビットライン電極が形成されて
    いるし、前記層間絶縁膜上に形成されているが、前記層
    間絶縁膜を開けて前記パッド電極と電気的に接続される
    ように形成されたキャパシター下部電極を持つＤＲＡＭ
    セルキャパシターにおいて、 前記キャパシター下部電極は、その上部エッジが傾いて
    形成されているし、前記層間絶縁膜上に露出された前記
    キャパシター下部電極が凸凹な表面を持つように前記キ
    ャパシター下部電極上に形成されているが、前記上部エ
    ッジには形成されていないＨＳＧシリコン膜を含むこと
    を特徴とするＤＲＡＭセルキャパシター。
  16. 【請求項１６】 前記キャパシター下部電極の上部エッ
    ジは、直線模様で傾いて形成されることを特徴とする請
    求項１５に記載のＤＲＡＭセルキャパシター。
  17. 【請求項１７】 前記キャパシター下部電極の上部エッ
    ジは、曲線模様で傾いて形成されることを特徴とする請
    求項１５に記載のＤＲＡＭセルキャパシター。
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