KR100917057B1 - 반도체 소자의 커패시터 형성방법 - Google Patents

Abstract

핀 구조의 스토리지 전극의 표면 거칠기를 개선하여 소자의 신뢰성을 확보하고 공정 마진을 향상시킬 수 있는 반도체 소자의 커패시터 형성방법을 제시한다. 이는, 반도체기판 위에 층간절연막을 형성하는 단계와, 층간절연막 위에 패드 산화막, 식각 방지막 및 산화막을 차례로 형성하는 단계와, 산화막, 식각 방지막, 패드 산화막 및 층간절연막을 식각하여 반도체기판을 노출시키는 콘택홀을 형성하는 단계와, 전면에 폴리실리콘막을 증착하여 콘택홀이 매립되도록 하는 단계와, 폴리실리콘막을 패터닝하여 스토리지 전극 패턴을 형성하는 단계와, 스토리지 전극 패턴의 측면 및 하부에 산화 방지막을 형성하는 단계와, 스토리지 전극 패턴의 상부 표면에 산화막을 형성하는 단계와, 산화 방지막을 제거하는 단계와, 스토리지 전극 패턴의 측면 및 하부에 폴리실리콘막을 형성하는 단계, 및 스토리지 전극 위에 유전체막 및 플레이트 전극을 차례로 형성하는 단계로 이루어진다.

Description

반도체 소자의 커패시터 형성방법{Method for forming a capacitor of a semiconductor device}

도 1a 내지 도 1d는 종래의 핀 구조의 커패시터의 제조공정을 도시한 단면도들이다.

도 2a 내지 도 2e는 본 발명에 의한 핀 구조의 커패시터 형성방법을 설명하기 위한 단면도들이다.

본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 특히 핀 구조의 커패시터 형성방법에 관한 것이다.

일반적으로 반도체 메모리 소자, 특히 2M∼6M의 메모리 밀도(memory density)를 가지는 디램 로직 혼재 소자(Merged DRAM in Logic; MDL)는 기존의 로직소자 제조공정에 일부 커패시터 형성공정만을 추가하여 제조되는 대표적인 시스템 온 칩(System on Chip; SoC) 제품이다. 이러한 MDL 소자의 고집적화는 빠른 속 도로 이루어지고 있는데, 메모리 셀 면적의 감소에 따른 셀 캐패시턴스의 감소는 집적도의 증가에 심각한 장애요인이 되고 있다.

셀 캐패시턴스의 감소는 메모리 셀의 독출능력을 저하시키고, 소프트 에러(soft error)율을 증가시킬 뿐만 아니라, 저전압에서의 소자동작을 어렵게 하여 소자 동작시 전력소모를 과다하게 한다. 따라서, 메모리 셀의 동작특성을 저하시키지 않을 정도의 충분한 셀 캐패시턴스의 확보가 요구된다. 축소된 셀면적 내에서 일정한 캐패시턴스를 얻기 위해서는, 보다 복잡한 공정 및 커패시터의 구조, 예컨대 3차원 구조의 사용이 불가피해지고 있다. 이중 스택(Double Stack) 구조, 핀(Fin) 구조, 스프레드 스택(Spread Stack) 구조, 박스(Box) 구조 및 원통전극(Cylinder Electrode) 구조 등은 메모리 셀의 캐패시턴스를 증가시키기 위해 제안된 3차원적 구조들이다.

도 1a 내지 도 1d는 3차원 구조의 일 예로서, 핀(Fin) 구조의 커패시터의 제조공정을 도시한 단면도들이다.

도 1a를 참조하면, 트랜지스터 등의 하부 구조물이 형성된 반도체기판(도시되지 않음)에 산화막을 증착하여 층간절연막(2)을 형성한다. 상기 층간절연막 위에, 패드 산화막(4), 질화막(6) 및 산화막을 차례로 증착한다. 이어, 사진식각 공정으로 커패시터가 형성될 영역의 상기 막질들을 차례로 식각하여 콘택홀을 형성한다. 다음에, 결과물의 전면에 상기 콘택홀이 완전히 매립되도록 폴리실리콘막(10)을 증착한 다음, 스토리지 전극이 형성될 영역을 한정하는 포토레지스트 패턴(12) 을 형성한다.

도 1b를 참조하면, 상기 포토레지스트 패턴을 마스크로 하여 상기 폴리실리콘막을 건식 식각하여 스토리지 전극 패턴(10)을 형성한다. 다음, 포토레지스트 패턴을 제거한다. 이어서, 상기 스토리지 전극 패턴의 하부에 형성되어 있는 산화막에 대해 소정의 습식식각을 실시하여 제거한다.

도 1c를 참조하면, 스토리지 전극 패턴(10)이 형성되어 있는 결과물의 전면에 폴리실리콘막(14)을 증착하면, 도시된 바와 같이 스토리지 전극 패턴을 감싸는 모양으로 폴리실리콘막(14)이 형성된다.

도 1d를 참조하면, 플라즈마(plasma)를 이용한 건식식각을 실시하여 스토리지 전극 패턴(10)의 측면 및 하부에 존재하는 폴리실리콘막(14)을 남기고 나머지 영역의 폴리실리콘막을 제거함으로써, 핀(Fin) 구조의 스토리지 전극이 완성된다.

상기한 종래의 방법에 따르면, 상기 폴리실리콘막에 대한 식각 공정에서 스토리지 전극 패턴(10)의 하부에 있는 폴리실리콘막을 완전히 제거하기 위하여 과도식각이 이루어진다. 이로 인해 도 1d에 도시된 것과 같이 스토리지 전극 패턴(10)의 상부가 침식되어 표면 거칠기(roughness)가 좋지 않게 되고, 결국 소자의 신뢰성에 악영향을 미치게 된다. 또한, 스토리지 전극(10+14) 하부에 질화막이 존재하기 때문에, 후속되는 콘택홀 형성을 위한 식각공정에서 산화막과의 높은 식각 선택비로 인해 가스 및 공정단계에 대한 마진이 감소되는 요인이 된다.

본 발명이 이루고자 하는 기술적 과제는, 핀 구조의 스토리지 전극의 표면 거칠기를 개선하여 소자의 신뢰성을 확보하고 공정 마진을 향상시킬 수 있는 반도체 소자의 커패시터 형성방법을 제공하는 것이다.

상기 과제를 이루기 위하여 본 발명에 의한 반도체 소자의 커패시터 형성방법은, 반도체기판 위에 층간절연막을 형성하는 단계와, 상기 층간절연막 위에, 패드 산화막, 식각 방지막 및 산화막을 차례로 형성하는 단계와, 상기 산화막, 식각 방지막, 패드 산화막 및 층간절연막을 식각하여 반도체기판을 노출시키는 콘택홀을 형성하는 단계와, 전면에 폴리실리콘막을 증착하여 상기 콘택홀이 매립되도록 하는 단계와, 상기 폴리실리콘막을 패터닝하여 스토리지 전극 패턴을 형성하는 단계와, 상기 스토리지 전극 패턴의 측면 및 하부에 산화 방지막을 형성하는 단계와, 상기 스토리지 전극 패턴의 상부 표면에 산화막을 형성하는 단계와, 상기 산화 방지막을 제거하는 단계와, 상기 스토리지 전극 패턴의 측면 및 하부에 폴리실리콘막을 형성하는 단계, 및 상기 스토리지 전극 위에 유전체막 및 플레이트 전극을 차례로 형성하는 단계를 포함한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명한다.

도 2a 내지 도 2e는 본 발명에 의한 핀 구조의 커패시터 형성방법을 설명하 기 위한 단면도들이다.

도 2a를 참조하면, 트랜지스터 등의 하부 구조물이 형성된 반도체기판(도시되지 않음) 상에 산화막을 증착하여, 상기 하부 구조물들을 상부 도전층과 절연시키고 보호하기 위한 층간절연막(22)을 형성한다. 상기 층간절연막(22) 위에, 얇은 제1 산화막(24), 질화막(26) 및 제2 산화막(28)을 차례로 증착한다. 상기 제2 산화막(28)은 입체 구조의 스토리지 전극을 형성하기 위한 것이고, 상기 질화막(26)은 제2 산화막(28)을 제거하기 위한 식각 공정에서 제1 산화막(24) 및 층간절연막(22)을 보호하는 식각 방지막 역할을 한다.

이어서, 사진식각 공정으로 커패시터가 형성될 영역의 상기 막질들을 차례로 식각하여 콘택홀을 형성한다. 다음에, 결과물의 전면에 상기 콘택홀이 완전히 매립되도록 폴리실리콘막(30)을 증착한 다음, 상기 폴리실리콘막 위에 스토리지 전극이 형성될 영역을 한정하는 포토레지스트 패턴(32)을 형성한다.

도 2b를 참조하면, 상기 포토레지스트 패턴을 마스크로 하여 상기 폴리실리콘막을 건식 식각하여 스토리지 전극 패턴(30)을 형성한 다음, 포토레지스트 패턴을 제거한다. 이어서, 상기 스토리지 전극 패턴의 하부에 형성되어 있는 제2 산화막에 대해 소정의 습식식각을 실시하여 제거한다. 이 때, 상기 제2 산화막 하부에 형성된 질화막(26)이 식각 방지막 역할을 한다. 다음, 결과물의 전면에 스토리지 전극용 폴리실리콘막에 대해 소정의 식각 선택비를 갖는 물질, 예를 들어 질화막을 전면에 증착하여 희생 질화막(34)을 형성한다.

도 2c를 참조하면, 상기 희생 질화막에 대해 탄소(F)-불소(F) 및 아르곤(Ar) 의 혼합가스를 이용한 플라즈마 식각을 실시하여 스토리지 전극 패턴(30)의 측면에 질화막 스페이서(34)를 형성한다. 다음에, 상기 질화막 스페이서(34)에 의해 감싸지지 않은 부분, 즉 스토리지 전극 패턴(30)의 상부 표면을 산화시켜 산화막(36)을 형성한다. 이 산화막(36)은 습식산화 방식을 이용하여 800℃ 온도와 수증기(H₂O) 분위기에서 100Å 정도의 두께로 형성한다.

도 2d를 참조하면, 인산용액을 사용하여 약 155℃의 온도에서 상기 질화막 스페이서(도 2c의 34)와 식각 장벽층용 질화막(도 2c의 26)을 제거한다. 결과물의 전면에 폴리실리콘막(38)을 형성한다. 이렇게 식각 장벽층용 질화막을 제거함으로써 이후 콘택 형성을 위한 식각 공정에서 질화막과 산화막의 식각율 차이로 인한 식각 가스의 변화 및 공정단계의 증가 등의 문제를 방지할 수 있다.

도 2e를 참조하면, 폴리실리콘막에 대해 플라즈마를 이용한 건식식각을 실시하여 스토리지 전극 패턴(10)의 측면 및 하부에 존재하는 폴리실리콘막(14)을 남기고 나머지 영역의 폴리실리콘막을 제거함으로써, 핀(Fin) 구조의 스토리지 전극이 완성된다. 이 때, 스토리지 전극 사이에 존재하는 폴리실리콘의 완전 제거를 위하여 과도식각은 필수적이나, 본 발명에서는 스토리지 전극 패턴의 상부의 산화막(도 2d의 36)에 의해 표면이 보호되어 표면 침식을 방지할 수 있다. 상기 산화막은 후속 공정 전 불산(HF)을 이용한 세정공정에서 제거된다.

계속해서, 도시는 생략되었으나, 통상의 방법에 따라 결과물 상에 유전체막을 형성하고, 전면에 폴리실리콘막을 증착하여 플레이트 전극을 형성함으로써 커패 시터를 완성한다.

한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

상술한 본 발명에 의한 반도체 소자의 스토리지 전극 형성방법에 따르면, 스토리지 전극의 측면 및 하부에 질화막을 형성한 다음 상기 스토리지 전극의 상부를 산화시켜 산화막을 형성함으로써, 상기 산화막에 의해 스토리지 전극 사이에 존재하는 폴리실리콘을 완전히 제거하기 위한 과도식각에도 스토리지 전극의 표면이 보호되어 침식을 방지할 수 있다. 따라서, 스토리지 전극의 표면 거칠기를 개선하여 소자의 신뢰성을 확보하고 공정 마진을 향상시킬 수 있다.

Claims (6)

1. 반도체기판 위에 층간절연막을 형성하는 단계;

   상기 층간절연막 위에, 패드 산화막, 식각 방지막 및 산화막을 차례로 형성하는 단계;

   상기 산화막, 식각 방지막, 패드 산화막 및 층간절연막을 식각하여 반도체기판을 노출시키는 콘택홀을 형성하는 단계;

   전면에 폴리실리콘막을 증착하여 상기 콘택홀이 매립되도록 하는 단계;

   상기 폴리실리콘막을 패터닝하여 스토리지 전극 패턴을 형성하는 단계;

   상기 스토리지 전극 패턴의 측면 및 하부에 산화 방지막을 형성하는 단계;

   상기 스토리지 전극 패턴의 상부 표면에 산화막을 형성하는 단계;

   상기 산화 방지막을 제거하는 단계;

   상기 스토리지 전극 패턴의 측면 및 하부에 폴리실리콘막을 형성하는 단계; 및

   상기 스토리지 전극 위에 유전체막 및 플레이트 전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
2. 제 1항에 있어서, 상기 식각 방지막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
3. 제 1항에 있어서, 상기 산화 방지막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
4. 제 1항에 있어서, 상기 스토리지 전극 패턴의 측면 및 하부에 산화 방지막을 형성하는 단계는, 스토리지 전극 패턴이 형성된 결과물의 전면에 질화막을 증착하는 단계와, 상기 질화막을 에치백하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
5. 제 1항에 있어서, 상기 스토리지 전극 패턴의 상부 표면에 산화막을 형성하는 단계에서, 상기 스토리지 전극 패턴을 열산화시켜 산화막을 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
6. 제 1항에 있어서, 상기 산화 방지막을 제거하는 단계에서 상기 식각 방지막도 함께 제거하는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.

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