KR20020030479A - 반도체 소자의 캐패시터 및 그의 제조방법 - Google Patents
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Abstract
본 발명은 축적 용량을 향상시키기 위한 반도체 소자의 캐패시터에 관한 것으로, 반도체 기판의 전면에 형성되는 절연막과, 상기 절연막을 관통하여 상기 반도체 기판에 연결되는 플러그와, 상기 플러그 및 그에 인접한 절연막상에 형성되며 그 양측면이 요철형 구조를 갖는 하부 전극으로 구성된다.
Description
본 발명은 반도체 소자에 관한 것으로 특히, 캐패시터의 하부 적극의 면적을 증가시키어 축적용량을 향상시키는데 적합한 반도체 소자의 캐패시터 및 그의 제조방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 고용량의 캐패시터가 요구되고 있다. 이러한 요구를 충족시키기 위해서 구조적으로 캐패시터 면적을 증가시키거나 강유전체를 쓰는 방법을 이용하고 있다.
이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 캐패시터 및 그의 제조방법을 설명하면 다음과 같다.
도 1 내지 도 4는 종래 기술에 따른 반도체 소자의 캐패시터의 구조를 나타낸 단면도이고, 도 5a 내지 도 5e는 종래 제 1 실시예에 따른 반도체 소자의 캐패시터의 제조공정 단면도이고, 도 6a 내지 도 6c는 종래 제 2 실시예에 따른 반도체 소자의 캐패시터의 제조공정 단면도이다.
종래에는 패터닝(Patterning) 기술을 이용하여 실린더(Cylinder) 모양의 캐패시터를 형성하거나, 하부전극에 실리콘 씨드(Seed)를 키워서 면적을 늘리는 SAES(Surface Area Enhancement Silicon) 방법 등이 이용되고 있다.
도 1과 도 2는 캐패시터의 하부전극(13)을 실린더 형태로 형성한 경우이고,도 3은 박스(Box)형의 캐패시터의 하부전극(13)에 실리콘 씨드(Seed)를 성장시킨 경우이며, 도 4는 실린더 형태의 하부전극(13)에 실리콘 씨드를 성장시킨 경우를 각각 나타낸다.
여기서 상기 도 2의 경우, 실린더 모양의 하부전극(13)의 중심부에 요부를 형성하여 도 1보다 면적이 증가되므로 도 2의 캐패시터의 축적용량은 도 1의 캐패시터의 축적용량보다 크게 됨을 알 수 있다.
또한, 도 4는 실린더 모양의 하부 전극(13)에 실리콘 씨드를 성장시키므로써 상기 하부전극(13)의 면적이 증가되어 축적용량이 증가됨을 알 수 있다.
상기한 종래의 반도체 소자의 캐패시터 제조방법을 설명하기 위해서 상기 도 1 및 도 3의 구조를 갖는 경우에 대해서 살펴보자.
우선, 도 1의 실린더 모양의 하부 전극을 갖는 캐패시터의 제조방법을 살펴보면 도 5a에 도시된 바와 같이, 반도체 기판(21)상에 제 1 산화막(22)을 형성하고, 상기 반도체 기판(21)의 표면이 소정부분 노출되도록 포토리소그래피 및 식각 공정으로 상기 제 1 산화막(22)을 선택적으로 제거하여 콘택홀을 형성한다.
이어, 상기 콘택홀을 포함한 반도체 기판(21)의 전면에 플러그용 전도층을 증착하고 전면에 에치백 공정을 실시하여 상기 콘택홀 내부에 플러그(23)를 형성한다.
그리고, 플러그(23)를 포함한 반도체 기판(21)의 전면에 제 1 폴리 실리콘막(24)과 제 2 산화막(25)을 차례로 증착한 후, 포토레지스트(26)를 도포한다.
그리고, 도 5b에 도시된 바와 같이, 노광 및 현상 공정으로 상기 플러그(23) 및 그에 인접한 영역 상부의 상기 제 2 산화막(25)상에만 남도록 상기 포토레지스트(26)를 패터닝한다.
그리고, 도 5c에 도시된 바와 같이, 상기 패터닝된 포토레지스트(26)를 마스크로 이용하여 상기 제 2 산화막(25)을 선택적으로 제거하고, 상기 반도체 기판(21)의 표면상에 제 2 폴리 실리콘막(27)을 증착한다.
그리고, 도 5d에 도시된 바와 같이, 에치백(Etch-back) 공정으로 상기 제 2 산화막(25)의 양측면에 남도록 상기 제 2 폴리 실리콘막(27)과 제 1 폴리 실리콘막(24)을 선택적으로 제거하여 상기 제 1, 제 2 폴리 실리콘막(24, 27)으로 실린더 구조의 하부 전극(28)을 형성한다.
이어, 도 5e에 도시된 바와 같이, 상기 제 2 산화막(25)을 제거한다.
그리고, 도면에는 도시하지 않았지만 이후 공정으로 절연막과 상부 전극을 차례로 형성하여 종래 제 1 실시예에 따른 반도체 소자의 캐패시터를 완성한다.
그리고, 도 3의 캐패시터의 제조방법을 살펴보면 도 6a에 도시된 바와 같이, 반도체 기판(31)상에 산화막(32)을 증착하고, 포토 및 식각 공정으로 상기 반도체 기판(31)의 일영역이 노출되도록 상기 산화막(32)을 제거하여 콘택홀을 형성한다.
이어, 상기 콘택홀을 포함한 반도체 기판(31)의 전면에 플러그용 전도층을 증착하고 전면에 에치백 공정을 실시하여 상기 콘택홀 내부에 플러그(33)를 형성한다.
그리고, 상기 반도체 기판(31)의 표면상에 비정질 폴리 실리콘막(34)을 증착하고 포토 및 식각 공정으로 상기 플러그(33) 및 그에 인접한 상기 산화막(32)상에 남도록 상기 비정질 폴리 실리콘막(34)을 선택적으로 제거한다.
그리고, 도 6b에 도시된 바와 같이, 상기 비정질 폴리 실리콘막(34)의 표면에 HSG막(35)을 형성하여 도 6c에 도시된 바와 같이 상기 비정질 폴리 실리콘막(34)으로 하부 전극(36)을 형성한다.
여기서 상기 HSG막(35)의 형성 공정은 비정질 폴리 실리콘을 증착한 후, 열처리를 통하여 비정질 폴리 실리콘의 표면에 불균일한 형태의 모양을 갖도록 결정화시키는 공정으로 폴리 실리콘의 표면적을 증가시키어 캐패시터의 축적 용량을 증가시키는 공정이다.
그리고, 도면에는 도시하지 않았지만 이후 공정으로 절연막과 상부 전극을 차례로 형성하여 종래 제 2 실시예에 따른 반도체 소자의 캐패시터를 완성한다.
그러나, 상기와 같은 종래의 반도체 소자의 캐패시터 및 그의 제조방법은 다음과 같은 문제점이 있다.
첫째, 실린더 구조의 하부 전극을 형성하는 공정이 매우 복잡하다.
둘째, 하부 전극의 표면에 실리콘 씨드를 성장시키기 위해서는 실리콘 씨드를 성장시키기 위한 별도의 장비가 요구된다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 단순한 공정으로 캐패시터의 축적용량을 향상시킬 수 있는 반도체 소자의 캐패시터 및 그의 제조방법을 제공하는데 그 목적이 있다.
도 1 내지 도 4는 종래 기술에 따른 반도체 소자의 캐패시터의 구조를 나타낸 단면도
도 5a 내지 도 5e는 종래 제 1 실시예에 따른 반도체 소자의 캐패시터의 제조공정 단면도
도 6a 내지 도 6c는 종래 제 2 실시예에 따른 반도체 소자의 캐패시터의 제조공정 단면도
도 7은 본 발명의 실시예에 따른 반도체 소자의 캐패시터의 구조를 나타낸 단면도
도 8a 내지 도 8d는 본 발명의 실시예에 따른 반도체 소자의 캐패시터의 제조공정 단면도
도면의 주요 부분에 대한 부호설명
41 : 반도체 기판 42 : 산화막
43 : 플러그 44 : 제 1 금속막
45 : 제 1 폴리 실리콘막 46 : 제 2 금속막
47 ; 제 2 폴리 실리콘막 48 : 제 3 금속막
49 : 포토레지스트 50 : 하부 전극
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 캐패시터는 반도체 기판의 전면에 형성되는 절연막과, 상기 절연막을 관통하여 상기 반도체 기판에 연결되는 플러그와, 상기 플러그 및 그에 인접한 절연막상에 형성되며 그 양측면이 요철형 구조를 갖는 하부 전극으로 구성됨을 특징으로 한다.
상기와 같이 구성되는 본 발명의 반도체 소자의 캐패시터의 제조방법은 반도체 기판의 전면에 절연막을 증착하는 단계와, 상기 반도체 기판의 일영역이 노출되도록 포토 및 식각 공정으로 상기 절연막을 제거하여 콘택홀을 형성하고 상기 콘택홀에 도전성 물질을 매립하여 플러그를 형성하는 단계와, 상기 반도체 기판의 전면에 금속막과 폴리 실리콘막을 차례로 반복하여 증착하는 단계와, 포토 및 식각 공정으로 상기 플러그 및 그에 인접한 영역상에 남도록 상기 폴리 실리콘막들과 금속막들을 선택적으로 식각하여 캐패시터의 하부 전극을 패터닝하는 단계와, 습식 식각 공정으로 상기 패터닝된 캐패시터 하부 전극 양측면의 폴리 실리콘막들만을 선택적으로 식각하여 요철형의 측면 구조를 갖는 하부 전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 캐패시터 및 그의 제조방법을 설명하면 다음과 같다.
도 7은 본 발명의 실시예에 따른 반도체 소자의 캐패시터의 구조를 나타낸 단면도이고, 도 8a 내지 도 8d는 본 발명의 실시예에 따른 반도체 소자의 캐패시터의 제조공정 단면도이다.
본 발명에 따른 반도체 소자의 구조는 도 7에 도시된 바와 같이, 반도체 기판(41)상에 형성되며 상기 반도체 기판(41)의 일영역을 노출시키는 콘택홀을 갖는 산화막(42)과, 상기 콘택홀 내부에 형성되는 플러그(43)와, 상기 플러그(43) 및 그에 인접한 상기 제 1 산화막(42)상에 적층 형성된 제 1 금속막(44)과, 제 1 폴리 실리콘막(45)과, 제 2 금속막(46)과, 제 2 폴리 실리콘막(47)과, 제 2 금속막(48)으로 이루어진 하부 전극(50)으로 구성된다.
이때, 하부 전극(50)을 구성하는 상기 제 1 금속막(44)과, 제 2 금속막(46)과, 제 3 금속막(48)의 양단은 얼라인(Align)되며, 상기 제 1 폴리 실리콘막(45)과 제 2 폴리 실리콘막(47)은 상기 제 1, 제 2, 제 3 금속막(44, 46, 48)의 양단에서 소정 길이 만큼 들어간 위치에서 양단이 얼라인된다.
따라서, 상기 하부 전극(50)의 측면은 요철 구조를 갖게되어 하부 전극(50)이 면적이 증가되므로 캐패시터의 축적용량이 향상된다.
상기한 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성 방법은 도 8a에 도시된 바와 같이, 반도체 기판(41)의 전면에 산화막(42)을 증착하고, 포토 및 식각 공정으로 상기 반도체 기판(41)의 일영역이 노출되도록 상기 산화막(42)을 제거하여 콘택홀을 형성한다.
그리고, 상기 콘택홀을 포함한 반도체 기판(41)의 전면에 플러그용 전도층을 증착하고, 전면에 에치백 공정을 실시하여 상기 콘택홀 내부에 플러그(43)를 형성한다.
그리고, 상기 반도체 기판(41)의 전면에 제 1 금속막(44)과 제 1 폴리 실리콘막(45)을 차례로 증착한다.
그리고, 도 8b에 도시된 바와 같이 상기 제 1 폴리 실리콘막(45)상에 제 2 금속막(46)과, 제 2 폴리 실리콘막(47)과, 제 3 금속막(48)을 차례로 증착하고, 전면에 포토레지스트(49)를 도포한다.
이때, 상기 제 1, 제 2, 제 3 금속막(44, 46, 48)은 텅스텐(W) 또는 티타늄 질화막(TiN)을 증착하여 형성한다.
이어, 노광 및 현상 공정으로 상기 플러그(43) 및 그에 인접한 영역 상부의 상기 제 3 금속막(48)상에 남도록 상기 포토레지스트(49)를 선택적으로 패터닝한다.
그리고, 도 8c에 도시된 바와 같이, 상기 패터닝된 포토레지스트(49)를 마스크로 이용하여 상기 제 3 금속막(48)과, 제 2 폴리 실리콘막(47)과, 제 2 금속막(46)과, 제 1 폴리 실리콘막(45)과, 제 1 금속막(44)을 차례로 식각한 후에 상기 포토레지스트(49)를 제거한다.
이때, 상기 식각 공정에서 이온 밀도와 이온 에너지를 의존적으로 혹은 독립적으로 조절할 수 있는 식각 장비인 RIE(Reactive Ion Etching), MERIE(Megnetron Enhanced Reactive Ion Etching), HDP(High Density Plasma) 등을 사용하며 상기 식각 장비의 소오스 전력은 100∼3000W이고, 식각 장비 챔버의 압력은 1∼200mT이다.
또한, 상기 제 1, 제 2, 제 3 금속막(44, 46, 48)은 SF6, N2가스를 사용하여식각하고, 상기 제 1, 제 2 폴리 실리콘막(45, 47)은 Cl2가스를 사용하여 식각한다,
이어, 습식 식각(Wet-etch) 공정으로 상기 제 1, 제 2 폴리 실리콘막(45, 47)의 양측면만을 선택적으로 식각하여 상기 제 1 금속막(44)과, 제 1 폴리 실리콘막(45)과, 제 2 금속막(46)과, 제 2 폴리 실리콘막(47)과, 제 3 금속막(48)으로 하부 전극(50)을 형성한다.
이때, 사용되는 식각 가스로는 폴리 실리콘막만을 선택적으로 식각할 수 있는 화학물질은 에슬랜드(ashland)사의 NE87계열 내지 NH4F계열을 사용한다.
참고로, NE계열 화학물질의 식각율은 표 1과 같다.
| 폴리 실리콘 | 텅스텐 및 티타늄 질화막 | 산화막 | |
| 식각율 | 0∼20Å/s | 0Å/s | 0∼5Å/s |
따라서, 상기 텅스텐막 내지 티타늄 질화막으로 이루어진 상기 제 1, 제 2, 제 3 금속막(44, 46, 48)은 식각되지 않고, 상기 제 1, 제 2 폴리 실리콘막(45, 47)이 노출된 부분 즉, 상기 제 1, 제 2 폴리 실리콘막(45, 47)의 양측면만이 선택적으로 식각되므로 상기 하부 전극(50)의 양측면은 요철 구조를 갖게된다.
그리고, 도면에는 도시하지 않았지만, 이후 공정으로 절연막과 상부 전극을 차례로 형성하여 본 발명에 따른 반도체 소자의 캐패시터를 완성한다.
상기와 같은 본 발명의 반도체 소자의 캐패시터 및 그의 제조방법은 다음과 같은 효과가 있다.
첫째, 하부 전극을 단순히 적층하여 형성하기 때문에 공정이 용이하고 공정을 단순화시킬 수 있다.
둘째, 별도의 장비를 사용하지 않고서도 캐패시터의 축적용량을 효과적으로 향상시킬 수 있다.
Claims (8)
- 반도체 기판의 전면에 형성되는 절연막과;상기 절연막을 관통하여 상기 반도체 기판에 연결되는 플러그와;상기 플러그 및 그에 인접한 절연막상에 형성되며 그 양측면이 요철형 구조를 갖는 하부 전극으로 구성됨을 특징으로 하는 반도체 소자의 캐패시터.
- 제 1항에 있어서, 상기 하부 전극은 양단이 얼라인 되는 복수개의 금속막들과,상기 금속막 사이사이에 형성되며 상기 금속막의 양단에서 일정 길이 만큼 내부로 들어간 지점에서 그 양단이 얼라인 되는 복수개의 폴리 실리콘막들로 구성됨을 특징으로 하는 반도체 소자의 캐패시터.
- 제 1항에 있어서, 상기 금속막은 텅스텐(W)막 또는 티타늄 질화막(TiN)인 것을 특징으로 하는 반도체 소자의 캐패시터.
- 반도체 기판의 전면에 절연막을 증착하는 단계;상기 반도체 기판의 일영역이 노출되도록 포토 및 식각 공정으로 상기 절연막을 제거하여 콘택홀을 형성하고 상기 콘택홀에 도전성 물질을 매립하여 플러그를 형성하는 단계;상기 반도체 기판의 전면에 금속막과 폴리 실리콘막을 차례로 반복하여 증착하는 단계;포토 및 식각 공정으로 상기 플러그 및 그에 인접한 영역상에 남도록 상기 폴리 실리콘막들과 금속막들을 선택적으로 식각하여 캐패시터의 하부 전극을 패터닝하는 단계;습식 식각 공정으로 상기 패터닝된 캐패시터 하부 전극 양측면의 폴리 실리콘막들만을 선택적으로 식각하여 요철형의 측면 구조를 갖는 하부 전극을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 4항에 있어서, 상기 캐패시터 하부 전극은 RIE(Reactive Ion Etching), MERIE(Megnetron Enhanced Reactive Ion Etching), HDP(High Density Plasma) 장비 등을 이용하여 패터닝함을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제 4항에 있어서, 상기 금속막은 SF6및 N2가스를 식각가스로 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 4항에 있어서, 상기 폴리 실리콘막은 Cl2가스를 식각가스로 이용하여 식각하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 제 4항에 있어서, 상기 습식 식각 공정은 에슬랜드(asland)사의 NE87계열 내지 NH4F계열의 화학물질을 이용하여 실시함을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10303394A (ja) * | 1997-04-25 | 1998-11-13 | Lg Semicon Co Ltd | 半導体装置のキャパシタおよびその製造方法 |
| KR19990034744A (ko) * | 1997-10-30 | 1999-05-15 | 윤종용 | 증가된 표면적을 갖는 반도체 메모리장치의 커패시터 하부전극 형성방법 |
| US5913119A (en) * | 1998-06-26 | 1999-06-15 | Vanguard Int Semiconduct Corp | Method of selective growth of a hemispherical grain silicon layer on the outer sides of a crown shaped DRAM capacitor structure |
| JPH11220101A (ja) * | 1998-01-30 | 1999-08-10 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
2000
- 2000-10-18 KR KR1020000061311A patent/KR20020030479A/ko not_active Application Discontinuation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10303394A (ja) * | 1997-04-25 | 1998-11-13 | Lg Semicon Co Ltd | 半導体装置のキャパシタおよびその製造方法 |
| KR19990034744A (ko) * | 1997-10-30 | 1999-05-15 | 윤종용 | 증가된 표면적을 갖는 반도체 메모리장치의 커패시터 하부전극 형성방법 |
| JPH11220101A (ja) * | 1998-01-30 | 1999-08-10 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| US5913119A (en) * | 1998-06-26 | 1999-06-15 | Vanguard Int Semiconduct Corp | Method of selective growth of a hemispherical grain silicon layer on the outer sides of a crown shaped DRAM capacitor structure |
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