JP2001036042A - 誘電体素子とその製造方法及び半導体装置 - Google Patents
誘電体素子とその製造方法及び半導体装置Info
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Abstract
(57)【要約】
【課題】高集積に伴う高キャパシタ容量の誘電体素子を
作製する。 【解決手段】微細な凹凸形状を持つ金属あるいは導電性
酸化物の下部電極を用いることで、表面積の増大とＭＩ
Ｍ構造での誘電体の高温度作製による高ε化が達成でき
ることで高集積な誘電体素子を作製することができる。
作製する。 【解決手段】微細な凹凸形状を持つ金属あるいは導電性
酸化物の下部電極を用いることで、表面積の増大とＭＩ
Ｍ構造での誘電体の高温度作製による高ε化が達成でき
ることで高集積な誘電体素子を作製することができる。
Description
【０００１】
【発明の属する技術分野】本発明は、誘電体素子、それ
を用いた半導体装置およびその製造方法に係わり、特に
微細な凹凸形状を有する下部電極を用いた誘電体素子か
らなる半導体装置およびその製造方法に関する。
を用いた半導体装置およびその製造方法に係わり、特に
微細な凹凸形状を有する下部電極を用いた誘電体素子か
らなる半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】半導体メモリの１つとしては、データの
高速書き換えに特徴を持っているDRAM（Dynamic Random
Access Memory）がある。このＤＲＡＭは、高密度，高
集積技術の進歩に伴い２５６Ｍ，１Ｇビットの大容量化
時代を迎えている。このために、回路構成素子の微細化
が要求され、特に情報を蓄積するキャパシタの微細化が
行われている。このうち、キャパシタの微細化には、誘
電体材料の薄膜化，誘電率の高い材料の選択，上下電極
と誘電体からなる構造の平坦化から立体化などが挙げら
れる。このうち、下部電極の表面積を拡大することによ
りメモリ容量の増大を図る技術が提案されている。
高速書き換えに特徴を持っているDRAM（Dynamic Random
Access Memory）がある。このＤＲＡＭは、高密度，高
集積技術の進歩に伴い２５６Ｍ，１Ｇビットの大容量化
時代を迎えている。このために、回路構成素子の微細化
が要求され、特に情報を蓄積するキャパシタの微細化が
行われている。このうち、キャパシタの微細化には、誘
電体材料の薄膜化，誘電率の高い材料の選択，上下電極
と誘電体からなる構造の平坦化から立体化などが挙げら
れる。このうち、下部電極の表面積を拡大することによ
りメモリ容量の増大を図る技術が提案されている。
【０００３】例えば、特開平3−77364号公報には、半導
体基板のキャパシタを極微小のビーム面積を持つ電子線
で微小間隔で走査した後全面スパッタエッチングするこ
とで多数の溝を有する下部電極とすることが記載されて
いる。
体基板のキャパシタを極微小のビーム面積を持つ電子線
で微小間隔で走査した後全面スパッタエッチングするこ
とで多数の溝を有する下部電極とすることが記載されて
いる。
【０００４】また、特開平7−321231 号公報には、多結
晶シリコンの表面層をフッ化水素酸を含む溶液で結晶欠
陥顕在化エッチング処理することでじゅうもう状となっ
て表面積が増大した下部電極が記載されている。
晶シリコンの表面層をフッ化水素酸を含む溶液で結晶欠
陥顕在化エッチング処理することでじゅうもう状となっ
て表面積が増大した下部電極が記載されている。
【０００５】さらに、立体化としてはアスペクト比（深
さ／横）が約０.６５ の立体構造にスパッタ法で上部及
び下部電極，高誘電体が作製されている例が、ジャパン
・ジャーナル・オブ・アプライド・フィジックス１９９
５年５０７７頁Jpn.J.Appl.Phys.，３４ ５０７７ １
９９５）で報告されている。
さ／横）が約０.６５ の立体構造にスパッタ法で上部及
び下部電極，高誘電体が作製されている例が、ジャパン
・ジャーナル・オブ・アプライド・フィジックス１９９
５年５０７７頁Jpn.J.Appl.Phys.，３４ ５０７７ １
９９５）で報告されている。
【０００６】
【発明が解決しようとする課題】しかしながら上記従来
技術においては、下部電極のシリコンあるいはその化合
物と誘電体であるＴａＯｘあるいは(Ｂａ，Ｓｒ)ＴｉＯ
3(ＢＳＴ）は、誘電体を作製する段階で高温度処理を行
うとシリコンと容易に反応して低誘電体層を形成するた
めに高誘電率（ε）を得られない問題点があった。
技術においては、下部電極のシリコンあるいはその化合
物と誘電体であるＴａＯｘあるいは(Ｂａ，Ｓｒ)ＴｉＯ
3(ＢＳＴ）は、誘電体を作製する段階で高温度処理を行
うとシリコンと容易に反応して低誘電体層を形成するた
めに高誘電率（ε）を得られない問題点があった。
【０００７】また、上記従来技術において単純な立体構
造を有する上部電極と誘電体と下部電極からなるキャパ
シタでは、表面積の増大を図れない問題点があった。
造を有する上部電極と誘電体と下部電極からなるキャパ
シタでは、表面積の増大を図れない問題点があった。
【０００８】本発明は、上記の問題点を解決するために
なされたものであって、立体構造のキャパシタの下部電
極に微細な凹凸を有する金属あるいは導電性酸化物を用
いることで、増大な表面積を持つ高集積な誘電体素子お
よびそれを用いた半導体装置、ならびに誘電体素子の製
造方法を提供することにある。
なされたものであって、立体構造のキャパシタの下部電
極に微細な凹凸を有する金属あるいは導電性酸化物を用
いることで、増大な表面積を持つ高集積な誘電体素子お
よびそれを用いた半導体装置、ならびに誘電体素子の製
造方法を提供することにある。
【０００９】本発明の他の目的は、上記の問題点を解決
するためになされたものであって、下部電極が微細な凹
凸部分とその上に作製された層の二層構造から構成され
ていることにより、増大な表面積を持つ高集積な誘電体
素子を作製でき、それを用いた半導体装置を提供するこ
とにある。
するためになされたものであって、下部電極が微細な凹
凸部分とその上に作製された層の二層構造から構成され
ていることにより、増大な表面積を持つ高集積な誘電体
素子を作製でき、それを用いた半導体装置を提供するこ
とにある。
【００１０】
【課題を解決するための手段】上記目的を達成する本発
明の特徴は、立体構造からなる上部電極／誘電体／下部
電極からなる誘電体素子において、下部電極が複数個の
微細な凹凸形状を有し、かつ下部電極が金属あるいは導
電性酸化物であることにある。この特徴によれば、下部
電極の凹凸によって誘電体の表面積を増大できる。ま
た、従来の下部電極をシリコンあるいはその化合物に用
いたMetal−Insulator−Semiconductor（ＭＩＳ）構造
では、下部電極と絶縁層の誘電体との反応を抑制するた
めに高温度作製ができず、そのために高ε化が図れなか
った。本発明の特徴によれば、Metal−Insulator−Meta
l(ＭＩＭ）構造のために、高温度作製が可能となり、高
ε化が図れ、そのために高集積な誘電体素子を得ること
ができる。本発明において、凹凸形状は半球状になって
いるものも含む。
明の特徴は、立体構造からなる上部電極／誘電体／下部
電極からなる誘電体素子において、下部電極が複数個の
微細な凹凸形状を有し、かつ下部電極が金属あるいは導
電性酸化物であることにある。この特徴によれば、下部
電極の凹凸によって誘電体の表面積を増大できる。ま
た、従来の下部電極をシリコンあるいはその化合物に用
いたMetal−Insulator−Semiconductor（ＭＩＳ）構造
では、下部電極と絶縁層の誘電体との反応を抑制するた
めに高温度作製ができず、そのために高ε化が図れなか
った。本発明の特徴によれば、Metal−Insulator−Meta
l(ＭＩＭ）構造のために、高温度作製が可能となり、高
ε化が図れ、そのために高集積な誘電体素子を得ること
ができる。本発明において、凹凸形状は半球状になって
いるものも含む。
【００１１】また、本発明の特徴は、立体構造からなる
上部電極／誘電体／下部電極からなる誘電体素子におい
て、下部電極が微細な凹凸部とその上に作製された層の
二層構造からなることにある。この特徴の場合も上記と
同様に誘電体の表面積を増大できることとＭＩＭ構造の
ために高集積な誘電体素子を得ることができる。特に、
二層構造が金属あるいは導電性酸化物であることが好ま
しい。
上部電極／誘電体／下部電極からなる誘電体素子におい
て、下部電極が微細な凹凸部とその上に作製された層の
二層構造からなることにある。この特徴の場合も上記と
同様に誘電体の表面積を増大できることとＭＩＭ構造の
ために高集積な誘電体素子を得ることができる。特に、
二層構造が金属あるいは導電性酸化物であることが好ま
しい。
【００１２】上記下部電極の微細な凹凸形状の段差は５
〜２０ｎｍであることが好ましい。５ｎｍより小さな段
差では、充分な表面積を得ることが困難であり、２０ｎ
ｍより大きな段差では下部電極上に形成する誘電体が不
均質となりリーク電流密度が増大する傾向がある。ま
た、上記凹凸部の占める面積は、下部電極の表面積のう
ち２５％以上が好ましく、それより小さくなると十分な
表面積を得ることが困難となる。
〜２０ｎｍであることが好ましい。５ｎｍより小さな段
差では、充分な表面積を得ることが困難であり、２０ｎ
ｍより大きな段差では下部電極上に形成する誘電体が不
均質となりリーク電流密度が増大する傾向がある。ま
た、上記凹凸部の占める面積は、下部電極の表面積のう
ち２５％以上が好ましく、それより小さくなると十分な
表面積を得ることが困難となる。
【００１３】また、上記下部電極の微細な半休状の直径
は、５〜２０ｎｍであることが好ましい。５ｎｍより小
さな直径では、充分な表面積を得ることが困難であり、
２０ｎｍより大きな直径では下部電極上に形成する誘電
体が不均質となりリーク電流密度が増大する傾向があ
る。また、上記半球状の部分が占める面積は、下部電極
の表面積のうち２５％以上が好ましく、それより小さく
なると十分な表面積を得ることが困難となる。
は、５〜２０ｎｍであることが好ましい。５ｎｍより小
さな直径では、充分な表面積を得ることが困難であり、
２０ｎｍより大きな直径では下部電極上に形成する誘電
体が不均質となりリーク電流密度が増大する傾向があ
る。また、上記半球状の部分が占める面積は、下部電極
の表面積のうち２５％以上が好ましく、それより小さく
なると十分な表面積を得ることが困難となる。
【００１４】さらに、本発明の特徴は、微細な凹凸形状
を有する下部電極材料がＲｕ，Ｐｔ，Ｉｒ元素のうち少
なくとも１つからなることにある。特にＲｕ，Ｉｒ元素
はＲｕＯ2 ，ＩｒＯ2 の導電性酸化物でも金属との混合
膜でも電圧を印加するのに充分な導通が得られていれば
良い。この他にＣａＲｕＯ3 ，ＳｒＲｕＯ3 からなる導
電性酸化物を用いた場合でも微細な凹凸形状を作製する
ことができる。
を有する下部電極材料がＲｕ，Ｐｔ，Ｉｒ元素のうち少
なくとも１つからなることにある。特にＲｕ，Ｉｒ元素
はＲｕＯ2 ，ＩｒＯ2 の導電性酸化物でも金属との混合
膜でも電圧を印加するのに充分な導通が得られていれば
良い。この他にＣａＲｕＯ3 ，ＳｒＲｕＯ3 からなる導
電性酸化物を用いた場合でも微細な凹凸形状を作製する
ことができる。
【００１５】また、本発明の特徴は、微細な凹凸部を有
機金属原料を用いた有機金属化学気相成長（ＭＯＣＶ
Ｄ）法によって作製することができるので、表面積を増
大させた高集積な誘電体素子を製造できる。したがっ
て、高アスペクト比な立体構造を有して、表面積を増大
させた上部電極／誘電体／下部電極からなる高集積な誘
電体素子を作製でき、健全に機能する誘電体素子を得る
ことができる。ＤＲＡＭなどの半導体装置についてこの
ような誘電体素子を用いれば、大容量化が可能になる。
機金属原料を用いた有機金属化学気相成長（ＭＯＣＶ
Ｄ）法によって作製することができるので、表面積を増
大させた高集積な誘電体素子を製造できる。したがっ
て、高アスペクト比な立体構造を有して、表面積を増大
させた上部電極／誘電体／下部電極からなる高集積な誘
電体素子を作製でき、健全に機能する誘電体素子を得る
ことができる。ＤＲＡＭなどの半導体装置についてこの
ような誘電体素子を用いれば、大容量化が可能になる。
【００１６】
【発明の実施の形態】従来の下部電極にシリコンあるい
はその化合物を用いたＭＩＳ構造では、誘電体のＴａＯ
ｘの作製温度が４００℃以下と低温度なために不十分な
結晶となり、その結果εも約２３と小さな値であった。
また、下部電極に金属を用いたＭＩＭ構造にすることで
７００℃の高温度作製が可能となるために結晶性も向上
してεも約４６と２倍増大できる。しかし、このＭＩＭ
構造では平坦な下地基板からなる立体構造であり、表面
積を増大させる技術は考慮されていなかった。
はその化合物を用いたＭＩＳ構造では、誘電体のＴａＯ
ｘの作製温度が４００℃以下と低温度なために不十分な
結晶となり、その結果εも約２３と小さな値であった。
また、下部電極に金属を用いたＭＩＭ構造にすることで
７００℃の高温度作製が可能となるために結晶性も向上
してεも約４６と２倍増大できる。しかし、このＭＩＭ
構造では平坦な下地基板からなる立体構造であり、表面
積を増大させる技術は考慮されていなかった。
【００１７】本発明の発明者らは、これまでに有機金属
化学気相成長（ＭＯＣＶＤ）法によって、アスペクト比
が１以上の立体構造においても均質なＲｕまたはＲｕＯ
2 または両者を組合せた電極薄膜を作製できることを示
した（特開平10−291906号公報参照）。今回、本発明の
発明者らは、β−ジケトン錯体を用いたＭＯＣＶＤ法に
より、立体構造の下地基板上に数ｎｍの微細な粒が分散
した凹凸形状を有する下部電極薄膜を作製できることを
見出した。以下に原理を説明する。
化学気相成長（ＭＯＣＶＤ）法によって、アスペクト比
が１以上の立体構造においても均質なＲｕまたはＲｕＯ
2 または両者を組合せた電極薄膜を作製できることを示
した（特開平10−291906号公報参照）。今回、本発明の
発明者らは、β−ジケトン錯体を用いたＭＯＣＶＤ法に
より、立体構造の下地基板上に数ｎｍの微細な粒が分散
した凹凸形状を有する下部電極薄膜を作製できることを
見出した。以下に原理を説明する。
【００１８】本発明に用いられた有機金属原料はルテニ
ウムβ−ジケトン錯体である。この結晶の特徴は、６員
還の酸素とルテニウム金属間にπ結合を有しており、結
合エネルギーより３００℃以上の温度で解離し始める。
しかし、酸素−炭素間の解離または酸素−ルテニウム間
の解離が同時に進行する。このために、酸化反応を促進
させる酸素反応ガスを導入しない場合には、ルテニウム
金属が選択的に形成され球状結晶の膜形態をとる。球状
結晶の集合体では接触が悪いために１００μΩ・cm以上
の高抵抗なルテニウム膜となる。また、酸素反応ガスを
導入した場合には、分解反応段階でルテニウムの酸化物
を形成しやすいために球状結晶と薄膜の混合状態の膜形
態となる。この形態の温度範囲は３００℃以上４２５℃
以下であった。この範囲で得られた３０〜５０ｎｍ厚み
のルテニウム膜の比抵抗は数十μΩ・cmと低抵抗になっ
た。４５０℃以上になると酸化反応が促進されて平坦で
かつ均質な膜質形状となる。３００℃より低温度では、
有機金属原料の分解が行われないためにルテニウム膜が
形成されない。さらに、ルテニウム下部電極の作製段階
で、初期成膜を無酸素反応ガス状態に、その後の第２成
膜に酸素反応ガス状態にすることでも表面粗さ５〜２０
ｎｍの凹凸形状のルテニウム膜を作製できる。この膜の
比抵抗も数十μΩ・cmと低抵抗である。
ウムβ−ジケトン錯体である。この結晶の特徴は、６員
還の酸素とルテニウム金属間にπ結合を有しており、結
合エネルギーより３００℃以上の温度で解離し始める。
しかし、酸素−炭素間の解離または酸素−ルテニウム間
の解離が同時に進行する。このために、酸化反応を促進
させる酸素反応ガスを導入しない場合には、ルテニウム
金属が選択的に形成され球状結晶の膜形態をとる。球状
結晶の集合体では接触が悪いために１００μΩ・cm以上
の高抵抗なルテニウム膜となる。また、酸素反応ガスを
導入した場合には、分解反応段階でルテニウムの酸化物
を形成しやすいために球状結晶と薄膜の混合状態の膜形
態となる。この形態の温度範囲は３００℃以上４２５℃
以下であった。この範囲で得られた３０〜５０ｎｍ厚み
のルテニウム膜の比抵抗は数十μΩ・cmと低抵抗になっ
た。４５０℃以上になると酸化反応が促進されて平坦で
かつ均質な膜質形状となる。３００℃より低温度では、
有機金属原料の分解が行われないためにルテニウム膜が
形成されない。さらに、ルテニウム下部電極の作製段階
で、初期成膜を無酸素反応ガス状態に、その後の第２成
膜に酸素反応ガス状態にすることでも表面粗さ５〜２０
ｎｍの凹凸形状のルテニウム膜を作製できる。この膜の
比抵抗も数十μΩ・cmと低抵抗である。
【００１９】以下に具体的に誘電体素子の製造方法を説
明する。
明する。
【００２０】（実施の形態１）図１は、本発明の誘電体
素子の構造の一例を示す。この作製方法を以下に示す。
図１に示した誘電体素子の断面図において、まず、Ｓｉ
ウエハ１１を３００℃に熱酸化で形成したＳｉＯ2 層１
４にコント径を開け、次にＳｉプラグ１２を作製する。
次にスパッタ法によりＳｉプラグ上に厚さ１００ÅのＴ
ｉＮ層１３のバリア層を作製した。さらにＴＥＯＳ原料
を用いたプラズマＣＶＤ法により厚さ８０００ÅのＳｉ
Ｏ2 層１５を形成した後、上記コント径を中心にして、
径2400Åの溝を加工して凹凸のある下地基板を作製し
た。この立体構造のアスペクト比（溝深さ／溝幅）は、
３.３３ である。この下地基板上に初期下部電極１６を
作製した。初期下部電極１６を作製するために、ジビバ
ロイルメタナートルテニウム（Ｒｕ(ｄｐｍ)３）錯体を
ＴＨＦ（テトラヒドロフラン）溶媒に０.０５〜 ０.２
５mol／ｌの濃度で調合してＣＶＤ原料とした。ＣＶＤ
原料は液体マスフローコントローラーを用いて０.１〜
３sccm の速度で供給した。気化器の温度を８０〜１５
０℃に設定してＣＶＤ原料を一気に液体からガスにした
後、Ａｒガス１９８〜５００sccmで反応容器に搬送し
た。反応容器の圧力を０.０１〜５０torrとし、成膜温
度を３００℃以上６５０℃以下として１〜２０min 成膜
して、結晶粒径５〜２０ｎｍの微細なＲｕを作製した。
成膜温度が４２５℃で得られた微細なＲｕ結晶の断面の
ＳＥＭ写真を図２に示す。次に第２下部電極１７はCVD
／Ａｒガスと酸素ガス２〜８００sccmと混合した後、反
応容器の圧力を０.０１〜５０torrとし、成膜温度を４
５０℃以上として１〜２０min 成膜して、膜厚２０〜３
０ｎｍを得た。得られた膜をＸ線回折測定した結果、Ｏ
2 ／Ａｒ比が１〜２５％以下までＲｕが、２５より大き
く〜５０％以下ではＲｕ／ＲｕＯ2 混合膜が、５０％か
ら４００％あるいはそれ以上でＲｕＯ2 膜が形成される
ことが分かった。この膜の比抵抗は５０μΩ・cmと非常
に低抵抗であることが分かった。表面，底面，側壁にも
均質にＲｕ膜が形成されており、膜のステップカバーレ
ッジ（膜側壁／膜表面）が１００％であることが分かっ
た。また、膜の表面粗さは５〜２０ｎｍと微細な凹凸形
状を有した膜質であった。次に、上記第２下部電極１７
上に誘電体１８である(Ｂａ，Ｓｒ)ＴｉＯ3(ＢＳＴ）を
ＭＯＣＶＤ法により作製した。Ｂａ(ｄｐｍ)２，Ｓｒ
(ｄｐｍ)２，Ｔｉ(Ｏ−ｔ−Ｂｕ)２(ｄｐｍ)２を出発原
料に用いて、各々をＴＨＦ溶媒に０.０５〜０.２５mol
／ｌ の濃度で調合してＣＶＤ原料とした。各々のＣＶ
Ｄ原料について、液体マスフローコントローラーで０.
１〜３sccm の速度で２５０℃に設定した気化器に供給
した。Ａｒキャリアガス２００sccmでＣＶＤ原料ガスを
反応容器に導入すると共に酸素ガス５〜１００sccmも反
応容器に導入した。反応容器の圧力を０.０１〜５０tor
r とし、成膜温度を４２０℃として３min 成膜して、Ｂ
ＳＴ薄膜を３０ｎｍ成膜した。次に、Ｎ2 またはＡｒガ
ス中７００℃で３０〜６０sec 熱処理して結晶性を向上
させた。この誘電体１８上に上部電極１９を形成した。
上記第２下部電極１７の形成と同一方法で同一条件で成
膜を行い、アスペクト比６.１７ の凹凸上にステップカ
バーレッジが１００％の均質なＲｕ薄膜を形成できた。
得られた誘電体素子の１Ｖにおけるεは３００と非常に
優れた電気特性を示した。
素子の構造の一例を示す。この作製方法を以下に示す。
図１に示した誘電体素子の断面図において、まず、Ｓｉ
ウエハ１１を３００℃に熱酸化で形成したＳｉＯ2 層１
４にコント径を開け、次にＳｉプラグ１２を作製する。
次にスパッタ法によりＳｉプラグ上に厚さ１００ÅのＴ
ｉＮ層１３のバリア層を作製した。さらにＴＥＯＳ原料
を用いたプラズマＣＶＤ法により厚さ８０００ÅのＳｉ
Ｏ2 層１５を形成した後、上記コント径を中心にして、
径2400Åの溝を加工して凹凸のある下地基板を作製し
た。この立体構造のアスペクト比（溝深さ／溝幅）は、
３.３３ である。この下地基板上に初期下部電極１６を
作製した。初期下部電極１６を作製するために、ジビバ
ロイルメタナートルテニウム（Ｒｕ(ｄｐｍ)３）錯体を
ＴＨＦ（テトラヒドロフラン）溶媒に０.０５〜 ０.２
５mol／ｌの濃度で調合してＣＶＤ原料とした。ＣＶＤ
原料は液体マスフローコントローラーを用いて０.１〜
３sccm の速度で供給した。気化器の温度を８０〜１５
０℃に設定してＣＶＤ原料を一気に液体からガスにした
後、Ａｒガス１９８〜５００sccmで反応容器に搬送し
た。反応容器の圧力を０.０１〜５０torrとし、成膜温
度を３００℃以上６５０℃以下として１〜２０min 成膜
して、結晶粒径５〜２０ｎｍの微細なＲｕを作製した。
成膜温度が４２５℃で得られた微細なＲｕ結晶の断面の
ＳＥＭ写真を図２に示す。次に第２下部電極１７はCVD
／Ａｒガスと酸素ガス２〜８００sccmと混合した後、反
応容器の圧力を０.０１〜５０torrとし、成膜温度を４
５０℃以上として１〜２０min 成膜して、膜厚２０〜３
０ｎｍを得た。得られた膜をＸ線回折測定した結果、Ｏ
2 ／Ａｒ比が１〜２５％以下までＲｕが、２５より大き
く〜５０％以下ではＲｕ／ＲｕＯ2 混合膜が、５０％か
ら４００％あるいはそれ以上でＲｕＯ2 膜が形成される
ことが分かった。この膜の比抵抗は５０μΩ・cmと非常
に低抵抗であることが分かった。表面，底面，側壁にも
均質にＲｕ膜が形成されており、膜のステップカバーレ
ッジ（膜側壁／膜表面）が１００％であることが分かっ
た。また、膜の表面粗さは５〜２０ｎｍと微細な凹凸形
状を有した膜質であった。次に、上記第２下部電極１７
上に誘電体１８である(Ｂａ，Ｓｒ)ＴｉＯ3(ＢＳＴ）を
ＭＯＣＶＤ法により作製した。Ｂａ(ｄｐｍ)２，Ｓｒ
(ｄｐｍ)２，Ｔｉ(Ｏ−ｔ−Ｂｕ)２(ｄｐｍ)２を出発原
料に用いて、各々をＴＨＦ溶媒に０.０５〜０.２５mol
／ｌ の濃度で調合してＣＶＤ原料とした。各々のＣＶ
Ｄ原料について、液体マスフローコントローラーで０.
１〜３sccm の速度で２５０℃に設定した気化器に供給
した。Ａｒキャリアガス２００sccmでＣＶＤ原料ガスを
反応容器に導入すると共に酸素ガス５〜１００sccmも反
応容器に導入した。反応容器の圧力を０.０１〜５０tor
r とし、成膜温度を４２０℃として３min 成膜して、Ｂ
ＳＴ薄膜を３０ｎｍ成膜した。次に、Ｎ2 またはＡｒガ
ス中７００℃で３０〜６０sec 熱処理して結晶性を向上
させた。この誘電体１８上に上部電極１９を形成した。
上記第２下部電極１７の形成と同一方法で同一条件で成
膜を行い、アスペクト比６.１７ の凹凸上にステップカ
バーレッジが１００％の均質なＲｕ薄膜を形成できた。
得られた誘電体素子の１Ｖにおけるεは３００と非常に
優れた電気特性を示した。
【００２１】また、上記初期下部電極１６と第２下部電
極１７の形成順序を変えた場合においても、表面粗さが
５〜２０ｎｍと微細な凹凸形状を有した膜を作製するこ
とができた。
極１７の形成順序を変えた場合においても、表面粗さが
５〜２０ｎｍと微細な凹凸形状を有した膜を作製するこ
とができた。
【００２２】さらに、上記初期下部電極１６と第２下部
電極１７の形成を一段成膜で行っても良く、その場合の
成膜条件は次の通りであった。ＣＶＤ／Ａｒガスと酸素
ガス２〜８００sccmとを混合した後、反応容器の圧力を
０.０１〜５０torr とし、成膜温度を３００℃以上４５
０℃より低温度として１〜２０min 成膜して、膜厚２０
〜３０ｎｍを得た。３７５℃で得られた膜の断面ＳＥＭ
像の写真を図３に示す。表面粗さが５〜１５ｎｍと微細
な凹凸形状を有したＲｕ膜であり、比抵抗も４８μΩ・
cmと低抵抗であった。
電極１７の形成を一段成膜で行っても良く、その場合の
成膜条件は次の通りであった。ＣＶＤ／Ａｒガスと酸素
ガス２〜８００sccmとを混合した後、反応容器の圧力を
０.０１〜５０torr とし、成膜温度を３００℃以上４５
０℃より低温度として１〜２０min 成膜して、膜厚２０
〜３０ｎｍを得た。３７５℃で得られた膜の断面ＳＥＭ
像の写真を図３に示す。表面粗さが５〜１５ｎｍと微細
な凹凸形状を有したＲｕ膜であり、比抵抗も４８μΩ・
cmと低抵抗であった。
【００２３】また、上記の反応ガスとしてＯ2 を用いた
が、Ｈ2 ，Ｎ2Ｏ，Ｏ3 ，ＣＯ及びＣＯ2 のうちいずれ
か一種を用いても均質なＲｕ薄膜を形成することができ
た。さらに、キャリアガスとしてＡｒガスについて説明
したが、ＨｅまたはＮ2 ガスを用いてもよく、上記反応
ガスとの割合が１〜２５％以下までＲｕが、２５より大
きく〜５０％以下ではＲｕ／ＲｕＯ2 混合膜が、５０％
から４００％あるいはそれ以上ではＲｕＯ2 膜が形成さ
れることが分かった。
が、Ｈ2 ，Ｎ2Ｏ，Ｏ3 ，ＣＯ及びＣＯ2 のうちいずれ
か一種を用いても均質なＲｕ薄膜を形成することができ
た。さらに、キャリアガスとしてＡｒガスについて説明
したが、ＨｅまたはＮ2 ガスを用いてもよく、上記反応
ガスとの割合が１〜２５％以下までＲｕが、２５より大
きく〜５０％以下ではＲｕ／ＲｕＯ2 混合膜が、５０％
から４００％あるいはそれ以上ではＲｕＯ2 膜が形成さ
れることが分かった。
【００２４】（実施の形態２）本発明の第２の実施例に
ついて、図４を用いて説明する。実施例１と同様にＴｉ
Ｎバリア層４３を形成した後、初期下部電極４６をＲｕ
をターゲットに用いたスパッタリング法で形成しＲｕ層
を成膜した。スパッタガスはアルゴンガス、成膜圧力は
２Ｐａ，ＲＦパワーは１２００Ｗとし、膜厚５０００Å
を得た。次にコント径を中心にして台形形状に加工して
凹凸のある下部電極を形成した。この立体構造のアスペ
クト比は、３.０ である。次に、上記初期下部電極４６
上に第２下部電極４７を実施例１の初期下部電極１６の
形成方法で結晶粒径５〜２０ｎｍの微細なＲｕを作製し
た。次に、誘電体４８であるＢＳＴをＭＯＣＶＤ法によ
り実施例１と同様の方法で膜厚３０ｎｍ作製した。次
に、Ｎ2 またはＡｒガス中７００℃で３０〜６０sec 熱
処理して結晶性を向上させた。この誘電体４８上に上部
電極４９を形成した。ＣＶＤ法により実施例１の第２下
部電極１７の形成方法と同様の条件で膜厚２０ｎｍのＲ
ｕまたはＲｕＯ2 または両者の混合薄膜を作製した。得
られた誘電体素子の１Ｖにおけるεは２８０と非常に優
れた電気特性を示した。
ついて、図４を用いて説明する。実施例１と同様にＴｉ
Ｎバリア層４３を形成した後、初期下部電極４６をＲｕ
をターゲットに用いたスパッタリング法で形成しＲｕ層
を成膜した。スパッタガスはアルゴンガス、成膜圧力は
２Ｐａ，ＲＦパワーは１２００Ｗとし、膜厚５０００Å
を得た。次にコント径を中心にして台形形状に加工して
凹凸のある下部電極を形成した。この立体構造のアスペ
クト比は、３.０ である。次に、上記初期下部電極４６
上に第２下部電極４７を実施例１の初期下部電極１６の
形成方法で結晶粒径５〜２０ｎｍの微細なＲｕを作製し
た。次に、誘電体４８であるＢＳＴをＭＯＣＶＤ法によ
り実施例１と同様の方法で膜厚３０ｎｍ作製した。次
に、Ｎ2 またはＡｒガス中７００℃で３０〜６０sec 熱
処理して結晶性を向上させた。この誘電体４８上に上部
電極４９を形成した。ＣＶＤ法により実施例１の第２下
部電極１７の形成方法と同様の条件で膜厚２０ｎｍのＲ
ｕまたはＲｕＯ2 または両者の混合薄膜を作製した。得
られた誘電体素子の１Ｖにおけるεは２８０と非常に優
れた電気特性を示した。
【００２５】実施例１，２では、誘電体にＢＳＴを用い
て説明したが、ＴａＯｘを始め他の誘電体の場合におい
ても上記と同様の微細な凹凸形状の下部電極上に作製す
ることで、キャパシタ容量を増大させることができた。
て説明したが、ＴａＯｘを始め他の誘電体の場合におい
ても上記と同様の微細な凹凸形状の下部電極上に作製す
ることで、キャパシタ容量を増大させることができた。
【００２６】実施例１，２では、電極にＲｕを用いた場
合を説明したが、他のＩｒ，Ｐｔ，ＳｒＲｕＯ3 ，Ｃａ
ＲｕＯ3 の場合も同様に表面粗さが５〜２０ｎｍと微細
な凹凸形状を有した形状を取ることが分かった。
合を説明したが、他のＩｒ，Ｐｔ，ＳｒＲｕＯ3 ，Ｃａ
ＲｕＯ3 の場合も同様に表面粗さが５〜２０ｎｍと微細
な凹凸形状を有した形状を取ることが分かった。
【００２７】実施例１，２までの上部及び下部電極のＭ
ＯＣＶＤ方法はＴＨＦ溶媒を用いたが、原料が溶解でき
る材料であれば特に限定はなく、例えばトルエン，エー
テルでも問題ない。
ＯＣＶＤ方法はＴＨＦ溶媒を用いたが、原料が溶解でき
る材料であれば特に限定はなく、例えばトルエン，エー
テルでも問題ない。
【００２８】また、実施例１，２までの上部及び下部電
極の形成方法は液体原料を出発としたＭＯＣＶＤ法であ
るが、固体原料からの昇華法による原料ガス供給法また
は液体原料のバブリング法による原料ガス供給法であっ
ても同様の効果が得られた。（実施の形態３）本発明の
実施例１で作製した誘電体素子を用いた半導体装置であ
るＤＲＡＭの実施例について、図５のＤＲＡＭセルの断
面図を用いて説明する。Ｐ型半導体基板５１上に酸化法
によって素子分離酸化膜６３ａ，６３ｂを作製し、イオ
ン注入によりＮ型のソース／ドレイン領域６０ａ，６０
ｂ，６０ｃを半導体基板の主表面上に作製した。この間
のチャンネル領域上に膜厚１２ｎｍのゲート酸化膜を介
して膜厚２００ｎｍのゲート電極６１ａ，６１ｂ，６１
ｃ，６１ｄを形成し、このゲート電極を覆うように酸化
膜６２ａ，６２ｂ，６２ｃ，６２ｄが形成されている。
ソース／ドレイン領域６０ｂ上には電気的に接続された
６４埋め込みビット線がフォトリソ法及びドライエッチ
ング法で形成され、更に、全体を覆うようにＳｉＯ2 層
１４が形成されている。この後は、実施例１に示した方
法で上部電極と誘電体と下部電極からなる誘電体素子を
作製した。次に上部電極１９を覆うように層間絶縁膜６
８を形成した後、化学エッチング法により平坦化した。
この上に間隔を置いて第一層目のアルミニウム配線が形
成され、さらに、これを覆うように絶縁保護膜６６が作
製され、この上に第二層目のアルミニウム配線層６７が
形成されている。
極の形成方法は液体原料を出発としたＭＯＣＶＤ法であ
るが、固体原料からの昇華法による原料ガス供給法また
は液体原料のバブリング法による原料ガス供給法であっ
ても同様の効果が得られた。（実施の形態３）本発明の
実施例１で作製した誘電体素子を用いた半導体装置であ
るＤＲＡＭの実施例について、図５のＤＲＡＭセルの断
面図を用いて説明する。Ｐ型半導体基板５１上に酸化法
によって素子分離酸化膜６３ａ，６３ｂを作製し、イオ
ン注入によりＮ型のソース／ドレイン領域６０ａ，６０
ｂ，６０ｃを半導体基板の主表面上に作製した。この間
のチャンネル領域上に膜厚１２ｎｍのゲート酸化膜を介
して膜厚２００ｎｍのゲート電極６１ａ，６１ｂ，６１
ｃ，６１ｄを形成し、このゲート電極を覆うように酸化
膜６２ａ，６２ｂ，６２ｃ，６２ｄが形成されている。
ソース／ドレイン領域６０ｂ上には電気的に接続された
６４埋め込みビット線がフォトリソ法及びドライエッチ
ング法で形成され、更に、全体を覆うようにＳｉＯ2 層
１４が形成されている。この後は、実施例１に示した方
法で上部電極と誘電体と下部電極からなる誘電体素子を
作製した。次に上部電極１９を覆うように層間絶縁膜６
８を形成した後、化学エッチング法により平坦化した。
この上に間隔を置いて第一層目のアルミニウム配線が形
成され、さらに、これを覆うように絶縁保護膜６６が作
製され、この上に第二層目のアルミニウム配線層６７が
形成されている。
【００２９】上記と同様の方法で図６に示すような本発
明の実施例２で作製した誘電体素子を用いた半導体装置
であるＤＲＡＭを作製できる。なお、上部電極４９と層
間絶縁膜６８の間にＴｉＮ層５９をＴｉＣｌ４原料を用
いたＣＶＤ法により作製した。
明の実施例２で作製した誘電体素子を用いた半導体装置
であるＤＲＡＭを作製できる。なお、上部電極４９と層
間絶縁膜６８の間にＴｉＮ層５９をＴｉＣｌ４原料を用
いたＣＶＤ法により作製した。
【００３０】
【発明の効果】以上のように、高集積に伴う高εでか
つ、高容量の誘電体素子を得るために、微細な凹凸形状
を有する金属あるいは導電性酸化物からなる下部電極を
作製できることにより、優れたキャパシタ特性を持つ誘
電体素子を提供することができた。
つ、高容量の誘電体素子を得るために、微細な凹凸形状
を有する金属あるいは導電性酸化物からなる下部電極を
作製できることにより、優れたキャパシタ特性を持つ誘
電体素子を提供することができた。
【００３１】また以上説明したように、下部電極が微細
な凹凸形状を有する部分と均質膜の二層構造で構成され
ていることにより、低抵抗な電極を作製でき、高集積に
伴う高キャパシタ容量を持つ誘電体素子を提供すること
ができた。
な凹凸形状を有する部分と均質膜の二層構造で構成され
ていることにより、低抵抗な電極を作製でき、高集積に
伴う高キャパシタ容量を持つ誘電体素子を提供すること
ができた。
【００３２】さらに、上記誘電体素子を用いた、誘電体
メモリ素子の半導体装置を形成できた。
メモリ素子の半導体装置を形成できた。
【００３３】以上、高集積度な誘電体メモリ素子及びそ
れを用いた半導体装置への応用を図れる効果がある。
れを用いた半導体装置への応用を図れる効果がある。
【図１】本発明の誘電体素子を示す断面図である。
【図２】本発明の不活性雰囲気下４２５℃で得られた微
細なＲｕ結晶の断面のＳＥＭ写真である。
細なＲｕ結晶の断面のＳＥＭ写真である。
【図３】本発明の酸素雰囲気下３７５℃で得られた膜の
断面のＳＥＭ写真である。
断面のＳＥＭ写真である。
【図４】本発明の誘電体素子を示す断面図である。
【図５】本発明の一実施例の半導体装置であるＤＲＡＭ
セルの断面図である。
セルの断面図である。
【図６】本発明の他の一実施例の半導体装置であるＤＲ
ＡＭセルの断面図である。
ＡＭセルの断面図である。
１１，４１…Ｓｉウエハ、１２，４２…Ｓｉプラグ、１
３，４３…ＴｉＮ層、１４，４４…ＳｉＯ2 層、１５…
ＳｉＯ2 層、１６，４６…初期下部電極、１７，４７…
第２下部電極、１８，４８…誘電体、１９，４９…上部
電極、５１…Ｐ型半導体基板。
３，４３…ＴｉＮ層、１４，４４…ＳｉＯ2 層、１５…
ＳｉＯ2 層、１６，４６…初期下部電極、１７，４７…
第２下部電極、１８，４８…誘電体、１９，４９…上部
電極、５１…Ｐ型半導体基板。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 孝明 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 村田 康彦 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 東山 和寿 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 (72)発明者 浅野 勇 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 安藤 敏夫 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5F083 AD18 AD42 GA09 GA27 GA30 JA06 JA14 JA32 JA36 JA38 JA40 JA43 JA56 MA05 MA06 MA17 PR03 PR12 PR21
Claims (8)
- 【請求項１】上部電極と誘電体と下部電極を有する立体
構造の誘電体素子において、前記下部電極が金属あるい
は導電性酸化物よりなり表面に複数の凹凸を有すること
を特徴とする誘電体素子。 - 【請求項２】上部電極と誘電体と下部電極からなり立体
構造を有する誘電体素子において、前記下部電極が二層
構造を有し、各層の表面に複数個の微細な凹凸を有する
ことを特徴とする誘電体素子。 - 【請求項３】請求項１又は２に記載の誘電体素子におい
て、前記下部電極の凹凸の段差が５〜２０ｎｍであるこ
とを特徴とする誘電体素子。 - 【請求項４】請求項２に記載の誘電体素子において、前
記二層構造が金属あるいは導電性酸化物により形成され
ていることを特徴とする誘電体素子。 - 【請求項５】請求項１に記載の誘電体素子において、前
記金属あるいは導電性酸化物がＲｕ，Ｐｔ，Ｉｒから選
ばれた少なくとも１つからなることを特徴とする誘電体
素子。 - 【請求項６】請求項１に記載の誘電体素子において、前
記下部電極の凹凸が直径５〜２０ｎｍの半球状よりなる
ことを特徴とする誘電体素子。 - 【請求項７】上部電極と誘電体と下部電極からなり立体
構造を有する誘電体素子における前記下部電極を有機金
属原料を用いた有機金属化学気相成長法によって作製す
ることを特徴とする誘電体素子の製造方法。 - 【請求項８】請求項１又は２記載の誘電体素子を用いた
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11210241A JP2001036042A (ja) | 1999-07-26 | 1999-07-26 | 誘電体素子とその製造方法及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11210241A JP2001036042A (ja) | 1999-07-26 | 1999-07-26 | 誘電体素子とその製造方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001036042A true JP2001036042A (ja) | 2001-02-09 |
Family
ID=16586132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11210241A Pending JP2001036042A (ja) | 1999-07-26 | 1999-07-26 | 誘電体素子とその製造方法及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001036042A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001230389A (ja) * | 1999-12-28 | 2001-08-24 | Hynix Semiconductor Inc | ルテニウム電極を含む半導体メモリ素子及びその製造方法 |
| KR20030060178A (ko) * | 2002-01-07 | 2003-07-16 | 주식회사 하이닉스반도체 | 캐패시터 형성 방법 |
| KR100425450B1 (ko) * | 2001-06-26 | 2004-03-30 | 삼성전자주식회사 | 금속-절연층-금속 캐패시터 제조 방법 |
| KR100431811B1 (ko) * | 2001-12-12 | 2004-05-17 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| KR100510489B1 (ko) * | 2001-07-24 | 2005-08-26 | 삼성전자주식회사 | 귀금속 산화막을 포함하는 층에 주름을 형성하여 집적회로 전극 및 캐패시터를 형성하는 방법, 및 그에 의하여제조되는 집적 회로 전극 및 캐패시터 |
| US7355234B2 (en) | 2005-01-05 | 2008-04-08 | Elpida Memory, Inc. | Semiconductor device including a stacked capacitor |
| US7700454B2 (en) | 2001-07-24 | 2010-04-20 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit electrodes and capacitors by wrinkling a layer that includes a high percentage of impurities |
| KR100976790B1 (ko) | 2004-06-11 | 2010-08-20 | 동부일렉트로닉스 주식회사 | 반도체 소자의 캐패시터 제조 방법 |
-
1999
- 1999-07-26 JP JP11210241A patent/JP2001036042A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001230389A (ja) * | 1999-12-28 | 2001-08-24 | Hynix Semiconductor Inc | ルテニウム電極を含む半導体メモリ素子及びその製造方法 |
| KR100425450B1 (ko) * | 2001-06-26 | 2004-03-30 | 삼성전자주식회사 | 금속-절연층-금속 캐패시터 제조 방법 |
| KR100510489B1 (ko) * | 2001-07-24 | 2005-08-26 | 삼성전자주식회사 | 귀금속 산화막을 포함하는 층에 주름을 형성하여 집적회로 전극 및 캐패시터를 형성하는 방법, 및 그에 의하여제조되는 집적 회로 전극 및 캐패시터 |
| US7700454B2 (en) | 2001-07-24 | 2010-04-20 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit electrodes and capacitors by wrinkling a layer that includes a high percentage of impurities |
| KR100431811B1 (ko) * | 2001-12-12 | 2004-05-17 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 형성방법 |
| KR20030060178A (ko) * | 2002-01-07 | 2003-07-16 | 주식회사 하이닉스반도체 | 캐패시터 형성 방법 |
| KR100976790B1 (ko) | 2004-06-11 | 2010-08-20 | 동부일렉트로닉스 주식회사 | 반도체 소자의 캐패시터 제조 방법 |
| US7355234B2 (en) | 2005-01-05 | 2008-04-08 | Elpida Memory, Inc. | Semiconductor device including a stacked capacitor |
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