KR20040001929A - 반도체장치의 캐패시터 제조방법 - Google Patents
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Abstract
본 발명은 안정적이고 고집적에 보다 유리한 실린더형의 캐패시터 제조방법을 제공하기 위한 것으로, 이를 위한 본 발명은 기판상에 캐패시터 절연막을 형성하는 단계; 캐패시터가 형성될 영역의 상기 캐패시터 절연막을 선택적으로 제거하여 캐패시터 홀을 형성하는 단계; 상기 캐패시터홀의 내부에 금속막으로 하부전극을 형성하는 단계; 상기 캐패시터홀이 매립되도록 하부전극 변형방지 절연막을 형성하는 단계;상기 하부전극의 결정화 및 조밀화를 위해 열처리하는 단계; 상기 변형방지 절연막 및 상기 캐패시터 절연막을 제거하는 단계; 및 상기 하부전극 상에 유전체 박막 및 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법이 제공된다.
Description
본 발명은 반도체 제조기술에 관한 것으로, 특히 반도체 소자의 캐패시터제조방법에 관한 것이다.
반도체 소자, 특히 DRAM(Dynamic Random Access Memory)의 반도체 메모리의 집적도가 증가함에 따라 정보 기억을 위한 기본 단위인 메모리 셀의 면적이 급격하게 축소되고 있다.
이러한 메모리 셀 면적의 축소는 셀 캐패시터의 면적 감소를 수반하여, 센싱 마진과 센싱 속도를 떨어뜨리고, α-입자에 의한 소프트 에러(Soft Error)에 대한 내구성이 저하되는 문제점을 유발하게 된다. 따라서, 제한된 셀 면적에서 충분한 정전용량을 확보할 수 있는 방안이 필요하게 되었다.
캐패시터의 정전용량(C)은 하기의 수학식 1과 같이 정의된다.
여기서, ε은 유전률, As는 전극의 유효 표면적, d는 전극간 거리를 각각 나타낸 것이다.
따라서, 캐패시터의 정전용량을 늘리기 위해서는 전극의 표면적을 넓히거나, 유전체 박막의 두께를 줄이거나, 유전률을 높여야 한다.
이 중에서 전극의 표면적을 넓히는 방안이 제일 먼저 고려되어 왔다. 컨케이브 구조, 실린더 구조, 다층 핀 구조 등과 같은 3차원 구조의 캐패시터는 모두 제한된 레이아웃 면적에서 전극의 유효 표면적을 증대시키기 위하여 제안된 것이다. 그러나, 이러한 방법은 반도체 소자가 초고집적화 되면서 전극의 유효 표면적을 증대시키는데 한계를 보이고 있다.
그리고, 전극간 거리(d)를 최소화하기 위해 유전체 박막의 두께를 감소시키는 방안은 유전체 박막의 두께가 감소함에 따라 누설전류가 증가하는 문제 때문에 역시 그 한계에 직면하고 있다.
따라서, 근래에 들어서는 주로 유전체 박막의 유전율의 증대를 통한 캐패시터의 정전용량 확보에 초점을 맞추어 연구, 개발이 진행되고 있다. 전통적으로, 실리콘산화막이나 실리콘질화막을 유전체 박막 재료로 사용한 소위 NO(Nitride-Oxide) 구조의 캐패시터가 주류를 이루었으나, 최근에는 Ta2O5, (Ba,Sr)TiO3(이하 BST라 함) 등의 고유전체 물질이나, (Pb,Zr)TiO3(이하 PZT라 함), (Pb,La)(Zr,Ti)O3(이하 PLZT라 함), SrBi2Ta2O9(이하 SBT라 함), Bi4-xLaxTi3O12(이하, BLT라 함) 등의 강유전체 물질을 유전체 박막 재료로 적용하고 있다.
이러한 고유전체 물질 또는 강유전체 물질을 유전체 박막 재료로 사용하는고유전체 캐패시터 또는 강유전체 캐패시터를 제조함에 있어서, 고유전체 물질 또는 강유전체 물질 특유의 유전 특성을 구현하기 위해서는 유전체 주변 물질 및 공정의 적절한 제어가 수반되어야 한다.
일반적으로, 고유전체 캐패시터나 강유전체 캐패시터의 상, 하부전극 물질로서 노블메탈(noble metal) 또는 이들의 화합물, 예컨대 Pt, Ir, Ru, RuO2, IrO2등을 사용하고 있다.
그러나 캐패시터의 상,하부전극으로 금속막을 사용함으로써 후속 열처리 과정에서 금속전극이 변형되거나 이웃한 전극끼리 붙는 문제가 발생하고 있다.
도1a 내지 도1d는 종래기술에 의한 실린더형 캐패시터 제조방법을 나타내는 공정단면도이다.
먼저 도1a에 도시된 바와 같이, 활성영역(11)이 형성된 반도체기판(10)상에 층간절연막(12)을 형성한 후, 층간절연막(12)을 관통하여 반도체기판(10)의 활성영역(11)과 연결되는 콘택홀을 형성한다. 콘택홀을 도전성 물질로 매립하여 콘택플러그(13)를 형성한다. 이어서 캐패시터가 형성될 크기만큼 캐패시터절연막(14)을 형성한다.
이어서 도1b에 도시된 바와 같이, 캐패시터가 형성될 영역의 캐패시터 절연막(14)를 선택적으로 제거하여 캐패시터홀(15)을 형성한다. 여기서 캐패시터 절연막(14)은 하부전극을 형성하도록 하는 거푸집역할을 한다.
이어서 도1c에 도시된 바와 같이, 캐패시터홀(15)의 측벽과 바닥에 도전성막을 이용하여 하부전극(16)을 형성한다.
이어서 도1d에 도시된 바와 같이, 캐패시터절연막(14)을 제거한다. 이렇게 하부전극을 실린더형으로 형성함으로써 하부전극의 바깥면까지 캐패시터의 면적으로 사용하는 효과가 있다.
그러나 점점더 미세한 패턴으로 캐패시터가 제조됨으로서 얇은 하부전극 실리콘이 실린더형으로 홀로 서있어야 하는 구조적 취약성이 존재하여 후속 열처리 과정에서 금속 실린더 전극이 쉽게 변형되어 인접한 실린더와 붙는 문제가 발성되고, 이에 대해서 도1d의 'A'에 도시되어 있다. 하부전극끼리 서로 붙게 되면 서로 데이터를 공유하게 되어 듀얼 비트 페일(Dual bit-fail)이 발생하여 반도체 메모리 소자의 동작상의 신뢰성이 저하된다.
본 발명은 안정적이고 고집적에 보다 유리한 실린더형의 캐패시터 제조방법을 제공함을 목적으로 한다.
도1a 내지 도1d는 종래기술에 의한 실린더형 캐패시터 제조방법을 나타내는 공정단면도.
도2a 내지 도2e는 본 발명의 바람직한 실시예에 따른 반도체 캐패시터 제조방법을 나타내는 공정단면도.
<도면의 주요부분에 대한 부호의 설명>
20 : 기판
21 : 활성영역
22: 층간절연막
23: 콘택플러그
24 : 식각멈춤막
25 : 캐패시터 절연막
26 : 캐패시터 홀
27 : 하부전극
28 : 하부전극 변형방지 절연막
29 : 유전체 박막
30 : 상부전극
상기의 목적을 달성하기 위한 본 발명은 기판상에 캐패시터 절연막을 형성하는 단계; 캐패시터가 형성될 영역의 상기 캐패시터 절연막을 선택적으로 제거하여 캐패시터 홀을 형성하는 단계; 상기 캐패시터홀의 내부에 금속막으로 하부전극을 형성하는 단계; 상기 캐패시터홀이 매립되도록 하부전극 변형방지 절연막을 형성하는 단계;상기 하부전극의 결정화 및 조밀화를 위해 열처리하는 단계; 상기 변형방지 절연막 및 상기 캐패시터 절연막을 제거하는 단계; 및 상기 하부전극 상에 유전체 박막 및 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법이 제공된다.
본 발명은 3차원 구조의 캐패시터 하부전극을 형성하는 제조공정에서 하부전극 형성후 변형방지 절연막을 형성한 상태에서 열처리를 실시하여 하부 금속전극의 휨없이 결정화 및 조밀하를 이루고 변형방지 절연막을 습식식각법으로 제거하여 열적으로 안정한 금속하부전극을 형성하는 캐패시터 제조방법에 관한 것이다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2a 내지 도2d는 본 발명에 의한 바람직한 실시예에 따른 실린더형 캐패시터 제조방법을 나타내는 도면이다.
먼저 도2a에 도시된 바와 같이, 활성영역(21)이 형성된 반도체기판(20)상에 층간절연막(22)을 형성한 후, 층간절연막(22)을 관통하여 반도체기판(20)의 활성영역(21)과 연결되는 콘택홀을 형성한다. 콘택홀을 도전설 물질로 매립하여 콘택플러그(23)를 형성한다.
여기서 층간절연막(22)은 SiO2막을 2000Å 내지 10000Å 증착한 다음 사진식각공정 및 비 등방성 식각법을 사용하여 콘택홀을 형성하고, 콘택홀에는 티타늄막을 형성하고 열처리를 실시하여 기판의 단결정 실리콘과 반응하게 하여 티타늄실리사이드(23')를 형성하고 미반으의 티타늄을 제거한다. 이어서 티타늄실리사이드(23') 상부의 콘택홀을 도전성물질로 매립하여 콘택플러그(23)을 형성한다.
이어서 절연성 질화막으로 SiON,Si3N4등을 이용하여 화학기상증착법으로 300~1000Å 범위로 식각멈춤막(24)을 형성하고, 그 상부에 캐패시터가 형성될 높이만큼 캐패시터 절연막(25)으로 형성한다. 후속공정에서 캐패시터 절연막(25)은 캐패시터 하부전극의 거푸집으로 사용된다.
이어서 도2b에 도시된 바와 같이, 콘택플러그(23)가 노출되도록 캐패시터 절연막(25)과 식각멈춤막(24)을 제거하여 캐패시터 홀(26)을 형성한다.
이어서 도2c에 도시된 바와 같이, 캐패시터홀(26) 내부에 루테늄(Ru)등의 금속으로 하부전극(27)을 100Å 내지 500Å 두께로 형성한다. 여기서 하부전극(27)은 루테늄등의 금속막을 MOCVD(Metal-Organic Chemical Vapor Deposition)법으로 증착하고 화학적기계적 연마법으로 이웃한 캐패시터의 하부전극과 분리한다. 또한 여기서 하부전극으로 Pt, Ir, W등의 금속막을 사용할 수 있다.
이어서 도2d에 도시된 바와 같이, 하부전극 변형방지절연막(28)을 SiO2막으로 캐패시터홀(26)이 매립되도록 형성한다. 이어서 금속 하부전극막의 결정화와 조밀화를 진행하기 위해 전기로에서 N2분위기, 400℃ 내지 800℃온도범위에서 10분 내지 60분동안 열처리를 실시한다. 이렇게 열처리를 하여도 하부전극(27) 전체가 하부전극 변형방지절연막(28)으로 감쌓여 있기 때문에 전극의 휨 등의 변형이 발생하지 않는다.
이어서 하부전극 변형방지절연막(28) 및 캐패시터 절연막(25)를 습식식각 공정으로 제거하여 실린더형의 하부전극(27)을 형성한다.
이어서 도2e에 도시된 바와 같이, 실린더형의 하부전극(27)의 표면에 유전체박막과 상부전극을 형성한다. 여기서 유전체 박막은 Ta2O5, TiO2, Al2O3, BST 또는 STO등을 사용할 수 있으며, 상부전극도 Ru,Pt,Ir,TiN,W등의 금속막을 사용할 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 따라 캐패시터의 금속 하부전극을 형성하면 신뢰성있는 실린더형 축전기를 만들 수 있어 소자의 수율 및 신뢰도가 크게 향상되는 효과가 있다.
Claims (6)
- 기판상에 캐패시터 절연막을 형성하는 단계;캐패시터가 형성될 영역의 상기 캐패시터 절연막을 선택적으로 제거하여 캐패시터 홀을 형성하는 단계;상기 캐패시터홀의 내부에 금속막으로 하부전극을 형성하는 단계;상기 캐패시터홀이 매립되도록 하부전극 변형방지 절연막을 형성하는 단계;상기 하부전극의 결정화 및 조밀화를 위해 열처리하는 단계;상기 변형방지 절연막 및 상기 캐패시터 절연막을 제거하는 단계; 및상기 하부전극 상에 유전체 박막 및 상부전극을 형성하는 단계를 포함하는 반도체 장치의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 하부전극 변형방지절연막은 SiO2막을 이용하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 열처리는 전기로에서 N2분위기, 400℃ 내지 800℃온도범위에서 10분 내지 60분동안 실시하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법.
- 제 1 항에 있어서,상기 하부전극은 루테늄, 이리듐, 백금 또는 텅스텐중 선택된 하나인 것을 특징으로 하는 반도체장치의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 변형방지 절연막 및 상기 캐패시터 절연막을 제거하는 것은 습식식각 공정을 이용하는 것을 특징으로 하는 반도체장치의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 하부전극은 100Å 내지 500Å 범위로 형성하는 것을 특징으로 하는 반도체장치의 캐패시터 제조 방법.
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