JP2754191B2 - 半導体デバイスのキャパシタ構造及びその製造方法 - Google Patents

半導体デバイスのキャパシタ構造及びその製造方法

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JP2754191B2 JP8034268A JP3426896A JP2754191B2 JP 2754191 B2 JP2754191 B2 JP 2754191B2 JP 8034268 A JP8034268 A JP 8034268A JP 3426896 A JP3426896 A JP 3426896A JP 2754191 B2 JP2754191 B2 JP 2754191B2
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Description

【発明の詳細な説明】
【０００１】
【発明の技術分野】本発明は半導体デバイスに係り、特
に高集積素子の製造に適した容量を有する半導体デバイ
スのキャパシタ構造及びその製造方法に関する。
【０００２】
【従来の技術】一般に、半導体デバイスの高集積化に伴
ってＤＲＡＭのような半導体メモリ素子では、特にキャ
パシタ面積が集積度に直接的に影響を与える。
【０００３】まず、その理由を具体的に説明する。メモ
リセルのそれぞれは基板上の限られた領域にアクティブ
素子であるトランジスタとキャパシタとを形成させて製
造している。従って、予め決定された設計規則によって
トランジスタの占有面積が決められた状態でキャパシタ
を形成しなければならない。このため、高集積素子の場
合にはそれだけキャパシタの占有面積が減少するから、
大容量のキャパシタの制作はそれだけ難しくなる。その
後、高集積素子に適した大容量を有するキャパシタを得
るために、スタック形、トレンチ形、円筒形、フィン等
の構造の３次元構造のキャパシタが提案された。しか
し、このような３次元構造を用いると、キャパシタ面積
はある程度確保されるが、キャパシタ誘電体膜の信頼性
が低下するという問題が発生しやすい。
【０００４】これをより具体的に説明すると、下記の通
りである。前記従来の３次元構造のキャパシタ製造時に
は、誘電体膜としてＯＮＯ(Oxide-Nitride-Oxide）膜を
主に使用した。しかし、ＯＮＯ膜を誘電体膜として使用
する場合、ＯＮＯの誘電率は限界があるので、３次元構
造でキャパシタを製造しても集積度がさらに高くなると
キャパシタ構造は複雑になる。従って、前記ＯＮＯ膜を
キャパシタの誘電体膜として使用することは好ましくな
い。
【０００５】一方、誘電体膜の厚さを減少させれば容量
を増加させることができるので、誘電体膜の薄膜化はメ
モリ素子の微細化において非常に重要な要素となる。例
えば、２５６Ｍ級では酸化膜ＳｉＯ2 を基準とすると
き、誘電体膜の実効厚さが約３ｎｍ以下に減少しなけれ
ばならない。しかし、現在使用されているＯＮＯ膜の有
効厚さは、窒化熱処理工程を施しても、約４ｎｍ程度が
限界であると報告されている。（参考文献『P.J.Wright
andK.C.Saraswat，“Thickness limitation of SiO2 g
ate dielectrics for MOS ULSI”,IEEE Trans.on Elect
ron Devices,vol.37,no.8,1990』) 従って、このような有効厚さの限界をもっているＯＮＯ
を用いて大容量のキャパシタを形成する場合、キャパシ
タストレージノードの構造が一層複雑となる。
【０００６】このような複雑性は、円筒形構造やフィン
構造のようなスタック形キャパシタでは段差が発生しや
すく、高度の平坦化技術を要求する。たとえ平坦化がな
されても、以後の配線工程で深さの差によって大きいコ
ンタクトホールを埋め込まなければならない等の後続工
程に続く難しい問題を抱えることになる。なお、トレン
チ形構造をもつキャパシタの場合にも、やはり高いアス
ペクト比を伴うことになり、トレンチの形成のためのエ
ッチング工程、洗浄工程、及びトレンチの内部に形成さ
れる対電極製造時のシリコン埋込み工程などが難しくな
るという問題が生ずる。
【０００７】上記の問題点を解決するための方法として
２種類の研究が行われている。その第１は、キャパシタ
ストレージノードとして用いられるＣＶＤシリコンの表
面を平滑でなく凸凹のある形状に変化させて、設計規則
と構造上に制限されているキャパシタ領域で有効キャパ
シタ面積を増加させる方法である。いわゆるＨＳＧ-Ｓ
ｉ(Hemispherical Grained Silicon)を用いたストレー
ジノードの製造方法である。
【０００８】上記方法で説明したＣＶＤシリコンは、約
６００℃以上の温度で蒸着すると、平滑な表面形状を有
する多結晶シリコンとなる。しかし、前記ＣＶＤシリコ
ンを約５５０℃前後の温度で蒸着したり、或いはこれよ
り低い温度で蒸着して約５８０〜６００℃の付近で熱処
理をすると、半球形のシリコングレーンが突出している
凸凹な表面形状を有することになる。このような半球形
のシリコングレーンは、例えば２つのストレージノード
がその大きさと構造で同一の場合、平滑な形状のシリコ
ン表面に比べて有効キャパシタ面積を約１．８〜２．０
倍程度に増加させるので、大きい容量が得られる。しか
し、上記方法によって良質のＨＳＧを得ても、キャパシ
タ誘電体膜としてＯＮＯ膜を利用すると、約０．８μｍ
の凹凸の差で約９．１ｆＦ／μｍ2 程度の容量を確保す
る程度に止まることになる。従って、シリンダ形のよう
なキャパシタの場合に適切な容量を得るためには、約１
μｍ以上の段差を必要とするので、依然とキャパシタ構
造を複雑に形成しなければならないという問題があっ
た。
【０００９】第２は、大きい誘電率ε値を持つ、例えば
Ｔａ2Ｏ5(ε≒２４）、ＰＺＴ（ε≒２０００）、ＢＳ
Ｔ（ε≒３００）等の高誘電体でキャパシタ誘電体膜を
形成する方法である。しかし、このような高誘電体は薄
膜化すると、誘電率が急激に減少し且つリーク電流も増
加する。
【００１０】これをより具体的に説明すると、下記の通
りである。一般的に、Ｔａ2Ｏ5はＴａ源としてＴａ（Ｏ
Ｃ2Ｈ5)5(penta-ethoxytantalum)を使用し、酸化膜の生
成のために酸素を同時に投入して、減圧ＣＶＤ、プラズ
マ増速ＣＶＤ又はＥＣＲＣＶＤなどによって薄膜を形成
する。Ｔａ2Ｏ5は誘電率が約２２〜２８であって、Ｓｉ
Ｏ2 に比べて６倍以上高い。薄膜の形成後適切な熱処理
をすると、４ＭＶ/ｃｍ2 の電場のもとでリーク電流が
約１０ー9〜１０ー7Ａ/ｃｍ2 程度と小さいため、高集積
メモリ素子のキャパシタに適用することができる。しか
し、シリコンをストレージノードとして使用する場合、
シリコン蒸着時にシリコン表面の酸化が避けられずＳｉ
Ｏ2 膜が形成される。また、前記シリコン蒸着後に熱処
理すると、ＳｉＯ2 膜が一層成長することになる。この
ようにして、ＳｉＯ2膜が形成されると、誘電体薄膜層
の誘電率が減少するので、所望の容量が得られなくな
る。
【００１１】一方、最近はＴａ2Ｏ5薄膜を蒸着する前に
ストレージノードとするシリコン層の表面を窒化処理し
て表面部にシリコン窒化膜を形成した後にＴａ2Ｏ5薄膜
を蒸着する方法が提案された。その結果、シリコン層の
表面を窒化処理しなかった時より誘電率、リーク電流及
びＴＤＤＢ（誘電体経時破壊）の特性に一層優れている
と報告されたことがある。(参考文献『Satoshi Kamiyan
a，Pierre-YvesLesaicherre，Akihiko Ishitani，Akir
Sakai，Akio Tanikawa and Iwao Nishiyama，Extended
Abstracts of the 1992 International Conference on
Solid Devicesand Materials，TSkuba，pp．521〜523，
1992 』，『P.C.Fazan，V.K.Mathews，R.L.Maddox，A.D
itali，N.Sandler and D.L.Kwong，Extended Abstracts
of the1992 International Conference onSolid Devic
es and Materials，Tskuba，pp．697〜698，1992』)
【００１２】前記の方法以外にもＴａ2Ｏ5薄膜をキャパ
シタ誘電体膜として適用する場合、シリコン電極の表面
を凸凹の表面に形成すると、信頼性を低下させずに容量
を約７０％程度増加させることができるようにした方法
がある。（参考文献『H.Watanabe，T.Tatsumi，T.Niin
o，A.Sakai，S.Adachi，N.Aoto，K.Koyama and Ｔ.Kikk
awa Extedned Abstracts of the 1991 International C
onference on Solid Devices and Materials，Yokoham
a，pp．478〜480，1991』)
【００１３】この場合も容量が約１２.５ｆＦ/μｍ2 程
度であるから、再現性の問題がなければＴａ2Ｏ5薄膜の
適用が可能である。しかし、前記の場合にシリコン層を
キャパシタの下部電極として使用すると、その表面形状
に関係なく酸化又は窒化で形成される酸化膜又は窒化膜
によってＴａ2Ｏ5薄膜の誘電率が減少するので、大きい
容量を得難い。
【００１４】それで、本出願人は先に出願した韓国特許
出願第９５−２４９４号で前記問題点を解決できるキャ
パシタ構造を提案した。前記第９５−２４９４号では高
誘電体膜の下部電極としてシリコン層を使用せず、高融
点金属、例えばタングステンＷや窒化チタニウムＴｉＮ
やモリブデンＭｏ等を、或いは高融点シリサイドである
ＷＳｉ2 やＴａＳｉ2 やＣｏＳｉ2 などを下部電極とし
て使用した。従って、高誘電体固有の高誘電率を得るこ
とができるので、キャパシタの実効面積を増加させるこ
とができる。
【００１５】以下、これを添付図面を参照して説明す
る。図１に示すように、キャパシタは表面内に不純物拡
散領域２が形成された半導体基板１と、前記半導体基板
１上に形成され且つコンタクトホール４を有する絶縁膜
３と、前記絶縁膜３とコンタクトホール４上に形成され
たＴｉ層５と、前記Ｔｉ層５上に形成され且つ前記コン
タクトホール４を埋め込むＴｉＮ層６と、前記ＴｉＮ層
６及びＴｉ層５の外側の全表面に形成されたタングステ
ン膜７と、前記タングステン膜７の表面に形成された誘
電体膜８と、それらの上に形成された上部電極９とを含
んでいる。
【００１６】次に、前記構成を有する従来キャパシタの
製造方法を図２〜図６を参照して詳細に説明する。従来
のキャパシタの製造方法は、図２に示すように、まず表
面内に不純物拡散領域２が形成された半導体基板１を設
ける。その半導体基板１上に絶縁膜３を形成し、この絶
縁膜３を選択的にエッチングして不純物拡散領域２が露
出するようにコンタクトホール４を形成する。次に、図
３に示すように、絶縁膜３の露出している表面及び不純
物拡散領域２の上にＴｉ層５を形成させ、その上にＴｉ
Ｎ層６を連続的に形成する。Ｔｉ層５は不純物拡散領域
２とのオーム接触が保持されるように蒸着した層であ
る。一方、前記ＴｉＮ層６は厚さ約０.５〜１.０μｍ程
度に蒸着する。その後、図４に示すように、層５、６を
フォトエッチング工程によって下部電極としてパターニ
ングする。次に、図５に示すように、前記Ｔｉ層５ａと
ＴｉＮ層６ａの外側面に選択的にタングステンを約５０
〜１５０ｍｍの厚さに蒸着してタングステン膜７を形成
する。この際、タングステンはＷＦ6−Ｈ2、又はＷＦ6−
ＳｉＨ4−Ｈ2を使用して２５０〜４５０℃程度の温度で
減圧ＣＶＤによって蒸着する。これにより、タングステ
ン膜７は凸凹の表面をもつことになる。その次、図６に
示すように、前記タングステン膜７の全表面にキャパシ
タ誘電体膜８として、例えばＴａ2Ｏ5膜を形成して熱処
理する。最後に、基板に上部電極９を形成してキャパシ
タを完成する。この際、上部電極としては、ＴｉＮやＭ
ｏやＣｏやＴａやＷ等の高融点金属又は金属シリサイド
を使用する。
【００１７】
【発明が解決しようとする課題】このような工程によっ
て製造される従来のキャパシタは下記の問題点がある。
まず、図５に示すように、Ｔｉ層５ａとＴｉＮ層６ａの
外側面にタングステン膜７を蒸着する場合、タングステ
ンの核生成がＴｉＮ物質よりＴｉ物質で速く生ずるの
で、タングステン膜７はＴｉＮ層６ａよりＴｉ層５ａの
表面に先に成長する。従って、タングステンの蒸着時、
タングステンの核生成が前記ＴｉＮ層６ａ部分で生ずる
前にＴｉ層５ａの外側壁で先に生じてＴｉＮ層６ａの側
壁を覆うことになる。従って、Ｔｉ層５ａ及びＴｉＮ層
６ａの全面に所望の凸凹の表面を有するタングステン膜
を均一に形成することができなくなる。これにより、信
頼性のあるキャパシタ製造が難しく、再現性が低下する
という問題点があった。
【００１８】本発明はかかる従来の問題点を解決するた
めのもので、その目的はキャパシタの有効面積を増加さ
せて高集積素子に適した大容量の容量を有する半導体デ
バイスのキャパシタ構造及びその製造方法を提供するこ
とにある。本発明の他の目的は、高い信頼性及び再現性
を有する半導体デバイスのキャパシタ構造及びその製造
方法を提供することにある。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に、本発明のキャパシタは、半導体基板と、その半導体
基板上の酸化物層の上に形成され、周側面に窒化処理膜
が形成された第１金属層と、第１金属層上に形成された
第２金属層と、第１及び第２金属層の全面に形成された
凸凹の表面を有するタングステン膜と、タングステン膜
の表面に形成された誘電体膜と、誘電体膜上に形成され
た第３金属層とを有することを特徴とする。
【００２０】本発明によるキャパシタの製造方法は、半
導体基板を設ける段階と、前記半導体基板上に第１及び
第２金属層を順次形成する段階と、前記第１金属層の周
側面に窒化処理膜を形成する段階と、前記第１金属層及
び第２金属層の全面に凸凹の表面を有するタングステン
膜を形成する段階と、前記タングステン膜上に誘電体膜
を形成する段階と、前記誘電体膜上に第３金属層を形成
する段階とを有することを特徴とする。
【００２１】
【発明の実施の形態】以下、本発明を添付図面に基づい
て詳細に説明する。図７は本発明の１実施形態の構造断
面図である。前記図３によれば、この半導体デバイスは
表面側内部に不純物拡散領域１２が形成された半導体基
板１１と、前記半導体基板１１上に形成され且つコンタ
クトホール１４を有する絶縁膜１３と、前記不純物拡散
領域１２と電気的に接触するように前記コンタクトホー
ル１４内に形成されたシリコンプラグ１５ａと、前記シ
リコンプラグ１５ａの上側からその周辺部の絶縁膜１３
上に形成され且つ周側面に窒化処理膜１８が形成された
第１金属層１６ａと、前記第１金属層１６ａ上に形成さ
れた第２金属層１７ａと、前記第１金属層１６ａと第２
金属層１７ａの外側面に形成された凸凹の表面を有する
タングステン膜１９と、前記タングステン膜１９の表面
に形成された誘電体膜２０と、前記誘電体膜２０上に形
成された第３金属層２１とからなる。
【００２２】前記第１金属層１６ａはＴｉ物質で形成さ
れている。この第１金属層１６ａは半導体基板１１の表
面内に形成された不純物拡散領域１２とのオーム接触を
保持するために形成されている。そして、この第１金属
層１６ａの周側面に形成された窒化処理膜１８は、タン
グステンがＴｉ物質で速く成長するのを防ぐために形成
されたものである。一方、前記第２金属層１７ａはＴｉ
Ｎ物質で形成されている。この第２金属層１７ａとその
上に形成されるタングステン膜１９はキャパシタの下部
電極を形成する。下部電極として使用されるこの第２金
属層１７ａとタングステン膜１９は、高融点金属である
モリブデンＭｏやクロムＣｒ等で、或いは高融点シリサ
イドであるＷＳｉ2 やＴａＳｉ2 やＣｏＳｉ2 等で形成
してもよい。このように高融点金属又は高融点シリサイ
ドを下部電極として使用する場合、誘電率の大きい誘電
体膜を保持することができるので、キャパシタの実効面
積を増大させることができる。誘電体膜２０は前記Ｔａ
Ｏ5 物質で形成されている。なお、誘電体膜２０は前記
Ｔａ０5 以外にも大きい誘電率を有するＰＺＴやＢＳＴ
等で形成してもよい。一方、前記第３金属層２１は上部
電極として使用し、高融点金属であるＴｉＮやＭｏやＴ
ａ等、或いは高融点シリサイドで形成するのが好まし
い。
【００２３】前記構成を有するキャパシタの製造方法を
添付図面を参照して説明する。図８〜１５は本発明によ
るキャパシタの製造工程断面図である。まず、図８に示
すように、表面内部に不純物拡散領域１２が形成された
半導体基板１１上に絶縁膜１３を形成する。次に、前記
絶縁膜１３を反応性イオンエッチング（ＲＩＥ）等を用
いて選択的にエッチングした後、所定の部分に前記不純
物拡散領域１２が露出するように、コンタクトホール１
４を形成する。
【００２４】次に、図９に示すように、前記不純物拡散
領域１２と電気的に接触させるため前記コンタクトホー
ル１４を完全埋め込むように不純物がドーピングされた
半導体層１５を前記絶縁膜３０上に形成する。この際、
前記半導体層１５は不純物をＬＰＣＶＤ法で蒸着して形
成する。
【００２５】次に、図１０に示すように、前記半導体層
１５を前記コンタクトホール１４内にっだけに残るよう
に全面ドライエッチングを施してシリコンプラグ１５ａ
を形成する。この際、前記ドライエッチング法の終点
は、前記半導体層１５のＳｉと絶縁膜１３のＳｉＯ2 と
のエッチング選択比が非常に高いため容易に調節され
る。
【００２６】次に、図１１に示すように、前記シリコン
フラグ１５ａ及び絶縁膜１３の上に第１金属層１６と第
２金属層１７を順次形成する。この際、前記第１金属層
１６はＴｉ物質を通常の蒸着方法又はコーヒレント(coh
erent)スパッタリング法によって蒸着して形成する。な
お、前記第１金属層１６は第２金属層１７の約０.１〜
０.５ 位の厚さに形成する。一方、前記第２金属層１７
はＴｉＮ物質を反応性スパッタリング法、ＬＰＣＶＤ
法、有機金属ＣＶＤ法のいずれかによって蒸着して形成
する。なお、前記第２金属層１７は所望の容量を考慮し
て約０.２〜１.０μｍ位の厚に形成する。
【００２７】次に、図１２に示すように、前記第１金属
層１６と第２金属層１７の所定部分をパターニングして
フォトエッチング工程によってエッチングする。その
後、タングステン膜１９を形成する前に、エッチングさ
れた第１金属層１６ａと第２金属層１７ａに窒化処理工
程を実施する。なぜなら、前記タングステン膜１９は前
記第２金属層１７ａを構成するＴｉＮより第１金属層１
６ａを構成するＴｉで先に成長する特性を持っているた
めである。つまり、タングステンの核生成がＴｉＮ上で
起こる前にＴｉで先に起こり、第１金属層１６ａと第２
金属層１７ａの外側壁を完全に囲むことにより、本発明
で得ようとする均一な凸凹のタングステン膜を形成する
ことができなくなる。従って、本発明では従来の図５に
示すようにＴｉ層５ａとＴｉＮ層６ａの側面に直接タン
グステン膜を形成せず、前記第１金属層１６ａの周側壁
を窒化処理する段階を先に行う。前記エッチング工程後
に前記第１金属層１６ａの露出した周側壁を窒化処理し
て前記側壁内に所定の深さ、即ち約５０Å以上の厚さを
有する窒化処理膜１８を形成する。この際、Ｔｉ物質か
らなる第１金属層１６ａの周壁の窒化処理は、ＮＨ3や
Ｎ2プラズマによって約２５０〜５５０℃の温度で行っ
たり、又は急速加熱冷却装置を用いてＲＴＮ(Rapid The
rmal Nitridation) を約５００〜１０００℃の温度で行
う。ここで、前記第１金属層１６ａをＲＴＮ処理する場
合は、ＴｉＣｌ4 ソースから蒸着されたＴｉＮ内のＣｌ
不純物の除去にも効果的である。しかも、前記の場合は
ＭＯＣＶＤによって蒸着されたＴｉＮ内に含有されたカ
ーボンＣの除去にも非常に効果的である。
【００２８】次に、図１４に示すように、前記窒化処理
された第１金属層１６ａと第２金属層１７ａの全面にタ
ングステンを蒸着して、凸凹の表面を有するタングステ
ン膜１９を形成する。この際、前記タングステン蒸着
は、第１及び第２金属層１６ａ、１７ａをシード(seed)
として成長させる選択蒸着方式を使用する。なお、前記
タングステン蒸着は選択的に蒸着したタングステンの均
一性や選択度の確保、そして第２金属層１７ａにおける
蒸着時間の遅延を減少するために、蒸着前に通常の方法
によるウェット洗浄を行うこともできる。一方、前記タ
ングステン膜はＷＦ2−Ｈ2、又はＷＦ6−ＳｉＨ2−
Ｈ2、ＷＦ6−ＳｉＦ4 等を使用して、約２００〜４５０
℃の温度で減圧ＣＶＤ又はＰＥＣＶＤによって約５０〜
１５０ｎｍの厚さに蒸着する。なお、前記タングステン
蒸着時のソースとしては、前記のＷＦ2以外にＷＣｌ6等
を使用することもできる。この時の蒸着温度は約４００
〜６００℃程度にする。還元気体は前記のＨ2又はＳｉ
Ｈ4以外にもＳｉ2Ｈ6、Ｓｉ3Ｈ2Ｆ等を使用することが
できる。なお、前記場合の蒸着温度は、ＳｉＨ4（又は
Ｈ2）還元気体を用いる時のタングステン膜の表面形状
と同一の形状を得ることを考慮して適切に調節すること
ができる。一方、前記凸凹のタングステン膜１９は電極
として活用できるように連続的な薄膜にする。この時、
タングステンの島の数と大きさはそれらが成長して隣接
する島同士の接触がなされるように選択される。
【００２９】次に、図１５に示すように、前記タングス
テン膜１９の全表面にＴａ2Ｏ5をＬＰＣＶＤ法とＰＥＣ
ＶＤ法とＥＣＲＣＶＤ法のいずれか一つによって蒸着し
て誘電体膜２０を形成する。この時、前記Ｔａ2Ｏ5薄膜
の蒸着は、Ｔａ(ＯＣ2Ｈ5)5(Penta-Ethoxy-Tantalum)を
Ｔａソースとし、Ｏ2 をＯのソースとして前記蒸着法の
いずれかを用いて蒸着する。この時の前記Ｔａ2Ｏ5薄膜
は厚さ約１０〜２０ｍｍ程度に形成する。なお、前記誘
電体膜２０は蒸着後薄膜の安定化のために熱処理を行
う。一方、前記誘電体膜２０はＴａ2Ｏ5の他にもＰＺ
Ｔ、ＢＳＴ等を使用して形成することもできる。これら
の場合、膜厚はＳｉＯ2 膜の有効厚さを基準として３ｎ
ｍ以下となるように形成する。
【００３０】次に、前記誘電体膜２０と絶縁膜１３上に
上部電極２１である第３金属層を形成する。この時、前
記上部電極２１の物質としては、シリコンを使用するよ
りはＭｏ、Ｃｏ、Ｔａ、Ｗ等のような高融点金属又は金
属シリサイドを使用することが好ましい。なぜなら、例
えばポリシリコンを上部電極として使用する場合、以後
の熱工程によってシリコン原子がＴａ2Ｏ5の薄膜内部へ
拡散して下記のような化学反応式でＴａ2０5ことによ
り、キャパシタの誘電強度(Dielectric Strength)を低
下させる。 ２Ｔａ2Ｏ5＋５Ｓｉ→４Ｔａ＋５Ｓｉ０2
【００３１】一方、前記誘電体膜２０上にキャパシタの
上部電極２１を形成する前にＴｉＮ膜を前記誘電体膜２
０の上部に薄く形成することにより、その次の工程、即
ち熱処理工程時に前記誘電体膜２０の特性が変化するの
を最小化することができる。
【００３２】
【発明の効果】前記したように、凸凹の形状を有する金
属薄膜を第１金属層の周壁と第２金属層の露出した全面
に形成して下部電極として使用することにより、前記金
属薄膜上に形成される誘電体膜の厚さにマージンを確保
することができる。これにより、リーク電流が少なくて
信頼性の高いキャパシタを製造することができる。特
に、第１金属層と第２金属層の外側面にタングステン膜
を形成するとき、前記第１金属層の露出された周側壁部
分を窒化処理膜することにより、少なくとも双方の金属
層の表面を同じ状態にしてあるので、タングステン膜が
前記第２金属層より前に第１金属層で成長するというこ
とを抑制することができ、タングステン膜を第１及び第
２金属層の全面に均一に形成することができる。したが
って、第１及び第２金属層の側壁の利用度を高め、キャ
パシタの面積を増加させることができる。しかも、第１
金属層の窒化処理時にＣＶＤ法で蒸着した第２金属層の
ＴｉＮ物質に含まれるＣｌやＣ等の不純物を除去するこ
ともできるので、前記第２金属層上に形成される誘電体
膜の一体性を一層高めることができる。
【図面の簡単な説明】
【図１】 従来の半導体デバイスの構造断面図である。
【図２】 従来の半導体デバイスの製造工程断面図であ
る。
【図３】 従来の半導体デバイスの製造工程断面図であ
る。
【図４】 従来の半導体デバイスの製造工程断面図であ
る。
【図５】 従来の半導体デバイスの製造工程断面図であ
る。
【図６】 従来の半導体デバイスの製造工程断面図であ
る。
【図７】 本発明による半導体デバイスの構造断面図で
ある。
【図８】 本発明による半導体デバイスの製造工程断面
図である。
【図９】 本発明による半導体デバイスの製造工程断面
図である。
【図１０】 本発明による半導体デバイスの製造工程断
面図である。
【図１１】 本発明による半導体デバイスの製造工程断
面図である。
【図１２】 本発明による半導体デバイスの製造工程断
面図である。
【図１３】 本発明による半導体デバイスの製造工程断
面図である。
【図１４】 本発明による半導体デバイスの製造工程断
面図である。
【図１５】 本発明による半導体デバイスの製造工程断
面図である。
【符号の説明】
１１ 半導体基板、 １２ 不純物拡散領域、 １３
絶縁膜、 １４ コンタクトホール、 １５ 半導体
層、 １６ 第１金属層、 １７ 第２金属層、１８
窒化処理膜、 １９ タングステン膜、 ２０ 誘電体
膜、 ２１ 第３金属層（上部電極）。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−93067（ＪＰ，Ａ) 特開 平７−202019（ＪＰ，Ａ) 特開 平２−1154（ＪＰ，Ａ) 特開 平４−51564（ＪＰ，Ａ) 特開 平７−221201（ＪＰ，Ａ) 特開 平８−250665（ＪＰ，Ａ)

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 前記半導体基板上の酸化物層の上に形成され、周側面に
    窒化処理膜が形成された第１金属層と、 前記第１金属層上に形成された第２金属層と、 前記第１及び第２金属層の全面に形成された凸凹の表面
    を有するタングステン膜と、 前記タングステン膜の表面に形成された誘電体膜と、 前記誘電体膜上に形成された第３金属層とを有すること
    を特徴とする半導体デバイスのキャパシタ構造。
  2. 【請求項２】 表面内に不純物拡散領域が形成された半
    導体基板と、 前記半導体基板上に形成され且つコンタクトホールを有
    する絶縁膜と、 前記不純物拡散領域と電気的に接触するように前記コン
    タクトホール内に形成された半導体層と、 絶縁膜上の前記半導体層を含んだ部分に形成され、周側
    面に窒化処理膜が形成されたＴｉ層と、 前記Ｔｉ層上に形成されたＴｉＮ層と、 前記Ｔｉ層及びＴｉＮ層の全面に形成された凸凹の表面
    を有するタングステン膜と、 前記タングステン膜上に形成された誘電体膜と、 前記誘電体膜上に形成された上部電極とを有することを
    特徴とする半導体デバイスのキャパシタ構造。
  3. 【請求項３】 半導体基板を設ける工程と、 前記半導体基板上に第１及び第２金属層を順次形成する
    段階と、 前記第１金属層の周側面に窒化処理膜を形成する段階
    と、 前記第１金属層及び第２金属層の全面に凸凹の表面を有
    するタングステン膜を形成する段階と、 前記タングステン膜上に誘電体膜を形成する段階と、 前記誘電体膜上に第３金属層を形成する段階と、を有す
    ることを特徴とする半導体デバイスのキャパシタ製造方
    法。
  4. 【請求項４】 表面内に不純物拡散領域が形成された半
    導体基板を設ける段階と、 前記半導体基板上にコンタクトホールを有する絶縁膜を
    形成する段階と、 前記コンタクトホール内に前記不純物拡散領域と電気的
    に接触するように半導体層を形成する段階と、 絶縁膜の上の前記半導体層を含んだ部分にＴｉ層とＴｉ
    Ｎ層を順次形成してパターニングする段階と、 前記Ｔｉ層の周側面に窒化処理膜を形成する段階と、 前記Ｔｉ層とＴｉＮ層の全面に凸凹の表面を有するタン
    グステン膜を形成する段階と、 前記タングステン膜の表面にＴａ2Ｏ5からなる誘電体膜
    を形成する段階と、 前記誘電体膜上に上部電極を形成する段階と、を含んで
    なることを特徴とする半導体デバイスのキャパシタ製造
    方法。
  5. 【請求項５】 前記窒化処理膜を形成する段階は、第１
    金属層の周側面を約５００〜１０００℃の温度、ＮＨ3
    もしくはＮ2の雰囲気中でＲＴＮ処理する段階を含むこ
    とを特徴とする請求項４記載の半導体デバイスのキャパ
    シタ製造方法。
  6. 【請求項６】 前記窒化処理膜を形成する段階は、第１
    金属層の外側面を約２５０〜６００℃の温度でプラズマ
    ＮＨ3もしくはＮ2処理する段階を含むことを特徴とする
    請求項４記載の半導体デバイスのキャパシタ製造方法。
  7. 【請求項７】 前記窒化処理膜を形成する段階は、窒化
    処理膜の厚さを少なくとも約５０Å以上に形成すること
    を特徴とする請求項４記載の半導体デバイスのキャパシ
    タ製造方法。
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5858838A (en) * 1998-02-23 1999-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method for increasing DRAM capacitance via use of a roughened surface bottom capacitor plate
US5612558A (en) 1995-11-15 1997-03-18 Micron Technology, Inc. Hemispherical grained silicon on refractory metal nitride
KR100195216B1 (ko) * 1995-12-26 1999-06-15 윤종용 반도체 메모리 장치의 커패시터 및 그 제조 방법
US6218260B1 (en) 1997-04-22 2001-04-17 Samsung Electronics Co., Ltd. Methods of forming integrated circuit capacitors having improved electrode and dielectric layer characteristics and capacitors formed thereby
US6255159B1 (en) 1997-07-14 2001-07-03 Micron Technology, Inc. Method to form hemispherical grained polysilicon
KR100247935B1 (ko) * 1997-10-22 2000-03-15 윤종용 오산화 이탄탈륨 유전체막을 갖는 커패시터 형성방법
JP3523093B2 (ja) * 1997-11-28 2004-04-26 株式会社東芝 半導体装置およびその製造方法
US6555455B1 (en) * 1998-09-03 2003-04-29 Micron Technology, Inc. Methods of passivating an oxide surface subjected to a conductive material anneal
US6004857A (en) * 1998-09-17 1999-12-21 Taiwan Semiconductor Manufacturing Company Method to increase DRAM capacitor via rough surface storage node plate
US6303430B1 (en) * 1998-11-04 2001-10-16 United Microelectronics Corp. Method of manufacturing DRAM capacitor
KR100282484B1 (ko) * 1998-12-16 2001-02-15 윤종용 디램 셀 커패시터 및 그의 제조방법
KR100424192B1 (ko) * 1998-12-30 2004-05-17 주식회사 하이닉스반도체 캐패시터 제조방법
KR100359860B1 (ko) * 1998-12-31 2003-02-20 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성방법
KR100363083B1 (ko) 1999-01-20 2002-11-30 삼성전자 주식회사 반구형 그레인 커패시터 및 그 형성방법
TW408486B (en) * 1999-03-10 2000-10-11 Nanya Technology Corp The manufacture method of crown shape capacitor with rough surface
KR100317042B1 (ko) 1999-03-18 2001-12-22 윤종용 반구형 알갱이 실리콘을 가지는 실린더형 커패시터 및 그 제조방법
US6368514B1 (en) 1999-09-01 2002-04-09 Luminous Intent, Inc. Method and apparatus for batch processed capacitors using masking techniques
KR100343287B1 (ko) * 1999-09-21 2002-07-15 윤종용 고집적 강유전체 메모리 소자의 형성 방법
US6207497B1 (en) * 2000-05-05 2001-03-27 United Microelectronics Corp. Conformity of ultra-thin nitride deposition for DRAM capacitor
KR100587046B1 (ko) * 2000-05-31 2006-06-07 주식회사 하이닉스반도체 반도체 소자의 전하저장 전극 제조 방법
KR100363013B1 (ko) * 2000-06-28 2002-11-29 삼성전자 주식회사 반도체 장치의 금속 패턴 형성 방법
US6617689B1 (en) * 2000-08-31 2003-09-09 Micron Technology, Inc. Metal line and method of suppressing void formation therein
JP2002222933A (ja) 2001-01-26 2002-08-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
US7045381B1 (en) * 2002-06-28 2006-05-16 Silicon Light Machines Corporation Conductive etch stop for etching a sacrificial layer
KR100988082B1 (ko) * 2003-05-21 2010-10-18 삼성전자주식회사 스택형 커패시터, 그를 구비한 반도체 메모리 소자 및 그제조방법
US20050098808A1 (en) * 2003-11-07 2005-05-12 Moon Bum-Ki Electronic deivce and method for its fabrication
US7253104B2 (en) * 2003-12-01 2007-08-07 Micron Technology, Inc. Methods of forming particle-containing materials
US7180116B2 (en) * 2004-06-04 2007-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned metal electrode to eliminate native oxide effect for metal insulator semiconductor (MIS) capacitor
FR2871935A1 (fr) * 2004-06-18 2005-12-23 St Microelectronics Crolles 2 Circuit integre comprenant un condensateur a elecrodes metalliques et procede de fabrication d'un tel condensateur
KR100652426B1 (ko) * 2005-08-16 2006-12-01 삼성전자주식회사 도펀트 침투를 방지한 반도체 소자의 커패시터 및 그제조방법
CN110164850A (zh) * 2018-02-15 2019-08-23 松下知识产权经营株式会社 电容元件和电容元件的制造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4638400A (en) * 1985-10-24 1987-01-20 General Electric Company Refractory metal capacitor structures, particularly for analog integrated circuit devices
US5182232A (en) * 1991-04-08 1993-01-26 Micron Technology, Inc. Metal silicide texturizing technique
US5223081A (en) * 1991-07-03 1993-06-29 Doan Trung T Method for roughening a silicon or polysilicon surface for a semiconductor substrate
US5262662A (en) * 1991-10-31 1993-11-16 Micron Technology, Inc. Storage node capacitor having tungsten and etched tin storage node capacitor plate
US5418180A (en) * 1994-06-14 1995-05-23 Micron Semiconductor, Inc. Process for fabricating storage capacitor structures using CVD tin on hemispherical grain silicon
JP2839076B2 (ja) * 1995-05-11 1998-12-16 日本電気株式会社 半導体装置およびその製造方法

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