JP2754191B2 - 半導体デバイスのキャパシタ構造及びその製造方法 - Google Patents
半導体デバイスのキャパシタ構造及びその製造方法Info
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Description
に高集積素子の製造に適した容量を有する半導体デバイ
スのキャパシタ構造及びその製造方法に関する。
ってDRAMのような半導体メモリ素子では、特にキャ
パシタ面積が集積度に直接的に影響を与える。
リセルのそれぞれは基板上の限られた領域にアクティブ
素子であるトランジスタとキャパシタとを形成させて製
造している。従って、予め決定された設計規則によって
トランジスタの占有面積が決められた状態でキャパシタ
を形成しなければならない。このため、高集積素子の場
合にはそれだけキャパシタの占有面積が減少するから、
大容量のキャパシタの制作はそれだけ難しくなる。その
後、高集積素子に適した大容量を有するキャパシタを得
るために、スタック形、トレンチ形、円筒形、フィン等
の構造の3次元構造のキャパシタが提案された。しか
し、このような3次元構造を用いると、キャパシタ面積
はある程度確保されるが、キャパシタ誘電体膜の信頼性
が低下するという問題が発生しやすい。
りである。前記従来の3次元構造のキャパシタ製造時に
は、誘電体膜としてONO(Oxide-Nitride-Oxide)膜を
主に使用した。しかし、ONO膜を誘電体膜として使用
する場合、ONOの誘電率は限界があるので、3次元構
造でキャパシタを製造しても集積度がさらに高くなると
キャパシタ構造は複雑になる。従って、前記ONO膜を
キャパシタの誘電体膜として使用することは好ましくな
い。
を増加させることができるので、誘電体膜の薄膜化はメ
モリ素子の微細化において非常に重要な要素となる。例
えば、256M級では酸化膜SiO2 を基準とすると
き、誘電体膜の実効厚さが約3nm以下に減少しなけれ
ばならない。しかし、現在使用されているONO膜の有
効厚さは、窒化熱処理工程を施しても、約4nm程度が
限界であると報告されている。(参考文献『P.J.Wright
andK.C.Saraswat,“Thickness limitation of SiO2 g
ate dielectrics for MOS ULSI”,IEEE Trans.on Elect
ron Devices,vol.37,no.8,1990』) 従って、このような有効厚さの限界をもっているONO
を用いて大容量のキャパシタを形成する場合、キャパシ
タストレージノードの構造が一層複雑となる。
構造のようなスタック形キャパシタでは段差が発生しや
すく、高度の平坦化技術を要求する。たとえ平坦化がな
されても、以後の配線工程で深さの差によって大きいコ
ンタクトホールを埋め込まなければならない等の後続工
程に続く難しい問題を抱えることになる。なお、トレン
チ形構造をもつキャパシタの場合にも、やはり高いアス
ペクト比を伴うことになり、トレンチの形成のためのエ
ッチング工程、洗浄工程、及びトレンチの内部に形成さ
れる対電極製造時のシリコン埋込み工程などが難しくな
るという問題が生ずる。
2種類の研究が行われている。その第1は、キャパシタ
ストレージノードとして用いられるCVDシリコンの表
面を平滑でなく凸凹のある形状に変化させて、設計規則
と構造上に制限されているキャパシタ領域で有効キャパ
シタ面積を増加させる方法である。いわゆるHSG-S
i(Hemispherical Grained Silicon)を用いたストレー
ジノードの製造方法である。
600℃以上の温度で蒸着すると、平滑な表面形状を有
する多結晶シリコンとなる。しかし、前記CVDシリコ
ンを約550℃前後の温度で蒸着したり、或いはこれよ
り低い温度で蒸着して約580〜600℃の付近で熱処
理をすると、半球形のシリコングレーンが突出している
凸凹な表面形状を有することになる。このような半球形
のシリコングレーンは、例えば2つのストレージノード
がその大きさと構造で同一の場合、平滑な形状のシリコ
ン表面に比べて有効キャパシタ面積を約1.8〜2.0
倍程度に増加させるので、大きい容量が得られる。しか
し、上記方法によって良質のHSGを得ても、キャパシ
タ誘電体膜としてONO膜を利用すると、約0.8μm
の凹凸の差で約9.1fF/μm2 程度の容量を確保す
る程度に止まることになる。従って、シリンダ形のよう
なキャパシタの場合に適切な容量を得るためには、約1
μm以上の段差を必要とするので、依然とキャパシタ構
造を複雑に形成しなければならないという問題があっ
た。
Ta2O5(ε≒24)、PZT(ε≒2000)、BS
T(ε≒300)等の高誘電体でキャパシタ誘電体膜を
形成する方法である。しかし、このような高誘電体は薄
膜化すると、誘電率が急激に減少し且つリーク電流も増
加する。
りである。一般的に、Ta2O5はTa源としてTa(O
C2H5)5(penta-ethoxytantalum)を使用し、酸化膜の生
成のために酸素を同時に投入して、減圧CVD、プラズ
マ増速CVD又はECRCVDなどによって薄膜を形成
する。Ta2O5は誘電率が約22〜28であって、Si
O2 に比べて6倍以上高い。薄膜の形成後適切な熱処理
をすると、4MV/cm2 の電場のもとでリーク電流が
約10ー9〜10ー7A/cm2 程度と小さいため、高集積
メモリ素子のキャパシタに適用することができる。しか
し、シリコンをストレージノードとして使用する場合、
シリコン蒸着時にシリコン表面の酸化が避けられずSi
O2 膜が形成される。また、前記シリコン蒸着後に熱処
理すると、SiO2 膜が一層成長することになる。この
ようにして、SiO2膜が形成されると、誘電体薄膜層
の誘電率が減少するので、所望の容量が得られなくな
る。
ストレージノードとするシリコン層の表面を窒化処理し
て表面部にシリコン窒化膜を形成した後にTa2O5薄膜
を蒸着する方法が提案された。その結果、シリコン層の
表面を窒化処理しなかった時より誘電率、リーク電流及
びTDDB(誘電体経時破壊)の特性に一層優れている
と報告されたことがある。(参考文献『Satoshi Kamiyan
a,Pierre-YvesLesaicherre,Akihiko Ishitani,Akir
Sakai,Akio Tanikawa and Iwao Nishiyama,Extended
Abstracts of the 1992 International Conference on
Solid Devicesand Materials,TSkuba,pp.521〜523,
1992 』,『P.C.Fazan,V.K.Mathews,R.L.Maddox,A.D
itali,N.Sandler and D.L.Kwong,Extended Abstracts
of the1992 International Conference onSolid Devic
es and Materials,Tskuba,pp.697〜698,1992』)
シタ誘電体膜として適用する場合、シリコン電極の表面
を凸凹の表面に形成すると、信頼性を低下させずに容量
を約70%程度増加させることができるようにした方法
がある。(参考文献『H.Watanabe,T.Tatsumi,T.Niin
o,A.Sakai,S.Adachi,N.Aoto,K.Koyama and T.Kikk
awa Extedned Abstracts of the 1991 International C
onference on Solid Devices and Materials,Yokoham
a,pp.478〜480,1991』)
度であるから、再現性の問題がなければTa2O5薄膜の
適用が可能である。しかし、前記の場合にシリコン層を
キャパシタの下部電極として使用すると、その表面形状
に関係なく酸化又は窒化で形成される酸化膜又は窒化膜
によってTa2O5薄膜の誘電率が減少するので、大きい
容量を得難い。
出願第95−2494号で前記問題点を解決できるキャ
パシタ構造を提案した。前記第95−2494号では高
誘電体膜の下部電極としてシリコン層を使用せず、高融
点金属、例えばタングステンWや窒化チタニウムTiN
やモリブデンMo等を、或いは高融点シリサイドである
WSi2 やTaSi2 やCoSi2 などを下部電極とし
て使用した。従って、高誘電体固有の高誘電率を得るこ
とができるので、キャパシタの実効面積を増加させるこ
とができる。
る。図1に示すように、キャパシタは表面内に不純物拡
散領域2が形成された半導体基板1と、前記半導体基板
1上に形成され且つコンタクトホール4を有する絶縁膜
3と、前記絶縁膜3とコンタクトホール4上に形成され
たTi層5と、前記Ti層5上に形成され且つ前記コン
タクトホール4を埋め込むTiN層6と、前記TiN層
6及びTi層5の外側の全表面に形成されたタングステ
ン膜7と、前記タングステン膜7の表面に形成された誘
電体膜8と、それらの上に形成された上部電極9とを含
んでいる。
製造方法を図2〜図6を参照して詳細に説明する。従来
のキャパシタの製造方法は、図2に示すように、まず表
面内に不純物拡散領域2が形成された半導体基板1を設
ける。その半導体基板1上に絶縁膜3を形成し、この絶
縁膜3を選択的にエッチングして不純物拡散領域2が露
出するようにコンタクトホール4を形成する。次に、図
3に示すように、絶縁膜3の露出している表面及び不純
物拡散領域2の上にTi層5を形成させ、その上にTi
N層6を連続的に形成する。Ti層5は不純物拡散領域
2とのオーム接触が保持されるように蒸着した層であ
る。一方、前記TiN層6は厚さ約0.5〜1.0μm程
度に蒸着する。その後、図4に示すように、層5、6を
フォトエッチング工程によって下部電極としてパターニ
ングする。次に、図5に示すように、前記Ti層5aと
TiN層6aの外側面に選択的にタングステンを約50
〜150mmの厚さに蒸着してタングステン膜7を形成
する。この際、タングステンはWF6−H2、又はWF6−
SiH4−H2を使用して250〜450℃程度の温度で
減圧CVDによって蒸着する。これにより、タングステ
ン膜7は凸凹の表面をもつことになる。その次、図6に
示すように、前記タングステン膜7の全表面にキャパシ
タ誘電体膜8として、例えばTa2O5膜を形成して熱処
理する。最後に、基板に上部電極9を形成してキャパシ
タを完成する。この際、上部電極としては、TiNやM
oやCoやTaやW等の高融点金属又は金属シリサイド
を使用する。
て製造される従来のキャパシタは下記の問題点がある。
まず、図5に示すように、Ti層5aとTiN層6aの
外側面にタングステン膜7を蒸着する場合、タングステ
ンの核生成がTiN物質よりTi物質で速く生ずるの
で、タングステン膜7はTiN層6aよりTi層5aの
表面に先に成長する。従って、タングステンの蒸着時、
タングステンの核生成が前記TiN層6a部分で生ずる
前にTi層5aの外側壁で先に生じてTiN層6aの側
壁を覆うことになる。従って、Ti層5a及びTiN層
6aの全面に所望の凸凹の表面を有するタングステン膜
を均一に形成することができなくなる。これにより、信
頼性のあるキャパシタ製造が難しく、再現性が低下する
という問題点があった。
めのもので、その目的はキャパシタの有効面積を増加さ
せて高集積素子に適した大容量の容量を有する半導体デ
バイスのキャパシタ構造及びその製造方法を提供するこ
とにある。本発明の他の目的は、高い信頼性及び再現性
を有する半導体デバイスのキャパシタ構造及びその製造
方法を提供することにある。
に、本発明のキャパシタは、半導体基板と、その半導体
基板上の酸化物層の上に形成され、周側面に窒化処理膜
が形成された第1金属層と、第1金属層上に形成された
第2金属層と、第1及び第2金属層の全面に形成された
凸凹の表面を有するタングステン膜と、タングステン膜
の表面に形成された誘電体膜と、誘電体膜上に形成され
た第3金属層とを有することを特徴とする。
導体基板を設ける段階と、前記半導体基板上に第1及び
第2金属層を順次形成する段階と、前記第1金属層の周
側面に窒化処理膜を形成する段階と、前記第1金属層及
び第2金属層の全面に凸凹の表面を有するタングステン
膜を形成する段階と、前記タングステン膜上に誘電体膜
を形成する段階と、前記誘電体膜上に第3金属層を形成
する段階とを有することを特徴とする。
て詳細に説明する。図7は本発明の1実施形態の構造断
面図である。前記図3によれば、この半導体デバイスは
表面側内部に不純物拡散領域12が形成された半導体基
板11と、前記半導体基板11上に形成され且つコンタ
クトホール14を有する絶縁膜13と、前記不純物拡散
領域12と電気的に接触するように前記コンタクトホー
ル14内に形成されたシリコンプラグ15aと、前記シ
リコンプラグ15aの上側からその周辺部の絶縁膜13
上に形成され且つ周側面に窒化処理膜18が形成された
第1金属層16aと、前記第1金属層16a上に形成さ
れた第2金属層17aと、前記第1金属層16aと第2
金属層17aの外側面に形成された凸凹の表面を有する
タングステン膜19と、前記タングステン膜19の表面
に形成された誘電体膜20と、前記誘電体膜20上に形
成された第3金属層21とからなる。
れている。この第1金属層16aは半導体基板11の表
面内に形成された不純物拡散領域12とのオーム接触を
保持するために形成されている。そして、この第1金属
層16aの周側面に形成された窒化処理膜18は、タン
グステンがTi物質で速く成長するのを防ぐために形成
されたものである。一方、前記第2金属層17aはTi
N物質で形成されている。この第2金属層17aとその
上に形成されるタングステン膜19はキャパシタの下部
電極を形成する。下部電極として使用されるこの第2金
属層17aとタングステン膜19は、高融点金属である
モリブデンMoやクロムCr等で、或いは高融点シリサ
イドであるWSi2 やTaSi2 やCoSi2 等で形成
してもよい。このように高融点金属又は高融点シリサイ
ドを下部電極として使用する場合、誘電率の大きい誘電
体膜を保持することができるので、キャパシタの実効面
積を増大させることができる。誘電体膜20は前記Ta
O5 物質で形成されている。なお、誘電体膜20は前記
Ta05 以外にも大きい誘電率を有するPZTやBST
等で形成してもよい。一方、前記第3金属層21は上部
電極として使用し、高融点金属であるTiNやMoやT
a等、或いは高融点シリサイドで形成するのが好まし
い。
添付図面を参照して説明する。図8〜15は本発明によ
るキャパシタの製造工程断面図である。まず、図8に示
すように、表面内部に不純物拡散領域12が形成された
半導体基板11上に絶縁膜13を形成する。次に、前記
絶縁膜13を反応性イオンエッチング(RIE)等を用
いて選択的にエッチングした後、所定の部分に前記不純
物拡散領域12が露出するように、コンタクトホール1
4を形成する。
領域12と電気的に接触させるため前記コンタクトホー
ル14を完全埋め込むように不純物がドーピングされた
半導体層15を前記絶縁膜30上に形成する。この際、
前記半導体層15は不純物をLPCVD法で蒸着して形
成する。
15を前記コンタクトホール14内にっだけに残るよう
に全面ドライエッチングを施してシリコンプラグ15a
を形成する。この際、前記ドライエッチング法の終点
は、前記半導体層15のSiと絶縁膜13のSiO2 と
のエッチング選択比が非常に高いため容易に調節され
る。
フラグ15a及び絶縁膜13の上に第1金属層16と第
2金属層17を順次形成する。この際、前記第1金属層
16はTi物質を通常の蒸着方法又はコーヒレント(coh
erent)スパッタリング法によって蒸着して形成する。な
お、前記第1金属層16は第2金属層17の約0.1〜
0.5 位の厚さに形成する。一方、前記第2金属層17
はTiN物質を反応性スパッタリング法、LPCVD
法、有機金属CVD法のいずれかによって蒸着して形成
する。なお、前記第2金属層17は所望の容量を考慮し
て約0.2〜1.0μm位の厚に形成する。
層16と第2金属層17の所定部分をパターニングして
フォトエッチング工程によってエッチングする。その
後、タングステン膜19を形成する前に、エッチングさ
れた第1金属層16aと第2金属層17aに窒化処理工
程を実施する。なぜなら、前記タングステン膜19は前
記第2金属層17aを構成するTiNより第1金属層1
6aを構成するTiで先に成長する特性を持っているた
めである。つまり、タングステンの核生成がTiN上で
起こる前にTiで先に起こり、第1金属層16aと第2
金属層17aの外側壁を完全に囲むことにより、本発明
で得ようとする均一な凸凹のタングステン膜を形成する
ことができなくなる。従って、本発明では従来の図5に
示すようにTi層5aとTiN層6aの側面に直接タン
グステン膜を形成せず、前記第1金属層16aの周側壁
を窒化処理する段階を先に行う。前記エッチング工程後
に前記第1金属層16aの露出した周側壁を窒化処理し
て前記側壁内に所定の深さ、即ち約50Å以上の厚さを
有する窒化処理膜18を形成する。この際、Ti物質か
らなる第1金属層16aの周壁の窒化処理は、NH3や
N2プラズマによって約250〜550℃の温度で行っ
たり、又は急速加熱冷却装置を用いてRTN(Rapid The
rmal Nitridation) を約500〜1000℃の温度で行
う。ここで、前記第1金属層16aをRTN処理する場
合は、TiCl4 ソースから蒸着されたTiN内のCl
不純物の除去にも効果的である。しかも、前記の場合は
MOCVDによって蒸着されたTiN内に含有されたカ
ーボンCの除去にも非常に効果的である。
された第1金属層16aと第2金属層17aの全面にタ
ングステンを蒸着して、凸凹の表面を有するタングステ
ン膜19を形成する。この際、前記タングステン蒸着
は、第1及び第2金属層16a、17aをシード(seed)
として成長させる選択蒸着方式を使用する。なお、前記
タングステン蒸着は選択的に蒸着したタングステンの均
一性や選択度の確保、そして第2金属層17aにおける
蒸着時間の遅延を減少するために、蒸着前に通常の方法
によるウェット洗浄を行うこともできる。一方、前記タ
ングステン膜はWF2−H2、又はWF6−SiH2−
H2、WF6−SiF4 等を使用して、約200〜450
℃の温度で減圧CVD又はPECVDによって約50〜
150nmの厚さに蒸着する。なお、前記タングステン
蒸着時のソースとしては、前記のWF2以外にWCl6等
を使用することもできる。この時の蒸着温度は約400
〜600℃程度にする。還元気体は前記のH2又はSi
H4以外にもSi2H6、Si3H2F等を使用することが
できる。なお、前記場合の蒸着温度は、SiH4(又は
H2)還元気体を用いる時のタングステン膜の表面形状
と同一の形状を得ることを考慮して適切に調節すること
ができる。一方、前記凸凹のタングステン膜19は電極
として活用できるように連続的な薄膜にする。この時、
タングステンの島の数と大きさはそれらが成長して隣接
する島同士の接触がなされるように選択される。
テン膜19の全表面にTa2O5をLPCVD法とPEC
VD法とECRCVD法のいずれか一つによって蒸着し
て誘電体膜20を形成する。この時、前記Ta2O5薄膜
の蒸着は、Ta(OC2H5)5(Penta-Ethoxy-Tantalum)を
Taソースとし、O2 をOのソースとして前記蒸着法の
いずれかを用いて蒸着する。この時の前記Ta2O5薄膜
は厚さ約10〜20mm程度に形成する。なお、前記誘
電体膜20は蒸着後薄膜の安定化のために熱処理を行
う。一方、前記誘電体膜20はTa2O5の他にもPZ
T、BST等を使用して形成することもできる。これら
の場合、膜厚はSiO2 膜の有効厚さを基準として3n
m以下となるように形成する。
上部電極21である第3金属層を形成する。この時、前
記上部電極21の物質としては、シリコンを使用するよ
りはMo、Co、Ta、W等のような高融点金属又は金
属シリサイドを使用することが好ましい。なぜなら、例
えばポリシリコンを上部電極として使用する場合、以後
の熱工程によってシリコン原子がTa2O5の薄膜内部へ
拡散して下記のような化学反応式でTa205ことによ
り、キャパシタの誘電強度(Dielectric Strength)を低
下させる。 2Ta2O5+5Si→4Ta+5Si02
上部電極21を形成する前にTiN膜を前記誘電体膜2
0の上部に薄く形成することにより、その次の工程、即
ち熱処理工程時に前記誘電体膜20の特性が変化するの
を最小化することができる。
属薄膜を第1金属層の周壁と第2金属層の露出した全面
に形成して下部電極として使用することにより、前記金
属薄膜上に形成される誘電体膜の厚さにマージンを確保
することができる。これにより、リーク電流が少なくて
信頼性の高いキャパシタを製造することができる。特
に、第1金属層と第2金属層の外側面にタングステン膜
を形成するとき、前記第1金属層の露出された周側壁部
分を窒化処理膜することにより、少なくとも双方の金属
層の表面を同じ状態にしてあるので、タングステン膜が
前記第2金属層より前に第1金属層で成長するというこ
とを抑制することができ、タングステン膜を第1及び第
2金属層の全面に均一に形成することができる。したが
って、第1及び第2金属層の側壁の利用度を高め、キャ
パシタの面積を増加させることができる。しかも、第1
金属層の窒化処理時にCVD法で蒸着した第2金属層の
TiN物質に含まれるClやC等の不純物を除去するこ
ともできるので、前記第2金属層上に形成される誘電体
膜の一体性を一層高めることができる。
る。
る。
る。
る。
る。
ある。
図である。
図である。
面図である。
面図である。
面図である。
面図である。
面図である。
面図である。
絶縁膜、 14 コンタクトホール、 15 半導体
層、 16 第1金属層、 17 第2金属層、18
窒化処理膜、 19 タングステン膜、 20 誘電体
膜、 21 第3金属層(上部電極)。
Claims (7)
- 【請求項1】 半導体基板と、 前記半導体基板上の酸化物層の上に形成され、周側面に
窒化処理膜が形成された第1金属層と、 前記第1金属層上に形成された第2金属層と、 前記第1及び第2金属層の全面に形成された凸凹の表面
を有するタングステン膜と、 前記タングステン膜の表面に形成された誘電体膜と、 前記誘電体膜上に形成された第3金属層とを有すること
を特徴とする半導体デバイスのキャパシタ構造。 - 【請求項2】 表面内に不純物拡散領域が形成された半
導体基板と、 前記半導体基板上に形成され且つコンタクトホールを有
する絶縁膜と、 前記不純物拡散領域と電気的に接触するように前記コン
タクトホール内に形成された半導体層と、 絶縁膜上の前記半導体層を含んだ部分に形成され、周側
面に窒化処理膜が形成されたTi層と、 前記Ti層上に形成されたTiN層と、 前記Ti層及びTiN層の全面に形成された凸凹の表面
を有するタングステン膜と、 前記タングステン膜上に形成された誘電体膜と、 前記誘電体膜上に形成された上部電極とを有することを
特徴とする半導体デバイスのキャパシタ構造。 - 【請求項3】 半導体基板を設ける工程と、 前記半導体基板上に第1及び第2金属層を順次形成する
段階と、 前記第1金属層の周側面に窒化処理膜を形成する段階
と、 前記第1金属層及び第2金属層の全面に凸凹の表面を有
するタングステン膜を形成する段階と、 前記タングステン膜上に誘電体膜を形成する段階と、 前記誘電体膜上に第3金属層を形成する段階と、を有す
ることを特徴とする半導体デバイスのキャパシタ製造方
法。 - 【請求項4】 表面内に不純物拡散領域が形成された半
導体基板を設ける段階と、 前記半導体基板上にコンタクトホールを有する絶縁膜を
形成する段階と、 前記コンタクトホール内に前記不純物拡散領域と電気的
に接触するように半導体層を形成する段階と、 絶縁膜の上の前記半導体層を含んだ部分にTi層とTi
N層を順次形成してパターニングする段階と、 前記Ti層の周側面に窒化処理膜を形成する段階と、 前記Ti層とTiN層の全面に凸凹の表面を有するタン
グステン膜を形成する段階と、 前記タングステン膜の表面にTa2O5からなる誘電体膜
を形成する段階と、 前記誘電体膜上に上部電極を形成する段階と、を含んで
なることを特徴とする半導体デバイスのキャパシタ製造
方法。 - 【請求項5】 前記窒化処理膜を形成する段階は、第1
金属層の周側面を約500〜1000℃の温度、NH3
もしくはN2の雰囲気中でRTN処理する段階を含むこ
とを特徴とする請求項4記載の半導体デバイスのキャパ
シタ製造方法。 - 【請求項6】 前記窒化処理膜を形成する段階は、第1
金属層の外側面を約250〜600℃の温度でプラズマ
NH3もしくはN2処理する段階を含むことを特徴とする
請求項4記載の半導体デバイスのキャパシタ製造方法。 - 【請求項7】 前記窒化処理膜を形成する段階は、窒化
処理膜の厚さを少なくとも約50Å以上に形成すること
を特徴とする請求項4記載の半導体デバイスのキャパシ
タ製造方法。
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US5262662A (en) * | 1991-10-31 | 1993-11-16 | Micron Technology, Inc. | Storage node capacitor having tungsten and etched tin storage node capacitor plate |
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