KR100247935B1 - 오산화 이탄탈륨 유전체막을 갖는 커패시터 형성방법 - Google Patents

오산화 이탄탈륨 유전체막을 갖는 커패시터 형성방법 Download PDF

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Abstract

HSG(hemi Spherical Grain)형상의 커패시터 하부전극 위에 오산화 이탄탈륨(Ta2O5) 유전체막을 침적하기 전에 수행하는 개선된 전처리 방법을 갖는 커패시터 형성방법에 관하여 개시한다. 본 발명은 HSG 형상의 하부전극이 형성된 반도체 기판에 1차 및 2차로 이루어진 두 단계 급속 질화처리를 진행한다. 1차 급속 질화처리는 암모니아 가스(NH3) 분위기와, 800±50℃의 온도 조건에서 180±60초간 진행하는 것이 바람직하고, 2차 급속 질화처리는 암모니아 가스(NH3) 분위기와, 850±50℃의 온도 조건에서 180±60초간 진행하는 것이 바람직하다. 따라서, HSG형상의 하부전극에 응집(agglomeration)을 억제하여 셀 커패시턴스를 높일 수 있다.

Description

오산화 이탄탈륨 유전체막을 갖는 커패시터 형성방법
본 발명은 반도체 소자의 커패시터 제조방법에 관한 것으로, 더욱 상세하게는 오산화 이탄탈륨(Ta2O5) 고유전막을 침적하기 전에 수행하는 개선된 전처리 방법을 갖는 오산화 이탄탈륨 유전체막 커패시터 형성방법에 관한 것이다.
반도체 제조기술의 발달과 응용 분야의 확장에 따라 대용량 메모리 소자의 개발이 진척되고 있으며, 회로의 고집적화에 따라 단위 메모리 셀(cell)의 면적은 감소하고 셀 커패시턴스(cell capacitance)도 감소하고 있다. 특히, 정보의 저장 수단으로 커패시터를 사용하고, 이에 연결된 제어 가능한 신호전달 수단인 스위칭 트랜지스터(switching transistor)로 구성된 DRAM(Dynamic Random Access Memory) 장치에 있어서, 단위 메모리 셀의 면적 감소에 따른 셀 커패시턴스의 감소는 메모리 셀의 독출 능력을 저하시키고, 소프트 에러율(soft error rate)을 증가시키므로 반도체 메모리 장치의 고집적화를 위해서는 반드시 해결되어야 할 문제이다.
메모리 셀에서의 커패시터(capacitor)의 기본 구조는 하부 전극인 스토리지 전극(storage electrode)과 유전체막 그리고 상부전극인 플레이트 전극(plate electrode)으로 구성되며, 작은 면적 내에서 보다 큰 커패시턴스를 얻기 위한 방법으로 다음과 같은 3가지 관점에서의 연구가 이루어지고 있다.
첫째는 유전체막의 두께 감소, 둘째는 커패시터의 유효면적 증가, 셋째는 유전상수가 큰 물질의 사용이라는 측면에서의 연구가 그것이다.
첫째, 유전체막의 두께는 유전체의 성질과 밀접한 관계가 있으며, 두께를 제한하는 주요인은 유전체의 누설전류와 파괴전압으로, 주어진 유전체막의 두께에서 누설전류가 적어지면 적어질수록 파괴전압이 커지면 커질수록 좋은 유전체가 된다.
둘째, 커패시터의 유효면적을 증가시키기 위해서 플래너(planar), 트랜치(trench), 스택(stack). 실린더(cylinder)형과 이들의 복합형 등 다양한 종류의 커패시터가 형성되고 있다.
셋째, 누설전류가 적고, 파괴전압이 크며, 큰 유전상수를 지니는 고유전체일수록 물리적 두께에 비하여 유전체막의 두께를 얇게 할 수 있으며, 메모리 셀의 크기를 작게 하고 커패시턴스를 증가시킬 수 있으므로 고유전체의 사용은 회로의 고집적화에 없어서는 안되는 필요조건이 되고 있다.
초기에는 커패시터의 유전체막으로 이산화실리콘(SiO2), 실리콘 나이트라이드(Si3N4) 및 이들의 조합인 ONO(SiO2/Si3N4/SiO2) 또는 NO(Si3N4/SiO2)을 사용하여 왔으나, 이들의 유전율이 이산화실리콘(SiO2)인 경우에는 약 3.8이고 실리콘 나이트라이드의 경우 약 7.8로 매우 작다. 이러한 문제를 해결하고 충분한 커패시턴스를 확보하기 위해서는 커패시터 구조를 복잡하게 하거나 유전체막의 두께를 한계 이상으로 얇게 해야 한다.
스택형(stack type) 커패시터 하부전극(storage node)에 오산화 이탄탈륨으로 이루어진 유전체막을 침적할 때, 적용되는 급속 질화처리에 대한 선행연구(이하 "참조문헌1"이라 함)가 S.Kamiyama, PY.Lesaicherre, H.Suzuki, A.Sakai, L.Nishiyama and A.Ishitani, J. Electrochem. Soc., Vol.140, No.6, 1617(1993)에 NEC사에 의해 "Ultrathin Tantalum Oxide Capacitor Dielectric Layer Fabricated Using Rapid Thermal Nitridation prior to Low Pressure Chemical Vapor Deposition"이라는 제목으로 발표된 바 있다.
도 1은 종래기술에 의한 오산화 이탄탈륨 유전체막을 갖는 커패시터 형성방법을 설명하기 위한 흐름도(flow chart)이다.
도 1을 참조하면, 먼저 하부구조가 형성된 반도체 기판에 스택형(stack type) 하부전극(storage node)을 형성(51)한 후, 세정공정을 진행(53)한다. 이어서, 상기 세정공정이 완료된 반도체 기판에 7Å 이상의 질화막을 형성하기 위하여, 암모니아 가스(NH3) 분위기와 900℃의 온도에서 90초간 급속 질화처리(RTN: Rapid Thermal Nitridation)를 진행(55)한다. 상기 급속 질화처리(RTN)가 완료된 반도체 기판에 저압 화학기상증착(LPCVD)에 의하여 오산화 이탄탈륨(Ta2O5)막을 침적(Deposition, 57)하고 UV-오존(Ozone) 분위기에서 열처리(annealing)를 진행(59)한다. 마지막으로 습식 또는 건식산화(Wet or Dry Oxidation)를 30분간 진행(61)하고, TiN을 이용한 장벽층을 침적(63)한 후, 상부전극인 플레이트 노드(plate node)를 형성(65)한다.
도 2는 상술한 종래의 기술을 HSG(Hemi Spherical Grain) 형상의 하부전극이 형성된 반도체 기판에 적용하였을 때, 셀 커패시턴스(cell capacitance)의 값을 보여주는 그래프이다. 상세히 설명하면, 그래프에서 ■ 마크(mark)로 연결된 선이 900℃에서 90초간 급속 질화처리(RTN)를 진행한 결과이고, □ 마크(mark)로 연결된 선이 850℃에서 90초간 급속 질화처리(RTN)를 진행한 결과이다. 그래프에서 Y축은 커패시턴스 측정지점의 분포(%)를 나타내고, X축은 측정지점에 대한 셀 커패시턴스 값(fF/cell)을 각각 나타낸다. 오산화 이탄탈륨 유전체막을 침적하고 후속공정으로 진행하는 장시간의 습식 또는 건식산화공정(wet or dry oxidation)에서, 급속 질화처리(RTN)로 형성된 질화막 하부에 산화막이 성장하는 것을 방지하기 위해서는 산화장벽의 역할을 수행하는 7Å이상의 질화막을 급속 질화처리를 통하여 형성하는 것이 필요하다. 이를 위하여 900℃에서 90초간 급속 질화처리(RTN)를 진행한다. 그러나 하부전극을 HSG 형상으로 구성한 경우에는, 900℃라는 고온의 공정조건이 HSG 형상의 하부전극에 응집현상(agglomeration effect)을 초래하여 오히려 커패시터 하부전극의 유효 표면적을 감소시킨다. 따라서, 유효표면적의 축소에 따른 커패시턴스의 감소가 야기된다.
따라서, 900℃보다 낮은 온도조건인 850℃에서 90초간 급속 질화처리(RTN)를 한 결과가 더 우수한 커패시턴스 값을 보이게 된다. 이것은 850℃의 공정조건이 HSG 형상의 하부전극에 응집현상을 억제하여 HSG의 변형을 방지하기 때문이다. 그러나 850℃의 급속 질화처리(RTN) 온도는 충분한 두께의 질화막을 형성하지 못하는 이유로 후속되는 습식 또는 건식산화(wet or dry oxidation, 도1의 61)에서 산화장벽의 역할을 제대로 수행하지 못한다. 따라서, 후속되는 습식 또는 건식산화를 수행할 때, 850℃의 급속 질화처리(RTN)로 형성된 질화막 하부에 유전율이 낮은 산화막이 성장하여 유전체막의 두께를 증가시킴으로써 커패시턴스를 감소시키고, 누설전류(leakage current)를 증가시키는 악영향이 발생된다.
도 3은 850℃의 온도와 암모니아 가스(NH3) 분위기로 급속 질화처리를 하였을 때에 시간에 따른 질화막 두께와의 관계를 나타내는 그래프이다. 그래프에서 Y축은 질화막의 두께(Å)를, X축은 급속 질화처리 시간(sec)을 각각 가리키다. 여기서, 상기 조건에서의 급속 질화처리는 약 100초까지는 질화막이 4.5Å의 두께로 지속적으로 성장하지만, 그 이상의 급속 질화처리는 포화상태(saturation state)로 되어 더 이상의 질화막 성장이 이루어지지 않는 것을 알 수 있다.
따라서, 상술한 종래의 900℃에서 급속 질화처리를 진행하는 문제점은 첫째, HSG형상의 하부전극인 경우에, HSG형상에 응집(agglomeration)을 발생시켜 셀 커패시턴스를 떨어뜨리는 문제가 있다. 둘째, 900℃의 고온은 64 메가(mega)의 선폭(line width)과 접합깊이(junction depth)를 갖는 트랜지스터의 특성에는 영향을 미치지 않으나, 그이상의 256 메가(mega) 또는 1 기가(giga)의 디램(DRAM) 소자에 있어서는 전기적인 특성을 저하시킬 수 있는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 HSG 형상의 하부전극과 오산화 이탄탈륨 유전체막을 갖는 커패시터 형성공정에서, 유전체막 침적전의 전처리 공정의 온도조건을 낮추어서, HSG 하부전극의 변형을 억제하고, 충분한 두께의 질화막을 형성할 수 있는 오산화 이탄탈륨 유전체막 커패시터 형성방법을 제공하는데 있다.
도 1은 종래기술에 의한 오산화 이탄탈륨 유전체막을 갖는 커패시터 형성방법을 설명하기 위한 흐름도(flow chart)이다.
도 2는 종래의 기술을 HSG(Hemi Spherical Grain) 형상의 하부전극이 형성된 반도체 기판에 적용하였을 때, 커패시턴스(capacitance)의 값을 보여주는 그래프이다.
도 3은 850℃의 온도에서 급속 질화처리를 통하여 질화막을 형성하였을 때에 시간과 질화막 두께의 관계를 나타낸 그래프이다.
도 4는 본 발명의 제1 실시예에 의한 오산화 이탄탈륨 유전체막을 갖는 커패시터 형성방법을 설명하기 위한 흐름도(flow chart)이다.
도 5는 본 발명의 제2 실시예에 의한 오산화 이탄탈륨 유전체막을 갖는 커패시터 형성방법을 설명하기 위한 흐름도(flow chart)이다.
도 6은 종래기술과 같이 900℃에서 한 단계(one step)로 급속 질화처리(RTN)를 하였을 때와, 본 발명에서와 같이 800℃와 850℃에서 두 단계(two step)로 나누어서 급속 질화처리를 하였을 때의 셀 커패시턴스의 변화를 설명하기 위하여 도시한 그래프이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 오산화 이탄탈륨 유전체막 커패시터 형성방법은, 먼저 하부구조가 형성된 반도체 기판에 커패시터 하부전극을 형성한다. 상기 하부전극이 형성된 반도체 기판에 1차 및 2차로 이루어진 2단계 급속 질화처리를 진행한다. 상기 2단계 급속 질화처리가 끝난 반도체 기판에 오산화 이탄탈륨 유전체막을 침적하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 하부전극은 HSG 형상을 갖도록 형성하는 것이 적합하고, 상기 하부전극을 형성한 후에 세정공정(cleaning process)을 더 진행하는 것이 적합하고, 상기 1차 급속 질화처리는 2차 급속 질화처리보다 더 낮은 온도에서 진행하는 것이 적합하다.
상기 1차 급속 질화처리는 암모니아 가스(NH3) 분위기와, 800±50℃의 조건에서 180±60초간 진행하는 것이 바람직하고, 상기 2차 급속 질화처리는 암모니아 가스(NH3) 분위기와, 850±50℃의 조건에서 180±60초간 진행하는 것이 바람직하다.
바람직하게는, 상기 2단계 급속 질화처리는 질화막 두께가 7Å 이상으로 형성되도록 진행하는 것이 적합하며, 상기 2 단계 급속 질화처리가 끝난 후에 급속 산화처리(RTO: Rapid Thermal Oxidation)를 더 진행하는 것이 적합하다.
상기 급속 산화처리는 산소가스 또는 아산화질소 가스(N2O)의 분위기와, 850±50℃의 조건에서 90±30초간 진행하는 것이 바람직하다.
본 발명에 따르면, HSG 형상의 하부전극에 오산화 이탄탈륨(Ta2O5) 유전체막을 침적하기 전에 진행하는 전처리 공정에서 HSG 형상의 변형을 방지하고, 산화방지막으로써의 질화막을 충분한 두께로 형성하여 반도체 소자의 커패시턴스 특성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
당 명세서에서 말하는 커패시터 하부전극은 가장 넓은 의미로 사용하고 있으며 HSG 형상의 하부전극과 같은 특정 형상을 한정하는 것이 아니다. 따라서, 아래의 바람직한 실시예에서 기재한 내용은 예시적인 것이며 한정하는 의미가 아니다.
실시예1
도 4는 본 발명의 제1 실시예에 의한 오산화 이탄탈륨 유전체막을 갖는 커패시터 형성방법을 설명하기 위한 흐름도(flow chart)이다.
도 4를 참조하면, 먼저 트랜지스터(transistor)와 같은 하부구조가 형성된 반도체 기판에 커패시터의 하부전극을 HSG(Hemi Spherical Grain) 형상으로 형성(100)한다. 이어서, 상기 HSG 형상의 하부전극이 형성된 반도체 기판에 RCA사의 표준세정-1(SC-1: standard cleaning - one)을 불산(HF) 수용액을 이용하여 실시(102)한다. 이어서, 상기 SC-1이 완료된 반도체 기판에 1차 급속 질화처리(Rapid Thermal Nitridation)를 암모니아 가스(NH3) 분위기와 800℃의 온도조건에서 180±60초간 진행(104)한다. 상기 1차 급속 질화처리에 의하여 HSG 형상의 하부전극 표면에는 약 3Å 두께의 질화막이 형성되게 된다. 상기 1차 급속 질화처리가 완료된 반도체 기판에 1차 급속 질화처리(RTN)보다 높은 온도인 850±40℃에 암모니아 가스(NH3) 분위기에서 180±60초간 2차 급속 질화처리(RTN)를 진행(106)한다. 상기 2차 급속 질화처리의 결과로 약 3Å의 질화막이 형성된 반도체 기판에 약 4Å 이상의 질화막이 추가로 형성되어 전체적으로 7Å의 이상의 산화장벽 역할을 하는 질화막을 형성한다.
상기 1차와 2차로 이루어진 2단계 급속 질화처리(RTN)가 완료된 반도체 기판에 유전체막, 예컨대 오산화 이탄탈륨(Ta2O5)으로 이루어진 유전체막을 저압 화학기상증착(LPCVD: Low Pressure Chemical Vapor Deposition) 방식으로 침적(108)한다. 상기 오산화 이탄탈륨 유전체막이 형성된 반도체 기판에 UV-오존(Ozone) 분위기의 열처리(annealing) 공정을 진행(110)하고, 습식 또는 건식산화(wet or dry oxidation) 공정을 진행(112)하여 오산화 이탄탈륨으로 이루어진 유전체막 내에 산소 결핍(oxygen vacancy)을 방지하여 누설전류(leakage current)가 커지는 문제를 방지한다. 이때, 건식산화를 이용하여 오산화 이탄탈륨 유전체막 내의 산소 결핍(oxygen vacancy)을 보충할 경우에는, 공정진행 조건이 800℃의 온도에서 30분간 건식산화를 진행하는 것이 적합하다. 여기서, 상술한 2 단계의 급속 질화처리를 통하여 질화막의 두께를 7Å 이상으로 두껍게 형성하였기 때문에 질화막이 산화장벽(oxidation barrier) 역할을 완전히 수행하여 질화막 하부에서 유전율이 낮은 산화막(SiO2)이 성장하는 문제점을 해결한다. 따라서, 전체적인 유전체막이 두꺼워 짐으로 인해 커패시턴스가 떨어지는 문제점을 해결할 수 있다. 마지막으로 상기 결과물 상에 질화티타늄(TiN)으로 이루어진 장벽층을 형성(114)하고 상부전극인 플레이트 노드(plate node)를 형성하여 본 발명의 제1 실시예에 의한 오산화 이탄탈륨 유전체막 커패시터 형성공정을 완료한다. 여기서, 800℃와 850℃에서 2단계로 나누어 진행되는 급속 질화처리(RTN) 방법은 본 발명의 목적을 달성하는 가장 핵심적인 수단이 된다. 즉, 7Å 이상의 질화막 두께를 얻으면서 하부전극에서 HSG 응집(agglomeration)에 의한 변형을 억제하여 셀 커패시턴스(cell capacitance)가 낮아지는 문제점을 방지하는 중요한 역할을 한다.
실시예 2
상술한 제1 실시예에서는 오산화 이탄탈륨 유전체막을 형성하기 전에 2단계에 걸친 급속 질화처리(RTN)만을 수행하는 전처리 공정을 진행하여 질화막만을 형성하였지만, 급속 질화처리에 연속하여 급속 산화처리(RTO: Rapid Thermal Oxidation)를 수행하여 질화막과 산화막의 복합막으로 구성된 산화장벽 역할을 수행하는 막(layer)을 형성할 수 있다.
도 5는 본 발명의 제2 실시예에 의한 오산화 이탄탈륨 유전체막을 갖는 커패시터 형성방법을 설명하기 위한 흐름도(flow chart)이다.
도 5를 참조하면, 2단계의 급속 질화처리(204, 106) 후, 오산화 이탄탈륨 유전체막을 침적하기 전에 급속 산화처리(RTO)를 추가하는 것을 제외하고는 상기 제1 실시예에서 설명된 내용과 동일하기 때문에, 중복되는 부분의 설명은 생략한다. 여기서, 각 참조부호는 상기 제1 실시예와 서로 대응된다. 상세히 설명하면, 2단계의 급속 질화처리(RTN)가 진행된 반도체 기판에 산소(O2) 또는 아산화질소(N2O) 가스의 분위기를 조성하고 850±50℃의 온도에서 90±30초간 급속 산화처리(RTO: Rapid Thermal Oxidation)를 수행(207)하여 질화막과 산화막으로 이루어진 복합막을 형성한다. 이어서, 오산화 이탄탈륨으로 이루어진 유전체막을 침적한 후, 상기 제1 실시예에서 설명된 후속공정을 진행함으로써 본 발명의 제2 실시예에 의한 오산화 이탄탈륨 유전체막 커패시터 형성공정을 완료한다. 이러한 구조는 상술한 제1 실시예와 비교하여 유전체막의 두께 증가로 커패시턴스는 다소 떨어지더라도 오산화 이탄탈륨을 유전체막으로 사용하는 디램(DRAM)의 제조공정에서 쉽게 응용하는 것이 가능하다.
실험예
도 6은 종래기술과 같이 900℃에서 한 단계(one step)로 급속 질화처리(RTN)를 하였을 때와, 본 발명에서와 같이 800℃와 850℃에서 두 단계(two step)로 나누어서 급속 질화처리를 하였을 때(제1 실시예)의 셀 커패시턴스의 변화를 설명하기 위하여 도시한 그래프이다.
도 6을 참조하면, Y축은 측정지점의 분포(%)를 나타내고 X축은 이에 따른 셀 커패시턴스 값(fF/cell)을 각각 나타내다. 종래기술과 같이 900℃에서 하나의 단계로 급속 질화처리를 한 경우(도면의 ■마크로 이어진 선)는 셀 커패시턴스(fF/cell)가 19∼21.2사이의 값을 나타낸다. 이렇게 낮은 커패시턴스를 보이는 원인은 900℃의 높은 온도조건이 하부에 있는 HSG 형상의 하부전극(storage node)에 응집을 초래하여 하부전극의 표면적이 전체적으로 줄어든 것에 기인한 것이다. 그러나 본 발명과 같이 800℃와 850℃에서 두 단계 급속 질화처리를 한 경우(도면의 □마크로 이어진 선)는 셀 커패시턴스(fF/cell)가 22∼25.5사이의 향상된 값을 나타낸다. 이러한 원인은 800∼850℃의 떨어진 온도조건이 하부전극의 HSG형상에 응집(agglomeration)의 발생을 억제했기 때문이다. 일반적으로 셀 커패시턴스의 측정은 측정지점의 분포(distribution)가 50%인 지점을 기준으로 삼아서 측정하고 서로 비교한다. 측정지점의 분포(distribution)가 50%인 지점의 셀 커패시턴스를 비교해보면, 종래기술과 같이 900℃에서 한 단계(one step RTN)로 실시하는 경우의 셀 커패시턴스는 19.3 fF/cell이고, 본 발명과 같이 800℃와 850℃에서 두 단계 급속 질화처리(two step RTN)를 한 경우 셀 커패시턴스는 23.2fF/cell로 약 3.9fF/cell의 셀 커패시턴스가 개선된 것이 확인되었다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 따르면, HSG 형상의 하부전극에 오산화 이탄탈륨 유전체막을 침적하기 전에 진행하는 전처리 공정에 있어서, 첫째 HSG 형상의 변형을 방지하고, 둘째 산화방지막으로써의 질화막을 충분한 두께로 형성하여 커패시터를 포함하는 반도체 소자의 커패시턴스 특성을 향상시킬 수 있다.

Claims (16)

  1. 하부구조가 형성된 반도체 기판에 커패시터 하부전극을 형성하는 단계;
    상기 하부전극이 형성된 반도체 기판에 1차 급속 질화처리(RTN)를 진행하는 단계;
    상기 1차 급속 질화처리가 끝난 반도체 기판에 2차 급속 질화처리(RTN)를 진행하는 단계; 및
    상기 2차 급속 질화처리가 끝난 반도체 기판에 유전체막을 침적하는 단계를 포함하는 것을 특징으로 하는 오산화 이탄탈륨 유전체막을 갖는 커패시터 형성방법.
  2. 제 1항에 있어서,
    상기 하부전극은 HSG 형상을 갖도록 형성하는 것을 특징으로 하는 오산화 이탄탈륨 유전체막을 갖는 커패시터 형성방법.
  3. 제 1항에 있어서,
    상기 커패시터 하부전극을 형성한 후에 세정 단계를 더 진행하는 것을 특징으로 하는 오산화 이탄탈륨 유전체막을 갖는 커패시터 형성방법.
  4. 제 1항에 있어서,
    상기 1차 급속 질화처리(RTN)는 상기 2차 급속 질화처리(RTN)보다 저온에서 진행하는 것을 특징으로 하는 오산화 이탄탈륨 유전체막을 갖는 커패시터 형성방법.
  5. 제 1항에 있어서,
    상기 1차 급속 질화처리(RTN)는 800±50 ℃의 온도 범위에서 수행하는 것을 특징으로 하는 오산화 이탄탈륨 유전체막을 갖는 커패시터 형성방법.
  6. 제 1항에 있어서,
    상기 1차 급속 질화처리는 180 ±60초 동안 진행하는 것을 특징으로 하는 오산화 이탄탈륨 유전체막을 갖는 커패시터 형성방법.
  7. 제 1항에 있어서,
    상기 1차 급속 질화처리는 암모니아 가스의 분위기에서 진행하는 것을 특징으로 하는 오산화 이탄탈륨 유전체막을 갖는 커패시터 형성방법.
  8. 제 1항에 있어서,
    상기 1차 급속 질화처리는 850±40 ℃의 온도 범위에서 수행하는 것을 특징으로 하는 오산화 이탄탈륨 유전체막을 갖는 커패시터 형성방법.
  9. 제 1항에 있어서,
    상기 2차 급속 질화처리(RTN)는 180 ±60초 동안 진행하는 것을 특징으로 하는 오산화 이탄탈륨 유전체막을 갖는 커패시터 형성방법.
  10. 제 1항에 있어서,
    상기 1차 급속 질화처리(RTN)는 암모니아 가스의 분위기에서 진행하는 것을 특징으로 하는 오산화 이탄탈륨 유전체막을 갖는 커패시터 형성방법.
  11. 제 1항에 있어서,
    상기 1차 및 2차 급속 질화처리는 질화막의 두께는 7Å 이상으로 형성하도록 진행하는 것을 특징으로 하는 오산화 이탄탈륨 유전체막을 갖는 커패시터 형성방법.
  12. 제 1항에 있어서,
    상기 유전체막(dielectric layer)은 오산화 이탄탈륨(Ta2O5)을 사용하여 형성하는 것을 특징으로 하는 오산화 이탄탈륨 유전체막을 갖는 커패시터 형성방법.
  13. 제 1항에 있어서,
    상기 2차 급속 질화처리가 끝난 반도체 기판에 급속 산화처리(RTO) 단계를 더 수행하는 것을 특징으로 하는 오산화 이탄탈륨 유전체막을 갖는 커패시터 형성방법.
  14. 제 13항에 있어서,
    상기 급속 산화처리는 850±50℃의 온도 범위에서 진행하는 것을 특징으로 하는 오산화 이탄탈륨 유전체막을 갖는 커패시터 형성방법.
  15. 제 13항에 있어서,
    상기 급속 산화처리는 90 ±30초간 진행하는 것을 특징으로 하는 오산화 이탄탈륨 유전체막을 갖는 커패시터 형성방법.
  16. 제 13항에 있어서,
    상기 급속 산화처리는 산소(O2)가스 또는 아산화질소(N2O) 가스의 분위기에서 진행하는 것을 특징으로 하는 오산화 이탄탈륨 유전체막을 갖는 커패시터 형성방법.
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