JPH0488670A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0488670A JPH0488670A JP2204140A JP20414090A JPH0488670A JP H0488670 A JPH0488670 A JP H0488670A JP 2204140 A JP2204140 A JP 2204140A JP 20414090 A JP20414090 A JP 20414090A JP H0488670 A JPH0488670 A JP H0488670A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- 239000001257 hydrogen Substances 0.000 claims abstract description 50
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 50
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 48
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 230000004888 barrier function Effects 0.000 claims abstract description 28
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims abstract description 10
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- 239000007787 solid Substances 0.000 claims description 10
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 8
- 238000010438 heat treatment Methods 0.000 claims description 8
- 239000012212 insulator Substances 0.000 claims description 8
- 239000007789 gas Substances 0.000 claims description 6
- 229910052735 hafnium Inorganic materials 0.000 claims description 4
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 claims description 4
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 claims description 4
- 229910052759 nickel Inorganic materials 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 24
- 229920005591 polysilicon Polymers 0.000 description 24
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 12
- 239000003990 capacitor Substances 0.000 description 4
- 229910001873 dinitrogen Inorganic materials 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000012528 membrane Substances 0.000 description 2
- 101000617728 Homo sapiens Pregnancy-specific beta-1-glycoprotein 9 Proteins 0.000 description 1
- 102100021983 Pregnancy-specific beta-1-glycoprotein 9 Human genes 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- YZCKVEUIGOORGS-NJFSPNSNSA-N Tritium Chemical compound [3H] YZCKVEUIGOORGS-NJFSPNSNSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 238000001556 precipitation Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
・概要
・産業上の利用分野
・従来の技術（第４図）
・発明が解決しようとする課題
・課題を解決するための手段
・作用
・実施例（第１図〜第３図）
・発明の効果
【概要）
半導体装置及びその製造方法に関し、更に詳しく言えば
、ＴｉＮ膜を含む電極構造を有する半導体装置及びその
製造方法に関し、 半導体装置の特性変動等を抑制することのできるＴｉＮ
膜を含む電場構造を有する半導体装置及びその製造方法
を提供することを目的とし、半導体装置は、半導体基板
の上に、又は該半導体基板上もしくは絶縁体上の半導体
膜の上に、バリア層と上部電極又は上部配線とを有し、
前記バリア層は水素を含有させたＴｉ膜と、該Ｔｉ膜の
上のＴｉＮ膜とからなることを含み構成し、半導体装置
の製造方法は、半導体基板の上に、又は半導体基板上も
しくは１縁体上の半導体膜の上に’ｒｉｍを形成する工
程と、水素を含むガス中で加熱処理を行い、前記Ｔｉ膜
に水素を含有させる工程と、前記Ｔｉ膜の上にＴｉＮ膜
を形成して前記Ｔｉ１ｌｌとＴｉＮ膜とからなるバリア
層を形成する工程と、前記バリア層の上に上部電極又は
上部配線を形成する工程とを含み構成する。
、ＴｉＮ膜を含む電極構造を有する半導体装置及びその
製造方法に関し、 半導体装置の特性変動等を抑制することのできるＴｉＮ
膜を含む電場構造を有する半導体装置及びその製造方法
を提供することを目的とし、半導体装置は、半導体基板
の上に、又は該半導体基板上もしくは絶縁体上の半導体
膜の上に、バリア層と上部電極又は上部配線とを有し、
前記バリア層は水素を含有させたＴｉ膜と、該Ｔｉ膜の
上のＴｉＮ膜とからなることを含み構成し、半導体装置
の製造方法は、半導体基板の上に、又は半導体基板上も
しくは１縁体上の半導体膜の上に’ｒｉｍを形成する工
程と、水素を含むガス中で加熱処理を行い、前記Ｔｉ膜
に水素を含有させる工程と、前記Ｔｉ膜の上にＴｉＮ膜
を形成して前記Ｔｉ１ｌｌとＴｉＮ膜とからなるバリア
層を形成する工程と、前記バリア層の上に上部電極又は
上部配線を形成する工程とを含み構成する。
〔産業上の利用分野〕
本発明は、半導体装置及びその製造方法に関し、更に詳
しく言えば、ＴｉＮ膜を含む高信鱈性電極構造を有する
半導体装！及びその製造方法に関する。
しく言えば、ＴｉＮ膜を含む高信鱈性電極構造を有する
半導体装！及びその製造方法に関する。
〔従来の技術］
従来、Ｄ ＲＡ Ｍ （Ｄｙｎａｍｉｃ Ｒａｎｄｕｔ
ｅ Ａｃｃｅｓｓ Ｍｅｍ。
ｅ Ａｃｃｅｓｓ Ｍｅｍ。
ｒｙ） やＳ ＲＡＭ （Ｓｔａｔｉｃ Ｒａ
ｎｄｕｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）にお
いては、高集積化によるコンタクト部でのＡＩ配線のカ
バレージの悪化を改良するため、及びＳｉやＣｕなどを
含むＡＩ電極からのＳｉやＣｕなどの析出によるコンタ
クト不良を防止するため、ＡＩ！ｉ！線とＳｉ基板との
間、及びＡＩ配線とポリシリコン膜との間にＴ ｉ Ｍ
／Ｔ ｉ Ｎ１１ｌからなる２層のバリア層を挟んでい
る。また、このような構造にすることにより、ＡＩ配線
のエレクトロマイグレーションやストレスマイグレーシ
ランを防止することも可能になる。
ｎｄｕｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）にお
いては、高集積化によるコンタクト部でのＡＩ配線のカ
バレージの悪化を改良するため、及びＳｉやＣｕなどを
含むＡＩ電極からのＳｉやＣｕなどの析出によるコンタ
クト不良を防止するため、ＡＩ！ｉ！線とＳｉ基板との
間、及びＡＩ配線とポリシリコン膜との間にＴ ｉ Ｍ
／Ｔ ｉ Ｎ１１ｌからなる２層のバリア層を挟んでい
る。また、このような構造にすることにより、ＡＩ配線
のエレクトロマイグレーションやストレスマイグレーシ
ランを防止することも可能になる。
なお、Ｔｉ１ｌｌは、Ｓｉ基板又はポリシリコン膜とＴ
ｉＮＷｉ４との間に形成されてＳｉ基板又はポリシリコ
ン膜とＴｉＮ膜との密着性を向上する働きをしている。
ｉＮＷｉ４との間に形成されてＳｉ基板又はポリシリコ
ン膜とＴｉＮ膜との密着性を向上する働きをしている。
第４図（ａ）〜（ｃ）は、このような電極を有するＤＲ
ＡＭの作成方法について説明する断面２である。
ＡＭの作成方法について説明する断面２である。
同図（ａ）は、Ｓ／Ｄ電極をＳ／Ｄ領域と接続するため
のコンタクトホールを形成した後の状態を示す断面図で
、図中符号１はＳｉ基板、２ａ、２ｂはそれぞれ隣接す
るＭＩＳトランジスタのゲート絶縁膜、３ａ、３ｂはゲ
ート絶縁膜２ａ、２ｂ上のゲート電極、４ａ、４ｂはゲ
ート電極３ａ３ｂの両側のＳｉ基板１に形成されたソー
ス／ドレイン（Ｓ／Ｄ）領域、５は一方のＳ／Ｄ領域４
ｂと接続するセル容量の電極としてのポリシリコン膜、
７はセル容量のもう一方の電極であり、かつ不図示のワ
ードラインが接続されるポリシリコン膜、６はポリシリ
コン１１５．７に挟まれた絶縁膜、８は絶縁のための絶
縁膜で、５ｌＤＷＩ域屡４ａ上にコンタクトホールが設
けられている。
のコンタクトホールを形成した後の状態を示す断面図で
、図中符号１はＳｉ基板、２ａ、２ｂはそれぞれ隣接す
るＭＩＳトランジスタのゲート絶縁膜、３ａ、３ｂはゲ
ート絶縁膜２ａ、２ｂ上のゲート電極、４ａ、４ｂはゲ
ート電極３ａ３ｂの両側のＳｉ基板１に形成されたソー
ス／ドレイン（Ｓ／Ｄ）領域、５は一方のＳ／Ｄ領域４
ｂと接続するセル容量の電極としてのポリシリコン膜、
７はセル容量のもう一方の電極であり、かつ不図示のワ
ードラインが接続されるポリシリコン膜、６はポリシリ
コン１１５．７に挟まれた絶縁膜、８は絶縁のための絶
縁膜で、５ｌＤＷＩ域屡４ａ上にコンタクトホールが設
けられている。
このようなＳｉ基Ｆｉ、１に、第４図（ｂ）に示すよう
に、下から順次バリア層となるＴｉ膜９／ＴｉＮ膜ｌＯ
を形成し、更に上部１を極となるＳｉやＣｕなどを含む
Ａ、Ｎ［１１を形成する。
に、下から順次バリア層となるＴｉ膜９／ＴｉＮ膜ｌＯ
を形成し、更に上部１を極となるＳｉやＣｕなどを含む
Ａ、Ｎ［１１を形成する。
次いで、同図（Ｃ）に示すように、Ｔｉ１ｌ１９／Ｔｉ
Ｎ膜１０／ＡＩ！Ｉ！！Ｉｆ １をバターニングし、ビ
ットラインが接続されるＳ／Ｄｔ極１３を形成する。次
に、ＣＶＤ法によりカバー絶縁膜工４を形成した後、Ｃ
ＶＤ等の高温加熱処理により悪化したＳｉ基板１やポリ
シリコン膜の結晶性の回復のため、水素／窒素ガス中、
温度約４５０℃の条件でウェハの加熱処理を行っている
。
Ｎ膜１０／ＡＩ！Ｉ！！Ｉｆ １をバターニングし、ビ
ットラインが接続されるＳ／Ｄｔ極１３を形成する。次
に、ＣＶＤ法によりカバー絶縁膜工４を形成した後、Ｃ
ＶＤ等の高温加熱処理により悪化したＳｉ基板１やポリ
シリコン膜の結晶性の回復のため、水素／窒素ガス中、
温度約４５０℃の条件でウェハの加熱処理を行っている
。
しかし、このように作成されたＤＲＡＭを動作させると
、Ａ１１ｌｌｌｌのみでは発生していなかったリフレッ
シュ不良がＴｉ膜９／ＴｔＮ）［１０を挟むことにより
発生するという問題がある。即ち、セル容量を充電し、
ＭｒＳトランジスタをオンさせて情報を読み出した後、
再び充電しようとすると充電できな（なるという問題が
ある。
、Ａ１１ｌｌｌｌのみでは発生していなかったリフレッ
シュ不良がＴｉ膜９／ＴｔＮ）［１０を挟むことにより
発生するという問題がある。即ち、セル容量を充電し、
ＭｒＳトランジスタをオンさせて情報を読み出した後、
再び充電しようとすると充電できな（なるという問題が
ある。
また、ＳＲＡＭ、特に高抵抗負荷型のＳＲＡＭにおいて
は、水素／窒素ガス中で加熱処理の後、上記と同じよう
にＡ１配線のみでは変動していなかったポリシリコン膜
からなる抵抗の値がＴｉ膜／ＴｔＮ！Ｉ！を挟むことに
より変動し、所望の範囲から外れてしまうという問題が
ある。
は、水素／窒素ガス中で加熱処理の後、上記と同じよう
にＡ１配線のみでは変動していなかったポリシリコン膜
からなる抵抗の値がＴｉ膜／ＴｔＮ！Ｉ！を挟むことに
より変動し、所望の範囲から外れてしまうという問題が
ある。
調査によれば、主に次のようなことがこれらの問題の共
通の原因となっていると考えられる。即ち、Ｔｉ１１９
の高い水素固溶度により、Ｓｉ基板１やポリシリコン膜
に自然に導入されている水素がゲッタリングされたり、
水素／窒素ガスを用いた加熱処理によりＳｉ基板１やボ
リシ＋／コン膜に導入されるはずの水素の拡散が゛阻止
されたりする。従って、このような水素の欠乏によりＳ
ｉ基基板中ポリシリコン膜の結晶性の回復がなされなか
ったためではないかと考えられる。
通の原因となっていると考えられる。即ち、Ｔｉ１１９
の高い水素固溶度により、Ｓｉ基板１やポリシリコン膜
に自然に導入されている水素がゲッタリングされたり、
水素／窒素ガスを用いた加熱処理によりＳｉ基板１やボ
リシ＋／コン膜に導入されるはずの水素の拡散が゛阻止
されたりする。従って、このような水素の欠乏によりＳ
ｉ基基板中ポリシリコン膜の結晶性の回復がなされなか
ったためではないかと考えられる。
本発明は、かかる従来の問題点等に鑑みてなされたもの
で、半導体装置の特性変動等を抑制することのできるＴ
ｉＮＷＩを含む電極構造を有する半導体装１及びその製
造方法を捷供することを目的とするものである。
で、半導体装置の特性変動等を抑制することのできるＴ
ｉＮＷＩを含む電極構造を有する半導体装１及びその製
造方法を捷供することを目的とするものである。
〔課題を解決するための手段］
上記課題は、第１に、半導体基板の上に、又は該半導体
基板上もしくは絶縁体上の半導体膜の上に、バリア層と
上部電極又は上部配線とを有し、前記バリア層は水素を
含有させたＴｉ膜と、該Ｔｉ膜の上のＴｉＮ膜とからな
ることを特徴とする半導体装置によって解決され、 第２に、半導体基板の上に、又は該半導体基板上もしく
は絶縁体上の半導体膜の上にバリア層と上部電極又は上
部配線とを有し、前記バリア層は水素固溶度の小さい金
属膜と、該金属膜の上のＴｉＮ膜とからなることを特徴
とする半導体装置によって解決され、 第３に、第２の発明に記載の水素固溶度の小さい金属膜
としてアルミニウム（、ｌり、 ジルコニウム（Ｚｒ）
、ハフニウム（Ｈｆ）又はニッケル（Ｎ ｉ ）を用い
ることを特徴とする半導体装置によって解決され、 第４に、半導体基板の上に、又は半導体基板上もしくは
絶縁体上の半導体膜の上にＴｌｌを形成する工程と、水
素を含むガス中で加熱処理を行い、前記Ｔｉ膜に水素を
含有させる工程と、前記Ｔｉ膜の上にＴｉＮ膜を形成し
て前記Ｔｉ膜とＴｉＮ膜とからなるバリア層を形成する
工程と、前記バリア層の上に上部電極又は上部配線を形
成する工程とを存することを特徴とする半導体装１の製
造方法によって解決される。
基板上もしくは絶縁体上の半導体膜の上に、バリア層と
上部電極又は上部配線とを有し、前記バリア層は水素を
含有させたＴｉ膜と、該Ｔｉ膜の上のＴｉＮ膜とからな
ることを特徴とする半導体装置によって解決され、 第２に、半導体基板の上に、又は該半導体基板上もしく
は絶縁体上の半導体膜の上にバリア層と上部電極又は上
部配線とを有し、前記バリア層は水素固溶度の小さい金
属膜と、該金属膜の上のＴｉＮ膜とからなることを特徴
とする半導体装置によって解決され、 第３に、第２の発明に記載の水素固溶度の小さい金属膜
としてアルミニウム（、ｌり、 ジルコニウム（Ｚｒ）
、ハフニウム（Ｈｆ）又はニッケル（Ｎ ｉ ）を用い
ることを特徴とする半導体装置によって解決され、 第４に、半導体基板の上に、又は半導体基板上もしくは
絶縁体上の半導体膜の上にＴｌｌを形成する工程と、水
素を含むガス中で加熱処理を行い、前記Ｔｉ膜に水素を
含有させる工程と、前記Ｔｉ膜の上にＴｉＮ膜を形成し
て前記Ｔｉ膜とＴｉＮ膜とからなるバリア層を形成する
工程と、前記バリア層の上に上部電極又は上部配線を形
成する工程とを存することを特徴とする半導体装１の製
造方法によって解決される。
〔作用］
第１図（ｄ）、第２図、第３図（ａ）、 （ｂ）は本
願発明者が行った実験に用いた試料で、以下にその結果
を説明する。
願発明者が行った実験に用いた試料で、以下にその結果
を説明する。
実験には接続対象の異なるもの２種類に対してバリア層
の金属のＨＩＭの異なるもの２種類の計４種頬の試料を
用いた。
の金属のＨＩＭの異なるもの２種類の計４種頬の試料を
用いた。
第１に接続対象をＳｉ基板とする２種類の試料について
説明する。
説明する。
第１図（ｄ）、第２図に示すように、まず、ゲート電橋
１６ａの両側のＳｉ基板（半導体装Ｆｉ）１４にＳ／Ｄ
領域１７ａ、１７ｂを形成した後、一方のＳ／Ｄ領域１
７ｂに接続してセル容量３４を形成し、その後、バリア
層２５．３１の異なる２種類の電極を形成した。即ち、
他方のＳ ／ Ｄ ｉＩ域１７ａに水素を高濃度に含有
するＴｉ膜２２／ＴｉＮ膜２３Ｓｉ＠１％含む＾ｌ膜（
金属１１１）２Ｂ／ＴｉＮ膜２９の２種類のバリア層２
５．３１を形成し、更に、ともにこの上にＡｆ＃（上部
を極ン２４．３０を形成した。その後、ＣＶＤ法により
温度８５０″Ｃの条件でカバー絶縁膜２７．３３として
ＰＳＧＷａを形成した。なお、水素を高濃度に含有する
Ｔｉ膜２２は、水素３％／窒素９７％の混合ガス中、温
度５００℃、３０秒の条件で加熱処理することにより形
成した。
１６ａの両側のＳｉ基板（半導体装Ｆｉ）１４にＳ／Ｄ
領域１７ａ、１７ｂを形成した後、一方のＳ／Ｄ領域１
７ｂに接続してセル容量３４を形成し、その後、バリア
層２５．３１の異なる２種類の電極を形成した。即ち、
他方のＳ ／ Ｄ ｉＩ域１７ａに水素を高濃度に含有
するＴｉ膜２２／ＴｉＮ膜２３Ｓｉ＠１％含む＾ｌ膜（
金属１１１）２Ｂ／ＴｉＮ膜２９の２種類のバリア層２
５．３１を形成し、更に、ともにこの上にＡｆ＃（上部
を極ン２４．３０を形成した。その後、ＣＶＤ法により
温度８５０″Ｃの条件でカバー絶縁膜２７．３３として
ＰＳＧＷａを形成した。なお、水素を高濃度に含有する
Ｔｉ膜２２は、水素３％／窒素９７％の混合ガス中、温
度５００℃、３０秒の条件で加熱処理することにより形
成した。
また、′Ｍ２に、接続対象をポリシリコン膜とする他の
２種類の試料について説明する。
２種類の試料について説明する。
第３図（ａ）、（ｂ）に示すように、まず５ｉＯｚ膜（
絶縁体）３６上にポリシリコン膜（半導体装置３７の抵
抗を形成し、５ｉＯｚ膜３８で被１した後、更に、この
ｓｉｏ□ｌ！ｌｌ３Ｂに開口部３８ａ、３８ｂを形成し
、その後、バリア層４３．４８の異なる２種類の配線を
形成した。即ち、水素を高濃度に含有するＴｉ膜３９ａ
、３９ｂ／Ｔｉ Ｎ膜４０ａ、４０ｂと、Ｓｉを工％含
むＡＩ膜（金Ｉ）ｌ） ４４ａ 、 ４４ ｂ ／ Ｔ
ｉ Ｎｔｌ１４５ａ、４５ｂとの２種類のバリア層４
３．４８を形成した後、共に、更にこの上にＡＩ膜（上
部配線）４ｆａ、４１ｂと４６ａ、４６ｂを形成し、そ
の後、ＣＶＤ法により温度８５０℃の条件でカバー絶縁
膜４２４７としてＰＳＧＩＩを形成した。なお、水素を
高濃度に含存するＴ！膜３９ａ、３９ｂは、水素３％／
窒素９７％の混合ガス中、温度５００℃、３０秒の条件
で加熱処理することにより形成した。
絶縁体）３６上にポリシリコン膜（半導体装置３７の抵
抗を形成し、５ｉＯｚ膜３８で被１した後、更に、この
ｓｉｏ□ｌ！ｌｌ３Ｂに開口部３８ａ、３８ｂを形成し
、その後、バリア層４３．４８の異なる２種類の配線を
形成した。即ち、水素を高濃度に含有するＴｉ膜３９ａ
、３９ｂ／Ｔｉ Ｎ膜４０ａ、４０ｂと、Ｓｉを工％含
むＡＩ膜（金Ｉ）ｌ） ４４ａ 、 ４４ ｂ ／ Ｔ
ｉ Ｎｔｌ１４５ａ、４５ｂとの２種類のバリア層４
３．４８を形成した後、共に、更にこの上にＡＩ膜（上
部配線）４ｆａ、４１ｂと４６ａ、４６ｂを形成し、そ
の後、ＣＶＤ法により温度８５０℃の条件でカバー絶縁
膜４２４７としてＰＳＧＩＩを形成した。なお、水素を
高濃度に含存するＴ！膜３９ａ、３９ｂは、水素３％／
窒素９７％の混合ガス中、温度５００℃、３０秒の条件
で加熱処理することにより形成した。
そして、これらの試料はいずれも作成工程の最後に、水
素／窒素混合ガス中、温度４５０℃、６０分の条件で加
熱処理を行った。
素／窒素混合ガス中、温度４５０℃、６０分の条件で加
熱処理を行った。
第１図（ｄ）及び第２図の試料を用いた実験結果によれ
ば、リフレッシュ不良が大幅に低減した。
ば、リフレッシュ不良が大幅に低減した。
これは、Ｓｉ基板１４上に水素の導入されたＴｉ膜２２
、又は水素固溶度の小さい八［２８を有しているので、
Ｓｉ基Ｆｉ１４中には十分な水素が残存し、Ｓｉ基Ｆｉ
１４の結晶性が初期状態のまま保持されたためと考えら
れるが、詳細な理由については今のところ不明である。
、又は水素固溶度の小さい八［２８を有しているので、
Ｓｉ基Ｆｉ１４中には十分な水素が残存し、Ｓｉ基Ｆｉ
１４の結晶性が初期状態のまま保持されたためと考えら
れるが、詳細な理由については今のところ不明である。
また、第３図（ａ）、（ｂ）の試料を用いた実験結果に
よれば、２種類の引きだし電極ともにポリシリコン膜３
７の抵抗値が安定した。これは、ポリシリコン膜３７と
の接触部に水素の導入されたＴｉ膜３９ａ又は水素固溶
度の小さいＡｌｔ！Ｗ４４ａを存しているので、ポリシ
リコン！３フ中に自然に導入された水素がもはやＴｉ膜
３９ａ又はＡＩ膜４４ａにより吸収されず、抵抗として
のポリシリコン膜３７中には十分な水素が残存し、ポリ
シリコン膜３７のグレインサイズなど結晶性が初期状態
のまま保持されたためと考えられる。
よれば、２種類の引きだし電極ともにポリシリコン膜３
７の抵抗値が安定した。これは、ポリシリコン膜３７と
の接触部に水素の導入されたＴｉ膜３９ａ又は水素固溶
度の小さいＡｌｔ！Ｗ４４ａを存しているので、ポリシ
リコン！３フ中に自然に導入された水素がもはやＴｉ膜
３９ａ又はＡＩ膜４４ａにより吸収されず、抵抗として
のポリシリコン膜３７中には十分な水素が残存し、ポリ
シリコン膜３７のグレインサイズなど結晶性が初期状態
のまま保持されたためと考えられる。
なお、水素固溶度の小さい金Ｉｌｌ膜としてＡ１膜の他
にジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）ニッケル
（Ｎ ｉ ）を用いた場合も、上記と同様な作用・効果
が得られる。
にジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）ニッケル
（Ｎ ｉ ）を用いた場合も、上記と同様な作用・効果
が得られる。
〔実施例］
以下、図面を参照しながら本発明の実施例について説明
する。
する。
第１図（ａ）〜（ｄ）は、本発明の実施例の電極構造を
有するＤＲＡＭの製造方法を説明する断面図である。
有するＤＲＡＭの製造方法を説明する断面図である。
同図（ａ）は、Ｓ／Ｄ電極をＳ／Ｄ領域と接続するため
のコンタクトホールを形成した後の状態を示す断面図で
、図中符号１４はＳｔ基板（半導体基板） 、１５ａ、
１５ｂはそれぞれ隣接するＭＩＳトランジスタのゲート
絶縁膜、１６ａ、１６ｂはゲート絶縁膜１５ａ、ｌＳｂ
上のゲート電極、１７ａ、１７ｂはゲート電極１６ａ、
ｆ６ｂの両゛側のＳｉ基板１４に形成されたソース／ド
レイン（Ｓ／Ｄ）ｆｉ頁域、１８は一方のＳ／ＤＩＮ域
１７ｂと接続するセル容量の電極としてのポリシリコン
膜、２０はセル容量のもう一方の電極であり、かつ不図
示のワードラインが接続されるポリシリコン膜、１９は
ポリシリコン！１８．２０に挾まれた５ｉ３Ｎａ ）ｌ
、２１は絶縁のためのＳｉＯ２！ｆｌで、Ｓ ／ Ｄ
ｎＷ域層１７ａ上にコンタクトホールが設けられている
。
のコンタクトホールを形成した後の状態を示す断面図で
、図中符号１４はＳｔ基板（半導体基板） 、１５ａ、
１５ｂはそれぞれ隣接するＭＩＳトランジスタのゲート
絶縁膜、１６ａ、１６ｂはゲート絶縁膜１５ａ、ｌＳｂ
上のゲート電極、１７ａ、１７ｂはゲート電極１６ａ、
ｆ６ｂの両゛側のＳｉ基板１４に形成されたソース／ド
レイン（Ｓ／Ｄ）ｆｉ頁域、１８は一方のＳ／ＤＩＮ域
１７ｂと接続するセル容量の電極としてのポリシリコン
膜、２０はセル容量のもう一方の電極であり、かつ不図
示のワードラインが接続されるポリシリコン膜、１９は
ポリシリコン！１８．２０に挾まれた５ｉ３Ｎａ ）ｌ
、２１は絶縁のためのＳｉＯ２！ｆｌで、Ｓ ／ Ｄ
ｎＷ域層１７ａ上にコンタクトホールが設けられている
。
このような５ｉｊＪｉ １４に、第１図（ｂ）に示すよ
うに、スパッタ法によりＴ ｉ １９９を形成した後、
水素（Ｌ）３％／窒素（Ｎｚ ） ９７％の混合ガス中
、温度約５００℃、３０秒の条件で、加熱処理を行うこ
とにより腰厚杓２００人のＴｉ膜２Ｉ中に水素を導入す
る。
うに、スパッタ法によりＴ ｉ １９９を形成した後、
水素（Ｌ）３％／窒素（Ｎｚ ） ９７％の混合ガス中
、温度約５００℃、３０秒の条件で、加熱処理を行うこ
とにより腰厚杓２００人のＴｉ膜２Ｉ中に水素を導入す
る。
次いで、同図？Ｃ）に示すように、スパッタ法によりＴ
ｉ膜２１上ニ１１ｇ厚約１２００人（７）ＴｉＮ膜２２
／ＩＩ厚約１μｍのＡＩ！、膜２３ ＠形成ｔル。
ｉ膜２１上ニ１１ｇ厚約１２００人（７）ＴｉＮ膜２２
／ＩＩ厚約１μｍのＡＩ！、膜２３ ＠形成ｔル。
次に、同ｒｊ！Ｊ（ｄ）に示すように、これらの膜２２
〜２３をバターニングし、ピントラインが接続されるＳ
／Ｄ電極２６を形成する。次に、ＣＶＤ法により温度約
８５０°Ｃの条件でカバー絶縁膜２７を形成する。
〜２３をバターニングし、ピントラインが接続されるＳ
／Ｄ電極２６を形成する。次に、ＣＶＤ法により温度約
８５０°Ｃの条件でカバー絶縁膜２７を形成する。
その後、必要により水素／窒素ガス中、温度約４５０℃
の条件でＳｉ基板１４の加熱処理を行う。
の条件でＳｉ基板１４の加熱処理を行う。
このようにして作成されたＤＲＡＭによれば、Ｓｉ基板
１４上に水素の導入されたＴｔ膜２２を有しているので
、Ｓｉ基板１４中には十分な水素が残存し、Ｓｉ基板１
４の結晶性が初ｇ状態のまま保持される。これにより、
リフレッシュ不良を大幅に低減することができる。
１４上に水素の導入されたＴｔ膜２２を有しているので
、Ｓｉ基板１４中には十分な水素が残存し、Ｓｉ基板１
４の結晶性が初ｇ状態のまま保持される。これにより、
リフレッシュ不良を大幅に低減することができる。
なお、上記の実施例では、２層のバリア層２５の第１Ｉ
巨にＴｉ膜２２を用いているが、第２図に示すように、
ＡＩＷ！２ Ｂをはじめ、ジルコニウム（Ｚｒ）、ハフ
ニウム（Ｈｆ ） 、コンケル（Ｎｉ）等水素固溶度の
小さい金属Ｍ２８を用いることもできる。
巨にＴｉ膜２２を用いているが、第２図に示すように、
ＡＩＷ！２ Ｂをはじめ、ジルコニウム（Ｚｒ）、ハフ
ニウム（Ｈｆ ） 、コンケル（Ｎｉ）等水素固溶度の
小さい金属Ｍ２８を用いることもできる。
これにより、Ｓｉ基板１４中に自然に導入された水素の
Ａ１膜２８によるゲッタリングを防止することができる
。従って、Ｓｉ基板１４中には十分な水素が残存し、Ｓ
ｉ基板１４’の結晶性が初期状態のまま保持される。ま
た、水素処理により水素をＳｉ基板１４に導入する場合
でも、従来と異なりＡｌ膜２８によりＳｉ基板１４への
拡散が妨害されないので、Ｓｉ基板１４中には十分な水
素が存在し、Ｓｉ基板１４の結晶性の回復を図れる。従
って、リフレッシュ不良を大幅に低減することができる
。
Ａ１膜２８によるゲッタリングを防止することができる
。従って、Ｓｉ基板１４中には十分な水素が残存し、Ｓ
ｉ基板１４’の結晶性が初期状態のまま保持される。ま
た、水素処理により水素をＳｉ基板１４に導入する場合
でも、従来と異なりＡｌ膜２８によりＳｉ基板１４への
拡散が妨害されないので、Ｓｉ基板１４中には十分な水
素が存在し、Ｓｉ基板１４の結晶性の回復を図れる。従
って、リフレッシュ不良を大幅に低減することができる
。
また、このような電極を高抵抗負荷型ＳＲＡ、Ｍの電極
として用いることにより、抵抗として用いられるポリシ
リコン膜の結晶性の保持、又は回復を図ることができる
ので、抵抗値の安定化を図ることができる。
として用いることにより、抵抗として用いられるポリシ
リコン膜の結晶性の保持、又は回復を図ることができる
ので、抵抗値の安定化を図ることができる。
〔発明の効果］
以上のように、本発明の半導体装置及びその製造方法に
よれば、半導体基板の上に、又は半導体基板上もしくは
絶縁体上の半導体膜の上に水素の導入されたＴｉ膜又は
水素固溶度の小さい金Ｉｗ＃を有しているので、半導体
基板又は半導体膜には十分な水素が含有されることにな
る。
よれば、半導体基板の上に、又は半導体基板上もしくは
絶縁体上の半導体膜の上に水素の導入されたＴｉ膜又は
水素固溶度の小さい金Ｉｗ＃を有しているので、半導体
基板又は半導体膜には十分な水素が含有されることにな
る。
これにより、従来の場合と異なり、結晶性の保持、又は
回復を図ることができるので、例えばＤＲＡＭのリフレ
ッシュ不良や高抵抗負荷型のＳＲＡＭの半導体膜からな
る抵抗の値の変動を防止することが出来る。
回復を図ることができるので、例えばＤＲＡＭのリフレ
ッシュ不良や高抵抗負荷型のＳＲＡＭの半導体膜からな
る抵抗の値の変動を防止することが出来る。
第１図は、本発明の実施例のＤ ＲＡ、 Ｍの作成方法
について説明する断面図、 第２図は、本発明の他の実施例のＤＲＡＭについて説明
する断面図、 第３図は、本発明の作用について説明する断面図、 第４図は、従来例のＤＲＡＭの作成方法について説明す
る断面図である。 〔符号の説明〕 １・・・Ｓｉ基板、 ２ａ、２ｂ・・・ゲート絶縁膜、 ３ ａ、 ３ ｂ、 １６ａ、 １６ｂ−・・ゲート
電極、４ ａ、４ ｂ−Ｓ／Ｄ領域層、 ５．７． １８．２０・・・ポリシリコン膜、６８・・
・絶縁膜、 ９、 ２２．３９ａ、 ３９ｂ・−Ｔ ｔｌ！ｌｌ、１
０ ２３ ２９、４０ａ、 ４０ｂ、 ４５ａ、 ４５
ｂ−ＴｔＮＩＩＫ、 １１・・・ＡＩｌ膜、 １２．２５，３１．４３．４８・・・バリア層、１４．
３５・・・Ｓｉ基板（半導体基板）、１５ａ、１５ｂ・
・−ゲート酸化膜、 １９・・・５ｉｊＬ 膜、 ２１．３８・・・ＳｉＯ□膜、 ２４．３０・・・Ａｌ膜（上部電極）、２７．３３，４
２．４７・・・カバー絶縁膜、２８・・・Ａｌ膜（金属
Ｍ）、 ３４・・・セル容量、 ３６・・・ＳｉＯ□Ｉ！（絶縁膜）、 ３７・・・ポリシリコン膜（半導体膜）、３８ａ 、
３８ｂ −・・開口部、 ４１ａ、４１ｂ、４６ａ、４６ｂ−ＡｒｔＩ！Ｉ！（上
部配線）。
について説明する断面図、 第２図は、本発明の他の実施例のＤＲＡＭについて説明
する断面図、 第３図は、本発明の作用について説明する断面図、 第４図は、従来例のＤＲＡＭの作成方法について説明す
る断面図である。 〔符号の説明〕 １・・・Ｓｉ基板、 ２ａ、２ｂ・・・ゲート絶縁膜、 ３ ａ、 ３ ｂ、 １６ａ、 １６ｂ−・・ゲート
電極、４ ａ、４ ｂ−Ｓ／Ｄ領域層、 ５．７． １８．２０・・・ポリシリコン膜、６８・・
・絶縁膜、 ９、 ２２．３９ａ、 ３９ｂ・−Ｔ ｔｌ！ｌｌ、１
０ ２３ ２９、４０ａ、 ４０ｂ、 ４５ａ、 ４５
ｂ−ＴｔＮＩＩＫ、 １１・・・ＡＩｌ膜、 １２．２５，３１．４３．４８・・・バリア層、１４．
３５・・・Ｓｉ基板（半導体基板）、１５ａ、１５ｂ・
・−ゲート酸化膜、 １９・・・５ｉｊＬ 膜、 ２１．３８・・・ＳｉＯ□膜、 ２４．３０・・・Ａｌ膜（上部電極）、２７．３３，４
２．４７・・・カバー絶縁膜、２８・・・Ａｌ膜（金属
Ｍ）、 ３４・・・セル容量、 ３６・・・ＳｉＯ□Ｉ！（絶縁膜）、 ３７・・・ポリシリコン膜（半導体膜）、３８ａ 、
３８ｂ −・・開口部、 ４１ａ、４１ｂ、４６ａ、４６ｂ−ＡｒｔＩ！Ｉ！（上
部配線）。
Claims (4)
- （１）半導体基板の上に、又は半導体基板上もしは絶縁
体上の半導体膜の上に、バリア層と上部電極又は上部配
線とを有し、 前記バリア層は水素を含有させたＴｉ膜と、該Ｔｉ膜の
上のＴｉＮ膜とからなることを特徴とする半導体装置。 - （２）請求項１記載のバリア層が水素固溶度の小さい金
属膜と、該金属膜の上のＴｉＮ膜とからなることを特徴
とする半導体装置。 - （３）請求項２記載の水素固溶度の小さい金属膜として
アルミニウム（Ａｌ）、ジルコニウム（Ｚｒ）ハフニウ
ム（Ｈｆ）又はニッケル（Ｎｉ）を用いることを特徴と
する半導体装置。 - （４）半導体基板の上に、又は半導体基板上もしくは絶
縁体上の半導体膜の上にＴｉ膜を形成する工程と、 水素を含むガス中で加熱処理を行い、前記Ｔｉ膜に水素
を含有させる工程と、 前記Ｔｉ膜の上にＴｉＮ膜を形成して前記Ｔｉ膜とＴｉ
Ｎ膜とからなるバリア層を形成する工程と、 前記バリア層の上に上部電極又は上部配線を形成する工
程とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2204140A JPH0488670A (ja) | 1990-07-31 | 1990-07-31 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2204140A JPH0488670A (ja) | 1990-07-31 | 1990-07-31 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0488670A true JPH0488670A (ja) | 1992-03-23 |
Family
ID=16485502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2204140A Pending JPH0488670A (ja) | 1990-07-31 | 1990-07-31 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0488670A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08250665A (ja) * | 1995-02-27 | 1996-09-27 | Lg Semicon Co Ltd | 凹凸の表面形状を有するタングステン膜の形成方法及びこれを用いた半導体装置の製造方法 |
| JP2003151917A (ja) * | 2001-11-09 | 2003-05-23 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
-
1990
- 1990-07-31 JP JP2204140A patent/JPH0488670A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08250665A (ja) * | 1995-02-27 | 1996-09-27 | Lg Semicon Co Ltd | 凹凸の表面形状を有するタングステン膜の形成方法及びこれを用いた半導体装置の製造方法 |
| JP2003151917A (ja) * | 2001-11-09 | 2003-05-23 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
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