JPH10144881A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10144881A JPH10144881A JP8300104A JP30010496A JPH10144881A JP H10144881 A JPH10144881 A JP H10144881A JP 8300104 A JP8300104 A JP 8300104A JP 30010496 A JP30010496 A JP 30010496A JP H10144881 A JPH10144881 A JP H10144881A
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Abstract
(57)【要約】
【課題】キャパシタ下部の層間絶縁膜が厚くなり、しか
もエッチング液のしみ込みにより層間絶縁膜に空洞を生
じる。 【解決手段】素子上の層間絶縁膜９上にポリシリコンか
らなる底部電極膜１１を形成したのち円柱状のコア酸化
膜１２を形成し、次でポリシリコン膜１３を形成したの
ち異方性エッチングしコア酸化膜１２の側壁上に筒状電
極１３Ａを形成すると共に、オーバーエッチングにより
コア酸化膜１２間の底部電極膜をエッチングし膜厚を薄
くする。次でコア酸化膜１２を除去したのち、筒状電極
１３Ａの側面に絶縁膜からなるスペーサ１４を形成し、
次で筒状電極間の底部電極膜１１を除去し、筒状電極１
３Ａの下部に底部電極１１Ａを形成する。
もエッチング液のしみ込みにより層間絶縁膜に空洞を生
じる。 【解決手段】素子上の層間絶縁膜９上にポリシリコンか
らなる底部電極膜１１を形成したのち円柱状のコア酸化
膜１２を形成し、次でポリシリコン膜１３を形成したの
ち異方性エッチングしコア酸化膜１２の側壁上に筒状電
極１３Ａを形成すると共に、オーバーエッチングにより
コア酸化膜１２間の底部電極膜をエッチングし膜厚を薄
くする。次でコア酸化膜１２を除去したのち、筒状電極
１３Ａの側面に絶縁膜からなるスペーサ１４を形成し、
次で筒状電極間の底部電極膜１１を除去し、筒状電極１
３Ａの下部に底部電極１１Ａを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、ＤＲＡＭのスタックト・キャパシタな
どに利用される円筒電極の形成方法に関する。
法に関し、特に、ＤＲＡＭのスタックト・キャパシタな
どに利用される円筒電極の形成方法に関する。
【０００２】
【従来の技術】半導体記憶装置の中で記憶情報の任意な
入出力が可能なものにＤＲＡＭがある。このＤＲＡＭの
メモリセルは、１個のトランスファトランジスタと、１
個のキャパシタとからなるものが構造的に簡単であり、
半導体記憶装置の高集積化に最も適するものとして広く
用いられている。
入出力が可能なものにＤＲＡＭがある。このＤＲＡＭの
メモリセルは、１個のトランスファトランジスタと、１
個のキャパシタとからなるものが構造的に簡単であり、
半導体記憶装置の高集積化に最も適するものとして広く
用いられている。
【０００３】このようなメモリセルのキャパシタでは、
半導体デバイスの更なる高集積化に伴い３次元構造のも
のが開発され使用されてきている。このキャパシタの３
次元化は次のような理由による。半導体素子の微細化及
び高密度化に伴いキャパシタの占有面積の縮小化が必須
となっている。しかし、ＤＲＡＭの安定動作及び信頼性
確保のためには、一定以上の容量値は必要とされる。そ
こで、キャパシタの電極を平面構造から３次元構造に変
えて、縮小した占有面積の中でキャパシタ電極の表面積
を拡大することが必要となる。
半導体デバイスの更なる高集積化に伴い３次元構造のも
のが開発され使用されてきている。このキャパシタの３
次元化は次のような理由による。半導体素子の微細化及
び高密度化に伴いキャパシタの占有面積の縮小化が必須
となっている。しかし、ＤＲＡＭの安定動作及び信頼性
確保のためには、一定以上の容量値は必要とされる。そ
こで、キャパシタの電極を平面構造から３次元構造に変
えて、縮小した占有面積の中でキャパシタ電極の表面積
を拡大することが必要となる。
【０００４】このＤＲＡＭのメモリセルの３次元構造の
キャパシタには、スタック構造のものとトレンチ構造の
ものとがある。スタック構造のキャパシタとして円筒型
のものが種々に提案されている。例えば、特開平６−１
５１７４７号公報ではキャパシタの蓄積電極を円筒型に
形成して表面積を増加させようとする提案がなされてい
る。
キャパシタには、スタック構造のものとトレンチ構造の
ものとがある。スタック構造のキャパシタとして円筒型
のものが種々に提案されている。例えば、特開平６−１
５１７４７号公報ではキャパシタの蓄積電極を円筒型に
形成して表面積を増加させようとする提案がなされてい
る。
【０００５】以下、図面を参照して、この従来の方法で
形成されるキャパシタ電極について説明する。まず図１
に示すように、Ｐ型のシリコン基板１上に選択的にフィ
ールド酸化膜２を形成し、素子領域にゲート酸化膜３を
介してポリシリコン膜等からなるゲート電極４を形成す
る。次にこのゲート電極４と自己整合的にＮ型のソース
（もしくはドレイン）領域５およびドレイン（もしくは
ソース）領域６を形成し、酸化シリコンを主成分とする
絶縁膜７を形成する。絶縁膜７が形成された状態で、リ
ソグラフィー技術とドライエッチング技術を用いて、ド
レイン（もしくはソース）領域６に達する様に開口部７
ａを形成し、多結晶シリコン膜及びタングステンシリサ
イド膜からなるポリサイド構造のビット線８を形成す
る。
形成されるキャパシタ電極について説明する。まず図１
に示すように、Ｐ型のシリコン基板１上に選択的にフィ
ールド酸化膜２を形成し、素子領域にゲート酸化膜３を
介してポリシリコン膜等からなるゲート電極４を形成す
る。次にこのゲート電極４と自己整合的にＮ型のソース
（もしくはドレイン）領域５およびドレイン（もしくは
ソース）領域６を形成し、酸化シリコンを主成分とする
絶縁膜７を形成する。絶縁膜７が形成された状態で、リ
ソグラフィー技術とドライエッチング技術を用いて、ド
レイン（もしくはソース）領域６に達する様に開口部７
ａを形成し、多結晶シリコン膜及びタングステンシリサ
イド膜からなるポリサイド構造のビット線８を形成す
る。
【０００６】次に酸化シリコンを主成分とする層間絶縁
膜９を形成し、次で図４（ａ）に示すように、その上に
厚さ１００ｎｍの窒化シリコン膜１０を形成し、ドレイ
ン（もしくはソース）に達する開口部９ａを形成する。
次にこの開口部９ａを含む全面にＣＶＤ法を用いてポリ
シリコン膜２１を全面に被着形成する。ついでポリシリ
コン膜２１上にシリコン酸化膜をＣＶＤ法により被着
し、このシリコン酸化膜をリソグラフィー技術によりパ
ターニングして円柱状のコア酸化膜２２を形成する。次
にコア酸化膜２２及びポリシリコン膜２１上にポリシリ
コン膜２３をＣＶＤ法により被着し、更に全面にシリコ
ン酸化膜を形成し、続いてＲＩＥ法によりシリコン酸化
膜を異方性エッチングしコア酸化膜２２の側壁にスペー
サ２４を形成する。
膜９を形成し、次で図４（ａ）に示すように、その上に
厚さ１００ｎｍの窒化シリコン膜１０を形成し、ドレイ
ン（もしくはソース）に達する開口部９ａを形成する。
次にこの開口部９ａを含む全面にＣＶＤ法を用いてポリ
シリコン膜２１を全面に被着形成する。ついでポリシリ
コン膜２１上にシリコン酸化膜をＣＶＤ法により被着
し、このシリコン酸化膜をリソグラフィー技術によりパ
ターニングして円柱状のコア酸化膜２２を形成する。次
にコア酸化膜２２及びポリシリコン膜２１上にポリシリ
コン膜２３をＣＶＤ法により被着し、更に全面にシリコ
ン酸化膜を形成し、続いてＲＩＥ法によりシリコン酸化
膜を異方性エッチングしコア酸化膜２２の側壁にスペー
サ２４を形成する。
【０００７】次に図４（ｂ）に示す様に、ＲＩＥ法によ
りポリシリコン膜２３の異方性エッチングを行いコア酸
化膜２２の上部を露出させる。これにより筒状電極２３
Ａが形成される。
りポリシリコン膜２３の異方性エッチングを行いコア酸
化膜２２の上部を露出させる。これにより筒状電極２３
Ａが形成される。
【０００８】次に図４（ｃ）に示すように、ポリシリコ
ン膜２１のエッチングを行い底部電極２１Ａを形成し、
弗酸系のエッチング液によりコア酸化膜及びスペーサ２
４を除去する。次で底部電極２１Ａ及び筒状電極２３Ａ
にリンをイオン注入して、底部電極２１Ａ及び筒状電極
２３Ａからなる下部電極２５が形成される。
ン膜２１のエッチングを行い底部電極２１Ａを形成し、
弗酸系のエッチング液によりコア酸化膜及びスペーサ２
４を除去する。次で底部電極２１Ａ及び筒状電極２３Ａ
にリンをイオン注入して、底部電極２１Ａ及び筒状電極
２３Ａからなる下部電極２５が形成される。
【０００９】最後に、図４（ｄ）に示す様に、全表面に
キャパシタ絶縁膜１６を形成しこのキャパシタ絶縁膜１
６の全表面に、上部電極１７を形成しキャパシタを完成
させる。
キャパシタ絶縁膜１６を形成しこのキャパシタ絶縁膜１
６の全表面に、上部電極１７を形成しキャパシタを完成
させる。
【００１０】
【発明が解決しようとする課題】この従来の筒状電極の
形成方法では、底部電極２１Ａの下にエッチングストッ
パとして窒化シリコン膜１０を用いているため層間膜が
厚くなってしまうという問題点があった。また図４
（ｃ）に示したように、コア酸化膜を除去する時エッチ
ング時間が長くなり、エッチング液が底部電極とエッチ
ングストッパとの界面から絶縁膜９にしみこみ、開口部
９ａ周辺の絶縁膜９に空洞２５を作ってしまうという問
題点があった。
形成方法では、底部電極２１Ａの下にエッチングストッ
パとして窒化シリコン膜１０を用いているため層間膜が
厚くなってしまうという問題点があった。また図４
（ｃ）に示したように、コア酸化膜を除去する時エッチ
ング時間が長くなり、エッチング液が底部電極とエッチ
ングストッパとの界面から絶縁膜９にしみこみ、開口部
９ａ周辺の絶縁膜９に空洞２５を作ってしまうという問
題点があった。
【００１１】本発明の目的は、キャパシタ下部の層間絶
縁膜を薄くでき、しかもこの層間絶縁膜に空洞の生じる
ことのない半導体装置の製造方法を提供することにあ
る。
縁膜を薄くでき、しかもこの層間絶縁膜に空洞の生じる
ことのない半導体装置の製造方法を提供することにあ
る。
【００１２】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上の絶縁膜の表面にキャパシタ用
の底部電極膜を形成する工程と、この底部電極膜上に選
択的に円柱状のコア部材を形成したのち全面に導電膜を
形成する工程と、この導電膜を異方性エッチングし前記
コア部材の表面を露出させその側壁上に筒状電極を形成
すると共に、オーバーエッチングにより前記コア部材間
の前記底部電極膜をエッチングし膜厚を薄くする工程
と、表面が露出した前記コア部材を除去したのち全面に
絶縁膜を形成し異方性エッチングして前記筒状電極の外
側壁と内側壁上にスペーサを形成する工程と、このスペ
ーサにより前記筒状電極を保護しながら筒状電極間に露
出した前記底部電極膜を異方性エッチングして除去し前
記筒状電極の下部に前記底部電極膜からなる底部電極を
形成する工程と、前記筒状電極と前記底部電極からなる
下部電極の表面にキャパシタ用の絶縁膜を形成する工程
とを含むことを特徴とするものである。
造方法は、半導体基板上の絶縁膜の表面にキャパシタ用
の底部電極膜を形成する工程と、この底部電極膜上に選
択的に円柱状のコア部材を形成したのち全面に導電膜を
形成する工程と、この導電膜を異方性エッチングし前記
コア部材の表面を露出させその側壁上に筒状電極を形成
すると共に、オーバーエッチングにより前記コア部材間
の前記底部電極膜をエッチングし膜厚を薄くする工程
と、表面が露出した前記コア部材を除去したのち全面に
絶縁膜を形成し異方性エッチングして前記筒状電極の外
側壁と内側壁上にスペーサを形成する工程と、このスペ
ーサにより前記筒状電極を保護しながら筒状電極間に露
出した前記底部電極膜を異方性エッチングして除去し前
記筒状電極の下部に前記底部電極膜からなる底部電極を
形成する工程と、前記筒状電極と前記底部電極からなる
下部電極の表面にキャパシタ用の絶縁膜を形成する工程
とを含むことを特徴とするものである。
【００１３】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。図１（ａ），（ｂ）及び図２（ａ）〜
（ｄ）は本発明の第１の実施の形態を説明する為の半導
体チップの断面図であり、特に図２は層間絶縁膜の上部
の構造を示すものである。
て説明する。図１（ａ），（ｂ）及び図２（ａ）〜
（ｄ）は本発明の第１の実施の形態を説明する為の半導
体チップの断面図であり、特に図２は層間絶縁膜の上部
の構造を示すものである。
【００１４】まず図１（ａ）に示すように、従来例と同
様に操作し、Ｐ型シリコンの基板１上に選択酸化法によ
りフィールド酸化膜２を形成したのち、素子領域にゲー
ト酸化膜３を介し、ポリシリコン膜等からなる厚さ２０
０ｎｍのゲート電極４を形成する。次でフィールド酸化
膜２及びゲート電極４をマスクとし、Ａｓ及びＢＦ2を
それぞれ３×１０15／ｃｍ2 ，２×１０15／ｃｍ2 イオ
ン注入しソース（もしくはドレイン）領域５及びドレイ
ン（もしくはソース）６を形成する。次でＣＶＤ法によ
り全面に酸化シリコン膜等からなる絶縁膜７を形成した
のち、リソグラフィー技術とドライエッチング技術を用
いて開口部７ａを形成する。次に多結晶シリコン膜及び
タングステンシリサイド膜からなる厚さ２００ｎｍのビ
ット線８を形成したのち、酸化シリコンを主成分とする
層間絶縁膜９を形成する。次でリソグラフィー技術によ
りこの層間絶縁膜９及び絶縁膜７に開口部９ａを形成す
る。
様に操作し、Ｐ型シリコンの基板１上に選択酸化法によ
りフィールド酸化膜２を形成したのち、素子領域にゲー
ト酸化膜３を介し、ポリシリコン膜等からなる厚さ２０
０ｎｍのゲート電極４を形成する。次でフィールド酸化
膜２及びゲート電極４をマスクとし、Ａｓ及びＢＦ2を
それぞれ３×１０15／ｃｍ2 ，２×１０15／ｃｍ2 イオ
ン注入しソース（もしくはドレイン）領域５及びドレイ
ン（もしくはソース）６を形成する。次でＣＶＤ法によ
り全面に酸化シリコン膜等からなる絶縁膜７を形成した
のち、リソグラフィー技術とドライエッチング技術を用
いて開口部７ａを形成する。次に多結晶シリコン膜及び
タングステンシリサイド膜からなる厚さ２００ｎｍのビ
ット線８を形成したのち、酸化シリコンを主成分とする
層間絶縁膜９を形成する。次でリソグラフィー技術によ
りこの層間絶縁膜９及び絶縁膜７に開口部９ａを形成す
る。
【００１５】次に図２（ａ）に示すように、ＣＶＤ法に
より全面に導電性ポリシリコンからなる底部電極膜１１
を約４００ｎｍの厚さに堆積し、開口部９ａを埋めてソ
ース領域５に接続させる。次でＣＶＤ法によりコア部材
としての酸化シリコン膜を約６００ｎｍの厚さに堆積し
たのちＲＩＥ法によりエッチングし、円筒電極が配置さ
れる部分の中心に円柱状のコア酸化膜１２を形成する。
次で全面に導電性ポリシリコン膜１３を約１５０ｎｍの
厚さに形成する。
より全面に導電性ポリシリコンからなる底部電極膜１１
を約４００ｎｍの厚さに堆積し、開口部９ａを埋めてソ
ース領域５に接続させる。次でＣＶＤ法によりコア部材
としての酸化シリコン膜を約６００ｎｍの厚さに堆積し
たのちＲＩＥ法によりエッチングし、円筒電極が配置さ
れる部分の中心に円柱状のコア酸化膜１２を形成する。
次で全面に導電性ポリシリコン膜１３を約１５０ｎｍの
厚さに形成する。
【００１６】次に図２（ｂ）に示すように、ＨＢｒ及び
Ｃｌ2 系のエッチングガスを用いてポリシリコン膜１３
を異方性エッチングし、コア酸化膜１２の上面を露出さ
せその側壁上にポリシリコン膜１３からなる筒状電極１
３Ａを形成すると共に、オーバーエッチングによりコア
酸化膜１２間のポリシリコン膜１３の膜厚を薄く残す。
この残されたポリシリコン膜１３はコア酸化膜除去時の
ストッパとして用いる為、膜厚は３０〜５０ｎｍ程度あ
ればよい。
Ｃｌ2 系のエッチングガスを用いてポリシリコン膜１３
を異方性エッチングし、コア酸化膜１２の上面を露出さ
せその側壁上にポリシリコン膜１３からなる筒状電極１
３Ａを形成すると共に、オーバーエッチングによりコア
酸化膜１２間のポリシリコン膜１３の膜厚を薄く残す。
この残されたポリシリコン膜１３はコア酸化膜除去時の
ストッパとして用いる為、膜厚は３０〜５０ｎｍ程度あ
ればよい。
【００１７】次に図２（ｃ）に示すように、弗酸系エッ
チング液によりコア酸化膜１２を除去する。次で全面に
厚さ１００ｎｍの酸化シリコン膜を形成したのち異方性
エッチングを行ない、筒状電極１３Ａの外側壁及び内側
壁上にスペーサ１４を形成する。
チング液によりコア酸化膜１２を除去する。次で全面に
厚さ１００ｎｍの酸化シリコン膜を形成したのち異方性
エッチングを行ない、筒状電極１３Ａの外側壁及び内側
壁上にスペーサ１４を形成する。
【００１８】次に図２（ｄ）に示すように、筒状電極１
３Ａをスペーサ１４で保護しながら筒状電極１３Ａ間の
底部電極膜１１をエッチングして除去することにより、
筒状電極１３Ａの下部に厚さ約１００ｎｍの底部電極１
１Ａを形成し、筒状電極１３Ａと共に下部電極１５とす
る。
３Ａをスペーサ１４で保護しながら筒状電極１３Ａ間の
底部電極膜１１をエッチングして除去することにより、
筒状電極１３Ａの下部に厚さ約１００ｎｍの底部電極１
１Ａを形成し、筒状電極１３Ａと共に下部電極１５とす
る。
【００１９】次に図１（ｂ）に示すように、下部電極１
５上に酸化膜や窒化膜等からなるキャパシタ絶縁膜１６
及びポリシリコン膜等からなる上部電極１７を形成する
ことにより、円筒電極を有するキャパシタを完成させ
る。
５上に酸化膜や窒化膜等からなるキャパシタ絶縁膜１６
及びポリシリコン膜等からなる上部電極１７を形成する
ことにより、円筒電極を有するキャパシタを完成させ
る。
【００２０】このように第１の実施の形態によれば、筒
状電極１３Ａを形成する際に従来のようにエッチングス
トッパとしての窒化シリコン膜を用いていない為、層間
絶縁膜を薄くすることができる。又層間絶縁膜９上に底
部電極膜１１が薄く残った状態でコア酸化膜１２を除去
している為、従来のようにエッチング液が下部電極の界
面にしみ込んで層間絶縁膜に空洞を作ることもなくな
る。
状電極１３Ａを形成する際に従来のようにエッチングス
トッパとしての窒化シリコン膜を用いていない為、層間
絶縁膜を薄くすることができる。又層間絶縁膜９上に底
部電極膜１１が薄く残った状態でコア酸化膜１２を除去
している為、従来のようにエッチング液が下部電極の界
面にしみ込んで層間絶縁膜に空洞を作ることもなくな
る。
【００２１】図３（ａ）〜（ｃ）は本発明の第２の実施
の形態を説明する為の半導体チップの断面図であり、特
に図２と同様に層間絶縁膜９の上部構造を示すものであ
る。以下図１及び図２を併用して説明する。
の形態を説明する為の半導体チップの断面図であり、特
に図２と同様に層間絶縁膜９の上部構造を示すものであ
る。以下図１及び図２を併用して説明する。
【００２２】まず図１（ａ）及び図２（ａ）〜（ｃ）に
示すように、第１の実施の形態と同様に操作し、シリコ
ン基板１上に半導体素子、層間絶縁膜９、底部電極膜１
１、コア酸化膜１２、筒状電極１３Ａ、スペーサ１４を
形成したのち、コア酸化膜１２を除去する。
示すように、第１の実施の形態と同様に操作し、シリコ
ン基板１上に半導体素子、層間絶縁膜９、底部電極膜１
１、コア酸化膜１２、筒状電極１３Ａ、スペーサ１４を
形成したのち、コア酸化膜１２を除去する。
【００２３】次に図３（ａ）示すように、全面に導電性
ポリシリコン膜を１００ｎｍの厚さに形成したのち異方
性エッチングし、スペーサ１４の周囲に２重の第２筒状
電極１３Ｂを形成する。
ポリシリコン膜を１００ｎｍの厚さに形成したのち異方
性エッチングし、スペーサ１４の周囲に２重の第２筒状
電極１３Ｂを形成する。
【００２４】次に図３（ｂ）に示すように、全面に厚さ
１００ｎｍの酸化シリコン膜を形成したのち異方性エッ
チングし、第２筒状電極１３Ｂの周囲に第２スペーサ１
４Ａを形成する。次でこれらのスペーサで筒状電極を保
護しながら筒状電極間の底部電極膜１１をエッチングし
て除去することにより、筒状電極１３Ａ，１３Ｂの下部
に底部電極１１Ｂを形成する。
１００ｎｍの酸化シリコン膜を形成したのち異方性エッ
チングし、第２筒状電極１３Ｂの周囲に第２スペーサ１
４Ａを形成する。次でこれらのスペーサで筒状電極を保
護しながら筒状電極間の底部電極膜１１をエッチングし
て除去することにより、筒状電極１３Ａ，１３Ｂの下部
に底部電極１１Ｂを形成する。
【００２５】次に図３（ｃ）に示すように、スペーサ１
４，１４Ａを除去することにより、筒状電極１３Ａ，１
３Ｂと底部電極１１Ｂとからなる下部電極１５Ａが形成
される。
４，１４Ａを除去することにより、筒状電極１３Ａ，１
３Ｂと底部電極１１Ｂとからなる下部電極１５Ａが形成
される。
【００２６】以下この下部電極１５Ａ上にキャパシタ絶
縁膜及び上部電極を形成することにより、３重の筒状電
極を有するキャパシタを完成させる。
縁膜及び上部電極を形成することにより、３重の筒状電
極を有するキャパシタを完成させる。
【００２７】このように第２の実施の形態によれば、筒
状電極が３重に形成されていることにより、第１の実施
の形態に比べ、キャパシタの容量を約２倍に増加させる
ことができる。尚、同様の操作を繰り返すことにより、
更に多くの筒状電極を形成することが可能である。
状電極が３重に形成されていることにより、第１の実施
の形態に比べ、キャパシタの容量を約２倍に増加させる
ことができる。尚、同様の操作を繰り返すことにより、
更に多くの筒状電極を形成することが可能である。
【００２８】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法によれば、筒状電極を形成する際にエッチン
グストッパを用いていないので、層間絶縁膜を薄くで
き、又層間絶縁膜上にポリシリコンからなる底部電極膜
が残った状態でコア部材の除去を行うので、弗酸系エッ
チング液がエッチングストッパと下部電極の界面にしみ
込んで層間絶縁膜に空洞をつくることもない。更に筒状
電極間の底部電極膜のエッチング時、筒状電極の内側と
外側を絶縁膜からなるスペーサにより保護しているの
で、筒状電極の厚さを減ずることなく安定に形成するこ
とができる。
の製造方法によれば、筒状電極を形成する際にエッチン
グストッパを用いていないので、層間絶縁膜を薄くで
き、又層間絶縁膜上にポリシリコンからなる底部電極膜
が残った状態でコア部材の除去を行うので、弗酸系エッ
チング液がエッチングストッパと下部電極の界面にしみ
込んで層間絶縁膜に空洞をつくることもない。更に筒状
電極間の底部電極膜のエッチング時、筒状電極の内側と
外側を絶縁膜からなるスペーサにより保護しているの
で、筒状電極の厚さを減ずることなく安定に形成するこ
とができる。
【図１】本発明の第１の実施の形態を説明する為の半導
体チップの断面図。
体チップの断面図。
【図２】本発明の第１の実施の形態を説明する為の半導
体チップの断面図。
体チップの断面図。
【図３】本発明の第２の実施の形態を説明する為の半導
体チップの断面図。
体チップの断面図。
【図４】従来例を説明する為の半導体チップの断面図。
１ シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ ソース領域 ６ ドレイン領域 ７ 絶縁膜 ７ａ 開口部 ８ ビット線 ９ 層間絶縁膜 ９ａ 開口部 １０ 窒化シリコン膜 １１ 底部電極膜 １１Ａ，１１Ｂ 底部電極 １２ コア酸化膜 １３ ポリシリコン膜 １３Ａ，１３Ｂ 筒状電極 １４，１４Ａ スペーサ １５，１５Ａ 下部電極 １６ キャパシタ絶縁膜 １７ 上部電極 ２１ ポリシリコン膜 ２１Ａ 底部電極 ２２ コア酸化膜 ２３ ポリシリコン膜 ２３Ａ 筒状電極 ２４ スペーサ ２５ 下部電極
Claims (5)
- 【請求項１】 半導体基板上の絶縁膜の表面にキャパシ
タ用の底部電極膜を形成する工程と、この底部電極膜上
に選択的に円柱状のコア部材を形成したのち全面に導電
膜を形成する工程と、この導電膜を異方性エッチングし
前記コア部材の表面を露出させその側壁上に筒状電極を
形成すると共に、オーバーエッチングにより前記コア部
材間の前記底部電極膜をエッチングし膜厚を薄くする工
程と、表面が露出した前記コア部材を除去したのち全面
に絶縁膜を形成し異方性エッチングして前記筒状電極の
外側壁と内側壁上にスペーサを形成する工程と、このス
ペーサにより前記筒状電極を保護しながら筒状電極間に
露出した前記底部電極膜を異方性エッチングして除去し
前記筒状電極の下部に前記底部電極膜からなる底部電極
を形成する工程と、前記筒状電極と前記底部電極からな
る下部電極の表面にキャパシタ用の絶縁膜を形成する工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 筒状電極の外側壁と内側壁にスペーサを
形成する工程の後に、全面に第２の導電膜を形成し異方
性エッチングして前記筒状電極外側及び内側に前記スペ
ーサを介して第２及び第３の筒状電極を形成する工程
と、全面に絶縁膜を形成したのち異方性エッチングして
前記第２の筒状電極の外側壁上及び前記第３の筒状電極
の内側壁上に第２のスペーサを形成する工程とを有する
請求項１記載の半導体装置の製造方法。 - 【請求項３】 下部電極は半導体基板に形成されたトラ
ンジスタのソース又はドレインに接続されている請求項
１又は請求項２記載の半導体装置の製造方法。 - 【請求項４】 キャパシタはＤＲＡＭセルを構成する請
求項１乃至請求項３記載の半導体装置の製造方法。 - 【請求項５】 底部電極膜及び導電膜はポリシリコンで
ある請求項１又は請求項２記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8300104A JP2850889B2 (ja) | 1996-11-12 | 1996-11-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8300104A JP2850889B2 (ja) | 1996-11-12 | 1996-11-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10144881A true JPH10144881A (ja) | 1998-05-29 |
| JP2850889B2 JP2850889B2 (ja) | 1999-01-27 |
Family
ID=17880770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8300104A Expired - Fee Related JP2850889B2 (ja) | 1996-11-12 | 1996-11-12 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2850889B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010008409A (ko) * | 1998-12-26 | 2001-02-05 | 김영환 | 커패시터의 하부전극 형성방법 |
| US6387752B1 (en) | 1998-06-12 | 2002-05-14 | Nec Corporation | Semiconductor memory device and method of fabricating the same |
-
1996
- 1996-11-12 JP JP8300104A patent/JP2850889B2/ja not_active Expired - Fee Related
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| US6387752B1 (en) | 1998-06-12 | 2002-05-14 | Nec Corporation | Semiconductor memory device and method of fabricating the same |
| KR20010008409A (ko) * | 1998-12-26 | 2001-02-05 | 김영환 | 커패시터의 하부전극 형성방법 |
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| Publication number | Publication date |
|---|---|
| JP2850889B2 (ja) | 1999-01-27 |
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