KR20050065144A - 커패시터의 제조방법 - Google Patents

Abstract

본 발명은, 커패시터의 제조방법에 관한 것으로서, 특히, 커패시터를 형성하기 위한 콘택홀 내에 언도프드(Undoped) 폴리실리콘층을 적층한 후, MPS그레인돌기를 성장시킨 후에 하부금속전극층을 상기 MPS그레인돌기 상에 증착하여 커패시터의 전하저장 면적을 증가시켜 저장용량을 증대시키도록 하는 매우 유용하고 효과적인 발명에 관한 것이다.

Description

커패시터의 제조방법 { Method For Manufacturing Of Capacitor }

본 발명은 커패시터 형성방법에 관한 것으로서, 특히, 커패시터를 형성하기위한 콘택홀 내에 언도프드 폴리실리콘층을 적층한 후, MPS그레인돌기를 성장시킨 후에 하부금속전극층을 상기 MPS그레인돌기 상에 증착하여 커패시터의 전하저장 면적을 증가시켜 저장용량을 증대시키도록 하는 커패시터의 제조방법에 관한 것이다.

일반적으로, 반도체소자의 고집적화가 이루어짐에 따라 커패시터 역시 소형화될 것을 요구 되어지고 있으나 전하를 저장하는 데 한계에 부딪히게 되어 커패시터는 셀의 크기에 비하여 고집적화시키는 데 어려움이 표출되었으며, 이러한 점을 감안하여 각 업체에서 커패시터의 전하를 저장하기 위한 구조를 다양하게 변화하기에 이르렀다. 커패시터의 전하를 증가시키는 방법에는 유전상수가 큰 물질을 사용하는 방법, 유전물질의 두께를 낮추는 방법 및 커패시터의 표면적을 늘리는 방법등이 있으며, 최근에는 커패시터의 표면적을 증대시키는 방법이 주로 이용되고 있다.

즉, 커패시터의 전하저장전극의 구조를 보면, 크게 전하를 저장하는 전극은 좁은 평면적 위에 여러층을 쌓아서 넓은 커패시터의 면적을 얻고자 하는 적층구조(Stacked Structure)와, 반도체기판에 일정한 깊이의 홈을 형성한 후에 그 부위에 커패시터를 형성하여 전하를 저장하도록 하는 홈 구조(Trench Structure)등으로 크게 대별되어지고 있다.

특히, 상기 적층구조(Stacked Structure)는 핀 형상으로 형성된 핀(Fin)타입과, 실린더와 같이 원통형상으로 형성되는 실린더(Cylinder)타입 및 캐비티(Cavity)타입에 변형을 가미한 HSG(Hemispherical Shaped Grains) 및 벨로즈(Bellows) 등과 같은 변형 커패시터구조등으로 구성되어 커패시터의 충전용량을 증가시키는 노력이 이루어지고 있다.

상기한 구조중에서 캐비티를 갖는 MPS타입은 커패시터의 전하저장전극에 전하저장홀을 형성하고, 그 전하저장홀의 주변에 실리콘을 원형의 돌기형상으로 형성하여 전하를 저장하기 위한 전극의 면적을 증가시키는 구조로서, 하부저장전극을 형성하기 위하여 폴리실리콘층의 상부면을 포토에칭공정으로 식각한 후 그 상부면에 입자의 성장 핵역할을 하는 씨드(Seed)를 형성한다. 그 후 어닐링공정으로 비정질폴리실리콘층의 실리콘을 표면으로 이동하도록 하여 실린더 형상의 전하저장홀의 벽면에 작은 돌기를 형성하여 전하저장전극의 표면적을 증대시켰다.

기존의 SIM(Silicon-Insulator-Metal)나 MIS(Metal-Insulator-Silicon)구조의 커패시터에서는 하부전극층(Bottom Electode)에 폴리실리콘층을 형성하였다. 도프드폴리실리콘층가 언드포드 폴리실리콘층을 같이 사용하여 MPS그레인돌기를 성장시켜 면적을 넓힘으로써 커패시터 용량을 확보하였다.

그러나, MIM(Metal-Insulator-Metal)구조에서는 하부전극층(Bottom Electro de)를 메탈을 사용하게 되는 데, 메탈에서는 MPS그레인돌기를 성장시킬 수 없기 때문에 커패시터 면적 확보면에서 손해를 보게 되는 문제점을 지닌다.

본 발명의 목적은, 커패시터를 형성하기 위한 콘택홀 내에 언도프드 폴리실리콘층을 적층한 후, MPS그레인돌기를 성장시킨 후에 하부금속전극층을 상기 MPS그레인돌기 상에 증착하여 커패시터의 전하저장 면적을 증가시켜 저장용량을 증대시키도록 하는 것이 목적이다.

이러한 목적은, 반도체기판 상에 층간절연막을 적층하여 마스킹 식각공정으로 커패시터가 형성될 부위에 콘택홀을 형성한 후, 이 콘택홀에 언도프드 폴리실리콘층을 적층하는 단계와; 상기 단계 후에 상기 언도프드(Undoped) 폴리실리콘층 상에 MPS그레인돌기를 형성하는 단계와; 상기 단계 후에 상기 결과물을 평탄화 공정으로 콘택홀의 내벽면을 제외한 부분의 MPS그레인돌기를 식각하여 제거하는 단계와; 상기 단계 후에 상기 결과물 상에 하부금속전극층을 적층한 후, 상기 콘택홀 내에 감광막을 매립하여 식각공정으로 평탄화하여 층간절연막을 노출하도록 하는 단계와; 상기 단계 후에 상기 감광막을 제거한 후, 상기 결과물 상에 절연막을 적층하는 단계와; 상기 단계 후에 상기 결과물 상에 콘택홀을 매립하도록 상부금속전극층을 적층하는 단계로 이루어진 커패시터의 제조방법을 제공함으로써 달성된다.

그리고, 상기 언도프드 폴리실리콘층은, 50 ∼ 400Å의 두께로 적층하는 것이 바람직 하다.

그리고, 상기 캐패시터는, 컵구조 또는 실린더구조에 적용하는 것이 바람직 하다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.

도 1 내지 도 7은 본 발명에 따른 커패시터의 제조방법을 순차적으로 보인 도면이다.

본 발며에 따른 커패시터의 제조방법은, 도 1 에 도시된 바와 같이, 반도체기판(10) 상에 층간절연막(12)을 적층하여 마스킹 식각공정으로 커패시터가 형성될 부위에 콘택홀(14)을 형성한 후, 이 콘택홀(14)에 언도프드폴리실리콘층(16)을 적층하도록 한다.

그리고, 도 2에 도시된 바와 같이, 상기 단계 후에 상기 언도프드 폴리실리콘층(10) 상에 MPS그레인돌기(18)를 형성하도록 한다.

이 때, 상기 언도프드 폴리실리콘층(16)은, 50 ∼ 400Å의 두께로 적층하는 것이 바람직 하다.

그리고, 도 3에 도시된 바와 같이, 상기 단계 후에 상기 결과물을 평탄화 공정으로 콘택홀(14)의 내벽면을 제외한 부분의 MPS그레인돌기(18)를 식각하여 제거하도록 한다.

그리고, 도 4 및 도 5에 도시된 바와 같이, 상기 단계 후에 상기 결과물 상에 하부금속전극층(20)을 적층한 후, 상기 콘택홀(14)내에 감광막(22)을 매립하고 식각공정으로 평탄화하여 층간절연막(12)을 노출하도록 한다.

그리고, 도 6에 도시된 바와 같이, 상기 단계 후에 상기 감광막(22)을 제거한 후, 상기 결과물 상에 절연막(24)을 적층하도록 한다.

그리고, 도 7에 도시된 바와 같이, 상기 단계 후에 상기 결과물 상에 콘택홀(14)을 매립하도록 상부금속전극층(26)을 적층하도록 한다. 이후에는 통상적인 후속공정을 진행하도록 한다.

한편, 상기 커패시터는, 컵구조(Cup Structure) 또는 실린더구조(Cylinder Structure)에 적용하는 것이 바람직 하다.

상기한 바와 같이, 본 발명에 따른 커패시터의 제조방법을 이용하게 되면, 커패시터를 형성하기 위한 콘택홀 내에 언도프드(Undoped) 폴리실리콘층을 적층한 후, MPS그레인돌기를 성장시킨 후에 하부금속전극층을 상기 MPS그레인돌기 상에 증착하여 커패시터의 전하저장 면적을 증가시켜 저장용량을 증대시키도록 하는 매우 유용하고 효과적인 발명이다.

도 1 내지 도 7은 본 발명에 따른 커패시터의 제조방법을 순차적으로 보인 도면이다.

*도면의 주요 부분에 대한 부호의 설명*

10 : 반도체기판 12 : 층간절연막

14 : 콘택홀 16 : 실리콘나이트라이드막

18 : MPS그레인돌기 20 : 하부금속전극층

22 : 감광막 24 : 절연막

26 : 상부금속전극층

Claims (3)

1. 반도체기판 상에 층간절연막을 적층하여 마스킹 식각공정으로 커패시터가 형성될 부위에 콘택홀을 형성한 후, 이 콘택홀에 언도프드 폴리실리콘층을 적층하는 단계와;

   상기 단계 후에 상기 언도프드 폴리실리콘층 상에 MPS그레인돌기를 형성하는 단계와;

   상기 단계 후에 상기 결과물을 평탄화 공정으로 콘택홀의 내벽면을 제외한 부분의 MPS그레인돌기를 식각하여 제거하는 단계와;

   상기 단계 후에 상기 결과물 상에 하부금속전극층을 적층한 후, 상기 콘택홀 내에 감광막을 매립하여 식각공정으로 평탄화하여 층간절연막을 노출하도록 하는 단계와;

   상기 단계 후에 상기 감광막을 제거한 후, 상기 결과물 상에 절연막을 적층하는 단계와;

   상기 단계 후에 상기 결과물 상에 콘택홀을 매립하도록 상부금속전극층을 적층하는 단계로 이루어진 것을 특징으로 하는 커패시터의 제조방법.
2. 제 1 항에 있어서, 상기 언도프드 폴리실리콘층은, 50 ∼ 400Å의 두께로 적층하는 것을 특징으로 하는 커패시터 제조방법.
3. 제 1 항에 있어서, 상기 캐패시터는, 컵구조 또는 실린더구조에 적용하는 것을 특징으로 하는 커패시터의 제조방법.