JPH11135740A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11135740A JPH11135740A JP9293687A JP29368797A JPH11135740A JP H11135740 A JPH11135740 A JP H11135740A JP 9293687 A JP9293687 A JP 9293687A JP 29368797 A JP29368797 A JP 29368797A JP H11135740 A JPH11135740 A JP H11135740A
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- layer
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- silicon
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 記憶素子と論理素子とを混載してなる半導体
装置の製造工程を簡略化する。 【解決手段】 基板１１上の記憶領域１１ａと論理領域
１１ｂとに、ゲート配線１４を形成する。ゲート配線１
４に対して絶縁性を保ちかつ記憶領域１１ａにおけるゲ
ート配線１４側方の基板１１に接続される状態で、シリ
コンからなる下部電極下層２１ｂを形成する。ゲート配
線１４及び下部電極下層２１ｂを覆う状態で基板１１上
に形成した絶縁膜２５をパターニングすることによっ
て、下部電極下層２１ｂと論理領域１１ｂにおけるゲー
ト配線１４側方の基板１１部分とを露出させる。下部電
極下層２１ｂ上と基板１１部分上とにゲート配線１４に
対して絶縁性を保った状態でシリコン層２７を選択成長
させ、記憶素子のキャパシタの下部電極下層と論理素子
のソース／ドレインの一部とを構成するシリコン層２７
を得る。
装置の製造工程を簡略化する。 【解決手段】 基板１１上の記憶領域１１ａと論理領域
１１ｂとに、ゲート配線１４を形成する。ゲート配線１
４に対して絶縁性を保ちかつ記憶領域１１ａにおけるゲ
ート配線１４側方の基板１１に接続される状態で、シリ
コンからなる下部電極下層２１ｂを形成する。ゲート配
線１４及び下部電極下層２１ｂを覆う状態で基板１１上
に形成した絶縁膜２５をパターニングすることによっ
て、下部電極下層２１ｂと論理領域１１ｂにおけるゲー
ト配線１４側方の基板１１部分とを露出させる。下部電
極下層２１ｂ上と基板１１部分上とにゲート配線１４に
対して絶縁性を保った状態でシリコン層２７を選択成長
させ、記憶素子のキャパシタの下部電極下層と論理素子
のソース／ドレインの一部とを構成するシリコン層２７
を得る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にはキャパシタを備えた記憶素子と、シ
リコンからなる基板及びその上面に形成したシリコン層
からなるソース／ドレインを備えた論理素子とを、同一
の基板上に設けてなる半導体装置の製造方法に関する。
方法に関し、特にはキャパシタを備えた記憶素子と、シ
リコンからなる基板及びその上面に形成したシリコン層
からなるソース／ドレインを備えた論理素子とを、同一
の基板上に設けてなる半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、大容量記憶素子と高性能論理素子
とを混載する半導体装置の需要が急速に高まっている。
上記半導体装置に用いられる記憶素子としては、論理素
子の製造プロセスとの整合性が比較的良好で、且つ単位
セル面積の小さいＤＲＡＭ構成のセルが適している。
とを混載する半導体装置の需要が急速に高まっている。
上記半導体装置に用いられる記憶素子としては、論理素
子の製造プロセスとの整合性が比較的良好で、且つ単位
セル面積の小さいＤＲＡＭ構成のセルが適している。
【０００３】また、上記半導体装置に用いられる論理素
子においては、エレベーテットソース／ドレイン（以
下、Ｓ／Ｄと記す）を採用することで、設計ルールが縮
小しても凝集し難いシリサイド薄膜をＳ／Ｄの表面層に
形成することができる。上記Ｓ／Ｄを備えた論理回路を
形成するには、ゲート配線の側壁にサイドウォールを形
成し、基板の表面層にＳ／Ｄ拡散層を形成するための不
純物を導入した後、Ｓ／Ｄ拡散層上及びゲート配線上に
シリコン層を選択成長させる。次いで、このシリコン層
に不純物を導入した後、当該シリコン層の表面層に自己
整合的にシリサイド層を形成し、このシリサイド層と上
記シリコン層及びＳ／Ｄ拡散層からなるＳ／Ｄを形成す
る。
子においては、エレベーテットソース／ドレイン（以
下、Ｓ／Ｄと記す）を採用することで、設計ルールが縮
小しても凝集し難いシリサイド薄膜をＳ／Ｄの表面層に
形成することができる。上記Ｓ／Ｄを備えた論理回路を
形成するには、ゲート配線の側壁にサイドウォールを形
成し、基板の表面層にＳ／Ｄ拡散層を形成するための不
純物を導入した後、Ｓ／Ｄ拡散層上及びゲート配線上に
シリコン層を選択成長させる。次いで、このシリコン層
に不純物を導入した後、当該シリコン層の表面層に自己
整合的にシリサイド層を形成し、このシリサイド層と上
記シリコン層及びＳ／Ｄ拡散層からなるＳ／Ｄを形成す
る。
【０００４】そして、上記記憶素子と論理素子とを備え
た半導体装置を同一基板に形成するには、先ず、記憶素
子のキャパシタを形成した後、上記論理素子のＳ／Ｄを
構成するシリコン層を形成している。
た半導体装置を同一基板に形成するには、先ず、記憶素
子のキャパシタを形成した後、上記論理素子のＳ／Ｄを
構成するシリコン層を形成している。
【０００５】
【発明が解決しようとする課題】しかし、上記半導体装
置の製造方法では、記憶素子のＳ／Ｄを構成するシリコ
ン層の形成が、当該半導体装置の他の構成部品を形成す
る工程と別に行われている。このことから、半導体装置
の製造工程数が増加するという課題があた。
置の製造方法では、記憶素子のＳ／Ｄを構成するシリコ
ン層の形成が、当該半導体装置の他の構成部品を形成す
る工程と別に行われている。このことから、半導体装置
の製造工程数が増加するという課題があた。
【０００６】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置の製造方法である。第
１の方法では先ず、シリコンからなる基板上の記憶領域
と論理領域とに、ゲート配線を形成する。その後、これ
らのゲート配線に対して絶縁性を保って上記記憶領域に
おける基板に接続される状態で、シリコンからなる下部
電極下層を形成する。次に、各ゲート配線及び下部電極
下層を覆う状態で基板上に絶縁膜を形成し、この絶縁膜
をパターニングすることによって、上記下部電極下層と
上記論理領域におけるゲート配線側方の基板部分とを露
出させる。しかる後、露出させた下部電極下層上と基板
部分上とに、ゲート配線に対して絶縁性を保った状態で
シリコン層を選択成長させる。これによって、上記下部
電極下層とこのシリコン層からなる下部電極上層とから
なる上記キャパシタの下部電極を得る。また、上記ソー
ス／ドレインの一部を構成するシリコン層を得る。
決するためになされた半導体装置の製造方法である。第
１の方法では先ず、シリコンからなる基板上の記憶領域
と論理領域とに、ゲート配線を形成する。その後、これ
らのゲート配線に対して絶縁性を保って上記記憶領域に
おける基板に接続される状態で、シリコンからなる下部
電極下層を形成する。次に、各ゲート配線及び下部電極
下層を覆う状態で基板上に絶縁膜を形成し、この絶縁膜
をパターニングすることによって、上記下部電極下層と
上記論理領域におけるゲート配線側方の基板部分とを露
出させる。しかる後、露出させた下部電極下層上と基板
部分上とに、ゲート配線に対して絶縁性を保った状態で
シリコン層を選択成長させる。これによって、上記下部
電極下層とこのシリコン層からなる下部電極上層とから
なる上記キャパシタの下部電極を得る。また、上記ソー
ス／ドレインの一部を構成するシリコン層を得る。
【０００７】上記第１の方法では、記憶素子におけるキ
ャパシタの下部電極の一部となる下部電極上層を形成す
ると同時に、論理素子におけるソース／ドレインの一部
を構成するシリコン層が形成される。
ャパシタの下部電極の一部となる下部電極上層を形成す
ると同時に、論理素子におけるソース／ドレインの一部
を構成するシリコン層が形成される。
【０００８】また、本発明の第２の方法は、シリコンか
らなる基板上の記憶領域と論理領域とに形成したゲート
配線を覆う状態で、この基板上に絶縁膜を形成する。次
に、この絶縁膜をパターニングすることによって、上記
各ゲート配線側方の基板部分を露出させる。その後、露
出した基板部分上に、各ゲート配線に対して絶縁性を保
った状態でシリコン層を選択成長させる。これによっ
て、上記キャパシタの下部電極の一部を構成するシリコ
ン層を得ると共に、上記ソース／ドレインの一部を構成
するシリコン層を得る。
らなる基板上の記憶領域と論理領域とに形成したゲート
配線を覆う状態で、この基板上に絶縁膜を形成する。次
に、この絶縁膜をパターニングすることによって、上記
各ゲート配線側方の基板部分を露出させる。その後、露
出した基板部分上に、各ゲート配線に対して絶縁性を保
った状態でシリコン層を選択成長させる。これによっ
て、上記キャパシタの下部電極の一部を構成するシリコ
ン層を得ると共に、上記ソース／ドレインの一部を構成
するシリコン層を得る。
【０００９】上記第２の方法では、記憶素子におけるキ
ャパシタの下部電極の一部を構成するシリコン層を形成
すると同時に、論理素子におけるソース／ドレインの一
部を構成するシリコン層が形成される。
ャパシタの下部電極の一部を構成するシリコン層を形成
すると同時に、論理素子におけるソース／ドレインの一
部を構成するシリコン層が形成される。
【００１０】
【発明の実施の形態】以下、本発明の実施形態の一例と
して、キャパシタを備えたＤＲＡＭ構成の記憶素子と、
エレベーテットソース／ドレイン（以下、Ｓ／Ｄと記
す）を備えた論理素子とを同一基板上に混載してなる半
導体装置の製造方法を、図面に基づいて説明する。
して、キャパシタを備えたＤＲＡＭ構成の記憶素子と、
エレベーテットソース／ドレイン（以下、Ｓ／Ｄと記
す）を備えた論理素子とを同一基板上に混載してなる半
導体装置の製造方法を、図面に基づいて説明する。
【００１１】（第１実施形態）図１、図２及び図３は、
第１実施形態を示す製造工程図であり、以下にこれらの
図を用いて請求項１に対応する本発明の実施形態を説明
する。先ず、図１（１）に示すように、シリコンからな
る基板１１における記憶領域１１ａ及び論理領域１１ｂ
の表面側に、素子分離領域１２、ゲート絶縁膜１３及び
ゲート配線１４を形成する。ただし、記憶領域１１ａの
ゲート配線１４は、ポリシリコンまたは、例えばポリシ
リコン上にタングステンシリサイド（ＷＳｉ2）のよう
なシリサイド層を設けたポリサイド構造からなり、さら
に上部に酸化シリコン膜または窒化シリコン膜からなる
オフセット絶縁膜１４ａを設けた構成にする。また、論
理領域１１ｂのゲート配線１４は、ポリシリコンまたは
非晶質シリコンで形成することとする。
第１実施形態を示す製造工程図であり、以下にこれらの
図を用いて請求項１に対応する本発明の実施形態を説明
する。先ず、図１（１）に示すように、シリコンからな
る基板１１における記憶領域１１ａ及び論理領域１１ｂ
の表面側に、素子分離領域１２、ゲート絶縁膜１３及び
ゲート配線１４を形成する。ただし、記憶領域１１ａの
ゲート配線１４は、ポリシリコンまたは、例えばポリシ
リコン上にタングステンシリサイド（ＷＳｉ2）のよう
なシリサイド層を設けたポリサイド構造からなり、さら
に上部に酸化シリコン膜または窒化シリコン膜からなる
オフセット絶縁膜１４ａを設けた構成にする。また、論
理領域１１ｂのゲート配線１４は、ポリシリコンまたは
非晶質シリコンで形成することとする。
【００１２】上記ゲート配線１４を構成する各膜の形成
条件の一例を、以下に示す。ポリシリコン膜形成条件、 成膜ガス及び流量；ＳｉＨ4 （シラン）＝１００ｓｃｃｍ、 Ｈｅ （ヘリウム）＝４００ｓｃｃｍ、 Ｎ2 （窒素）＝２００ｓｃｃｍ、 成膜雰囲気内圧力；７０Ｐａ、 基板温度 ；６１０℃、 膜厚 ；記憶領域（ポリサイド構造） ７０ｎｍ、 論理領域、記憶領域（単層）２００ｎｍ。 尚、非晶質シリコン膜の形成は、上記ポリシリコン膜形
成条件において基板温度を５６０℃程度に低温化して行
うこととする。また、ｓｃｃｍは、standard cubic cen
timeter/minutes であることとする。
条件の一例を、以下に示す。ポリシリコン膜形成条件、 成膜ガス及び流量；ＳｉＨ4 （シラン）＝１００ｓｃｃｍ、 Ｈｅ （ヘリウム）＝４００ｓｃｃｍ、 Ｎ2 （窒素）＝２００ｓｃｃｍ、 成膜雰囲気内圧力；７０Ｐａ、 基板温度 ；６１０℃、 膜厚 ；記憶領域（ポリサイド構造） ７０ｎｍ、 論理領域、記憶領域（単層）２００ｎｍ。 尚、非晶質シリコン膜の形成は、上記ポリシリコン膜形
成条件において基板温度を５６０℃程度に低温化して行
うこととする。また、ｓｃｃｍは、standard cubic cen
timeter/minutes であることとする。
【００１３】 ＷＳｉ2 膜形成条件、 成膜ガス及び流量；ＳｉＨ2 Ｃｌ2 （２塩化シラン）＝３００ｓｃｃｍ、 ＷＳｉ6 （６フッ化タングステン）＝２．８ｓｃｃｍ、 Ａｒ （アルゴン）＝ ５０ｓｃｃｍ、 成膜雰囲気内圧力；２０Ｐａ、 基板温度 ；５２０℃、 膜厚 ； ７０ｎｍ。
【００１４】 オフセット絶縁膜（酸化シリコン膜）形成条件、 成膜ガス及び流量；ＴＥＯＳ（tetraethoxy silane）＝ ５０ｓｃｃｍ、 成膜雰囲気内圧力；４０Ｐａ、 基板温度 ；７２０℃、 膜厚 ；１００ｎｍ。 オフセット絶縁膜（窒化シリコン膜）形成条件、 成膜ガス及び流量；ＳｉＨ2 Ｃｌ2 ＝０．０５ｓｌｍ、 ＮＨ3 （アンモニア）＝０．２０ｓｌｍ、 Ｎ2 ＝０．２０ｓｌｍ、 成膜雰囲気内圧力；７０Ｐａ、 基板温度 ；７６０℃、 膜厚 ；５０ｎｍ。 ただし、ｓｌｍはstandard liter/minutesであることと
する。
する。
【００１５】尚、以下の工程でのポリシリコン膜、酸化
シリコン膜、窒化シリコン膜を形成する場合には、特に
記載のない限りにおいて膜厚を除く上記の形成条件を適
用することとする。
シリコン膜、窒化シリコン膜を形成する場合には、特に
記載のない限りにおいて膜厚を除く上記の形成条件を適
用することとする。
【００１６】以上の各条件での膜形成、リソグラフィー
技術によるレジストパターンの形成、及びこのレジスト
パターンをマスクに用いた上記各膜のエッチングによっ
て、上記工程までを行う。尚、以下の工程で各膜のパタ
ーニングや接続孔の形成を行う場合にも、リソグラフィ
ー技術によるレジストパターンの形成、このレジストパ
ターンをマスクに用いた上記各膜のエッチングを行い、
その後レジストパターンを除去することとする。
技術によるレジストパターンの形成、及びこのレジスト
パターンをマスクに用いた上記各膜のエッチングによっ
て、上記工程までを行う。尚、以下の工程で各膜のパタ
ーニングや接続孔の形成を行う場合にも、リソグラフィ
ー技術によるレジストパターンの形成、このレジストパ
ターンをマスクに用いた上記各膜のエッチングを行い、
その後レジストパターンを除去することとする。
【００１７】次に、ゲート配線１４及びオフセット絶縁
膜１４ａをマスクに用いて、基板１１における論理領域
１１ｂの表面側にＬＤＤ拡散層１５を形成するためのイ
オン注入を行う。以下に、上記イオン注入条件の一例を
示す。 Ｎチャンネル部／注入イオン ；Ａｓ+ （ヒ素イオン）、 注入エネルギー；２５ｋｅＶ、 注入ドーズ量 ；１０13個／ｃｍ2 。 Ｐチャンネル部／注入イオン ；ＢＦ2 + （２フッ化ホウ素イオン） 注入エネルギー；２０ｋｅＶ、 注入ドーズ量 ；３×１０12個／ｃｍ2 。 尚、Ｎチャンネル部及びＰチャンネル部への各イオン注
入では、異なるチャネル部をマスクで覆った状態で行
い、各イオン注入が終了した後には上記マスクを除去す
る。これは、以降のイオン注入でも同様とする。
膜１４ａをマスクに用いて、基板１１における論理領域
１１ｂの表面側にＬＤＤ拡散層１５を形成するためのイ
オン注入を行う。以下に、上記イオン注入条件の一例を
示す。 Ｎチャンネル部／注入イオン ；Ａｓ+ （ヒ素イオン）、 注入エネルギー；２５ｋｅＶ、 注入ドーズ量 ；１０13個／ｃｍ2 。 Ｐチャンネル部／注入イオン ；ＢＦ2 + （２フッ化ホウ素イオン） 注入エネルギー；２０ｋｅＶ、 注入ドーズ量 ；３×１０12個／ｃｍ2 。 尚、Ｎチャンネル部及びＰチャンネル部への各イオン注
入では、異なるチャネル部をマスクで覆った状態で行
い、各イオン注入が終了した後には上記マスクを除去す
る。これは、以降のイオン注入でも同様とする。
【００１８】その後、論理領域１１ｂをマスク（図示省
略）で覆った状態で、記憶領域１１ａにおける基板１１
の表面層にＳ／Ｄ拡散層１６を形成するためのイオン注
入を行う。以下に、上記イオン注入条件の一例を示す。 Ｎチャンネル部／注入イオン ；Ａｓ+ 、 注入エネルギー；６０ｋｅＶ、 注入ドーズ量 ；３×１０13個／ｃｍ2 。 Ｐチャンネル部／注入イオン ；ＢＦ2 + 注入エネルギー；４０ｋｅＶ、 注入ドーズ量 ；３×１０15個／ｃｍ2 。
略）で覆った状態で、記憶領域１１ａにおける基板１１
の表面層にＳ／Ｄ拡散層１６を形成するためのイオン注
入を行う。以下に、上記イオン注入条件の一例を示す。 Ｎチャンネル部／注入イオン ；Ａｓ+ 、 注入エネルギー；６０ｋｅＶ、 注入ドーズ量 ；３×１０13個／ｃｍ2 。 Ｐチャンネル部／注入イオン ；ＢＦ2 + 注入エネルギー；４０ｋｅＶ、 注入ドーズ量 ；３×１０15個／ｃｍ2 。
【００１９】その後、ゲート配線１４及びオフセット絶
縁膜１４ａを覆う状態で、膜厚３０ｎｍの窒化シリコン
膜１７を基板１１上に形成する。次に、この窒化シリコ
ン膜１７上に、ゲート配線１４及びオフセット絶縁膜１
４ａの形成による凹凸を埋め込む状態で、膜厚５００ｎ
ｍの酸化シリコン膜１８を形成する。その後、酸化シリ
コン膜１８の表面をＣＭＰ（chemical mechanical poli
shing)法によって平坦化する。
縁膜１４ａを覆う状態で、膜厚３０ｎｍの窒化シリコン
膜１７を基板１１上に形成する。次に、この窒化シリコ
ン膜１７上に、ゲート配線１４及びオフセット絶縁膜１
４ａの形成による凹凸を埋め込む状態で、膜厚５００ｎ
ｍの酸化シリコン膜１８を形成する。その後、酸化シリ
コン膜１８の表面をＣＭＰ（chemical mechanical poli
shing)法によって平坦化する。
【００２０】次に、図１（２）に示すように、レジスト
パターン（図示省略）をマスクに用いたドライエッチン
グによって、記憶領域１１ａの酸化シリコン膜１８及び
窒化シリコン膜１７に、ゲート配線１４に対して絶縁性
を保った状態で基板１１（Ｓ／Ｄ拡散槽１６）にまで達
する接続孔１９を形成する。以下に上記ドライエッチン
グ条件の一例を示す。 エッチングガス及び流量；Ｃ4 Ｆ8(８フッ化シクロブタ
ン）＝５０ｓｃｃｍ、 ＲＦパワー ；１２００Ｗ、 エッチング雰囲気内圧力；２Ｐａ。 上記ドライエッチングによる接続孔１９形成後に、上記
レジストパターンを除去する。
パターン（図示省略）をマスクに用いたドライエッチン
グによって、記憶領域１１ａの酸化シリコン膜１８及び
窒化シリコン膜１７に、ゲート配線１４に対して絶縁性
を保った状態で基板１１（Ｓ／Ｄ拡散槽１６）にまで達
する接続孔１９を形成する。以下に上記ドライエッチン
グ条件の一例を示す。 エッチングガス及び流量；Ｃ4 Ｆ8(８フッ化シクロブタ
ン）＝５０ｓｃｃｍ、 ＲＦパワー ；１２００Ｗ、 エッチング雰囲気内圧力；２Ｐａ。 上記ドライエッチングによる接続孔１９形成後に、上記
レジストパターンを除去する。
【００２１】次に、接続孔１９の内壁を覆う状態で、酸
化シリコン膜１８上に膜厚３０ｎｍの窒化シリコン膜２
０を成膜する。その後、窒化シリコン膜２０を全面エッ
チバックし、接続孔１９の側壁にのみこの窒化シリコン
膜２０を残す。上記全面エッチバックの際のエッチング
条件の一例を示す。 エッチングガス及び流量；ＣＨＦ3 （３フッ化メタン）＝７５ｓｃｃｍ、 Ｏ3 （酸素）＝２５ｓｃｃｍ、 ＲＦパワー ；６００Ｗ、 エッチング雰囲気内圧力；５．３Ｐａ。
化シリコン膜１８上に膜厚３０ｎｍの窒化シリコン膜２
０を成膜する。その後、窒化シリコン膜２０を全面エッ
チバックし、接続孔１９の側壁にのみこの窒化シリコン
膜２０を残す。上記全面エッチバックの際のエッチング
条件の一例を示す。 エッチングガス及び流量；ＣＨＦ3 （３フッ化メタン）＝７５ｓｃｃｍ、 Ｏ3 （酸素）＝２５ｓｃｃｍ、 ＲＦパワー ；６００Ｗ、 エッチング雰囲気内圧力；５．３Ｐａ。
【００２２】次に、Ｐ（リン）を含有するシリコン膜２
１を、接続孔１９内を埋め込む状態で酸化シリコン膜１
８上に成膜する。シリコン膜２１の成膜条件の一例を以
下に示す。 成膜ガス及び流量；ＳｉＨ4 ＝０．４５ｓｌｍ、 Ｈ2 （水素）＝ １０ｓｌｍ、 ＰＨ3 （ホスフィン）＝ ２０ｓｃｃｍ、 成膜雰囲気内圧力；１０．６ｋＰａ、 基板温度 ；５８０℃。
１を、接続孔１９内を埋め込む状態で酸化シリコン膜１
８上に成膜する。シリコン膜２１の成膜条件の一例を以
下に示す。 成膜ガス及び流量；ＳｉＨ4 ＝０．４５ｓｌｍ、 Ｈ2 （水素）＝ １０ｓｌｍ、 ＰＨ3 （ホスフィン）＝ ２０ｓｃｃｍ、 成膜雰囲気内圧力；１０．６ｋＰａ、 基板温度 ；５８０℃。
【００２３】次に、上記シリコン膜２１を全面エッチバ
ックし、接続孔１９内にのみこのシリコン膜２１を残
す。接続孔１９内に残ったシリコン膜２１部分のうちの
一方は、記憶領域１１ａに形成される記憶素子のプラグ
２１ａになり、他方は当該記憶素子のキャパシタの下部
電極下層２１ｂになる。以下に、シリコン膜２１を全面
エッチバックする場合のエッチング条件の一例を示す。 エッチングガス及び流量；Ｃｌ2 （塩素）＝１００ｓｃｃｍ、 マイクロ波パワー ；８５０Ｗ ＲＦパワー ；１５０Ｗ、 エッチング雰囲気内圧力；０．３Ｐａ。
ックし、接続孔１９内にのみこのシリコン膜２１を残
す。接続孔１９内に残ったシリコン膜２１部分のうちの
一方は、記憶領域１１ａに形成される記憶素子のプラグ
２１ａになり、他方は当該記憶素子のキャパシタの下部
電極下層２１ｂになる。以下に、シリコン膜２１を全面
エッチバックする場合のエッチング条件の一例を示す。 エッチングガス及び流量；Ｃｌ2 （塩素）＝１００ｓｃｃｍ、 マイクロ波パワー ；８５０Ｗ ＲＦパワー ；１５０Ｗ、 エッチング雰囲気内圧力；０．３Ｐａ。
【００２４】次いで、図１（３）に示すように、酸化シ
リコン膜（１８）を全面エッチバックし、窒化シリコン
膜１７を露出させる。この全面エッチバックは、図１
（２）を用いて説明した接続孔１９を形成する際のドラ
イエッチングと同様の条件によって行う。
リコン膜（１８）を全面エッチバックし、窒化シリコン
膜１７を露出させる。この全面エッチバックは、図１
（２）を用いて説明した接続孔１９を形成する際のドラ
イエッチングと同様の条件によって行う。
【００２５】次に、論理領域１１ｂのゲート配線１４を
覆う窒化シリコン膜１７の側壁に、酸化シリコンからな
るサイドウォール２２を形成する。その後、記憶領域１
１ａをマスク（図示省略）で覆った状態で、論理領域１
１ｂにおける基板１１の表面層にＳ／Ｄ拡散層２３を形
成するためのイオン注入を行う。このイオン注入は、例
えば図１（１）を用いて説明した記憶領域１１ａにＳ／
Ｄ拡散層１６を形成するためのイオン注入と同様に行う
こととする。
覆う窒化シリコン膜１７の側壁に、酸化シリコンからな
るサイドウォール２２を形成する。その後、記憶領域１
１ａをマスク（図示省略）で覆った状態で、論理領域１
１ｂにおける基板１１の表面層にＳ／Ｄ拡散層２３を形
成するためのイオン注入を行う。このイオン注入は、例
えば図１（１）を用いて説明した記憶領域１１ａにＳ／
Ｄ拡散層１６を形成するためのイオン注入と同様に行う
こととする。
【００２６】次に、図１（４）に示すように、基板１１
の上方にポリシリコン膜２４を形成し、このポリシリコ
ン膜２４をパターニングすることによって、記憶領域１
１ａにプラグ２１ａに接続されるビット線２４ａを形成
する。
の上方にポリシリコン膜２４を形成し、このポリシリコ
ン膜２４をパターニングすることによって、記憶領域１
１ａにプラグ２１ａに接続されるビット線２４ａを形成
する。
【００２７】その後、このビット線２４ａを覆う状態で
基板１１上に膜厚１００ｎｍの酸化シリコン膜２５を形
成し、次いでビット線２４ａが露出するまで酸化シリコ
ン膜２５をエッチバックする。そして、ビット線２４ａ
及び酸化シリコン膜２５の表面を平坦化する。
基板１１上に膜厚１００ｎｍの酸化シリコン膜２５を形
成し、次いでビット線２４ａが露出するまで酸化シリコ
ン膜２５をエッチバックする。そして、ビット線２４ａ
及び酸化シリコン膜２５の表面を平坦化する。
【００２８】次に、図２（１）に示すように、酸化シリ
コン膜２５上に、新たに膜厚１００ｎｍの酸化シリコン
膜２６を成膜する。これらの酸化シリコン膜２５，２６
が、請求項１に示す絶縁膜になる。その後、酸化シリコ
ン膜２６及び酸化シリコン膜２５をパターニングし、さ
らに窒化シリコン膜１７を除去する。そして、記憶領域
１１ａにおいては下部電極下層２１ｂを露出させ、論理
領域１１ｂにおいては素子分離領域１２間の基板１１
（Ｓ／Ｄ拡散層２３）、ゲート配線１４及びサイドウォ
ール２２を露出させる。
コン膜２５上に、新たに膜厚１００ｎｍの酸化シリコン
膜２６を成膜する。これらの酸化シリコン膜２５，２６
が、請求項１に示す絶縁膜になる。その後、酸化シリコ
ン膜２６及び酸化シリコン膜２５をパターニングし、さ
らに窒化シリコン膜１７を除去する。そして、記憶領域
１１ａにおいては下部電極下層２１ｂを露出させ、論理
領域１１ｂにおいては素子分離領域１２間の基板１１
（Ｓ／Ｄ拡散層２３）、ゲート配線１４及びサイドウォ
ール２２を露出させる。
【００２９】その後、露出しているシリコン部分上、す
なわち、記憶領域１１ａにおける下部電極下層２１ｂ
上、論理領域１１ｂにおける基板１１（Ｓ／Ｄ拡散層２
３）上及びゲート配線１４上で、同時にシリコンを選択
成長させてシリコン層２７を形成する。このシリコン層
２７は、記憶領域１１ａにおいてはキャパシタの下部電
極上層２７ａになり、論理領域１１ｂにおいてはＳ／Ｄ
拡散層２３と共に論理素子のＳ／Ｄを構成するものにな
る。上記選択成長においては、下地の結晶状態を引き継
いでシリコンが成長するため、論理領域１１ｂの基板１
１上におけるシリコン層２７部分は単結晶シリコンにな
る。また、論理領域１１ｂにおいては、サイドウォール
２２によって、基板１１上のシリコン層２７とゲート配
線１４との絶縁性が確保される。以下に、上記選択成長
を行う際の条件の一例を示す。
なわち、記憶領域１１ａにおける下部電極下層２１ｂ
上、論理領域１１ｂにおける基板１１（Ｓ／Ｄ拡散層２
３）上及びゲート配線１４上で、同時にシリコンを選択
成長させてシリコン層２７を形成する。このシリコン層
２７は、記憶領域１１ａにおいてはキャパシタの下部電
極上層２７ａになり、論理領域１１ｂにおいてはＳ／Ｄ
拡散層２３と共に論理素子のＳ／Ｄを構成するものにな
る。上記選択成長においては、下地の結晶状態を引き継
いでシリコンが成長するため、論理領域１１ｂの基板１
１上におけるシリコン層２７部分は単結晶シリコンにな
る。また、論理領域１１ｂにおいては、サイドウォール
２２によって、基板１１上のシリコン層２７とゲート配
線１４との絶縁性が確保される。以下に、上記選択成長
を行う際の条件の一例を示す。
【００３０】その後、シリコン層２７に導電性を持た
せ、かつ論理領域１１ｂのシリコン層２７をＳ／Ｄにす
るためのイオン注入を行い、イオン注入によって導入し
た不純物を活性化させるための熱処理を加える。この熱
処理は、１０００℃１０秒で行う。
せ、かつ論理領域１１ｂのシリコン層２７をＳ／Ｄにす
るためのイオン注入を行い、イオン注入によって導入し
た不純物を活性化させるための熱処理を加える。この熱
処理は、１０００℃１０秒で行う。
【００３１】次に、図２（２）に示すように、基板１１
の上方に、誘電膜２８として膜厚５ｎｍの窒化シリコン
膜を形成し、さらにこの誘電膜２８上にポリシリコン膜
２９を形成する。その後、このポリシリコン膜２９上
に、膜厚１００ｎｍの酸化シリコン膜３０を形成する。
しかる後、少なくとも論理領域１１ｂにおける酸化シリ
コン膜３０、ポリシリコン膜２９及び誘電膜２８を除去
する状態で、これらの各膜のパターニングを行う。これ
によって、記憶領域１１ａに、下部電極下層２１ｂと下
部電極上層２７ａとからなる下部電極と、ポリシリコン
膜２９からなる上部電極との間に、誘電膜２８を挟み込
んでなるキャパシタを形成する。これと共に、論理領域
１１ｂのシリコン層２７を露出させる。
の上方に、誘電膜２８として膜厚５ｎｍの窒化シリコン
膜を形成し、さらにこの誘電膜２８上にポリシリコン膜
２９を形成する。その後、このポリシリコン膜２９上
に、膜厚１００ｎｍの酸化シリコン膜３０を形成する。
しかる後、少なくとも論理領域１１ｂにおける酸化シリ
コン膜３０、ポリシリコン膜２９及び誘電膜２８を除去
する状態で、これらの各膜のパターニングを行う。これ
によって、記憶領域１１ａに、下部電極下層２１ｂと下
部電極上層２７ａとからなる下部電極と、ポリシリコン
膜２９からなる上部電極との間に、誘電膜２８を挟み込
んでなるキャパシタを形成する。これと共に、論理領域
１１ｂのシリコン層２７を露出させる。
【００３２】その後さらに、８５０℃で３０分間の熱処
理を行い、上記キャパシタ部を活性化させる。
理を行い、上記キャパシタ部を活性化させる。
【００３３】次に、図２（３）に示す工程では、論理領
域１１ｂのシリコン層２７の表面層に、シリサイド膜２
７Ａを形成する。このシリサイド膜２７Ａは、Ｃｏ（コ
バルト）、Ｎｉ（ニッケル）、Ｗ（タングステン）、Ｍ
ｏ（モリブデン）、Ｐｔ（プラチナ）、Ｚｒ（ジルコニ
ウム）またはＨｆ（ハフニウム）のシリサイドからなる
ものである。ここでは、一例としてコバルトシリサイド
（ＣｏＳｉ2 ）を用いることとし、以下のようにして形
成する。
域１１ｂのシリコン層２７の表面層に、シリサイド膜２
７Ａを形成する。このシリサイド膜２７Ａは、Ｃｏ（コ
バルト）、Ｎｉ（ニッケル）、Ｗ（タングステン）、Ｍ
ｏ（モリブデン）、Ｐｔ（プラチナ）、Ｚｒ（ジルコニ
ウム）またはＨｆ（ハフニウム）のシリサイドからなる
ものである。ここでは、一例としてコバルトシリサイド
（ＣｏＳｉ2 ）を用いることとし、以下のようにして形
成する。
【００３４】先ず、希フッ酸を用いたエッチングによっ
て、論理領域１１ｂのシリコン層２７表面の自然酸化膜
を除去し、シリコン層２７表面に単結晶シリコンを露出
させる。
て、論理領域１１ｂのシリコン層２７表面の自然酸化膜
を除去し、シリコン層２７表面に単結晶シリコンを露出
させる。
【００３５】次に、例えばスパッタ法によって，Ｃｏ
（コバルト）膜、上層Ｔｉ（チタン）膜と下層Ｃｏ膜と
の積層膜（以下、Ｔｉ／Ｃｏ膜と記す）または上層Ｔｉ
Ｎ（窒化チタン）膜と下層Ｃｏ膜との積層膜（以下、Ｔ
ｉＮ／Ｃｏ膜と記す）を形成する。
（コバルト）膜、上層Ｔｉ（チタン）膜と下層Ｃｏ膜と
の積層膜（以下、Ｔｉ／Ｃｏ膜と記す）または上層Ｔｉ
Ｎ（窒化チタン）膜と下層Ｃｏ膜との積層膜（以下、Ｔ
ｉＮ／Ｃｏ膜と記す）を形成する。
【００３６】以下に、上記各膜の成膜条件の一例を示
す。 Ｃｏ膜形成条件／ スパッタリングガス及び流量；Ａｒ＝１００ｓｃｃｍ、 成膜雰囲気内圧力 ；０．４７Ｐａ、 パワー ；１ｋＷ。 Ｔｉ膜形成条件／ スパッタリングガス及び流量；Ａｒ＝１００ｓｃｃｍ、 成膜雰囲気内圧力 ；０．４７Ｐａ、 パワー ；０．５ｋＷ。 ＴｉＮ膜形成条件／ スパッタリングガス及び流量；Ａｒ＝１００ｓｃｃｍ、 成膜雰囲気内圧力 ；０．４７Ｐａ、 パワー ；１ｋＷ。
す。 Ｃｏ膜形成条件／ スパッタリングガス及び流量；Ａｒ＝１００ｓｃｃｍ、 成膜雰囲気内圧力 ；０．４７Ｐａ、 パワー ；１ｋＷ。 Ｔｉ膜形成条件／ スパッタリングガス及び流量；Ａｒ＝１００ｓｃｃｍ、 成膜雰囲気内圧力 ；０．４７Ｐａ、 パワー ；０．５ｋＷ。 ＴｉＮ膜形成条件／ スパッタリングガス及び流量；Ａｒ＝１００ｓｃｃｍ、 成膜雰囲気内圧力 ；０．４７Ｐａ、 パワー ；１ｋＷ。
【００３７】尚、Ｃｏ膜単層の場合には、膜厚２０ｎｍ
のＣｏ膜を形成する。Ｔｉ／Ｃｏ膜の場合には、膜厚６
ｎｍのＴｉ膜と膜厚１０ｎｍのＣｏ膜とを形成する。さ
らにＴｉＮ／Ｃｏ膜の場合には、膜厚２０ｎｍのＴｉＮ
膜と膜厚１０ｎｍのＣｏ膜とを形成する。
のＣｏ膜を形成する。Ｔｉ／Ｃｏ膜の場合には、膜厚６
ｎｍのＴｉ膜と膜厚１０ｎｍのＣｏ膜とを形成する。さ
らにＴｉＮ／Ｃｏ膜の場合には、膜厚２０ｎｍのＴｉＮ
膜と膜厚１０ｎｍのＣｏ膜とを形成する。
【００３８】上記膜を形成した後、第１回目の熱処理を
行い、論理領域１１ｂにおいてシリコン層２７とその上
層のＣｏ膜とを反応させてシリコン層２７の表面層にＣ
ｏＳｉ2 からなるシリサイド膜２７Ａを形成する。上記
第１回目の熱処理は、Ｎ2 雰囲気中においてＮ2 を５リ
ットル／分で流し込みながら、５５０℃で３０秒間行
う。
行い、論理領域１１ｂにおいてシリコン層２７とその上
層のＣｏ膜とを反応させてシリコン層２７の表面層にＣ
ｏＳｉ2 からなるシリサイド膜２７Ａを形成する。上記
第１回目の熱処理は、Ｎ2 雰囲気中においてＮ2 を５リ
ットル／分で流し込みながら、５５０℃で３０秒間行
う。
【００３９】次に、硫酸過水を用いたエッチングによっ
て、未反応のＣｏ膜や、Ｔｉ膜、ＴｉＮ膜を選択的に除
去する。その後、第２回目の熱処理を行い、シリサイド
膜２７を構成するシリサイドを安定でかつ導電性の高い
相に転移させる。上記第２回目の熱処理は、Ｎ2 雰囲気
中においてＮ2 を５リットル／分で流し込みながら、７
００℃で３０秒間行う。以上のようにして、論理領域１
１ｂに、基板１１表面層のＳ／Ｄ拡散層２３、シリコン
層２７及びシリサイド膜２７ＡからなるＳ／Ｄ３１を形
成する。
て、未反応のＣｏ膜や、Ｔｉ膜、ＴｉＮ膜を選択的に除
去する。その後、第２回目の熱処理を行い、シリサイド
膜２７を構成するシリサイドを安定でかつ導電性の高い
相に転移させる。上記第２回目の熱処理は、Ｎ2 雰囲気
中においてＮ2 を５リットル／分で流し込みながら、７
００℃で３０秒間行う。以上のようにして、論理領域１
１ｂに、基板１１表面層のＳ／Ｄ拡散層２３、シリコン
層２７及びシリサイド膜２７ＡからなるＳ／Ｄ３１を形
成する。
【００４０】その後、図３に示すように、記憶領域１１
ａ及び論理領域１１ｂにおける基板１１の上方を覆う状
態で、膜厚６００ｎｍの酸化シリコン膜３２を形成し、
ＣＭＰ法によって酸化シリコン膜３２表面を平坦化す
る。
ａ及び論理領域１１ｂにおける基板１１の上方を覆う状
態で、膜厚６００ｎｍの酸化シリコン膜３２を形成し、
ＣＭＰ法によって酸化シリコン膜３２表面を平坦化す
る。
【００４１】次に、論理領域１１ｂにおける酸化シリコ
ン膜３２に、Ｓ／Ｄ３１に達する接続孔３３を形成す
る。
ン膜３２に、Ｓ／Ｄ３１に達する接続孔３３を形成す
る。
【００４２】その後、接続孔３３の内壁を覆う状態で、
Ｔｉ膜とその上層のＴｉＮ膜との積層構造からなる密着
層３４を形成する。各膜のスパッタ成膜による形成条件
の一例を以下に示す。 Ｔｉ膜形成条件／ スパッタリングガス及び流量；Ａｒ＝１００ｓｃｃｍ、 成膜雰囲気内圧力 ；０．４７Ｐａ、 パワー ；８ｋＷ、 成膜温度 ；１５０℃、 膜厚 ；１０ｎｍ。 ＴｉＮ膜形成条件／ スパッタリングガス及び流量；Ａｒ＝４０ｓｃｃｍ、 Ｎ2 ＝２０ｓｃｃｍ、 成膜雰囲気内圧力 ；０．４７Ｐａ、 パワー ；５ｋＷ、 膜厚 ；７０ｎｍ。
Ｔｉ膜とその上層のＴｉＮ膜との積層構造からなる密着
層３４を形成する。各膜のスパッタ成膜による形成条件
の一例を以下に示す。 Ｔｉ膜形成条件／ スパッタリングガス及び流量；Ａｒ＝１００ｓｃｃｍ、 成膜雰囲気内圧力 ；０．４７Ｐａ、 パワー ；８ｋＷ、 成膜温度 ；１５０℃、 膜厚 ；１０ｎｍ。 ＴｉＮ膜形成条件／ スパッタリングガス及び流量；Ａｒ＝４０ｓｃｃｍ、 Ｎ2 ＝２０ｓｃｃｍ、 成膜雰囲気内圧力 ；０．４７Ｐａ、 パワー ；５ｋＷ、 膜厚 ；７０ｎｍ。
【００４３】次に、接続孔３３の内部を埋め込む状態
で、タングステン（Ｗ）からなるプラグ３５を形成す
る。この場合、先ず、接続孔３３の内部を埋め込む状態
でブランケットタングステン（Ｗ）膜を形成した後、こ
のブランケットＷ膜をエッチバックして上記プラグ３５
を形成する。ブランケットＷ膜の形成条件及びブランケ
ットＷ膜のエッチバック条件の一例を以下に示す。 ブランケットＷ膜の形成条件／ 成膜ガス及び流量；Ａｒ ＝２２００ｓｃｃｍ、 ；Ｎ2 ＝ ３００ｓｃｃｍ、 ；Ｈ2 ＝ ５００ｓｃｃｍ、 ；ＷＦ6 （６フッ化タングステン）＝ ７５ｓｃｃｍ、 成膜雰囲気内圧力；１０６４０Ｐａ、 成膜温度 ；４５０℃、 膜厚 ；４００ｎｍ。
で、タングステン（Ｗ）からなるプラグ３５を形成す
る。この場合、先ず、接続孔３３の内部を埋め込む状態
でブランケットタングステン（Ｗ）膜を形成した後、こ
のブランケットＷ膜をエッチバックして上記プラグ３５
を形成する。ブランケットＷ膜の形成条件及びブランケ
ットＷ膜のエッチバック条件の一例を以下に示す。 ブランケットＷ膜の形成条件／ 成膜ガス及び流量；Ａｒ ＝２２００ｓｃｃｍ、 ；Ｎ2 ＝ ３００ｓｃｃｍ、 ；Ｈ2 ＝ ５００ｓｃｃｍ、 ；ＷＦ6 （６フッ化タングステン）＝ ７５ｓｃｃｍ、 成膜雰囲気内圧力；１０６４０Ｐａ、 成膜温度 ；４５０℃、 膜厚 ；４００ｎｍ。
【００４４】 ブランケットＷ膜のエッチバック条件／ エッチングガス及び流量；ＳＦ6 ＝５０ｓｃｃｍ、 ＲＦパワー ；１５０Ｗ、 エッチング雰囲気内圧力；１．３３Ｐａ。
【００４５】その後、密着層３６ａとその上層の配線層
３６ｂとからなる配線３６を形成する。この場合、先
ず、例えばＴｉからなる密着層３６ａを形成し、この上
層にＡｌ（アルミニウム）からなる配線層３６ｂを形成
する。その後、ここでは図示を省略したレジストパター
ンをマスクに用いたエッチングによって、配線層３６ｂ
及び密着層３６ａをパターニングし、これによって配線
３６を得る。
３６ｂとからなる配線３６を形成する。この場合、先
ず、例えばＴｉからなる密着層３６ａを形成し、この上
層にＡｌ（アルミニウム）からなる配線層３６ｂを形成
する。その後、ここでは図示を省略したレジストパター
ンをマスクに用いたエッチングによって、配線層３６ｂ
及び密着層３６ａをパターニングし、これによって配線
３６を得る。
【００４６】上記密着層３６ａとなるＴｉ膜及び配線層
３６ｂとなるＡｌ膜の形成条件の一例を以下に示す。 Ｔｉ膜形成条件／ スパッタリングガス及び流量；Ａｒ＝１００ｓｃｃｍ、 成膜雰囲気内圧力 ；０．４７Ｐａ、 パワー ；４ｋＷ、 成膜温度 ；１５０℃、 膜厚 ；３０ｎｍ。 Ａｌ膜形成条件／ スパッタリングガス及び流量；Ａｒ＝５０ｓｃｃｍ、 成膜雰囲気内圧力 ；０．４７Ｐａ、 パワー ；２２．５ｋＷ、 成膜温度 ；１５０℃、 膜厚 ；０．５μｍ、。
３６ｂとなるＡｌ膜の形成条件の一例を以下に示す。 Ｔｉ膜形成条件／ スパッタリングガス及び流量；Ａｒ＝１００ｓｃｃｍ、 成膜雰囲気内圧力 ；０．４７Ｐａ、 パワー ；４ｋＷ、 成膜温度 ；１５０℃、 膜厚 ；３０ｎｍ。 Ａｌ膜形成条件／ スパッタリングガス及び流量；Ａｒ＝５０ｓｃｃｍ、 成膜雰囲気内圧力 ；０．４７Ｐａ、 パワー ；２２．５ｋＷ、 成膜温度 ；１５０℃、 膜厚 ；０．５μｍ、。
【００４７】また、配線層３６ｂ及び密着層３６ａをパ
ターニングするためのエッチング条件の一例を以下に示
す。 エッチングガス及び流量；ＢＣｌ2 （３塩化ホウ素）＝６０ｓｃｃｍ、 Ｃｌ2 （塩素）＝９０ｓｃｃｍ、 マイクロ波パワー ；１０００Ｗ ＲＦパワー ；５０Ｗ、 エッチング雰囲気内圧力；０．０１６Ｐａ。
ターニングするためのエッチング条件の一例を以下に示
す。 エッチングガス及び流量；ＢＣｌ2 （３塩化ホウ素）＝６０ｓｃｃｍ、 Ｃｌ2 （塩素）＝９０ｓｃｃｍ、 マイクロ波パワー ；１０００Ｗ ＲＦパワー ；５０Ｗ、 エッチング雰囲気内圧力；０．０１６Ｐａ。
【００４８】以上のようにして、基板１１の表面側にお
ける記憶領域１１ａにキャパシタを備えたＤＲＡＭ構成
の記憶素子１ａを形成し、論理領域１１ｂにＳ／Ｄ拡散
層２３とその上面のシリコン層２７及びシリサイド膜２
７ＡとからなるＳ／Ｄ３１を備えた論理素子１ｂを形成
する。
ける記憶領域１１ａにキャパシタを備えたＤＲＡＭ構成
の記憶素子１ａを形成し、論理領域１１ｂにＳ／Ｄ拡散
層２３とその上面のシリコン層２７及びシリサイド膜２
７ＡとからなるＳ／Ｄ３１を備えた論理素子１ｂを形成
する。
【００４９】上記半導体装置の製造方法では、記憶素子
１ａにおけるキャパシタの下部電極の一部を構成する下
部電極上層２７ａを形成すると同時に、論理素子１ｂに
おけるＳ／Ｄ３１の一部を構成するシリコン層２７が形
成される。このため、半導体装置の製造工程を削減する
ことができる。
１ａにおけるキャパシタの下部電極の一部を構成する下
部電極上層２７ａを形成すると同時に、論理素子１ｂに
おけるＳ／Ｄ３１の一部を構成するシリコン層２７が形
成される。このため、半導体装置の製造工程を削減する
ことができる。
【００５０】（第２実施形態）図４，図５及び図６は、
第２実施形態を示す製造工程図であり、以下にこれらの
図を用いて請求項２に対応する本発明の実施形態を説明
する。先ず、図４（１）に示す工程は、上記第１実施形
態で図１（１）を用いて説明したと同様に行い、基板１
１における記憶領域１１ａと論理領域１１ｂとの表面側
に、素子分離領域１２、ゲート絶縁膜１３、ゲート配線
１４、オフセット絶縁膜１４ａ、ＬＤＤ拡散層１５、Ｓ
／Ｄ拡散層１６、窒化シリコン膜１７及び酸化シリコン
膜１８を形成する。尚、上記窒化シリコン膜１７及び酸
化シリコン膜１８が、請求項２に示す絶縁膜になる。
第２実施形態を示す製造工程図であり、以下にこれらの
図を用いて請求項２に対応する本発明の実施形態を説明
する。先ず、図４（１）に示す工程は、上記第１実施形
態で図１（１）を用いて説明したと同様に行い、基板１
１における記憶領域１１ａと論理領域１１ｂとの表面側
に、素子分離領域１２、ゲート絶縁膜１３、ゲート配線
１４、オフセット絶縁膜１４ａ、ＬＤＤ拡散層１５、Ｓ
／Ｄ拡散層１６、窒化シリコン膜１７及び酸化シリコン
膜１８を形成する。尚、上記窒化シリコン膜１７及び酸
化シリコン膜１８が、請求項２に示す絶縁膜になる。
【００５１】次に、図４（２）に示す工程では、上記第
１実施形態で図１（２）を用いて説明したと同様にし
て、接続孔１９を形成する。ただし、ここでは、この接
続孔１９の形成と同時に、論理領域１１ｂにおける素子
分離領域１２間の酸化シリコン膜１８及び窒化シリコン
膜１７を除去する。
１実施形態で図１（２）を用いて説明したと同様にし
て、接続孔１９を形成する。ただし、ここでは、この接
続孔１９の形成と同時に、論理領域１１ｂにおける素子
分離領域１２間の酸化シリコン膜１８及び窒化シリコン
膜１７を除去する。
【００５２】その後、上記第１実施形態で図１（２）を
用いて説明したと同様にして、窒化シリコン膜２０の形
成及び全面エッチバック処理を行い、接続孔１９の側壁
を含む酸化シリコン膜１８及び窒化シリコン膜１７の側
壁にのみ窒化シリコン膜２０を残す。次いで、論理領域
１１ｂにおけるゲート配線１４の側方壁に、酸化シリコ
ンからなるサイドウォール２２を形成する。
用いて説明したと同様にして、窒化シリコン膜２０の形
成及び全面エッチバック処理を行い、接続孔１９の側壁
を含む酸化シリコン膜１８及び窒化シリコン膜１７の側
壁にのみ窒化シリコン膜２０を残す。次いで、論理領域
１１ｂにおけるゲート配線１４の側方壁に、酸化シリコ
ンからなるサイドウォール２２を形成する。
【００５３】しかる後、上記第１実施形態で図１（３）
を用いて説明したと同様にして、論理領域１１ｂにＳ／
Ｄ拡散層２３を形成するためのイオン注入を行う。
を用いて説明したと同様にして、論理領域１１ｂにＳ／
Ｄ拡散層２３を形成するためのイオン注入を行う。
【００５４】次に、図４（３）に示す工程では先ず、露
出しているシリコン部分上、すなわち、記憶領域１１ａ
における接続孔１９底面の基板１１上（Ｓ／Ｄ拡散層１
６上）、論理領域１１ｂにおける基板１１上（Ｓ／Ｄ拡
散層２３上）及びゲート配線１４上で、同時にシリコン
を選択成長させてシリコン層４０を形成する。上記工程
は、上記第１実施形態で図２（１）を用いて説明したシ
リコン層（２７）の形成と同様に行われる。ただし、シ
リコン層４０の膜厚は１００ｎｍにする。そして、論理
領域１１ｂの基板１１上におけるシリコン層４０部分は
単結晶シリコンになり、論理領域１１ｂにおいては、サ
イドウォール２２によって基板１１上のシリコン層４０
とゲート配線１４との絶縁性が確保去れる。ここで、記
憶領域１１ａの接続孔１９内に形成されたシリコン層４
０のうちの一方はプラグ４０ａになり、他方は記憶領域
１１ａに形成される記憶素子のキャパシタの下部電極下
層４０ｂになる。また、論理領域１１ｂの基板１１上に
形成されたシリコン層４０は、論理領域１１ｂに形成さ
れる論理素子のＳ／Ｄの一部になる。
出しているシリコン部分上、すなわち、記憶領域１１ａ
における接続孔１９底面の基板１１上（Ｓ／Ｄ拡散層１
６上）、論理領域１１ｂにおける基板１１上（Ｓ／Ｄ拡
散層２３上）及びゲート配線１４上で、同時にシリコン
を選択成長させてシリコン層４０を形成する。上記工程
は、上記第１実施形態で図２（１）を用いて説明したシ
リコン層（２７）の形成と同様に行われる。ただし、シ
リコン層４０の膜厚は１００ｎｍにする。そして、論理
領域１１ｂの基板１１上におけるシリコン層４０部分は
単結晶シリコンになり、論理領域１１ｂにおいては、サ
イドウォール２２によって基板１１上のシリコン層４０
とゲート配線１４との絶縁性が確保去れる。ここで、記
憶領域１１ａの接続孔１９内に形成されたシリコン層４
０のうちの一方はプラグ４０ａになり、他方は記憶領域
１１ａに形成される記憶素子のキャパシタの下部電極下
層４０ｂになる。また、論理領域１１ｂの基板１１上に
形成されたシリコン層４０は、論理領域１１ｂに形成さ
れる論理素子のＳ／Ｄの一部になる。
【００５５】次に、上記シリコン層４０に導電性を持た
せ、かつ論理領域１１ｂにおけるシリコン層４０をＳ／
Ｄとするためのイオン注入を行い、イオン注入によって
導入した不純物を活性化させるための熱処理を行う。
せ、かつ論理領域１１ｂにおけるシリコン層４０をＳ／
Ｄとするためのイオン注入を行い、イオン注入によって
導入した不純物を活性化させるための熱処理を行う。
【００５６】次いで、図４（４）に示す工程では、シリ
コン層４０の表面層に、シリサイド膜４０Ａを形成し、
このシリサイド膜４０Ａを安定でかつ導電性の高い層に
転移させる。この工程は、上記第１実施形態で図２
（３）を用いて説明したシリサイド膜（２７Ａ）の形成
と同様に行う。以上のようにして、論理領域１１ｂに、
基板１１のＳ／Ｄ拡散層２３とシリコン層４０及びシリ
サイド膜４０ＡからなるＳ／Ｄ４１を形成する。
コン層４０の表面層に、シリサイド膜４０Ａを形成し、
このシリサイド膜４０Ａを安定でかつ導電性の高い層に
転移させる。この工程は、上記第１実施形態で図２
（３）を用いて説明したシリサイド膜（２７Ａ）の形成
と同様に行う。以上のようにして、論理領域１１ｂに、
基板１１のＳ／Ｄ拡散層２３とシリコン層４０及びシリ
サイド膜４０ＡからなるＳ／Ｄ４１を形成する。
【００５７】次に、図５（１）に示す工程では、基板１
１上方の全面に基板１１上方の段差形状を埋め込む状態
で酸化シリコン膜５１を形成した後、ＣＭＰ法によって
酸化シリコン膜５１表面を平坦化する。以下に、酸化シ
リコン膜５１の形成条件の一例を示す。
１上方の全面に基板１１上方の段差形状を埋め込む状態
で酸化シリコン膜５１を形成した後、ＣＭＰ法によって
酸化シリコン膜５１表面を平坦化する。以下に、酸化シ
リコン膜５１の形成条件の一例を示す。
【００５８】その後、図５（２）に示す工程では、酸化
シリコン膜５１に、記憶領域１１ａのプラグ４０ａと、
論理領域１１ｂの各Ｓ／Ｄ４１とにそれぞれ達する溝パ
ターン５２を形成する。
シリコン膜５１に、記憶領域１１ａのプラグ４０ａと、
論理領域１１ｂの各Ｓ／Ｄ４１とにそれぞれ達する溝パ
ターン５２を形成する。
【００５９】次に、溝パターン５２内に密着層５３を介
して導電性材料５４を埋め込む。密着層５３は、例えば
Ｔｉ膜とその上層のＴｉＮ膜とからなる２層構造であ
り、導電性材料５４はＷであることとする。この場合、
Ｔｉ膜、ＴｉＮ膜及びＷ膜を下層から順に形成した後、
ＣＭＰまたは全面エッチバックを行うことによって酸化
シリコン膜５１上からＴｉ膜、ＴｉＮ膜及びＷ膜を除去
して溝パターン５２内に導電性材料５４を埋め込む。上
記Ｔｉ膜、ＴｉＮ膜及びＷ膜の形成、さらに上記全面エ
ッチバックは、上記第１実施形態で図３を用いて説明し
た密着層（３４）及びプラグ（３５）の形成と同様に行
う。これによって、記憶領域１１ａには導電性材料５４
からなるビット線５４ａを形成し、論理領域１１ｂには
導電性材料５４からなるプラグ５４ｂを形成する。
して導電性材料５４を埋め込む。密着層５３は、例えば
Ｔｉ膜とその上層のＴｉＮ膜とからなる２層構造であ
り、導電性材料５４はＷであることとする。この場合、
Ｔｉ膜、ＴｉＮ膜及びＷ膜を下層から順に形成した後、
ＣＭＰまたは全面エッチバックを行うことによって酸化
シリコン膜５１上からＴｉ膜、ＴｉＮ膜及びＷ膜を除去
して溝パターン５２内に導電性材料５４を埋め込む。上
記Ｔｉ膜、ＴｉＮ膜及びＷ膜の形成、さらに上記全面エ
ッチバックは、上記第１実施形態で図３を用いて説明し
た密着層（３４）及びプラグ（３５）の形成と同様に行
う。これによって、記憶領域１１ａには導電性材料５４
からなるビット線５４ａを形成し、論理領域１１ｂには
導電性材料５４からなるプラグ５４ｂを形成する。
【００６０】その後、図５（３）に示す工程では、酸化
シリコン膜５１、ビット線５４ａ及びプラグ５４ｂ上の
全面に、膜厚１００ｎｍの酸化シリコン膜５５を形成す
る。次に、酸化シリコン膜５１，５５に、記憶領域１１
ａの下部電極下層４０ｂに達する接続孔５６を形成す
る。
シリコン膜５１、ビット線５４ａ及びプラグ５４ｂ上の
全面に、膜厚１００ｎｍの酸化シリコン膜５５を形成す
る。次に、酸化シリコン膜５１，５５に、記憶領域１１
ａの下部電極下層４０ｂに達する接続孔５６を形成す
る。
【００６１】次に、接続孔５６の内壁を覆う状態で、膜
厚７０ｎｍのＴｉＮ膜５７を形成し、さらにこの上面に
膜厚５００ｎｍのＷ膜５８を形成する。その後、ＴｉＮ
膜５７及びＷ膜５８をパターニングし、記憶領域１１ａ
にのみ下部電極下層４０ｂにに接続された下部電極上層
５８ａを形成する。上記ＴｉＮ膜５７及びＷ膜５８の形
成及びこれらの膜のパターニングのためのエッチング
は、上記第１実施形態で図３を用いて説明した密着層
（３４）及びプラグ（３５）の形成と同様に行う。
厚７０ｎｍのＴｉＮ膜５７を形成し、さらにこの上面に
膜厚５００ｎｍのＷ膜５８を形成する。その後、ＴｉＮ
膜５７及びＷ膜５８をパターニングし、記憶領域１１ａ
にのみ下部電極下層４０ｂにに接続された下部電極上層
５８ａを形成する。上記ＴｉＮ膜５７及びＷ膜５８の形
成及びこれらの膜のパターニングのためのエッチング
は、上記第１実施形態で図３を用いて説明した密着層
（３４）及びプラグ（３５）の形成と同様に行う。
【００６２】その後、下部電極上層５８ａを覆う状態
で、酸化シリコン膜５５上に誘電膜５９として膜厚５ｎ
ｍのＴａ2 Ｏ5 （酸化タンタル）膜を形成する。以下
に、Ｔａ 2 Ｏ5 膜の形成条件の一例を示す。 成膜ガス及び流量；Ｔａ（ＯＣ2 Ｈ5 ）5 （ペンタエトキシタンタル）＝０．０５ｓｃｃｍ、 ；Ｏ2 ＝ ５００ｓｃｃｍ、 ；Ｎ2 ＝１０００ｓｃｃｍ、 成膜雰囲気内圧力；６５Ｐａ、 基板温度 ；４５０℃。
で、酸化シリコン膜５５上に誘電膜５９として膜厚５ｎ
ｍのＴａ2 Ｏ5 （酸化タンタル）膜を形成する。以下
に、Ｔａ 2 Ｏ5 膜の形成条件の一例を示す。 成膜ガス及び流量；Ｔａ（ＯＣ2 Ｈ5 ）5 （ペンタエトキシタンタル）＝０．０５ｓｃｃｍ、 ；Ｏ2 ＝ ５００ｓｃｃｍ、 ；Ｎ2 ＝１０００ｓｃｃｍ、 成膜雰囲気内圧力；６５Ｐａ、 基板温度 ；４５０℃。
【００６３】次に、誘電膜５９上に膜厚１００ｎｍのＴ
ｉＮ膜６０を形成し、このＴｉＮ膜６０及び誘電膜５９
をパターニングする。これによって、記憶領域１１ａ
に、ＴｉＮ膜６０からなるキャパシタの上部電極６０ａ
を形成する。以下に、上記パターニングの際のＴｉＮ膜
６０及び誘電膜５９のエッチング条件の一例を示す。
ｉＮ膜６０を形成し、このＴｉＮ膜６０及び誘電膜５９
をパターニングする。これによって、記憶領域１１ａ
に、ＴｉＮ膜６０からなるキャパシタの上部電極６０ａ
を形成する。以下に、上記パターニングの際のＴｉＮ膜
６０及び誘電膜５９のエッチング条件の一例を示す。
【００６４】その後、図６に示す工程は、上記第１実施
形態で図３を用いて説明したと同様に行う。すなわち、
記憶領域１１ａ及び論理領域１１ｂにおける基板１１の
上方を覆う状態で、膜厚６００ｎｍの酸化シリコン膜３
２を形成し、ＣＭＰ法によって酸化シリコン膜３２表面
を平坦化する。論理領域１１ｂにおける酸化シリコン膜
３２に、プラグ５４ｂに達する接続孔３３を形成する。
さらに、密着層３４、プラグ３５、密着層３６ａ及びそ
の上層の配線層３６ｂからなる配線３６を形成する。
形態で図３を用いて説明したと同様に行う。すなわち、
記憶領域１１ａ及び論理領域１１ｂにおける基板１１の
上方を覆う状態で、膜厚６００ｎｍの酸化シリコン膜３
２を形成し、ＣＭＰ法によって酸化シリコン膜３２表面
を平坦化する。論理領域１１ｂにおける酸化シリコン膜
３２に、プラグ５４ｂに達する接続孔３３を形成する。
さらに、密着層３４、プラグ３５、密着層３６ａ及びそ
の上層の配線層３６ｂからなる配線３６を形成する。
【００６５】以上のようにして、基板１１の表面側にお
ける記憶領域１１ａにキャパシタを備えたＤＲＡＭ構成
の記憶素子２ａを形成し、論理領域１１ｂにＳ／Ｄ拡散
層２３とその上面のシリコン層４０及びシリサイド膜４
０ＡとからなるＳ／Ｄ４１を備えた論理素子２ｂを形成
する。
ける記憶領域１１ａにキャパシタを備えたＤＲＡＭ構成
の記憶素子２ａを形成し、論理領域１１ｂにＳ／Ｄ拡散
層２３とその上面のシリコン層４０及びシリサイド膜４
０ＡとからなるＳ／Ｄ４１を備えた論理素子２ｂを形成
する。
【００６６】上記半導体装置の製造方法では、記憶素子
２ａにおけるキャパシタの下部電極の一部を構成する下
部電極下層４０ｂと同時に、論理素子２ｂにおけるＳ／
Ｄ４１の一部を構成するシリコン層４０が形成される。
このため、半導体装置の製造工程を削減することができ
る。
２ａにおけるキャパシタの下部電極の一部を構成する下
部電極下層４０ｂと同時に、論理素子２ｂにおけるＳ／
Ｄ４１の一部を構成するシリコン層４０が形成される。
このため、半導体装置の製造工程を削減することができ
る。
【００６７】尚、上記各実施の形態においてスパッタ法
によって形成した各膜は、ＣＶＤ法によって形成しても
良い。
によって形成した各膜は、ＣＶＤ法によって形成しても
良い。
【００６８】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、記憶素子におけるキャパシタの
下部電極の一部と論理素子におけるエレベーテットＳ／
Ｄの一部とを同時に形成するで、大容量記憶素子と高機
能論理素子とを同一基板上に混載してなる半導体装置の
製造工程を削減することが可能になる。
置の製造方法によれば、記憶素子におけるキャパシタの
下部電極の一部と論理素子におけるエレベーテットＳ／
Ｄの一部とを同時に形成するで、大容量記憶素子と高機
能論理素子とを同一基板上に混載してなる半導体装置の
製造工程を削減することが可能になる。
【図１】第１実施形態の製造方法を説明する断面工程図
（その１）である。
（その１）である。
【図２】第１実施形態の製造方法を説明する断面工程図
（その２）である。
（その２）である。
【図３】第１実施形態の製造方法を説明する断面工程図
（その３）である。
（その３）である。
【図４】第２実施形態の製造方法を説明する断面工程図
（その１）である。
（その１）である。
【図５】第３実施形態の製造方法を説明する断面工程図
（その２）である。
（その２）である。
【図６】第４実施形態の製造方法を説明する断面工程図
（その３）である。
（その３）である。
１ａ，２ａ…記憶素子、１ｂ，２ｂ…論理素子、１１…
基板、１１ａ…記憶領域、１１ｂ…論理領域、１４…ゲ
ート配線、１７，１８，２５，２６…絶縁膜、２１ｂ，
４０ｂ…下部電極下層、２７，４０…シリコン層、２７
ａ…下部電極上層、３１，４１…Ｓ／Ｄ（ソース／ドレ
イン）
基板、１１ａ…記憶領域、１１ｂ…論理領域、１４…ゲ
ート配線、１７，１８，２５，２６…絶縁膜、２１ｂ，
４０ｂ…下部電極下層、２７，４０…シリコン層、２７
ａ…下部電極上層、３１，４１…Ｓ／Ｄ（ソース／ドレ
イン）
Claims (2)
- 【請求項１】 シリコンからなる基板とその上面に形成
したシリコン層とからなるソース／ドレインを備えた論
理素子と、キャパシタを備えた記憶素子とを前記基板の
表面側に形成する半導体装置の製造方法であって、 前記基板上の記憶領域と論理領域とに、ゲート配線を形
成する工程と、 前記ゲート配線に対して絶縁性を保ちかつ前記記憶領域
における当該ゲート配線側方の基板に接続される状態
で、シリコンからなる下部電極下層を形成する工程と、 前記各ゲート配線及び前記下部電極下層を覆う状態で前
記基板上に絶縁膜を形成する工程と、 前記絶縁膜をパターニングすることによって、前記下部
電極下層と前記論理領域におけるゲート配線側方の基板
部分とを露出させる工程と、 前記下部電極下層上と前記基板部分上とに前記ゲート配
線に対して絶縁性を保った状態でシリコン層を選択成長
させることによって、前記下部電極下層と当該シリコン
層からなる下部電極上層とからなる前記キャパシタの下
部電極を得ると共に、前記基板部分上に前記ソース／ド
レインの一部を構成する前記シリコン層を得る工程と、 を行うことを特徴とする半導体装置の製造方法。 - 【請求項２】 シリコンからなる基板とその上面に形成
したシリコン層とからなるソース／ドレインを備えた論
理素子と、キャパシタを備えた記憶素子とを前記基板の
表面側に形成する半導体装置の製造方法であって、 前記基板上の記憶領域と論理領域とに、ゲート配線を形
成する工程と、 前記各ゲート配線を覆う状態で前記基板上に絶縁膜を形
成する工程と、 前記絶縁膜をパターニングすることによって、前記各ゲ
ート配線側方の基板部分を露出させる工程と、 前記露出した基板部分上に前記各ゲート配線に対して絶
縁性を保った状態でシリコン層を選択成長させることに
よって、前記キャパシタの下部電極の一部を構成するシ
リコン層を得ると共に、前記基板部分上に前記ソース／
ドレインの一部を構成する前記シリコン層を得る工程
と、 を行うことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9293687A JPH11135740A (ja) | 1997-10-27 | 1997-10-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9293687A JPH11135740A (ja) | 1997-10-27 | 1997-10-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11135740A true JPH11135740A (ja) | 1999-05-21 |
Family
ID=17797940
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9293687A Pending JPH11135740A (ja) | 1997-10-27 | 1997-10-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11135740A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001298167A (ja) * | 2000-04-03 | 2001-10-26 | Hynix Semiconductor Inc | 半導体メモリ装置の製造方法 |
| KR20020050462A (ko) * | 2000-12-21 | 2002-06-27 | 박종섭 | 반도체 소자 및 그의 제조 방법 |
| JP2002217383A (ja) * | 2001-01-12 | 2002-08-02 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
| US6455366B1 (en) * | 1998-12-30 | 2002-09-24 | Hyundai Electronics Industries Co., Ltd. | Method of forming a junction region in a semiconductor device |
| KR20030003370A (ko) * | 2001-06-30 | 2003-01-10 | 주식회사 하이닉스반도체 | 디램(ｄｒａｍ) 셀의 제조 방법 |
| US6642093B2 (en) | 2002-03-28 | 2003-11-04 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing a semiconductor device |
| JP2009164534A (ja) * | 2008-01-10 | 2009-07-23 | Elpida Memory Inc | 半導体装置およびその製造方法 |
-
1997
- 1997-10-27 JP JP9293687A patent/JPH11135740A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6455366B1 (en) * | 1998-12-30 | 2002-09-24 | Hyundai Electronics Industries Co., Ltd. | Method of forming a junction region in a semiconductor device |
| JP2001298167A (ja) * | 2000-04-03 | 2001-10-26 | Hynix Semiconductor Inc | 半導体メモリ装置の製造方法 |
| KR20020050462A (ko) * | 2000-12-21 | 2002-06-27 | 박종섭 | 반도체 소자 및 그의 제조 방법 |
| JP2002217383A (ja) * | 2001-01-12 | 2002-08-02 | Hitachi Ltd | 半導体集積回路装置の製造方法および半導体集積回路装置 |
| KR20030003370A (ko) * | 2001-06-30 | 2003-01-10 | 주식회사 하이닉스반도체 | 디램(ｄｒａｍ) 셀의 제조 방법 |
| US6642093B2 (en) | 2002-03-28 | 2003-11-04 | Mitsubishi Denki Kabushiki Kaisha | Method for manufacturing a semiconductor device |
| JP2009164534A (ja) * | 2008-01-10 | 2009-07-23 | Elpida Memory Inc | 半導体装置およびその製造方法 |
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