JPH11297635A

JPH11297635A - 半導体装置の製造方法

Info

Publication number: JPH11297635A
Application number: JP9784798A
Authority: JP
Inventors: Masahiro Uejima; 正弘上島
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-04-09
Filing date: 1998-04-09
Publication date: 1999-10-29

Abstract

(57)【要約】【課題】ストッパー層として窒化シリコン層を有する自
己整合コンタクトの加工マージンを拡大することのでき
る自己整合コンタクトの形成方法およびそれを用いる半
導体装置の製造方法を提供する。【解決手段】下層導電層上にエッチングストッパー膜、
絶縁膜および上層導電層を順次積層し、前記下層導電層
と前記上層導電層とを接続するための接続孔を、前記絶
縁膜をエッチングすることにより形成する工程を有する
半導体装置の製造方法において、前記エッチングにより
接続孔を形成する工程は、エッチングの前に予め前記絶
縁膜に不純物をイオン注入を行ったのち、前記絶縁膜を
エッチングする工程である半導体装置の製造方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、前記半導体基板に形成された不純物拡
散領域と上層配線とを接続するための接続孔をエッチン
グにより形成する工程に特徴を有する半導体装置の製造
方法に関する。

【０００２】

【従来の技術】近年の半導体装置の高集積化に伴い、最
小デザインルールは微細化され、アルミニウムやポリシ
リコン、タングステンポリサイド等で形成される配線ピ
ッチも縮小化している。

【０００３】ところで、配線層間にこれらを接続するた
めのコンタクトホールを形成する場合、コンタクトホー
ルと配線間の距離は、配線とコンタクトホールを絶縁す
るために必要な膜厚、コンタクトホールを絶縁するため
に必要な膜厚、コンタクトホールをパターニングする際
の合わせ余裕、コンタクトホール径や配線幅のばらつき
等を考慮して決定される。

【０００４】しかし、これらの要因がデザイン縮小率に
対して十分にスケールダウンされない場合には、配線間
の距離を縮小することができず、メモリセルやゲートア
レイ等のシュリンクを行うことができない。

【０００５】そこで、配線間隔を縮小し配線間にコンタ
クトホールを形成する方法として、図８に示すような自
己整合コンタクトホール形成技術が知られている。この
方法は、配線間隔に対して径の大きなコンタクトホール
を形成し、配線間に自己整合コンタクトホールを形成す
るものである。

【０００６】

【発明が解決しようとする課題】上記自己整合コンタク
トホール形成技術のうち、窒化シリコン層をエッチング
ストッパー層として用いる自己整合コンタクト形成技術
では、層間絶縁膜である酸化シリコン膜のエッチング時
に窒化シリコンとの選択比（酸化シリコンと窒化シリコ
ンとのエッチングレートに差）を向上させることが最も
重要な課題となる。

【０００７】対窒化シリコン選択比が小さい場合には、
エッチングマージンを確保するために、エッチングスト
ッパー層である窒化シリコン膜の膜厚を厚くする必要が
あり、その結果、ゲート電極上に形成するオフセット酸
化膜厚も同時に厚膜化する必要が生じるからである。

【０００８】このことは、配線段差の増大、コンタクト
のアスペクト比の増大等の問題を生じせしめ、上層配線
やコンタクトホールの加工マージンを狭める結果をもた
らす。

【０００９】従って、エッチングストッパー層として窒
化シリコン膜を用いる自己整合コンタクトの形成方法に
おいて、層間絶縁膜である酸化シリコン膜のエッチング
時に窒化シリコンとの選択比（酸化シリコンと窒化シリ
コンとのエッチングレートに差）を向上させ、自己整合
コンタクトの加工マージンを拡大することにより、微細
構造の信頼性の高い半導体装置を製造する方法の開発が
求められている。

【００１０】本発明は、ストッパー層として窒化シリコ
ン層を有する自己整合コンタクトの加工マージンを拡大
することのできる自己整合コンタクトの形成方法および
それを用いる半導体装置の製造方法を提供することを目
的とする。

【００１１】

【課題を解決するための手段】上記課題を解決すべく本
発明は、下層導電層上にエッチングストッパー膜、絶縁
膜および上層導電層を順次積層し、前記下層導電層と前
記上層導電層とを接続するための接続孔を、前記絶縁膜
をエッチングすることにより形成する工程を有する半導
体装置の製造方法において、前記エッチングにより接続
孔を形成する工程は、エッチングの前に予め前記絶縁膜
に不純物をイオン注入を行ったのち、前記絶縁膜をエッ
チングする工程であることを特徴とする半導体装置の製
造方法を提供する。

【００１２】前記本発明の半導体装置の製造方法におい
て、前記絶縁膜をエッチングにより接続孔を形成する工
程は、前記絶縁膜を成膜直後、あるいは前記絶縁膜を成
膜後、全面にレジスト膜を成膜し、所定のパターニング
を行った後、前記レジスト膜をマスクとして、前記絶縁
膜に不純物をイオン注入を行ったのち、前記絶縁膜をエ
ッチングする工程であるのが好ましい。

【００１３】前記本発明の半導体装置の製造方法におい
て、前記絶縁膜は、好ましくは、酸化シリコンからなる
膜、不純物としてリンおよびホウ素を含有させた酸化シ
リコンからなるＢＰＳＧ（Ｂｏｒｏｎｐｈｏｓｐｈｏｓ
ｉｌｉｃａｔｅｇｌａｓｓ）膜、または不純物として
リンを含有させた酸化シリコンからなるＰＳＧ（Ｐｈｏ
ｓｐｈｏｓｉｌｉｃａｔｅｇｌａｓｓ）膜であり、前
記エッチングストッパー膜は、窒化シリコン（Ｓｉ₃Ｎ
₄）膜である。

【００１４】前記本発明の半導体装置の製造方法におい
て、前記下層導電層は、好ましくは、半導体基板に形成
された不純物拡散領域であり、前記上層導電層は、半導
体基板上に形成された上層配線である。

【００１５】前記本発明の半導体装置の製造方法におい
て、前記不純物は、絶縁膜にダメージを与える効果を有
するものであれば特に制限はないが、好ましくは、リ
ン、ホウ素、砒素またはアルゴンであり、より好ましく
は、リンである。不純物のイオン注入は、例えば、不純
物としてリンを用い、エネルギー２０〜３０ＫｅＶで、
１×１０¹³〜１×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量
で行うことができる。

【００１６】また、前記本発明の半導体装置の製造方法
においては、好ましくは、リン、前記エッチングにより
接続孔を形成する工程の後、さらに導電性物質を接続孔
に充填する工程、及び上層配線層を形成する工程を有す
る。

【００１７】前記本発明の半導体装置の製造方法は、よ
り好ましくは、ゲート電極と不純物拡散領域を有する半
導体装置の製造方法であって、半導体基板上にエッチン
グストッパー膜を形成する工程と、前記エッチングスト
ッパー膜上に絶縁膜を形成する工程と、前記絶縁膜成膜
直後、あるいは前記絶縁膜成膜後、レジスト膜を成膜し
所定のパターニングを行ったのち、該レジスト膜をマス
クとして、接続孔を形成する部位のみに不純物をイオン
注入する工程と、前記半導体基板に形成された不純物拡
散領域と上層配線とを接続するための接続孔をエッチン
グにより形成する工程と、前記接続孔に導電性物質を充
填する工程と、前記導電性物質が充填された接続孔に接
続するように上層配線を形成する工程を有する半導体装
置の製造方法である。

【００１８】

【発明の実施の形態】以下、本発明の半導体装置の製造
方法を実施の形態により更に詳細に説明する。図７に本
発明の製造方法により製造することのできる半導体装置
の一例を示す。図７は、ＤＩＮＯＲ型フラッシュメモリ
の断面構造模式図である。図中、１は、ワード線（第１
アルミニウム配線）、２は、ソース線、３，４は、選択
トランジスタをそれぞれ示す。本発明が適用されるの
は、図中、Ａで示す部分の製造方法である。尚、図中、
サイドウォール、ゲート酸化膜等は省略している。

【００１９】また、図８に、上記Ａ部分の拡大図を示
す。図８に示す構造は、一方導電型（ｎ型又はｐ型）シ
リコン半導体基板１０１上の図示しない層間絶縁膜に挟
まれた素子分離領域に、ゲート酸化膜１０２、ポリシリ
コン層１０３、タングテンシリサイド層１０４、および
オフセット絶縁膜１０５からなるゲート電極が二つ設け
られている。そして、ゲート電極は、両側にサイドウォ
ール１０６を有し、該サイドウォールとゲート電極を覆
うように、キャッピングＴＥＯＳ層１０７及びエッチン
グストッパー層１０８、及びそれらを覆うようにさらに
第１の層間絶縁膜１０８が設けられている。そして、二
つのゲート電極の間のコンタクトホールには、ポリシリ
コン１１０及びタングステンシリサイド１１１の積層体
からなる上層配線が形成され、シリコン基板１０１に形
成されたソース・ドレイン領域１１３と接続されてい
る。そして、最上層には第２の層間絶縁膜１１２が形成
されている。

【００２０】本発明は、例えば、かかる部分構造を有す
る半導体装置の製造方法、特に、第１の層間絶縁膜に不
純物を注入して、その下のエッチングストッパー層との
エッチングレートの差を十分に確保することによって、
コンタクトホールの加工マージンを十分に確保したこと
を特徴とする半導体装置の製造方法である。

【００２１】第１実施形態以下、上記図９に示した半導体装置の製造方法を説明す
る。先ず、図１（ａ）に示すように、一方導電型（ｎ型
又はｐ型）シリコン半導体基板１０１上に、例えば、Ｌ
ＯＣＯＳ（ＬｏｃａｌＯｘｉｄａｔｉｏｎｏｆＳｉ
ｌｉｃｏｎ）法により、図示しない素子分離膜を形成す
る。次いで、全面に、例えば、Ｐｙｒｏｇｅｎｉｃ酸化
（Ｈ₂／Ｏ₂，８５０℃）により、膜厚７ｎｍでゲート
酸化膜１０２を形成する。次いで、アモルファスシリコ
ン１０２を、例えば、ＳｉＨ₄を原料ガスとし、堆積温
度５５０℃で、減圧ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐ
ｏｕｒＤｅｐｏｓｉｔｉｏｎ）法により、膜厚１００
ｎｍで全面に堆積させる。その後、例えば、ＷＦ₆／Ｓ
ｉＣｌ₂Ｈ₂を原料ガスとし、堆積温度６８０℃で、膜
厚１００ｎｍのＷＳｉを堆積し、タングステンポリサイ
ド層１０４を形成する。次に、例えば、ＳｉＨ₄を原料
ガスとして、堆積温度４３０℃で常圧ＣＶＤ法によりＳ
ｉＯ₂を２５０ｎｍ堆積させることにより、オフセット
絶縁膜１０５を形成する。

【００２２】その後、ゲート電極のレジストパターニン
グを行い、レジストをマスクとして、例えば、Ｃｌ₂／
Ｏ₂をエッチングガスとしたＥＣＲエッチング等の異方
性エッチングによって、ゲート電極を形成する。その
後、レジスト膜を剥離し、ゲト電極を覆うように、例え
ば、酸化シリコンからなるサイドウォール材を成膜す
る。次いで、成膜したサイドウォール材の表面側から、
例えば、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈ
ｉｎｇ）法による異方性エッチングによりサイドウォー
ル絶縁膜１０６を形成する。

【００２３】次いで、図１（ｂ）に示すように、サイド
ウォール１０６を被覆するように、キャッピングＴＥＯ
Ｓ（テトラエトキシシラン）層１０７を膜厚１０ｎｍ程
度で形成する。その後、イオン注入法により、トランジ
スタのソース領域・ドレイン領域１１３を形成する。こ
のときのイオン注入としては、例えば、１０〜３０Ｋｅ
Ｖのエネルギーで、２×１０¹⁵〜８×１０¹⁵ａｔｏｍｓ
／ｃｍ²のドーズ量のリン、ホウ素、砒素等の不純物を
イオン注入する。

【００２４】その後、図１（ｃ）に示すように、自己整
合コンタクト用ストッパー絶縁膜として、窒化シリコン
（Ｓｉ₃Ｎ₄）膜１０８を、例えば、ＣＶＤ法により、
膜厚６０ｎｍ程度で成膜する。その後、常圧ＣＶＤ法に
より、例えば、ＳｉＨ₄／ＢＨ₂／ＰＨ₂を原料ガスと
して、堆積温度４００℃で、ＢＰＳＧ（Ｂｏｒｏｐｈｏ
ｓｐｈｏｓｉｌｉｃａｔｅｇｌａｓｓ）膜等の第１の
層間絶縁膜１０９を、膜厚２５０ｎｍで堆積させる。次
いで、窒素雰囲気下、９００℃、１０分間のリフロー処
理を行う。この処理により、第１の絶縁膜の上面は平坦
化される。

【００２５】次いで、図２（ｄ）に示すように、第１の
層間絶縁膜１０９に、例えば、Ｐ⁺を、２５ＫｅＶ，１
×１０¹⁴ａｔｏｍｓ／ｃｍ²でイオン注入を行い、コン
タクトホール部の層間絶縁膜１０９にダメージを与え
る。

【００２６】次に、図２（ｅ）に示すように、前記層間
絶縁膜１０９上に全面にレジスト膜１１４を成膜した
後、コンタクトホールのパターニングを行う。

【００２７】その後、図３（ｆ）に示すように、レジス
ト膜１１４をマスクとして、対窒化シリコン選択比の高
いエッチング条件を用いて、第１の層間絶縁膜１０９の
エッチングを行う。この時のエッチングとしては、例え
ば、プロセスガスとして、ＣＨＦ₃／ＣＨ₂Ｆ₂＝３５
／１５ｓｃｃｍ、圧力０．２７Ｐａ、マイクロ波出力１
２００Ｗ、ＲＦ出力２００Ｗ（８００ｋＨｚ）、ウェハ
温度３０℃の条件で行うことができる。この際、下地の
エッチングストッパー層１０７は殆どエッチングされな
い。

【００２８】次に、図３（ｇ）に示すように、レジスト
膜１１４を除去した後、例えば、プロセスガスとしてＣ
ＨＦ₃＝５０ｓｃｃｍ、圧力０．２７Ｐａ、マイクロ波
出力１０００Ｗ、ＲＦ出力１００ｗ（８００ｋＨｚ、ウ
ェハ温度３０℃の条件で異方性エッチングを行い、エッ
チングストッパー層（窒化シリコン膜）１０７をエッチ
ング除去し、コンタクトホールを開口する。

【００２９】次いで、アモルファスシリコン１１１を、
例えば、ＳｉＨ₄を原料ガスとし、堆積温度５５０℃
で、膜厚５０ｎｍ程度堆積させる。その後、例えば、Ｗ
Ｆ₆／ＳｉＣｌ₂Ｈ₂を原料ガスとし、堆積温度６８０
℃の条件の減圧ＣＶＤ法により、ＷＳｉを、７０ｎｍ程
度堆積させ、タングステンポリサイド配線１１２を形成
する。その後、全面にレジスト膜を成膜し、配線パター
ンをパターニングを行い、レジストをマスクとして、例
えば、Ｃｌ₂／Ｏ₂をエッチングガスとしたＥＣＲエッ
チング等の異方性エッチングによって、上層配線を形成
することができる。最後に、第２の酸化シリコンからな
る層間絶縁膜１１２を、例えば、常圧ＣＶＤ法などによ
り成膜して、図８に示す構造を得ることができる。

【００３０】本実施形態では、エッチングされる層間絶
縁膜としてＢＰＳＧ膜を用い、該層間絶縁膜形成直後に
イオン注入を行う例を示した。本実施形態によれば、酸
化シリコン膜中に不純物をドープしておくことによっ
て、酸化シリコン膜のエッチング速度を向上させ、対窒
化シリコン選択比を向上させることにより、コンタクト
ホール加工マージンを拡大することが可能となった。

【００３１】第２実施形態第２実施形態では、層間絶縁膜としてＢＰＳＧ膜を用
い、ＢＰＳＧ膜を成膜後、レジスト膜を成膜し、所定の
パターニングを行った後、コンタクトホール形成部位の
みにイオン注入を行う例を示す。。

【００３２】先ず、第１実施形態と同様にして、図５
（ａ）に示す状態を得たのち、レジスト膜２１４をマス
クとして、第１の層間絶縁膜２０９のコンタクトホール
を形成する部位に、例えば、Ｐ⁺を２５ＫｅＶで１×１
０¹⁴ａｔｏｍｓ／ｃｍ²でイオン注入を行い、コンタク
トホール部の層間絶縁膜にダメージを与える。

【００３３】その後、図５（ｂ）に示すように、レジス
ト膜２１４をマスクとして、対窒化シリコン選択比の高
いエッチング条件を用いて、第１の層間絶縁膜のエッチ
ングを行う。この時のエッチングとしては、例えば、プ
ロセスガスとして、ＣＨＦ₃／ＣＨ₂Ｆ₂＝３５／１５
ｓｃｃｍ、圧力０．２７Ｐａ、マイクロ波出力１２００
Ｗ、ＲＦ出力２００Ｗ（８００ｋＨｚ）、ウェハ温度３
０℃の条件で行うことができる。この際、下地のエッチ
ングストッパー層２０７は殆どエッチングされない。

【００３４】次に、図６（Ｃ）に示すように、レジスト
膜２１４を除去した後、例えば、プロセスガスとしてＣ
ＨＦ₃＝５０ｓｃｃｍ、圧力０．２７Ｐａ、マイクロ波
出力１０００Ｗ、ＲＦ出力１００ｗ（８００ｋＨｚ、ウ
ェハ温度３０℃の条件で異方性エッチングを行い、エッ
チングストッパー層（窒化シリコン膜）２０７をエッチ
ング除去し、コンタクトホールを開口する。

【００３５】次いで、アモルファスシリコン２１１を、
例えば、ＳｉＨ₄を原料ガスとし、堆積温度５５０℃
で、膜厚５０ｎｍ程度堆積させる。その後、例えば、Ｗ
Ｆ₆／ＳｉＣｌ₂Ｈ₂を原料ガスとし、堆積温度６８０
℃の条件の減圧ＣＶＤ法により、ＷＳｉを、７０ｎｍ程
度堆積させ、タングステンポリサイド配線２１２を形成
する。その後、図示しない全面にレジスト膜を成膜し、
配線パターンをパターニングを行い、該レジスト膜をマ
スクとして、例えば、Ｃｌ₂／Ｏ₂をエッチングガスと
したＥＣＲエッチング等の異方性エッチングによって、
上層配線層を形成する。最後に、第２の酸化シリコンか
らなる層間絶縁膜を、例えば、常圧ＣＶＤ法などにより
成膜して、図８に示す構造を得ることができる。

【００３６】本実施形態によれば、酸化シリコン膜中に
不純物をドープしておくことによって、酸化シリコン膜
のエッチング速度を向上させ、対窒化シリコン選択比を
向上させることにより、コンタクトホール加工マージン
を拡大することが可能となった。また、レジスト膜をマ
スクとして、エッチングしたい部位のみに不純物をイオ
ン注入するため、エッチングにより残る部分には、余分
な不純物が注入されない。従って、絶縁耐性に優れた層
間絶縁膜となっている。

【００３７】以上、本発明を発明の実施形態により詳細
に説明したが、本発明の主旨を逸脱しない範囲で、下層
導電層や上層導電層の種類、エッチングの条件、絶縁膜
の種類、エッチングストッパー膜の種類等を自由に設計
変更することができる。

【００３８】本発明の製造方法は、ＤＲＡＭ等のフラッ
シュメモリ、ＳＲＡＭ，ＥＰＲＯＭ，Ｅ²ＰＲＯＭ等の
不揮発性メモリ等の配線構造を有する各種の半導体装置
の製造に適用することができる。

【００３９】

【発明の効果】以上説明したように、本発明によれば、
層間絶縁膜に不純物をドープしておくことによって、酸
化シリコン膜等の層間絶縁膜のエッチング速度を向上さ
せ、対窒化シリコン選択比を向上させることにより、コ
ンタクトホール加工マージンを拡大することが可能とな
った。従って、微細な配線構造を有し信頼性の高い半導
体装置を得ることができる。

【００４０】層間絶縁膜としてＢＰＳＧ膜を使用する場
合には、上面をリフロー処理により平坦化させることが
でき、段差の少ないレジスト膜を成膜することが可能と
なる。また、予め、リンやホウ素といった不純物を予め
含有する膜であるので、、層間絶縁膜のエッチング速度
を向上させ、対窒化シリコン選択比を向上させることに
より、コンタクトホール加工マージンを拡大する効果が
大きい。

【００４１】さらに、レジスト膜をマスクとして、層間
絶縁膜にイオン注入する方法によれば、エッチングした
い部位のみに不純物をイオン注入できるため、エッチン
グにより残る部分には、余分な不純物が注入されない。
従って、絶縁耐性に優れた層間絶縁膜を有する半導体装
置を得ることができる。

【図面の簡単な説明】

【図１】図１は、本発明の製造方法を説明する主要工程
断面図である。（ａ）は、半導体基板上にゲート電極及
びサイドウォールを形成した図であり、（ｂ）は、イオ
ン注入によりソース領域・ドレイン領域を形成した図で
あり、（ｃ）は、その後、全面にＢＰＳＧ膜を成膜し、
リフロー処理を行った図である。

【図２】図２は、本発明の製造方法を説明する主要工程
断面図である。（ｄ）は、ＢＰＳＧ膜にイオン注入行う
図であり、（ｅ）は、レジスト膜を成膜後、所定のパタ
ーニングを行った図である。

【図３】図３は、本発明の製造方法を説明する主要工程
断面図である。（ｆ）は、レジスト膜をマスクにＢＰＳ
Ｇ膜および窒化シリコン膜をエッチングした図であり、
（ｇ）は、レジスト膜を除去した図である。

【図４】図４は、本発明の製造方法を説明する主要工程
断面図であり、（ｈ）は、ポリシリコン膜及びタングス
テンシリサイド膜を成膜して、配線層を形成した図であ
る。

【図５】図５は、本発明の製造方法を説明する主要工程
断面図である。（ａ）は、前記図３（ｅ）と同様な構造
を得たのち、レジスト膜をマスクに接続孔を形成する部
位のみにイオン注入を行う図であり、（ｂ）は、レジス
ト膜をマスクにＢＰＳＧ膜および窒化シリコン膜をエッ
チングした図である。

【図６】図６は、本発明の製造方法を説明する主要工程
断面図である。（ｃ）は、レジスト膜を除去した図であ
り、（ｄ）は、ポリシリコン膜及びタングステンシリサ
イド膜を成膜して、配線層を形成した図である。

【図７】図７は、本発明の製造方法に製造されるＤＩＮ
ＯＲ型フラッシュメモリの断面構造模式図である。

【図８】図８は、図７中のＡを拡大した図である。

【符号の説明】

１…ワード線（第１アルミニウム配線）、２…ソース
線、３，４…選択トランジスタ、１０１，２０１…シリ
コン半導体基板、１０２，２０２…ゲート酸化膜、１０
３，２０３…ポリシリコン層、１０４，２０４…タング
ステンシリサイド層、１０５，２０５…オフセット酸化
膜、１０６，２０６…サイドウォール、１０７，２０７
…キャッピングＴＥＯＳ膜、１０８，２０８…エッチン
グストッパー膜（窒化シリコン膜）、１０９，２０９…
第１の層間絶縁膜（ＢＰＳＧ膜）、１１０…ポリシリコ
ン膜、１１１…タングステンシリサイド膜、１１２…第
２の層間絶縁膜、１１３，２１３…ソース領域・ドレイ
ン領域、１１４，２１４…レジスト膜、

Claims

【特許請求の範囲】

【請求項１】下層導電層上にエッチングストッパー膜、
絶縁膜および上層導電層を順次積層し、前記下層導電層
と前記上層導電層とを接続するための接続孔を、前記絶
縁膜をエッチングすることにより形成する工程を有する
半導体装置の製造方法において、前記エッチングにより接続孔を形成する工程は、エッチ
ングの前に予め前記絶縁膜に不純物をイオン注入を行っ
たのち、前記絶縁膜をエッチングする工程である、半導
体装置の製造方法。
【請求項２】前記エッチングにより接続孔を形成する工
程は、前記絶縁膜を成膜直後に、前記絶縁膜に不純物を
イオン注入を行ったのち、前記絶縁膜をエッチングする
工程である、請求項１記載の半導体装置の製造方法。
【請求項３】前記エッチングにより接続孔を形成する工
程は、前記絶縁膜を成膜後、全面にレジスト膜を成膜
し、所定のパターニングを行った後、前記レジスト膜を
マスクとして、前記絶縁膜に不純物をイオン注入を行っ
たのち、前記絶縁膜をエッチングする工程である、請求項１記載の半導体装置の製造方法。
【請求項４】前記絶縁膜は、酸化シリコンからなる膜で
ある、請求項１記載の半導体装置の製造方法。
【請求項５】前記絶縁膜は、ＢＰＳＧ膜である、請求項１記載の半導体装置の製造方法。
【請求項６】前記絶縁膜は、ＰＳＧ膜である、請求項１記載の半導体装置の製造方法。
【請求項７】前記エッチングストッパー膜は、窒化シリ
コン膜である、請求項１記載の半導体装置の製造方法。
【請求項８】前記下層導電層は、半導体基板に形成され
た不純物拡散領域である、請求項１記載の半導体装置の製造方法。
【請求項９】前記上層導電層は、半導体基板上に形成さ
れた上層配線である、請求項１記載の半導体装置の製造方法。
【請求項１０】前記不純物は、リン、ホウ素、砒素また
はアルゴンである、請求項１記載の半導体装置の製造方法。
【請求項１１】前記エッチングにより接続孔を形成する
工程の後、さらに導電性物質を接続孔に充填する工程、
及び上層配線層を形成する工程とを有する、請求項１記載の半導体装置の製造方法。
【請求項１２】ゲート電極と不純物拡散領域を有する半
導体装置の製造方法において、半導体基板上にエッチングストッパー膜を形成する工程
と、前記エッチングストッパー膜上に絶縁膜を形成する工程
と、前記絶縁膜に不純物をイオン注入する工程と、前記半導体基板に形成された不純物拡散領域と上層配線
とを接続するための接続孔をエッチングにより形成する
工程と、前記接続孔に導電性物質を充填する工程と、前記導電性物質が充填された接続孔に接続するように上
層配線を形成する工程を有する、半導体装置の製造方法。
【請求項１３】前記半導体基板に形成された不純物拡散
領域と上層配線とを接続するための接続孔をエッチング
により形成する工程は、前記絶縁膜を成膜直後に、前記絶縁膜に不純物をイオン
注入を行ったのち、前記絶縁膜および前記エッチングス
トッパー膜をエッチングする工程である、請求項１２記載の半導体装置の製造方法。
【請求項１４】前記半導体基板に形成された不純物拡散
領域と上層配線とを接続するための接続孔をエッチング
により形成する工程は、前記絶縁膜を成膜後、全面にレジスト膜を成膜し、所定
のパターニングを行った後、前記レジスト膜をマスクと
して、前記絶縁膜に不純物をイオン注入を行ったのち、
前記絶縁膜および前記エッチングストッパー膜をエッチ
ングする工程である、請求項１２記載の半導体装置の製造方法。
【請求項１５】前記半導体基板に形成された不純物拡散
領域と上層配線とを接続するための接続孔をエッチング
により形成する工程は、前記絶縁膜をエッチングする工程と、前記エッチングストッパー膜をエッチングする工程から
なる、請求項１３記載の半導体装置の製造方法。
【請求項１６】前記半導体基板に形成された不純物拡散
領域と上層配線とを接続するための接続孔をエッチング
により形成する工程は、前記絶縁膜をエッチングする工程と、前記エッチングストッパー膜をエッチングする工程から
なる、請求項１４記載の半導体装置の製造方法。
【請求項１７】前記絶縁膜は、酸化シリコンからなる膜
である、請求項１２記載の半導体装置の製造方法。
【請求項１８】前記絶縁膜は、ＢＰＳＧ膜である、請求項１２記載の半導体装置の製造方法。
【請求項１９】前記絶縁膜は、ＰＳＧ膜である、請求項１２記載の半導体装置の製造方法。
【請求項２０】前記エッチングストッパー膜は、窒化シ
リコン膜である、請求項１２記載の半導体装置の製造方法。