KR20140048789A - 반도체 구조 및 그 형성 방법, ｓｒａｍ 메모리 유닛, 및 ｓｒａｍ 메모리 - Google Patents

반도체 구조 및 그 형성 방법, ｓｒａｍ 메모리 유닛, 및 ｓｒａｍ 메모리 Download PDF

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Abstract

본 발명은 반도체 구조 및 반도체 구조의 형성 방법, SRAM 메모리 유닛, SRAM 메모리에 관한 것이다. 본 발명의 반도체 구조는 적어도 2개의 서로 인접한 트랜지스터, 도전층을 포함하고, 적어도 2개의 서로 인접한 트랜지스터는 반도체 기판 상에 형성되고; 2개의 서로 인접한 트랜지스터의 게이트 전극, 2개의 서로 인접한 트랜지스터의 게이트 전극 사이에 위치하는 도핑 영역이 둘러싸여 개구를 이루고; 도전층은 개구의 바닥부와 측벽을 피복한다. 다른 반도체 구조는 제1 트랜지스터 및 제2 트랜지스터, 도전층을 포함하고, 제1 트랜지스터 및 제2 트랜지스터는 반도체 기판 상에 형성되고; 제1 트랜지스터의 게이트 전극 중에서 절연층은 제2 트랜지스터 도핑 영역과 멀리 떨어져 있는 게이트 전극층의 일부만을 피복하고; 절연층, 절연층이 노출시킨 제1 트랜지스터의 게이트 전극층, 제2 트랜지스터의 도핑 영역, 제2 트랜지스터의 게이트 전극이 둘러싸여 개구를 이루고; 도전층은 개구의 바닥부와 측벽을 피복한다. 본 발명은 상기 반도체 구조의 형성 방법, 상기 반도체 구조를 포함하는 SRAM 메모리 유닛과 SRAM 메모리를 더 제공한다. 본 발명에 의하면 반도체 구조의 면적을 줄일 수 있다.

Description

반도체 구조 및 그 형성 방법, ＳＲＡＭ 메모리 유닛, 및 ＳＲＡＭ 메모리{SEMICONDUCTOR STRUCTURE AND METHOD FOR FORMING THE SAME, SRAM MEMORY UNIT AND SRAM MEMORY}
본 발명은 반도체 제조 분야에 관련된 것으로, 특히 반도체 구조 및 그 형성 방법, SRAM 메모리 유닛, SRAM 메모리에 관한 것이다.
스태틱 랜덤 액세스 메모리(Static Random Access Memory，SRAM)는 PC, 개인통신, 가전제품(예: 디지털 카메라) 등 분야에 광범위하게 응용된다.
도 1 및 도 2는 각각 종래기술의 6T 구조 SRAM 메모리 중의 메모리 유닛 회로도와 평면도이다. 도 1 및 도 2를 참고하면, 상기 메모리 유닛은 구체적으로 제1 PMOS 트랜지스터(P1), 제2 PMOS 트랜지스터(P2), 제1 NMOS 트랜지스터(N1), 제2 NMOS 트랜지스터(N2), 제3 NMOS 트랜지스터(N3), 및 제4 NMOS 트랜지스터(N4)를 포함한다. 제1 PMOS 트랜지스터(P1), 제2 PMOS 트랜지스터(P2), 제1 NMOS 트랜지스터(N1), 제2 NMOS 트랜지스터(N2)는 쌍안정 회로(bistable circuit)를 형성하고, 상기 쌍안정 회로는 데이터 정보를 유지하는 래치(latch)를 형성한다. 상기 제1 PMOS 트랜지스터(P1)와 제2 PMOS 트랜지스터(P2)는 풀업 트랜지스터이다. 상기 제1 NMOS 트랜지스터(N1)와 제2 NMOS 트랜지스터(P2)는 풀다운 트랜지스터이다. 상기 제3 NMOS 트랜지스터(N3)와 제4 NMOS 트랜지스터(N4)는 전송 트랜지스터이다.
제1 PMOS 트랜지스터(P1)의 게이트 전극, 제1 NMOS 트랜지스터(N1)의 게이트 전극, 제2 PMOS 트랜지스터(P2)의 드레인 전극, 제2 NMOS 트랜지스터(N2)의 드레인 전극, 제4 NMOS 트랜지스터(N4)의 소스 전극은 전기적으로 연결되어 제1 스토리지 노드(11)(storage node)를 형성한다. 제2 PMOS 트랜지스터(P2)의 게이트 전극, 제2 NMOS 트랜지스터(N2)의 게이트 전극, 제1 PMOS 트랜지스터(P1)의 드레인 전극, 제1 NMOS 트랜지스터(N1)의 드레인 전극, 제3 NMOS 트랜지스터(N3)의 소스 전극은 전기적으로 연결되어 제2 스토리지 노드(12)를 형성한다. 제3 NMOS 트랜지스터(N3)와 제4 NMOS 트랜지스터(N4)의 게이트 전극은 워드라인(word line; WL)과 전기적으로 연결된다. 제3 NMOS 트랜지스터(N3)의 드레인 전극은 제1 비트라인(bit line; BL)과 전기적으로 연결되고, 제4 NMOS 트랜지스터(N4)의 드레인 전극은 제2 비트라인(상보 비트라인)(BLB)과 전기적으로 연결된다. 제1 PMOS 트랜지스터(P1)의 소스 전극과 제2 PMOS 트랜지스터(P2)의 소스 전극은 전원선(Vdd)과 전기적으로 연결된다. 제1 NMOS 트랜지스터(N1)의 소스 전극과 제2 NMOS 트랜지스터(N2)의 소스 전극은 접지선(Vss)과 전기적으로 연결된다.
상기 SRAM 메모리에 대해 판독 동작을 수행할 때, 하이 레벨의 제1 비트라인(BL), 제2 비트라인(BLB)으로부터 로우 레벨의 제1 스토리지 노드(11) 또는 제2 스토리지 노드(12)로 전류가 흐른다. 상기 SRAM 메모리에 대해 기록 동작을 수행할 때, 전류는 하이 레벨의 제1 스토리지 노드(11) 또는 제2 스토리지 노드(12)로부터 로우 레벨의 제1 비트라인(BL) 또는 제2 비트라인(BLB)으로 전류가 흐른다.
종래기술에서 트랜지스터의 게이트 전극, 소스 전극 또는 드레인 전극의 연결을 실현하기 위하여, 일반적으로 게이트 전극, 소스 전극 또는 드레인 전극의 상측에, 게이트 전극, 소스 전극 또는 드레인 전극을 인출함으로써 다른 소자와 연결시키는 연결 플러그를 설치한다. 미국공개번호 US2007/0241411A1에 SRAM 메모리가 공개되었으며, 도 3은 종래기술의 SRAM 메모리 중의 트랜지스터를 나타낸 단면도이다. 도 3을 참고하면, 상기 트랜지스터는 반도체 기판(10); 상기 반도체 기판(10) 상에 형성된 게이트 전극을 포함하고, 상기 게이트 전극은 상기 반도체 기판(10) 상에 순차적으로 위치하는 게이트 유전체층(116B), 게이트 전극층(118B), 접촉층(119B)을 포함하고, 상기 게이트 전극은 상기 게이트 유전체층(116B), 게이트 전극층(118B), 접촉층(119B) 양측에 위치하는 사이드윌(122B)을 더 포함한다. 상기 트랜지스터는 상기 게이트 전극층(118B)의 상측에 위치하는 연결 플러그(G)를 더 포함하고, 상기 연결 플러그(G)는 층간 유전체층(104)에 형성되어, 상기 트랜지스터의 게이트 전극층(118B)을 인출한다. 그러나, 상기 연결 플러그(G)가 존재하므로 트랜지스터 사이의 공간을 비교적 많은 차지하여, SRMA 메모리의 사이즈가 비교적 크게 된다.
본 발명이 해결하고자 하는 문제는 면적을 감소시킬 수 있는 반도체 구조 및 그 형성 방법, SRAM 유닛, SRAM 메모리를 제공하는 것이다.
상기 문제를 해결하기 위하여, 본 발명은, 반도체 기판; 상기 반도체 기판 상에 형성된 적어도 2개의 서로 인접한 트랜지스터; 및 도전층을 포함하고, 상기 2개의 서로 인접한 트랜지스터의 게이트 전극, 상기 2개의 서로 인접한 트랜지스터의 게이트 전극 사이에 위치하는 도핑 영역이 둘러싸여 개구를 이루고, 상기 도전층은 상기 개구의 바닥부와 측벽을 피복하는 반도체 구조를 제공한다.
또한, 본 발명은, 반도체 기판; 상기 반도체 기판 상에 형성된 제1 트랜지스터 및 제2 트랜지스터; 및 도전층을 포함하고, 상기 제1 트랜지스터의 게이트 전극과 상기 제2 트랜지스터의 도핑 영역은 서로 인접하고, 상기 제1 트랜지스터의 게이트 전극은 게이트 전극층 및 상기 게이트 전극층 상에 위치하는 절연층을 포함하고, 상기 절연층은 상기 도핑 영역과 멀리 떨어져 있는 상기 게이트 전극층의 일부만을 피복하고, 상기 절연층, 상기 절연층이 노출시킨 제1 트랜지스터의 게이트 전극층, 상기 제2 트랜지스터의 도핑 영역 및 상기 제2 트랜지스터의 게이트 전극이 둘러싸여 개구를 이루고, 상기 개구의 바닥부와 측벽을 피복하는 상기 도전층은 제1 트랜지스터의 게이트 전극과 상기 제2 트랜지스터 도핑 영역의 전기적 연결을 실현하는 반도체 구조를 더 제공한다.
또한, 본 발명은, 반도체 기판 상에 순서대로 위치하는 게이트 유전체층, 게이트 전극층, 절연층, 및 상기 게이트 유전체층, 게이트 전극층, 절연층을 둘러싸는 사이드윌을 포함하는 적어도 2개의 서로 인접한 게이트 전극을 반도체 기판 상에 형성하되, 상기 서로 인접한 게이트 전극의 사이드윌과 상기 반도체 기판이 둘러싸여 개구를 형성하게 하는 단계; 상기 2개의 게이트 전극, 게이트 전극이 노출시킨 반도체 기판 상에 도전 재료를 증착시켜, 도전층을 형성하는 단계; 일부 도전층을 제거하여, 잔여 도전층이 상기 개구의 바닥부와 측벽을 피복하게 하는 단계; 상기 개구의 하측에 위치하는 반도체 기판을 도핑하여 도핑 영역을 형성하는 단계를 포함하는 반도체 구조의 형성 방법을 더 제공한다.
또한, 본 발명은, 반도체 기판 상에 순서대로 위치하는 게이트 유전체층, 게이트 전극층, 절연층 및 상기 게이트 유전체층, 게이트 전극층, 절연층을 둘러싸는 사이드윌을 포함하는 제1 게이트 전극과 제2 게이트 전극을 반도체 기판 상에 형성하는 단계; 제1 게이트 전극 중의 제2 게이트 전극에 근접한 일부 절연층을 제거하여, 잔여 절연층이 제2 게이트 전극에 근접한 일부 게이트 전극층을 노출시키게 하고, 상기 잔여 절연층, 상기 절연층이 노출시킨 일부 게이트 전극층, 제1 게이트 전극과 제2 게이트 전극 사이의 반도체 기판 및 제2 게이트 전극이 둘러싸여 개구를 이루게 하는 단계; 제1 게이트 전극, 제2 게이트 전극 및 상기 제1 게이트 전극과 제2 게이트 전극이 노출시킨 반도체 기판 상에 도전 재료를 증착시켜, 도전층을 형성하는 단계; 일부 도전층을 제거하여, 잔여 도전층이 상기 개구의 바닥부와 측벽을 피복하게 하는 단계; 제1 게이트 전극과 제2 게이트 전극 사이의 반도체 기판을 도핑하여 도핑 영역을 형성하는 단계를 포함하는 반도체 구조의 형성 방법을 더 제공한다.
또한, 본 발명은, 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터, 제3 NMOS 트랜지스터 및 제4 NMOS 트랜지스터를 포함하고, 상기 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 제1 NMOS 트랜지스터 및 제2 NMOS 트랜지스터는 쌍안정 회로를 형성하고, 상기 제3 NMOS 트랜지스터 및 제4 NMOS 트랜지스터는 전송 트랜지스터이고; 상기 제1 PMOS 트랜지스터의 게이트 전극과 상기 제1 NMOS 트랜지스터의 게이트 전극은 서로 연결되고, 상기 제1 PMOS 트랜지스터의 절연층은 제2 PMOS 트랜지스터의 드레인 전극에 근접한 일부 게이트 전극층을 노출시키고, 상기 절연층, 상기 노출된 일부 게이트 전극층, 상기 제2 PMOS 트랜지스터의 드레인 전극, 상기 제2 PMOS 트랜지스터의 게이트 전극이 둘러싸여 제1 개구를 이루고, 상기 제1 개구의 바닥부와 측벽을 피복하고 있는 제1 도전층은, 제1 PMOS 트랜지스터의 게이트 전극과 제2 PMOS 트랜지스터의 드레인 전극의 전기적 연결을 실현하고; 상기 제2 NMOS 트랜지스터와 제4 NMOS 트랜지스터의 게이트 전극, 상기 제2 NMOS 트랜지스터와 제4 NMOS 트랜지스터의 게이트 전극 사이에 위치하는 제2 NMOS 트랜지스터의 드레인 전극과 상기 제4 NMOS 트랜지스터의 소스 전극이 둘러싸여 제2 개구를 이루고, 상기 제1 도전층은 또 상기 제2 개구의 바닥부와 측벽을 피복하고 상기 제2 NMOS 트랜지스터 드레인 전극과 상기 제4 NMOS 트랜지스터 소스 전극의 전기적 연결을 실현하며; 상기 제2 PMOS 트랜지스터의 게이트 전극과 상기 제2 NMOS 트랜지스터의 게이트 전극은 서로 연결되고, 상기 제2 PMOS 트랜지스터의 절연층은 제1 PMOS 트랜지스터의 드레인 전극에 근접한 일부 게이트 전극층을 노출시키고, 상기 절연층, 상기 노출된 일부 게이트 전극층, 상기 제1 PMOS 트랜지스터의 드레인 전극 및 상기 제1 PMOS 트랜지스터의 게이트 전극이 둘러싸여 제3 개구를 이루고, 상기 제3 개구의 바닥부와 측벽을 피복하고 있는 제2 도전층은 제2 PMOS 트랜지스터 게이트 전극과 제1 PMOS 트랜지스터 드레인 전극의 전기적 연결을 실현하고; 상기 제1 NMOS 트랜지스터와 제3 NMOS 트랜지스터의 게이트 전극, 상기 제1 NMOS 트랜지스터와 제3 NMOS 트랜지스터의 게이트 전극 사이에 위치하는 제1 NMOS 트랜지스터의 드레인 전극과 상기 제3 NMOS 트랜지스터의 소스 전극이 둘러싸여 제4 개구를 이루고, 상기 제2 도전층은 또 상기 제4 개구의 바닥부와 측벽을 피복하고 상기 제1 NMOS 트랜지스터 드레인 전극과 상기 제3 NMOS 트랜지스터 소스 전극의 전기적 연결을 실현하는 SRAM 메모리 유닛을 더 제공한다.
종래 기술과 비교하면, 본 발명은 다음과 같은 장점이 있다.
본 발명은 반도체 구조, SRAM 메모리 유닛, SRAM 메모리 중의 트랜지스터 사이에서 도전층을 통해 대응되는 전극 간의 전기적 연결을 실현하므로, 연결 플러그를 설치할 필요가 없다. 그러므로, 연결 플러그를 위해 트랜지스터 사이에 남겨뒀던 원래의 공간을 절약할 수 있어, SRAM 메모리 유닛의 면적을 감소시킬 수 있다.
도 1은 종래기술의 SRAM 메모리 유닛의 회로도이다.
도 2는 종래기술의 SRAM 메모리 유닛의 평면도이다.
도 3은 종래기술의 SRAM 메모리 유닛 중의 트랜지스터 단면도이다.
도 4는 본 발명의 SRAM 메모리 유닛의 일 실시예를 나타낸 평면도이다.
도 5는 도 4의 AA'선에 따른 단면도이다.
도 6은 도 4의 BB'선에 따른 단면도이다.
도 7 내지 도 10은 본 발명의 반도체 구조 형성 방법의 제1 실시예를 나타낸 개략도이다.
도 11 내지 도 13은 본 발명의 반도체 구조 형성 방법의 제2 실시예를 나타낸 개략도이다.
종래기술의 문제를 해결하기 위하여, 본 발명자는 연구를 통해, 반도체 구조 및 그 형성 방법, SRAM 메모리 유닛, SRAM 메모리를 안출하였고, 반도체 구조, SRAM 메모리 유닛, SRAM 메모리 중의 트랜지스터 사이에서 도전층을 통해 대응되는 전극 간의 전기적 연결을 실현함으로써, 연결 플러그를 생략할 수 있게 되었고, 이에 따라 연결 플러그를 위해 트랜지스터 사이에 남겨뒀던 원래의 공간을 절약함으로써, SRAM 메모리 유닛의 면적을 감소시켰다.
본 발명의 상기 목적, 특징 및 장점을 더욱 쉽게 이해할 수 있도록, 이하 도면을 결합하여 본 발명의 구체적 실시예에 대해 상세히 설명한다.
도 4, 도 5, 도 6을 결합하여 참고하면, 상기 도 4 내지 도 6은 본 발명의 SRAM 메모리 유닛의 일 실시예를 나타낸 평면도, AA'선에 따른 단면도 및 BB'선에 따른 단면도를 각각 나타낸다.
본 발명의 SRAM 메모리 유닛은 6개의 트랜지스터를 포함하며, 구체적으로 제1 PMOS 트랜지스터(P1), 제2 PMOS 트랜지스터(P2), 제1 NMOS 트랜지스터(N1), 제2 NMOS 트랜지스터(N2), 제3 NMOS 트랜지스터(N3) 및 제4 NMOS 트랜지스터(N4)이다. 상기 제1 PMOS 트랜지스터(P1), 제2 PMOS 트랜지스터(P2), 제1 NMOS 트랜지스터 (N1), 제2 NMOS 트랜지스터(M2)는 쌍안정 회로를 형성하고, 상기 쌍안정 회로는 데이터 정보를 유지하는 래치를 형성한다.
상기 제1 PMOS 트랜지스터(P1), 제2 PMOS 트랜지스터(P2)는 풀업 트랜지스터이고; 상기 제1 NMOS 트랜지스터(N1), 제2 NMOS 트랜지스터(N2)는 풀다운 트랜지스터이다. 제3 NMOS 트랜지스터(N3) 및 제4 NMOS 트랜지스터(N4)는 전송 트랜지스터이다.
상기 제3 NMOS 트랜지스터(N3) 및 제4 NMOS 트랜지스터(N4)의 게이트 전극은 워드라인(WL, 미도시)과 전기적으로 연결되고; 제3 NMOS 트랜지스터(N3)의 드레인 전극은 제1 비트라인(BL, 미도시)과 전기적으로 연결되며; 제4 NMOS 트랜지스터(N4)의 드레인 전극은 제2 비트라인(BLB, 미도시)과 전기적으로 연결되고; 제1 PMOS 트랜지스터(P1)의 소스 전극 및 제2 PMOS 트랜지스터(P2)의 소스 전극은 전원선(Vdd, 미도시)과 전기적으로 연결되며; 제1 NMOS 트랜지스터(N1)의 소스 전극 및 제2 NMOS 트랜지스터(N2)의 소스 전극은 접지선(Vss, 미도시)과 전기적으로 연결된다.
제1 PMOS 트랜지스터(P1)의 게이트 전극, 제1 NMOS 트랜지스터(N1)의 게이트 전극, 제2 PMOS 트랜지스터(P2)의 드레인 전극, 제2 NMOS 트랜지스터(N2)의 드레인 전극, 제4 NMOS 트랜지스터(N4)의 소스 전극 간의 전기적 연결을 실현하여, 제1 스토리지 노드를 형성하기 위해, 본 실시예에서는 제1 도전층(208)을 설치하여 제1 도전층(208)을 통해 상기 관련 전극 간의 전기적 연결을 실현한다.
구체적으로, 도 4에 도시한 바와 같이, 제1 PMOS 트랜지스터(P1)의 게이트 전극, 제1 NMOS 트랜지스터(N1)의 게이트 전극은 마주하여 서로 접촉됨으로써, 제1 PMOS 트랜지스터(P1)의 게이트 전극, 제1 NMOS 트랜지스터(N1)의 게이트 전극 간의 전기적 연결을 실현한다.
상기 제1 PMOS 트랜지스터(P1) 게이트 전극의 상기 제1 NMOS 트랜지스터(N1) 게이트 전극과 접촉되지 않은 일단은 제2 PMOS 트랜지스터(P2)의 드레인 전극과 교차하는 위치까지 연장된다.
도 5는 제1 PMOS 트랜지스터(P1)의 게이트 전극과 제2 PMOS 트랜지스터(P2) 드레인 전극을 나타낸 단면 개략도이다. 도 5를 참고하면, 상기 제1 PMOS 트랜지스터(P1)의 게이트 전극은 반도체 기판(100) 상에 위치하는 게이트 유전체층(201), 게이트 전극층(202), 절연층(203) 및 상기 게이트 유전체층(201), 게이트 전극층(202), 절연층(203)을 둘러싸는 사이드윌(204)을 포함한다. 그 중, 상기 게이트 유전체층(201), 절연층(203), 사이드윌(204)은 모두 절연재료로 형성된다. 예를 들면, 상기 게이트 유전체층(201)의 재료는 산화규소일 수 있으며, 상기 절연층(203), 사이드윌(204)의 재료는 질화규소일 수 있다. 상기 게이트 전극층(202)은 도전 재료이며, 예를 들면 상기 게이트 전극층(202)의 재료는 다결정 실리콘이다. 상기 게이트 전극층(202)은 제1 PMOS 트랜지스터(P1) 게이트 전극의 전기적 연결을 실현한다.
상기 제2 PMOS 트랜지스터(P2)의 드레인 전극은 상기 제1 PMOS 트랜지스터(P1)의 사이드윌(204) 일측에 위치한다. 구체적으로, 상기 제2 PMOS 트랜지스터(P2)의 드레인 전극은 반도체 기판(100) 내에 형성된 P형 도핑 영역(205)이다.
상기 제1 PMOS 트랜지스터(P1)의 게이트 전극 중에서, 절연층(203)은 P형 도핑 영역(205)과 멀리 떨어져 있는 상기 게이트 전극층(202)의 일부만을 피복하고, 게이트 전극층(202)의 상기 P형 도핑 영역(205)에 근접한 일부를 노출시킨다. 이렇게 하면, 상기 절연층(203), 상기 절연층(203)이 노출시킨 제1 PMOS 트랜지스터(P1)의 게이트 전극층(202), 상기 제2 PMOS 트랜지스터(P2)의 P형 도핑 영역(205), 상기 제2 PMOS 트랜지스터(P2)의 게이트 전극(미도시)이 둘러싸여 개구(210)를 이룬다.
상기 개구(210)의 바닥부와 측벽상에 제1 도전층(208)이 피복되어 있고, 상기 제1 도전층(208)은 제2 PMOS 트랜지스터(P2)의 드레인 전극[P형 도핑 영역(205)]과 제1 PMOS 트랜지스터(P1) 게이트 전극[게이트 전극층(202)] 간의 전기적 연결을 실현한다.
설명해야 할 점은, 본 실시예에서 상기 제1 도전층(208)은 P형 도핑 영역(205)의 일부만을 피복하나, 본 발명은 이에 대해 제한하지 않으므로, 상기 제1 도전층(208)은 상기 P형 도핑 영역(205)을 완전히 피복할 수도 있다. 추가로 설명해야 할 점은, 본 실시예에서 상기 제1 도전층(208)은 상기 개구(210)의 바닥부와 측벽을 피복할 뿐만 아니라, 상기 절연층(203)의 상부도 피복한다. 그러나 본 발명은 이에 대해 제한하지 않으므로, 상기 제1 도전층(208)은 절연층(203)의 측벽만을 피복할 수도 있다.
구체적으로, 상기 제1 도전층(208)의 재료는 다결정 실리콘, 산화인듐주석 등 재료 중의 하나 또는 복수일 수 있다.
만약 상기 제1 도전층(208)의 두께가 너무 두꺼우면, 이온 주입을 통한 도핑 영역의 형성이 어려운 문제가 발생하기 쉽고, 만약 제1 도전층(208)의 두께가 너무 얇으면, 전기적 연결의 신뢰도를 저하시키기 쉽다. 따라서, 상기 제1 도전층(208)의 두께는 200Å ~ 800Å 범위 내에 있는 것이 바람직하다.
이렇게, 상기 제1 도전층(208)에 의해 제1 PMOS 트랜지스터(P1) 게이트 전극과 제2 PMOS 트랜지스터(P2) 드레인 전극의 전기적 연결을 실현한다.
도 4를 참고하면, 상기 제1 도전층(208)은 또 제2 NMOS 트랜지스터(N2)의 드레인 전극과 제4 트랜지스터(N4)의 소스 전극 사이까지 연장된다. 도 6을 참고하면, 제2 NMOS 트랜지스터(N2)와 제4 트랜지스터(N4)를 나타낸 단면도이다.
상기 제2 NMOS 트랜지스터(N2)와 제4 트랜지스터(N4)는 반도체 기판(100) 상에 형성된 서로 인접한 트랜지스터이다. 제2 NMOS 트랜지스터(N2)와 제4 트랜지스터(N4)는 모두 게이트 전극, 게이트 전극의 양측에 형성된 소스 전극/드레인 전극을 포함한다.
구체적으로, 제2 PMOS 트랜지스터(N2)와 제4 NMOS 트랜지스터(N4)의 게이트 전극은 모두 반도체 기판(100) 상에 순서대로 위치하는 게이트 유전체층(401), 게이트 전극층(402), 절연층(403), 및 상기 게이트 유전체층(401), 게이트 전극층(402), 절연층(403)을 둘러싸는 사이드윌(404)을 포함한다.
제2 NMOS 트랜지스터(N2)와 제4 NMOS 트랜지스터(N4)의 소스 전극/드레인 전극은 N형 도핑 영역이다. 구체적으로, 제2 NMOS 트랜지스터(N2)의 드레인 전극(407)과 상기 제4 NMOS 트랜지스터(N4)의 소스 전극(408)은 두 게이트 전극 사이에 위치한다. 본 실시예에서, 제2 NMOS 트랜지스터(N2)의 드레인 전극(407)을 구성하는 N형 도핑 영역, 제4 NMOS 트랜지스터(N4)의 소스 전극을 구성하는 N형 도핑 영역은 서로 인접한다. 그러나, 본 발명은 이에 대해 제한하지 않으며, 기타 실시예에서, 제2 NMOS 트랜지스터(N2)의 드레인 전극(407)을 구성하는 N형 도핑 영역, 제4 NMOS 트랜지스터(N4)의 소스 전극을 구성하는 N형 도핑 영역은 하나의 N형 도핑 영역을 공유할 수도 있다.
상기 제2 NMOS 트랜지스터(N2)와 제4 NMOS 트랜지스터(N4)의 게이트 전극, 상기 제2NMOS 트랜지스터(N2)와 제4 NMOS 트랜지스터(N4) 사이에 위치하는 반도체 기판(100)이 둘러싸여 제2 개구(410)를 이룬다. 상기 제1 도전층(208)은 또 상기 제2 개구(410)의 바닥부와 측벽을 피복함으로써 제2 NMOS 트랜지스터(N2)의 드레인 전극(407), 제4 NMOS 트랜지스터(N4)의 소스 전극(408)의 전기적 연결을 실현한다.
이렇게 하여, 본 실시예의 SRAM 메모리 유닛 중 제1 PMOS 트랜지스터(P1)의 게이트 전극과 제1 NMOS 트랜지스터(N1)의 게이트 전극은 직접적인 접촉에 의해 전기적 연결을 실현하고, 제1 PMOS 트랜지스터(P1)의 게이트 전극과 제2 PMOS 트랜지스터(P2)의 드레인 전극, 제2 NMOS 트랜지스터(N2)의 드레인 전극, 제4 NMOS 트랜지스터(N4)의 소스 전극 사이는 상기 제1 도전층(208)을 통해 전기적 연결을 실현한다.
계속하여 도 4를 참고하면, 본 실시예에서 제1 PMOS 트랜지스터(P1)의 게이트 전극, 제2 PMOS 트랜지스터(P2)의 드레인 전극, 제2 NMOS 트랜지스터(N2)의 드레인 전극, 제4 NMOS 트랜지스터(N4)의 소스 전극 영역을 피복하기 위하여, 제1 도전층(208)은 "L형"을 이루나, 본 발명은 이에 한정되지 않는다. 기타 실시예에서, 제1 PMOS 트랜지스터(P1), 제2 PMOS 트랜지스터(P2), 제2 NMOS 트랜지스터(N2), 제4 NMOS 트랜지스터(N4)의 위치가 달라짐에 따라, 상기 제1 도전층(208)은 기타 형상을 이룰 수도 있다.
설명할 점은, 본 실시예에서, 제1 도전층(208)은 제1 PMOS 트랜지스터(P1)의 게이트 전극, 제2 PMOS 트랜지스터(P2)의 드레인 전극의 전기 연결을 실현하고, 또한 제2 NMOS 트랜지스터(N2)의 드레인 전극, 제4 NMOS 트랜지스터(N4)의 소스 전극간의 전기적 연결을 실현하나 본 발명은 이에 한정되지 않는다. 기타 실시예에서, 전기적으로 연결되는 서로 다른 도전층을 통해 제1 PMOS 트랜지스터(P1)의 게이트 전극과 제2 PMOS 트랜지스터(P2)의 드레인 전극의 전기적 연결, 제2 NMOS 트랜지스터(N2)의 드레인 전극, 제4 NMOS 트랜지스터(N4)의 소스 전극 간의 전기적 연결을 각각 실현할 수도 있다.
계속하여 도 4를 참고하면, 제2 PMOS 트랜지스터(P2)의 게이트 전극, 제2 NMOS 트랜지스터(N2)의 게이트 전극, 제1 PMOS 트랜지스터(P1)의 드레인 전극, 제1 NMOS 트랜지스터(N1)의 드레인 전극, 제3 NMOS 트랜지스터(N3)의 소스 전극 간의 전기적 연결을 실현하여, 제2 스토리지 노드를 형성하기 위해, 본 실시예에서는 제2 도전층(211)을 설치한다.
구체적으로, 상기 제2 PMOS 트랜지스터(P2)의 게이트 전극과 제2 NMOS 트랜지스터(N2)의 게이트 전극은 마주하여 서로 접촉함으로써, 전기적 연결을 실현한다.
제1 도전층(208)이 전기적 연결을 실현하는 방식과 유사하게, 상기 제2 PMOS 트랜지스터(P2)의 절연층은 제1 PMOS 트랜지스터(P1)의 드레인 전극에 근접한 일부 게이트 전극층을 노출시키고, 상기 절연층, 상기 노출된 일부 게이트 전극층, 상기 제1 PMOS 트랜지스터(P1)의 드레인 전극, 상기 제1 PMOS 트랜지스터(P1)의 게이트 전극이 둘러싸여 제3 개구(미도시)를 이루며, 제2 도전층(211)은 상기 제3 개구의 바닥부와 측벽을 피복함으로써, 제2 PMOS 트랜지스터(P2)의 게이트 전극과 제1 PMOS 트랜지스터(P1)의 드레인 전극의 전기적 연결을 실현한다.
상기 제1 NMOS 트랜지스터(N1)와 제3 NMOS 트랜지스터(N3)의 게이트 전극, 상기 제1 NMOS 트랜지스터(N1)와 제3 NMOS 트랜지스터(N3)의 게이트 전극 사이에 위치하는 제1 NMOS 트랜지스터(N1)의 드레인 전극과, 상기 제3 NMOS 트랜지스터(N3)의 소스 전극이 둘러싸여 제4 개구(미도시)를 이루고, 상기 제2 도전층(211)은 또 상기 제4 개구의 바닥부와 측벽을 피복함으로써, 상기 제1 NMOS 트랜지스터(N1)의 드레인 전극과 상기 제3 NMOS 트랜지스터(N3)의 소스 전극의 전기적 연결을 실현한다.
상기 제2 도전층(211)은 "L형"을 이룬다. 상기 제2 도전층(211)의 재료는 다결정 실리콘, 산화인듐주석 중 하나 또는 복수일 수 있으며, 상기 제2 도전층(211)의 두께는 200Å ~ 800Å 범위 내에 있다.
이렇게, 제1 도전층(208), 제2 도전층(211)에 의해 상응한 전극의 전기적 연결을 실현함으로써, 제1 스토리지 노드, 제2 스토리지 노드를 형성하여, SRAM 메모리 유닛의 정상 작동을 보장한다. 본 실시예는 연결 플러그를 이용할 필요가 없으므로 서로 다른 트랜지스터 사이의 간격을 줄일 수 있다. 본 실시예에서, 서로 인접한 트랜지스터의 게이트 전극 간의 간격을 1500Å ~ 2500Å의 범위 내로 줄일 수 있다.
설명해야 할 점은, 본 발명은 여기에서 SRAM 메모리 유닛을 예로 하여 설명하였으나, 반도체 분야의 기타 응용에서, 하나의 트랜지스터의 게이트 전극과 다른 하나의 트랜지스터의 도핑 영역 간의 전기적 연결을 실현할 필요가 있는 반도체 구조가 존재하거나 또는 2개의 트랜지스터 도핑 영역 간의 전기적 연결을 실현하는 반도체 구조가 존재할 경우, 당업자는 각각 도 5, 도 6에 도시한 반도체 구조에 따라 상응하게 수정, 변형 및 대체할 수 있다.
또한, 본 발명은 복수의 상기 SRAM 메모리 유닛을 포함하는 SRAM 메모리를 더 제공하며, 상기 메모리는 비교적 작은 면적을 가진다.
또한, 본 발명은 도 5, 도 6에 도시한 반도체 구조를 제조하는 반도체 구조 형성 방법을 더 제공한다.
도 7 ~ 도 10은 본 발명의 반도체 구조 형성 방법의 제1 실시예를 나타낸 개략도이다. 본 실시예는 도 5에 도시한 반도체 구조를 형성하기 위한 것이다.
도 7에 도시한 바와 같이, 반도체 기판(100)을 제공한다. 상기 반도체 기판(100)은 실리콘, 게르마늄 또는 기타 III-V족의 반도체 재료일 수 있다. 상기 반도체 기판(100)은 실리콘온인슐레이터(SOI, Silicon On Insulator)일 수도 있다.
반도체 기판(100) 상에 제1 게이트 전극과 제2 게이트 전극(미도시)을 형성하여 제1 트랜지스터(P1), 제2 트랜지스터(P2)를 각각 형성한다.
상기 제1 게이트 전극은 상기 반도체 기판(100) 상에 순서대로 위치하는 게이트 유전체층(201), 게이트 전극층(202), 절연층(203), 및 상기 게이트 유전체층(201), 게이트 전극층(202), 절연층(203)을 둘러싸는 사이드윌(204)을 포함한다. 구체적으로, 상기 게이트 유전체층(201)의 재료는 산화규소이며, 상기 절연층(203), 사이드윌(204)의 재료는 질화규소이며, 상기 게이트 전극층(202)의 재료는 다결정 실리콘이다. 여기서 게이트 전극을 형성하는 방법은 종래기술과 동일하므로 상세하게 설명하지 않는다.
상기 제1 게이트 전극과 제2 게이트 전극 사이에 노출된 반도체 기판(100)은 후속 공정에서 제2 트랜지스터(P2)의 도핑 영역(205)을 형성하는데 이용된다.
도 8에 도시한 바와 같이, 제1 게이트 전극 중에서 제2 게이트 전극에 근접한 일부 절연층(203)을 제거하여, 잔여 절연층(203)이 제2 게이트 전극에 근접한 일부 게이트 전극층(202)을 노출시키게 하고, 상기 잔여 절연층(203), 상기 절연층(203)이 노출시킨 일부 게이트 전극층(202), 제1 게이트 전극과 제2 게이트 전극 사이의 반도체 기판(100) 및 제2 게이트 전극이 둘러싸여 제1 개구(201)를 이룬다. 포토리소그래피와 식각법을 통해 일부 절연층(203)을 제거할 수 있으며, 구체적으로, 제1 게이트 전극과 제2 게이트 전극 상에 포토레지스터 패턴(206)을 형성하고, 상기 포토레지스트 패턴은 제1 게이트 전극 중의 절연층(203)의 제2 게이트 전극에 근접한 부분을 노출시키고, 그 다음 플라즈마 식각 방법을 통해 상기 포토레지스트 패턴(206)이 노출시킨 일부 절연층(203)을 제거한다. 설명해야 할 점은, 본 실시예에서, 사이드윌(204)의 재료는 절연층(203)의 재료와 동일하며, 일부 절연층(203)을 제거하는 동시에, 제2 게이트 전극에 근접한 사이드윌이 부분적으로 제거된다.
도 9에 도시한 바와 같이, 제1 게이트 전극, 제2 게이트 전극, 및 상기 제1 게이트 전극과 제2 게이트 전극이 노출시킨 반도체 기판(100) 상에 도전 재료를 증착시켜 도전층(207)을 형성한다. 구체적으로, 상기 도전 재료는 다결정 실리콘, 산화인듐주석 중의 하나 또는 복수일 수 있다. 예를 들면, 상기 도전 재료는 다결정 실리콘이며, 화학 기상 증착 방식을 통해 상기 다결정 실리콘을 형성한다.
설명해야 할 것은, 후속 공정에서 제1 게이트 전극과 제2 게이트 전극 사이에 제2 트랜지스터(P2)의 도핑 영역(205)을 형성해야 한다. 만약 상기 도전층(207)의 두께가 너무 두꺼워지면, 이온 주입을 통해 도핑 영역을 형성하기 어려운 문제가 발생하기 쉽고, 만약 도전층(207)의 두께가 너무 얇으면, 전기적 연결의 신뢰도를 저하시키 쉬우므로, 상기 도전층(207)의 두께는 200Å ~ 800Å 범위 내에 있는 것이 바람직하다.
도 10에 도시한 바와 같이, 일부 도전층(207)을 제거하여, 잔여 도전층(207)으로 하여금 상기 제1 개구(210)의 바닥부와 측벽을 피복하게 하고, 잔여 도전층(207)은 제1 트랜지스터(P1)의 게이트 전극과 제2 트랜지스터(P2)의 도핑 영역 간의 전기적 연결을 실현하는 제1 도전층(208)을 구성한다. 구체적으로, 포토리소그래피와 식각법을 통해 일부 도전층(207)을 제거할 수 있다.
제1 도전층(208)을 형성한 후, 제1 게이트 전극과 제2 게이트 전극 사이의 반도체 기판(100)에 이온을 주입하여, 도핑 영역(205)을 형성한다. 이온 주입 시, 도핑 이온은 상기 제1 도전층(208)을 통과하여 반도체 기판(100)에 도달할 수 있다.
본 실시예에 의해 제공되는 반도체 구조에서 제1 트랜지스터(P1)의 게이트 전극과 제2 트랜지스터(P2)의 도핑 영역 간의 전기적 연결은 제1 도전층(208)에 의해 실현되므로, 연결 플러그를 추가적으로 설치할 필요가 없어, 제1 트랜지스터(P1)와 제2 트랜지스터(P2) 사이의 간격을 줄일 수 있다.
도 11 ~ 도 13은 본 발명의 반도체 구조 형성 방법의 제2 실시예를 나타낸 개략도이다. 본 실시예는 도 6에 도시한 반도체 구조를 형성하기 위한 것이다.
도 11에 도시한 바와 같이, 반도체 기판(100)을 제공한다. 상기 반도체 기판(100)은 실리콘, 게르마늄 또는 기타 III-V족의 반도체 재료일 수 있다. 상기 반도체 기판(100)은 실리콘온인슐레이터(SOI, Silicon On Insulator)일 수도 있다.
상기 반도체 기판(100) 상에 2개의 서로 인접한 게이트 전극을 형성하는데, 상기 2개의 게이트 전극은 2개의 서로 연결된 제2 NMOS 트랜지스터(N2), 제4 NMOS 트랜지스터(N4)를 구성하기 위한 것이다. 구체적으로, 상기 게이트 전극은 상기 반도체 기판(100) 상에 순서대로 위치하는 게이트 유전체층(401), 게이트 전극층(402), 절연층(403), 및 상기 게이트 유전체층(401), 게이트 전극층(402), 절연층(403)을 둘러싸는 사이드윌(404)을 포함하고, 상기 서로 인접한 게이트 전극의 사이드윌(404)과 반도체 기판(100)이 둘러싸여 제2 개구(410)를 이룬다.
도 12에 도시한 바와 같이, 상기 2개의 게이트 전극, 게이트 전극이 노출시킨 반도체 기판 상에 도전 재료를 증착시켜, 도전층(405)을 형성한다. 구체적으로, 상기 도전 재료는 다결정 실리콘, 산화인듐주석 중의 하나 또는 복수일 수 있다. 예를 들면, 상기 도전 재료는 다결정 실리콘이며, 화학 기상 증착 방식을 통해 상기 다결정 실리콘을 형성한다.
설명해야 할 것은, 후속 공정에서 게이트 전극 사이에 도핑 영역을 형성해야 한다. 만약 상기 도전층(405)의 두께가 너무 두꺼우면, 이온 주입을 통해 도핑 영역을 형성하기가 어려운 문제가 발생하기 쉽고, 만약 상기 도전층(405)의 두께가 너무 얇으면, 전기적 연결의 신뢰도를 저하시키기 쉽다. 따라서, 상기 도전층(405)의 두께는 200Å ~ 800Å 범위 내에 있는 것이 바람직하다.
일부 도전층(405)을 제거하여, 잔여 도전층(405)이 상기 제2 개구(401)의 바닥부와 측벽을 피복하게 한다.
이온 주입을 통해, 잔여 도전층(405)의 하측에 위치하는 반도체 기판(100)을 도핑하여, 제2 NMOS 트랜지스터(N2), 제4 NMOS 트랜지스터(N4)의 도핑 영역(미도시)을 각각 형성한다(그밖에 상기 제2 NMOS 트랜지스터(N2), 제4 NMOS 트랜지스터(N4)도 도핑 영역을 공유할 수 있다). 상기 잔여 도전층(405)은 제2 NMOS 트랜지스터(N2), 제4 트랜지스터(N4)의 도핑 영역의 전기적 연결을 실현한다.
본 실시예에서 제공하는 반도체 구조 중에서 제2 NMOS 트랜지스터(N2), 제4 트랜지스터(N4)의 도핑 영역 간의 전기적 연결은 잔여 도전층(405)에 의해 실현되므로, 연결 플러그를 더 설치할 필요가 없어, 제2 NMOS 트랜지스터(N2), 제4 트랜지스터(N4) 사이의 간격을 줄일 수 있다.
설명해야 할 점은, 도 5, 도 6에 도시한 반도체 구조는 SRAM 메모리 유닛의 일부분이다. 본 발명에서 제공한 반도체 구조의 형성 방법을 통해서도 SRAM 메모리 유닛을 형성하여, SRAM 메모리 유닛의 면적을 줄일 수 있다.
본 발명은 바람직한 실시예를 통해 상수한 것과 같이 공개되었으나, 본 발명을 한정하기 위한 것이 아니다. 당업자라면 누구든지 본 발명의 정신을 위배하지 않는 범위 내에서, 상기 공개된 방법 및 기술 내용을 이용하여 본 발명의 기술 방안을 변경 및 수정할 수 있다. 따라서, 본 발명의 기술 방안의 내용을 벗어나지 않고 본 발명의 기술본질에 따라 상기 실시예에 대해 행한 간단한 수정, 균등한 변화 및 수식은 모두 본 발명 기술 방안의 보호범위에 속한다.
P1: 제1 PMOS 트랜지스터
P2: 제2 PMOS 트랜지스터
N1: 제1 NMOS 트랜지스터
N2: 제2 NMOS 트랜지스터
N3: 제3 NMOS 트랜지스터
N4: 제4 NMOS 트랜지스터
201: 게이트 유전체층
202: 게이트 전극층
203: 절연층
204: 사이드윌
208: 제1 도전층

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 적어도 2개의 서로 인접한 트랜지스터; 및
    도전층;
    을 포함하고,
    상기 2개의 서로 인접한 트랜지스터의 게이트 전극, 상기 2개의 서로 인접한 트랜지스터의 게이트 전극 사이에 위치하는 도핑 영역이 둘러싸여 개구를 이루고;
    상기 도전층은 상기 개구의 바닥부와 측벽을 피복하는,
    반도체 구조.
  2. 제1항에 있어서,
    상기 도전층의 재료는 다결정 실리콘, 산화인듐주석 중의 하나 또는 복수인, 반도체 구조.
  3. 제1항에 있어서,
    상기 도전층의 두께는 200Å ~ 800Å 범위 내에 있는, 반도체 구조.
  4. 반도체 기판;
    상기 반도체 기판 상에 형성된 제1 트랜지스터 및 제2 트랜지스터; 및
    도전층;
    을 포함하고,
    상기 제1 트랜지스터의 게이트 전극과 상기 제2 트랜지스터의 도핑 영역은 서로 인접하고;
    상기 제1 트랜지스터의 게이트 전극은 게이트 전극층 및 상기 게이트 전극층 상에 위치하는 절연층을 포함하고, 상기 절연층은 상기 도핑 영역과 멀리 떨어져 있는 상기 게이트 전극층의 일부만을 피복하고;
    상기 절연층, 상기 절연층이 노출시킨 제1 트랜지스터의 게이트 전극층, 상기 제2 트랜지스터의 도핑 영역 및 상기 제2 트랜지스터의 게이트 전극이 둘러싸여 개구를 이루고;
    상기 개구의 바닥부와 측벽을 피복하는 상기 도전층은 상기 제1 트랜지스터의 게이트 전극과 상기 제2 트랜지스터 도핑 영역의 전기적 연결을 실현하는,
    반도체 구조.
  5. 제4항에 있어서,
    상기 도전층의 재료는 다결정 실리콘, 산화인듐주석 중의 하나 또는 복수인, 반도체 구조.
  6. 제4항에 있어서,
    상기 도전층의 두께는 200Å ~ 800Å 범위 내에 있는, 반도체 구조.
  7. 반도체 기판 상에 순서대로 위치하는 게이트 유전체층, 게이트 전극층, 절연층, 및 상기 게이트 유전체층, 게이트 전극층, 절연층을 둘러싸는 사이드윌을 포함하는 적어도 2개의 서로 인접한 게이트 전극을 반도체 기판 상에 형성하되, 상기 서로 인접한 게이트 전극의 사이드윌과 상기 반도체 기판이 둘러싸여 개구를 이루게 하는 단계;
    상기 2개의 게이트 전극, 상기 게이트 전극이 노출시킨 반도체 기판 상에 도전 재료를 증착시켜, 도전층을 형성하는 단계;
    일부 도전층을 제거하여, 잔여 도전층이 상기 개구의 바닥부와 측벽을 피복하게 하는 단계; 및
    상기 개구의 하측에 위치하는 반도체 기판을 도핑하여, 도핑 영역을 형성하는 단계;
    를 포함하는 반도체 구조의 형성 방법.
  8. 제7항에 있어서,
    상기 도전층의 재료는 다결정 실리콘, 산화인듐주석 중의 하나 또는 복수인, 반도체 구조의 형성 방법.
  9. 제7항에 있어서,
    상기 도전층의 재료는 다결정 실리콘이며, 상기 도전층을 형성하는 단계는 화학기상증착 방법을 통해 다결정 실리콘을 증착시키는 단계를 포함하는 반도체 구조의 형성 방법.
  10. 제7항에 있어서,
    상기 도전층의 두께는 200Å ~ 800Å 범위 내에 있는, 반도체 구조의 형성 방법.
  11. 반도체 기판 상에 순서대로 위치하는 게이트 유전체층, 게이트 전극층, 절연층, 및 상기 게이트 유전체층, 게이트 전극층, 절연층을 둘러싸는 사이드윌을 포함하는 제1 게이트 전극과, 제2 게이트 전극을 상기 반도체 기판 상에 형성하는 단계;
    상기 제1 게이트 전극 중의 제2 게이트 전극에 근접한 일부 절연층을 제거하여, 잔여 절연층이 상기 제2 게이트 전극에 근접한 일부 게이트 전극층을 노출시키게 하고, 상기 잔여 절연층, 상기 절연층이 노출시킨 일부 게이트 전극층, 상기 제1 게이트 전극과 제2 게이트 전극 사이의 반도체 기판 및 상기 제2 게이트 전극이 둘러싸여 개구를 이루게 하는 단계;
    상기 제1 게이트 전극, 제2 게이트 전극, 및 상기 제1 게이트 전극과 제2 게이트 전극이 노출시킨 반도체 기판 상에 도전 재료를 증착시켜, 도전층을 형성하는 단계;
    일부 도전층을 제거하여, 잔여 도전층이 상기 개구의 바닥부와 측벽을 피복하게 하는 단계; 및
    상기 제1 게이트 전극과 제2 게이트 전극 사이의 반도체 기판을 도핑하여, 도핑 영역을 형성하는 단계;
    를 포함하는 반도체 구조의 형성 방법.
  12. 제11항에 있어서,
    상기 도전층의 재료는 다결정 실리콘, 산화인듐주석 중의 하나 또는 복수인, 반도체 구조의 형성 방법.
  13. 제11항에 있어서,
    상기 도전층의 재료는 다결정 실리콘이며, 상기 도전층을 형성하는 단계는 화학 기상 증착 방법을 통해 다결정 실리콘을 증착시키는 단계를 포함하는 반도체 구조의 형성 방법.
  14. 제11항에 있어서,
    상기 도전층의 두께는 200Å ~ 800Å 범위 내에 있는, 반도체 구조의 형성 방법.
  15. 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 제1 NMOS 트랜지스터, 제2 NMOS 트랜지스터, 제3 NMOS 트랜지스터, 및 제4 NMOS 트랜지스터를 포함하고, 상기 제1 PMOS 트랜지스터, 상기 제2 PMOS 트랜지스터, 상기 제1 NMOS 트랜지스터 및 상기 제2 NMOS 트랜지스터는 쌍안정 회로를 형성하고, 상기 제3 NMOS 트랜지스터 및 상기 제4 NMOS 트랜지스터는 전송 트랜지스터이고;
    상기 제1 PMOS 트랜지스터의 게이트 전극과 상기 제1 NMOS 트랜지스터의 게이트 전극은 서로 연결되고, 상기 제1 PMOS 트랜지스터의 절연층은 상기 제2 PMOS 트랜지스터의 드레인 전극에 근접한 일부 게이트 전극층을 노출시키고, 상기 절연층, 상기 노출된 일부 게이트 전극층, 상기 제2 PMOS 트랜지스터의 드레인 전극, 상기 제2 PMOS 트랜지스터의 게이트 전극이 둘러싸여 제1 개구를 이루고, 상기 제1 개구의 바닥부와 측벽을 피복하고 있는 제1 도전층은, 상기 제1 PMOS 트랜지스터의 게이트 전극과 상기 제2 PMOS 트랜지스터의 드레인 전극의 전기적 연결을 실현하고;
    상기 제2 NMOS 트랜지스터와 제4 NMOS 트랜지스터의 게이트 전극, 상기 제2 NMOS 트랜지스터와 상기 제4 NMOS 트랜지스터의 게이트 전극 사이에 위치하는 상기 제2 NMOS 트랜지스터의 드레인 전극과 상기 제4 NMOS 트랜지스터의 소스 전극이 둘러싸여 제2 개구를 이루고, 상기 제1 도전층은 또 상기 제2 개구의 바닥부와 측벽을 피복하고, 상기 제2 NMOS 트랜지스터의 드레인 전극과 상기 제4 NMOS 트랜지스터의 소스 전극의 전기적 연결을 실현하며;
    상기 제2 PMOS 트랜지스터의 게이트 전극과 상기 제2 NMOS 트랜지스터의 게이트 전극은 서로 연결되고, 상기 제2 PMOS 트랜지스터의 절연층은 상기 제1 PMOS 트랜지스터의 드레인 전극에 근접한 일부 게이트 전극층을 노출시키고, 상기 절연층, 노출된 상기 일부 게이트 전극층, 상기 제1 PMOS 트랜지스터의 드레인 전극 및 상기 제1 PMOS 트랜지스터의 게이트 전극이 둘러싸여 제3 개구를 이루고, 상기 제3 개구의 바닥부와 측벽을 피복하고 있는 제2 도전층은 상기 제2 PMOS 트랜지스터의 게이트 전극과 상기 제1 PMOS 트랜지스터의 드레인 전극의 전기적 연결을 실현하고;
    상기 제1 NMOS 트랜지스터와 제3 NMOS 트랜지스터의 게이트 전극, 상기 제1 NMOS 트랜지스터와 제3 NMOS 트랜지스터의 게이트 전극 사이에 위치하는 제1 NMOS 트랜지스터의 드레인 전극과 상기 제3 NMOS 트랜지스터의 소스 전극이 둘러싸여 제4 개구를 이루고, 상기 제2 도전층은 또 상기 제4 개구의 바닥부와 측벽을 피복하고 상기 제1 NMOS 트랜지스터의 드레인 전극과 상기 제3 NMOS 트랜지스터 소스 전극의 전기적 연결을 실현하는,
    SRAM 메모리 유닛.
  16. 제15항에 있어서,
    상기 제1 도전층 및 상기 제2 도전층은 "L형"을 이루는, SRAM 메모리 유닛.
  17. 제15항에 있어서,
    상기 제1 도전층 및 상기 제2 도전층의 재료는 다결정 실리콘, 산화인듐주석 중의 하나 또는 복수인, SRAM 메모리 유닛.
  18. 제15항에 있어서,
    상기 제1 도전층 및 상기 제2 도전층의 두께는 200Å ~ 800Å 범위 내에 있는, SRAM 메모리 유닛.
  19. 제15항에 있어서,
    서로 인접한 트랜지스터의 게이트 전극 사이의 간격은 1500Å ~ 2500Å 범위 내에 있는, SRAM 메모리 유닛.
  20. 제15항 내지 제19항 중의 어느 한 항에 기재된 SRAM 메모리 유닛을 포함하는, SRAM 메모리.
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