TW201340297A - 唯讀記憶體單元陣列 - Google Patents

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Abstract

一種唯讀記憶體單元陣列，包括一第一第一層位連接窗，形成於一記憶體單元的一電晶體的一第一主動區上；一第二第一層位連接窗，形成於記憶體單元的電晶體的一第二主動區上，其中第二第一層位連接窗耦接至一第一接地線；一第二接地線，形成於一第一內連線層中，其中第二接地線電性耦接至第一接地線，其中第二接地線的方向垂直於第一接地線的方向；一第一位元線，形成於第一內連線層中，其中第一位元線平行於第二接地線；以及一第二位元線，形成於第一內連線層中，其中第二位元線平行於第二接地線。

Description

唯讀記憶體單元陣列
本發明係有關於唯讀記憶體單元，特別係有關於具有高速與高密度之唯讀記憶體。
現代電子裝置，例如一筆記型電腦，包含多種儲存資訊的記憶體。記憶體電路包括兩種主要類型。一種是揮發性記憶體；另一種是非揮發性記憶體。揮發性記憶體包括隨機存取記憶體(RAM)，進一步分為兩種子分類，靜態隨機存取記憶體(SRAM)與動態隨機存取記憶體(DRAM)。SRAM與DRAM都是揮發性的，因為電源關閉時，將遺失儲存的資訊。另一方面，非揮發性記憶體在電源關閉時能維持其中所儲存的資料。非揮發性記憶體包含多種子分類，例如唯讀記憶體(ROM)，電子可抹拭唯讀記憶體(EEPROM)以及動態記憶體。
ROM是一種固態記憶體。每一ROM單元被製造為想要的邏輯狀態。換句話說，一個二位元資料的一位元被永久儲存於ROM單元，其狀態不是”0”就是”1”，端視一傳導路徑是否存在於一位元線與一接地線之間。依據ROM單元的邏輯的定義，當”1”的邏輯狀態儲存於一ROM單元時，存在著從一位元線到一接地線的一連接路徑。另一方面，當”0”的邏輯狀態儲存於一ROM單元時，沒有從一位元線到一接地線的連 接路徑。上述0”與”1”的定義可依不同應用而交換。
隨著科技進展，半導體製程節點因高密度ROM積體電路而縮小尺寸。因此，ROM積體電路的參數規格(form factor)會由於半導體製程節點的縮減而改進(亦即，縮減半導體製程節點至次20奈米節點)。隨著半導體產品縮小尺寸，從一世代到下一個世代，需要新技術以維持電子元件的效能。舉例來說，低漏電流的電晶體就是高密度與高速ROM積體電路所需要的新技術。
鰭式場效電晶體(FinFETs)已嶄露頭角，成為進一步降低半導體裝置之漏電流的另一有效方式。相較於具有形成於半導體基板表面的通道之習知平面MOS電晶體，FinFET具有三維度的通道區域。在FinFET中，主動區包括汲極、通道區域以及源極，並且主動區從FinFET所在位置上的半導體基板表面向上突出。FinFET的主動區像是鰭，從剖面圖來看形狀為矩形。此外，FinFET的閘極結構如倒U形從三邊覆蓋主動區。因此，閘極結構對通道的控制能力變得更強，並且傳統平面電晶體的短通道漏效應已減緩。如此一來，當FinFET關閉時，閘極結構能更好地控制通道，以降低漏電流。
FinFET通道區域的三維形狀即使在裝置的整體尺寸已隨半導體製程尺寸而減少時，在不增加矽面積的情況下，可允許閘極寬度的增加，同時亦可允許閘極長度的縮短。因此，可在低矽面積成本的條件下，提供一合理的通道寬度特性。
本發明提供一種唯讀記憶體單元陣列，具有三維 度的通道區域，使得閘極結構對通道的控制能力變得更強以減緩傳統平面電晶體的短通道漏效應。即使在裝置的整體尺寸已隨半導體製程尺寸而減少時，在不增加矽面積的情況下，可允許閘極寬度的增加，同時亦可允許閘極長度的縮短。
本發明提供一種唯讀記憶體單元陣列，包括：一第一第一層位連接窗，形成於一記憶體單元的一電晶體的一第一主動區上；一第二第一層位連接窗，形成於記憶體單元的電晶體的一第二主動區上，其中第二第一層位連接窗耦接至一第一接地線；一第二接地線，形成於一第一內連線層中，其中第二接地線電性耦接至第一接地線，其中第二接地線的方向垂直於第一接地線的方向；一第一位元線，形成於第一內連線層中，其中第一位元線平行於第二接地線；以及一第二位元線，形成於第一內連線層中，其中第二位元線平行於第二接地線。
本發明亦提供另一種唯讀記憶體單元陣列包括一第一記憶體單元、一第二記憶體單元以及一第二接地線。第一記憶體單元包括一第一傳輸電晶體，而第一傳輸電晶體包括一第一汲極，透過形成於一第一層位連接窗與一第一介層連接窗的一第一傳導路徑，耦接至一第一位元線或一第二位元線，其中第一位元線與第二位元線形成於一第一內連線層之內；一第一閘極，透過形成於第一記憶體單元的一第一字元線包覆結構耦接至第一字元線，其中第一字元線在一第二內連線層之內，第二內連線層形成於第一內連線層之上；以及一第一源極，耦接至形成於第一層位連接窗之內的一第一接地線。第二記憶體單元與第一記憶體單元水平相鄰，其中第二記憶體單元包括一 第二傳輸電晶體，而第二傳輸電晶體包括一第二源極，耦接至形成於第一層位連接窗之內的一第三接地線，其中第三接地線電性耦接至第一接地線；以及一第二閘極，透過第一字元線包覆結構耦接至第一字元線。第二接地線係形成於第一內連線層之內，其中第二接地線電性耦接至第一接地線與第三接地線，其中第二接地線的方向垂直於第一接地線的方向。
本發明亦提供另一種唯讀記憶體單元陣列包括一第一唯讀記憶體單元、一第二唯讀記憶體單元以及一第三接地線線。第一唯讀記憶體單元包括一第一傳輸電晶體，其中第一傳輸電晶體包括一第一汲極，透過一第一第一層位連接窗和一第一第一介層連接窗耦接至一第一位元線或一第二位元線；以及一第一源極，透過一第二第一層位連接窗耦接至一第一接地線。第二唯讀記憶體單元包括一第二傳輸電晶體，其中第二傳輸電晶體包括一第二汲極，透過一第三第一層位連接窗和一第二第一介層連接窗耦接至一第三位元線或一第四位元線；以及一第一源極，透過一第四第一層位連接窗耦接至一第二接地線，其中第四第一層位連接窗與第二第一層連接窗彼此電性耦接。第三接地線線係形成於一第一內連線層之上，其中第三接地線耦接至第一接地線與第二接地線，並且第三接地線的方向垂直於第一接地線。
100、600、800、1000、1200、1400、1600、1700、1900、2100‧‧‧ROM單元陣列
102‧‧‧第一字元線
104‧‧‧第二字元線
106‧‧‧第一ROM單元
108‧‧‧第二ROM單元
110‧‧‧隔離電晶體
116、118‧‧‧傳輸電晶體
112‧‧‧第一連線結構
114‧‧‧第二連線結構
200、300‧‧‧鰭式場效電晶體
201、301、402、502‧‧‧基板
202‧‧‧SOI層
204、304、612、615、616、632、635、636‧‧‧主動區
206‧‧‧閘極結構
208、308‧‧‧閘極介電層
302‧‧‧隔離區
306、404、1602、1604、1606、1608‧‧‧閘極
400、500‧‧‧半導體裝置
403‧‧‧層間介電層
405‧‧‧第一內連線層
407‧‧‧第二內連線層
406、408‧‧‧連接窗
410、672、674、676、678‧‧‧第一介層連接窗
412‧‧‧第一金屬線
420‧‧‧第二介層連接窗
422‧‧‧第二金屬線
503‧‧‧第一ILD層
504、642、644、646、648、652、654‧‧‧第一層位連接窗
505‧‧‧第二ILD層
506‧‧‧第二層位連接窗
508‧‧‧閘極連接窗
602‧‧‧第一閘極區
604‧‧‧第二閘極區
603‧‧‧第三閘極區
614、634‧‧‧第一位元線
618、638‧‧‧第一反相位元線
620‧‧‧第二VSS線
1002、1614‧‧‧第一VSS線
702、902、1302、1502、1802、2002、2202‧‧‧表格
802、804、2102‧‧‧字元線包覆結構
1004、1402、1616‧‧‧第三VSS線
1202、1204、1206、1208‧‧‧字元線結構
1612‧‧‧第四VSS線
M1、M2‧‧‧內連線層
WL_N、WL_N+1、WL_m-1~WL_m+1‧‧‧字元線
Vss_I、Vss_I+1、VSS_2、VSS_5、VSS_K-1~VSS_K+2‧‧‧接地線
BL_1~BL_3、BL_N-1~BL_N+3‧‧‧位元線
BLB_1~BLB_3、BLB_N-1~BLB_N+3‧‧‧反相位元線
C-1~C-15‧‧‧ROM單元
有鑑於本發明及其優點的更多完整理解，結合附屬圖示參考下列描述，其中： 第1圖為本發明之實施例中使用差動感測的ROM單元的電路示意圖。
第2圖是本發明之實施例中用以說明鰭式場效電晶體的剖面圖。
第3圖是本發明之另一實施例中用以說明一鰭狀場效電晶體的剖面圖。
第4圖為本發明之實施例中說明一具有單一連接窗結構的半導體裝置的剖面圖。
第5圖為本發明之實施例中說明一半導體裝置的剖面圖，該半導體裝置具有雙接觸結構(dual contact structure)。
第6圖為本發明之實施例中說明ROM單元陣列的佈局圖。
第7圖為第6圖的ROM單元陣列的簡要佈局圖。
第8圖為本發明之另一實施例中說明ROM單元陣列的簡要佈局圖。
第9圖為第8圖的ROM單元陣列的簡要佈局圖。
第10圖為本發明之另一實施例中說明ROM單元陣列的佈局圖。
第11圖為第10圖所說明的ROM單元陣列的簡要佈局圖。
第12圖為本發明之另一實施例中說明ROM單元陣列的佈局圖。
第13圖為第12圖所說明的ROM單元陣列的簡要佈局圖。
第14圖為本發明之另一實施例中說明ROM單元陣列的佈局圖。
第15圖為第14圖所說明的ROM單元陣列的簡要佈局圖。
第16圖為本發明之實施例中說明具有三行與兩列之ROM單元陣列的佈局圖。
第17圖為本發明之實施例中說明具有五行與三列之ROM單元陣列的佈局圖。
第18圖為第17圖所說明的ROM單元陣列的每一ROM單元的邏輯狀態。
第19圖為依據本發明之另一實施例說明具有五行與三列之ROM單元陣列的佈局圖。
第20圖為第19圖所說明的ROM單元陣列的每一ROM單元的邏輯狀態。
第21圖為依據本發明之另一實施例說明具有五行與三列之ROM單元陣列的佈局圖。
第22圖為第21圖所說明的ROM單元陣列的每一ROM單元的邏輯狀態。
不同圖示中的對應數字與符號除非另外指出，通常作為相對應層面的參照。畫出的圖示係為了清楚說明各實施例的相關層面而非加以限定。
本說明書之實施例的製作與使用方式之細節描述如下。然而要特別留意的是，本說明書提供許多可應用的發明概念，能廣泛實施於特定內容。用以討論的特定實施例僅說明本說明書的實施例的特定製作與實施方式，並未侷限本發明的範圍。
本說明書將以特定內容的實施例加以描述，製作 於積體電路內的高密度與高速唯讀記憶體(ROM)陣列之裝置。然而，可應用公開的實施例於多種記憶體電路。接下來將參考隨附圖示，詳細說明各種實施例。
第1圖為本發明之實施例中使用差動感測的ROM單元的電路示意圖。一ROM單元陣列100包括第一ROM單元106與第二ROM單元108。一隔離電晶體110耦接於第一ROM單元106與第二ROM單元108之間。在實施例中，隔離電晶體110為N型金屬氧化物半導體(NMOS)電晶體。此外，隔離電晶體110可為具有突出(protrude)於半導體基板表面上之鰭狀結構以及從鰭狀結構的三邊加以包覆鰭狀結構之閘極的NMOS電晶體。
如第1圖所示，隔離電晶體110的閘極耦接至接地電位。因此，隔離電晶體110處於關閉狀態。在本發明中，接地電位可被標示為VSS線。隔離電晶體110不提供任何電性功能，但是隔離電晶體110作為ROM單元陣列100之兩相鄰ROM單元(即ROM單元106與ROM單元108)的隔離阻障(isolation barrier)。此隔離阻障用以防止主動電流流經此兩相鄰的ROM單元(即ROM單元106與108)，此兩相鄰ROM單元因而能共享一連續的主動區域。
ROM單元陣列100耦接至一差動位元線對(differential bit line pair)，亦即位元線BL與其反相位元線BLB。在一實施例中，當ROM單元耦接至位元線BL時，ROM單元會被寫入邏輯狀態”1”。另一方面，由於反相位元線BLB是位元線BL的反相，ROM單元耦接至反相位元線BLB時會被寫 入邏輯狀態”0”。要注意的是，熟知本領域之技術者會知道ROM單元的邏輯狀態可依不同應用條件而反轉。舉例來說，使用不同定義，連接反相位元線BLB與連接位元線BL可分別表示邏輯狀態”1”與邏輯狀態”0”。
第一ROM單元106包括一傳輸電晶體116。傳輸電晶體116可為具有突出於半導體基板表面上之鰭狀結構以及從鰭狀結構的三邊加以包覆鰭狀結構之閘極的NMOS電晶體。另一種方式是，傳輸電晶體116可由數個並聯的FinFET所構成。第二ROM單元108包括一傳輸電晶體118。傳輸電晶體118可為具有突出於半導體基板表面上之鰭狀結構以及從鰭狀結構的三邊加以包覆鰭狀結構之閘極的NMOS電晶體。另一種方式是，傳輸電晶體118由數個並聯的FinFET所構成。
第一ROM單元106的傳輸電晶體116具有一汲極透過第一連線結構112耦接至位元線BL，一閘極耦接至第一字元線102，以及一源極耦接至VSS線。依據ROM單元的製造流程，第一連線結構112可用編碼層來實施。該編碼層的細節描述將於下面的第6圖進行討論。如第1圖所示，由於第一ROM單元106的汲極耦接至位元線BL，第一ROM單元106會被寫入邏輯狀態”1”。對應於施加至第一字元線102的讀出信號，被開啟的傳輸電晶體116會將位元線電壓朝接地電位拉低，故可由位元線BL讀出電壓變動。位元線BL上的電壓變動指出邏輯狀態”1”儲存於第一ROM單元106中。
第二ROM單元108具有一汲極透過第二連線結構114耦接至位元線BBL，一閘極耦接至第二字元線104，以及一 源極耦接至VSS線。依據ROM單元的製造流程，第二連線結構114可用編碼層來實施。如第1圖所示，由於第二ROM單元106的汲極耦接至反相位元線BLB，第二ROM單元108會被寫入邏輯狀態”0”。對應於施加至第一字元線102的讀出信號，被開啟的傳輸電晶體118會將位元線電壓朝接地電位拉低，故可由反相位元線BLB讀出電壓變動。反相位元線BLB上的電壓變動指出邏輯狀態”0”儲存於第一ROM單元108中。
簡言之，第1圖所示的ROM單元陣列100包括三個電晶體，亦即第一ROM單元106的傳輸電晶體116、隔離電晶體110以及第二ROM單元108的傳輸電晶體118。每一電晶體可以平面式電晶體實施之。隨著科技演進，半導體製程節點的尺寸縮減到次20奈米。低漏電電晶體是進一步提升ROM積體電路效能的另一有效做法。因此，第1圖中的電晶體可用FinFET來實施。
第2圖是本發明之實施例中用以說明鰭式場效電晶體的剖面圖。鰭式場效電晶體(FinFET)200屬於絕緣層覆矽(SOI)的FinFET。在FinFET200之中，一主動區204包括汲極、源極以及耦接於汲極和源極間的通道區。主動區204從FinFET所在位置上的半導體基板表面201向上突出。FinFET200的主動區204像是鰭，從剖面圖來看形狀是矩形。此外，FinFET200的閘極結構206如倒U形從三邊覆蓋主動區204。
在實施例中，FinFET200包括基板201以及形成於基板201上的SOI層202。換句話說，基板201與SOI層202形成SOI基板。在實施例中，SOI層202是二氧化矽所形成。基板201可 由矽所形成，雖然也可由其他III族、IV族及/或V族元素所形成，例如矽、鍺、鎵、砷及其結合物等。在實施例中，基板201可為輕摻雜的n形基板，即摻雜n型摻雜物，例如濃度介於5 x 1016/cm3與9 x 1018/cm3之間的磷所形成。
如第2圖所示，閘極介電層208可形成於主動區204與閘極結構206之間。閘極介電層208可由氧化物材料所形成，並以適當的氧化製程(例如濕式或乾式熱氧化法，濺鍍，或使用正矽酸乙酯(TEOS)與氧作為前驅物的化學氣相沉積(CVD)技術)形成之。此外，閘極介電層208可為高K值介電材料(K>10)，例如氧化矽、氮氧化矽、氮化矽、氧化物、氮氧化物、氧化鋁、氧化銦、氧化鉿、氧化鋯、氮氧化鉿及其結合物等。
閘極結構206可包括選自包含多晶矽(poly-Si)、多晶矽鍺(poly-SiGe)、金屬、金屬矽化物、金屬氮化物、金屬氧化物等材料之群組之導電材料。舉例來說，金屬材料可包括鉭、鈦、鉬、鎢、鉑、鋁、鉿、釕及其結合物等。金屬矽化物材料包括矽化鈦、矽化鈷、矽化鎳、矽化鉭及其結合物等。金屬氮化物材料包括氮化鈦、氮化鉭、氮化鎢及其結合物等。金屬氧化物材料包括氧化釕、氧化銦錫及其結合物等。
要注意的是，閘極結構206亦可使用其他製造流程加以形成。其他製造流程包括但不限於CVD，物理氣相沉積(PVD)，電漿輔助氣相沉積(PEVCD)，大氣壓力氣相沉積(APCVD)，高密度電氣相沉積(HDCVD)，低壓化學氣相沉積(LPCVD)，原子層氣相沉積(ALCVD)等。
第3圖是本發明之另一實施例中用以說明鰭狀場效電晶體的剖面圖。FinFET 300為基材鰭狀場效電晶體(bulk FinFET)。閘極306、閘極介電層308與主動區304類似於第2圖所示，因此這裡不進一步討論。在一實施例中，基板301可為晶體結構(crystalline structure)。基板301可由矽所形成，雖然也可由其他III族、IV族及/或V族元素所形成，例如矽、鍺、鎵、砷及其結合物等。
在實施例中，FinFET300可包括一隔離區302。如第3圖所示，主動區304的底部被隔離區302所包覆。隔離區302可用STI結構來實施。STI結構(例如隔離區302)可使用適合的技術包括光刻與蝕刻製程來製作。仔細而言，光刻(微影)與蝕刻製程可包括沉積常用的光罩材料(例如光阻)於基板301上、使光罩材料曝光為圖案，再依據該圖案蝕刻基板301。此方法最後可形成多個開口。然後以介電材料填滿開口以形成STI結構(例如隔離區302)。在一實施例中，隔離區可填滿介電材料，例如金屬氧化物、高密度電漿(HDP)氧化物或其他類似物等。接著，施以化學機械研磨(CMP)製程以移除介電材料的多餘部分，而剩下的部分即為隔離區302。
如第3圖所示，隔離區302可為一連續區的一部分，並且在一實施例中可形成一隔離環。另一種做法是隔離區302是兩個分離的隔離區，該兩個分離區的側壁彼此相對。
第4圖為本發明之實施例中說明一半導體裝置的剖面圖，該半導體裝置具有單一連接窗結構(single contact structure)。半導體裝置400包括基板402與形成於基板402內的 複數個電晶體(未顯示)。電晶體的閘極404形成於基板402之上。閘極404可包括閘極電極與閘極介電層(未分別顯示)。
如第4圖所示，一層間介電層(ILD)403形成於基板402之上。ILD層403可包括材料例如硼磷矽玻璃(BPSG)，雖然任一適合的介電材料都可作為其中一層。ILD層403可使用PECVD來形成，雖然也可使用其他製程，例如LPCVD。此外，M1與M2則為內連線層。
多個連接窗406與408可耦接至閘極404與其他主動區，例如汲極/源極(未顯示)。連接窗406與408係以適合的光刻(微影)及蝕刻技術穿過ILD層403而形成。一般來說，光刻技術包括沉積光阻材料，此光阻材料會被遮罩、曝光，最後形成ILD層403將被移除的部分。剩餘的光阻材料用以保護下層材料免於接續的製程步驟(例如蝕刻)的傷害。蝕刻製程可形成複數個溝槽。溝槽可被填滿導電材料以形成連接窗。
連接窗406與408可包括阻障(barrier)/黏合層(未顯示)以防止擴散，並提供連接窗406與408較佳的黏合。在實施例中，阻障層為一層或多層的鈦、氮化鈦、鉭、氮化鉭等所形成。阻障層可透過化學氣相沉積來形成，雖然也能使用其他技術。
連接窗406與408可用任一適合材料，例如高導電金屬、低導電金屬、元素金屬(element metal)、過渡金屬(transition metal)、或其他金屬等來形成。在實施例中，連接窗406與408由鎢所形成，雖然也能使用其他材料例如Cu、Al、AlCu、TiN、TiW、Ti、TaN、Ta、Pt或其他結合物等。在實施 例中，連接窗406與408由鎢所形成，連接窗406與408可用習知的CVD技術來沉積，雖然也可使用其他製程方法。
形成連接窗406與408之後，ILD層403之上可形成多個內連線層。為簡化說明，本發明實施例中只有兩個內連線層。如第4圖所示，第一內連線層405形成於ILD層403之上。第一內連線層405可包括第一介層連接窗410與第一金屬線412。第一介層連接窗410與第一金屬線412可由任一適合的製程(例如微影蝕刻、鑲嵌、雙鑲嵌或其他製程)來製作，且可使用其他適合的導電材料例如銅、鋁、鋁合金、銅合金或其他金屬。
第二內連線層407形成於第一內連線層405之上。第二內連線層407可包括第二介層連接窗420與第二金屬線422。在實施例中，第二介層連接窗420與第二金屬線422由導電材料(例如鋁化銅、鋁合金、銅合金或其他等)所形成。如第4圖所示，第二金屬線422透過第二介層連接窗420電性耦接至第一金屬線412。
第5圖為本發明之實施例中說明一半導體裝置的剖面圖，該半導體裝置具有雙連接窗結構(dual contact structure)。半導體裝置500類似於半導體裝置400，除了半導體裝置500包括雙連接窗結構。如第5圖所示，兩連接窗504與506電性上相互耦接。仔細而言，第二層位連接窗506形成於第一層位連接窗504之上。第二層位連接窗506與第一層位連接窗504都形成於第一ILD層503之中。第5圖也顯示了閘極和第一介層連接窗之間可具有一閘極連接窗508。
如第5圖所示，第一ILD層503沉積於基板502之 上。第一層位連接窗504可以適合的光刻與蝕刻技術穿過第一ILD層503來形成。一般來說，光刻技術包括沉積光阻材料，此光阻材料會被遮罩、曝光，最後形成ILD層503將被移除的部分。剩餘的光阻材料用以保護下層材料免於接續的製程步驟(例如蝕刻)的傷害。蝕刻製程可形成複數個溝槽。溝槽可被填滿導電材料以形成第一層位連接窗504。
形成第一層位連接窗504後，第二ILD層505沉積於第一ILD層503之上。第二層位連接窗506與閘極連接窗508可以適合的技術穿過第二ILD層505形成之，類似於形成第一層位連接窗504的技術，故此處不討論更多細節以避免贅述。
第6圖為本發明之實施例中說明ROM單元陣列的佈局(layout)圖。ROM單元陣列600具有兩個行與兩個列。如第6圖所示，ROM單元陣列600包括四個ROM單元，命名為單元1、單元2、單元3與單元4。ROM單元陣列600的第一行包括單元1和單元3，由名為主動區612、615與616的三個主動區所形成。在實施例中，主動區612、615與616為突出於半導體基板表面之上的鰭狀結構。如第6圖所示，主動區612、主動區615與主動區616為平行地形成。
ROM單元陣列600的第二行包括單元2和單元4，由名為主動區632、635與636的三個主動區所形成。在實施例中，主動區632、635與636為突出於半導體基板表面之上的鰭狀結構。如第6圖所示，主動區632、主動區635與主動區636為平行地形成。此外，第二行的主動區(例如主動區635)與第一行的主動區(例如主動區615)為平行(route in parallel)。
如第6圖所示，ROM單元陣列600的第一行與第二行之間可形成一VSS線620。在本說明書中，VSS線620可參考為第二VSS線620。第二VSS線620形成於第一內連線層之內。ROM單元600包括形成於第一層位連接窗與之內的第一VSS線。在本說明書中，第一層位連接窗652與654可分別參考為第一VSS線。第一VSS線(第一層位連接窗652與654)垂直於第二VSS線620，且電性耦接至第二VSS線620。
ROM單元陣列600包括三個閘極區，名為第一閘極區602、第二閘極區604與第三閘極區603。如第6圖所示，第一閘極區602形成於ROM單元陣列600的第一行之內。第二閘極區604形成於ROM單元陣列600的第二行之內。第三閘極區603形成於ROM單元陣列600的第一行與第二行之間。要注意的是，第三閘極區603及其相鄰的主動區形成兩個隔離電晶體。隔離電晶體的功能與電路圖已詳細描述於第1圖，為避免重複此處不再贅述。
如第6圖所示，第一閘極區602、第二閘極區604與第三閘極區603平行地形成。此外，閘極區(例如主動區602)與主動區(例如主動區612)為互相垂直。閘極區(例如閘極區602)與主動區(例如主動區612)的交叉點上會形成一電晶體。
在實施例中，單元1的第一傳輸電晶體形成於第一閘極區602與主動區612的交叉點上。第一傳輸電晶體的汲極連接至第一層位連接窗646。換言之，第一層位連接窗646形成於單元1的第一傳輸電晶體的汲極之上，且電性耦接至單元1的第 一傳輸電晶體的汲極。第一傳輸電晶體的源極連接至第一層位連接窗654，亦即第一VSS線。換言之，第一層位連接窗654形成於第一傳輸電晶體的源極之上，且電性耦接至第一傳輸電晶體的源極。
單元1的一第二傳輸電晶體形成於第一閘極區602與主動區615的交叉點上。單元1的一第三傳輸電晶體形成於第一閘極區602與主動區616的交叉點上。第一傳輸電晶體、第二傳輸電晶體與第三傳輸電晶體並聯連接以形成單元1的傳輸電晶體。
ROM單元陣列600的其他ROM單元之結構類似單元1，故此處不再討論。如第6圖所示，第一隔離電晶體形成於ROM單元陣列600的第一行的兩個ROM單元(單元1與單元3)之間。第一隔離電晶體可由並聯三個隔離電晶體所形成，每一個隔離電晶體形成於第三閘極區603與主動區(例如主動區612)的交叉點上。要注意的是，在本實施例中，隔離電晶體的第一端(汲極/源極)耦接至單元3的傳輸電晶體的汲極。同樣地，隔離電晶體的第二端(源極/汲極)耦接至單元1的傳輸電晶體的汲極。
ROM單元陣列600的每一個ROM單元都是單連接窗結構，並且於ROM單元陣列600的基板之上可形成兩個內連線層M1與M2。如第6圖所示，虛線矩形表示第一內連線層M1。ROM單元陣列600的位元線BL(例如第一位元線614)、反相位元線BLB(例如第一反相位元線618)與第二VSS線620形成於第一內連線層M1之內。相較於傳統ROM單元將位元線形成於 上內連線層(例如第二內連線層M2)之內的製程，第6圖所示的結構更能藉由形成於第一內連線層M1之內的位元線(例如位元線614與反相位元線618)來降低耦合電容。降低位元線(例如位元線614與反相位元線618)之耦合電容的一項優點是可提升ROM單元陣列600的感測速度與功能。
ROM單元陣列600的第一VSS線(第一層位連接窗652與654)形成於第一層位連接窗之內。如第6圖所示，第一VSS線(例如第一層位連接窗654或652)的長度超過單一ROM單元(例如單元1)的水平長度的兩倍。第二VSS線620形成於第一內連線層之內。第二VSS線620長度超過單一ROM單元(例如單元1)的垂直長度的兩倍。如第6圖所示，第二VSS線垂直於第一VSS線(例如第一介層連接窗654)。此外，第一VSS線(例如第一層位連接窗652與654)透過複數個第一介層連接窗電性耦接至第二VSS線620。具有第二VSS線620的一項優點是第二VSS線620有助於降低電壓差以促進ROM單元的速度和功能。
點線矩形表示第二內連線層M2。ROM單元陣列600的字元線形成於第二內連線層M2之內。ROM單元陣列600的字元線可透過多種內連線元件(例如一字元線帶狀結構)耦接至一傳輸電晶體的閘極。字元線帶狀結構將詳細描述於第8圖中。
依據第1圖的電路圖，ROM單元的邏輯狀態決定於傳輸電晶體的汲極與相對應的位元線/反相位元線(BL或BLB)之間的連接。在第6圖中，此連接由第一層位連接窗(例如第一層位連接窗646/642/644/648)與第一介層連接窗(例如第一介層連接窗676/672/674/678)來完成。在本說明書中，形成於 傳輸電晶體的汲極之上的第一介層連接窗可參考為ROM單元的一編碼層。
ROM單元陣列600的每一個ROM單元藉由一編碼層被寫入邏輯狀態”0”或邏輯狀態”1”。仔細而言，編碼層是以一第一層位介層連接窗(例如第一介層連接窗676)來實現。在實施例中，當傳輸電晶體的汲極透過第一層位連接窗與第一介層連接窗所形成的傳導路徑而連接於位元線BL時，邏輯狀態”1”就會被儲存於傳輸電晶體中。另一方面，當傳輸電晶體的汲極透過第一層位連接窗與第一介層連接窗所形成的傳導路徑而連接於反相位元線BLB時，邏輯狀態”0”就會被儲存於傳輸電晶體中。
如第6圖所示，單元1的傳輸電晶體的汲極耦接至反相位元線618。因此邏輯狀態”0”儲存於單元1之中。同樣地，由於單元2的傳輸電晶體的汲極耦接至反相位元線638，邏輯狀態”0”儲存於單元2之中。相反地，由於單元3與單元4的傳輸電晶體分別耦接至位元線614與位元線634，邏輯狀態”1”儲存於單元3與單元4之中。
第7圖為第6圖的ROM單元陣列的簡要佈局圖。ROM單元陣列600具有兩行與兩列。簡要而言，第7圖只說明了第一層位連接窗(例如第一層位連接窗646)耦接至ROM單元陣列600的傳輸電晶體的汲極。兩相鄰的傳輸電晶體可由一隔離電晶體所分開。如第7圖所示，單元1的傳輸電晶體與單元3的傳輸電晶體共享一第一隔離電晶體。同樣地，單元2的傳輸電晶體與單元4的傳輸電晶體共享一第二隔離電晶體。
ROM單元陣列600可包括四個ROM單元。在一實施例中，一編碼連接窗形成於單元1的第一層位連接窗646之上，故使得單元1的傳輸電晶體的汲極連接至反相位元線BLB_N。依據ROM單元的定義，邏輯狀態”0”儲存於單元1。同樣地，由於編碼連接窗耦接於第一層位連接窗648與反相位元線BLB_N+1之間，單元2為邏輯狀態”0”。相形之下，編碼連接窗形成於單元3與單元4的第一層位連接窗(例如第一層位連接窗642與644)與位元線BL之間。因此，邏輯狀態”1”同時儲存於單元3和單元4。表格702詳細說明了ROM單元陣列600的每一個ROM單元的邏輯狀態。
第8圖為本發明之另一實施例中說明ROM單元陣列的佈局圖。第8圖的ROM單元陣列800類似第6圖的ROM單元陣列600，除了使用一字元線包覆結構進一步改善ROM單元陣列800的功能與速度。如第8圖中所示，ROM單元陣列800的每個ROM單元可具有三個鰭狀結構突出於基板表面之上，因而形成三個傳輸電晶體。此三個傳輸電晶體可能並聯地連接以形成ROM單元(例如單元1)的傳輸電晶體。
字元線包覆結構802與804各包括一閘極連接窗、一第一層位介層連接窗、一第一金屬線以及一第二層位介層連接窗(未另外顯示但說明於第5圖)。字元線包覆結構804在第二內連線層M2內所形成的字元線與單元1之傳輸電晶體的閘極之間提供一低電壓差連接通道的電性連接。此外，兩平行相鄰的傳輸電晶體可共用單一的字元線包覆結構。如第8圖所示，單元1與單元2彼此水平地相鄰。儘管字元線包覆結構804 形成於單元1中，單元1與單元2可共用字元線包覆結構804。換句話說，字元線結構804在位於單元1與單元2內的字元線及其對應的閘極之間提供一個低電壓差並且高速的連接通道。
第9圖為第8圖之ROM單元陣列的簡要佈局圖。ROM單元陣列800具有兩行與兩列。兩相鄰的傳輸電晶體可由一隔離電晶體所分開。如第7圖所示，單元1的傳輸電晶體與單元3的傳輸電晶體共享一第一隔離電晶體。同樣地，單元2的傳輸電晶體與單元4的傳輸電晶體共享一第二隔離電晶體。
ROM單元陣列800可能包括四個ROM單元。在一實施例中，一編碼連接窗形成於單元1的第一層位連接窗646之上，故使得單元1的傳輸電晶體的汲極連接至反相位元線BLB_N。依據ROM單元的定義，邏輯狀態”0”儲存於單元1。同樣地，由於編碼連接窗耦接於第一層位連接窗648與反相位元線BLB_N+1之間，單元2為邏輯狀態”0”。相形之下，一編碼連接窗形成於單元3與單元4的第一層位連接窗(例如第一層位連接窗642與644)與位元線BL之間。因此，邏輯狀態”1”同時儲存於單元3和單元4。表格902詳細說明了ROM單元陣列800的每一個ROM單元的邏輯狀態。
第10圖為本發明中ROM單元陣列的另一佈局圖。第10圖的ROM單元陣列1000類似第6圖的ROM單元陣列600，除了使用第三VSS線1004進一步改善ROM單元陣列1000的功能與速度。如第10圖所示，第一VSS線1002提供單元1的接地電位。同樣地，第三VSS線1004提供單元2的接地電位。第三VSS線垂直於第二VSS線620，第一VSS線1002與第三VSS線1004都 透過第一介層連接窗電性耦接至第10圖所示的第二VSS線620。
第11圖為第10圖所說明的ROM單元陣列的簡要佈局圖。ROM單元陣列1000具有兩行與兩列。兩相鄰的傳輸電晶體可能由一隔離電晶體所分開。如第11圖所示，單元1的傳輸電晶體與單元3的傳輸電晶體共享一第一隔離電晶體。同樣地，單元2的傳輸電晶體與單元4的傳輸電晶體共享一第二隔離電晶體。
ROM單元陣列1000可能包括四個ROM單元。在一實施例中，一編碼連接窗形成於單元1的第一層位連接窗646之上，故使得單元1的傳輸電晶體的汲極連接至反相位元線BLB_N。依據ROM單元的定義，邏輯狀態”0”儲存於單元1。同樣地，由於編碼連接窗耦接於第一層位連接窗648與反相位元線BLB_N+1之間，單元2為邏輯狀態”0”。相形之下，一編碼連接窗形成於單元3與單元4的第一層位連接窗(例如第一層位連接窗642與644)與位元線BL之間。因此，邏輯狀態”1”同時儲存於單元3和單元4。表格1002詳細說明了ROM單元陣列1000的每一個ROM單元的邏輯狀態。
第12圖為ROM單元陣列的另一佈局圖。第12圖的ROM單元陣列1200類似第6圖的ROM單元陣列600，除了使用一字元線包覆結構進一步改善ROM單元陣列1200的功能與速度。如第12圖所示，字元線結構1202在第二內連線層M2之內所形成的字元線與單元1的傳輸電晶體的閘極之間提供低電壓差連接通道的電性連接。同樣地，字元線結構1204、1206與1208分別提供單元2、單元3與單元4的低電壓差的電性連接通道。
第13圖為第12圖所說明的ROM單元陣列的簡要佈局圖。ROM單元陣列1200具有兩行與兩列。ROM單元陣列1200可能包括四個ROM單元。在一實施例中，一編碼連接窗形成於單元1的第一層位連接窗646之上，故使得單元1的傳輸電晶體的汲極連接至反相位元線BLB_N。依據ROM單元的定義，邏輯狀態”0”儲存於單元1。同樣地，由於編碼連接窗耦接於第一層位連接窗648與反相位元線BLB_N+1之間，單元2為邏輯狀態”0”。相形之下，一編碼連接窗形成於單元3與單元4的第一層位連接窗(例如第一層位連接窗642與644)與位元線BL之間。因此，邏輯狀態”1”同時儲存於單元3和單元4。表格1302詳細說明了ROM單元陣列1200的每一個ROM單元的邏輯狀態。
第14圖為本發明中ROM單元陣列的另一佈局圖。第14圖的ROM單元陣列1400類似第6圖的ROM單元陣列600，除了使用第三VSS線1402進一步改善ROM單元陣列1400的功能與速度。如第14圖所示，第三VSS線1402形成於第二內連線層之內。此外，第三VSS線1402垂直於第二VSS線620。第三VSS線1402電性耦接至第二VSS線620。
第15圖為第14圖所說明的ROM單元陣列的簡要佈局圖。ROM單元陣列1400具有兩行與兩列。ROM單元陣列1400可能包括四個ROM單元。在一實施例中，一編碼連接窗形成於單元1的第一層位連接窗646之上，故使得單元1的傳輸電晶體的汲極連接至反相位元線BLB_N。依據ROM單元的定義，邏輯狀態”0”儲存於單元1。同樣地，由於編碼連接窗耦接於第一 層位連接窗648與反相位元線BLB_N+1之間，單元2為邏輯狀態”0”。相形之下，一編碼連接窗形成於單元3與單元4的第一層位連接窗(例如第一層位連接窗642與644)與位元線BL之間。因此，邏輯狀態”1”同時儲存於單元3和單元4。表格1502詳細說明了ROM單元陣列1400的每一個ROM單元的邏輯狀態。
第16圖為本發明之實施例中具有三行與兩列之ROM單元陣列的佈局圖。第16圖的ROM單元陣列1600類似第6圖的ROM單元陣列600，除了使用第四VSS線與第五VSS線進一步改善ROM單元陣列1600的功能與速度。如第16圖所示，第二VSS線形成於ROM單元陣列的第二行與第三行之間。第五VSS線緊鄰ROM單元陣列1600的第一行而形成。總言之，垂直的VSS線(例如第二VSS線)形成於ROM單元陣列1600相鄰的兩行之間。
第16圖更說明了另三條VSS線。第一VSS線1614形成於第一層位接觸窗之內。第三VSS線1616與第四VSS線1612形成第一層位接觸窗，且電性耦接至第一VSS線1614。如第16圖所示，第二VSS線與第五VSS線形成於第一方向。第一VSS線、第三VSS線與第四VSS線形成於第二方向。第一方向垂直於第二方向。要注意的是，第16圖所示的全部五條VSS線彼此電線耦接。此外，ROM單元陣列1600具有四個閘極1602、1604、1606、1608。此外，ROM單元陣列1600具有垂直的VSS線VSS_2與VSS_5、位元線BL_1~BL_3以及反相位元線BLB_1~BLB_3。
第17圖為本發明之實施例中具有五行與三列之 ROM單元陣列的佈局圖。第17圖的每一個單元類似第6圖所示的ROM單元，故此處不再討論細節。ROM單元陣列1700具有五行與三列的ROM單元。如第17圖所示，兩垂直相鄰之行共用一垂直的VSS線。舉例來說，第二行包括ROM單元C-2、ROM單元C-7與ROM單元C-12。第三行包括ROM單元C-3、ROM單元C-8與ROM單元C-13。如第17圖所示，第二行與第三行共用一垂直的VSS線VSS_K。此外，ROM單元陣列1700亦包括水平的VSS線Vss_I與Vss_I+1、垂直的VSS線VSS_K-1~VSS_K+1、字元線WL_m-1~WL_m+1、位元線BL_N-1~BL_N+3以及反相位元線BLB_N-1~BLB_N+3。
第18圖為第17圖所說明的ROM單元陣列的每一ROM單元的邏輯狀態。表格1802說明每一ROM單元的邏輯狀態。依據第17圖所示，第一ROM單元C-1的第一介層連接窗連接於第一層位連接窗與位元線BL之間，使得邏輯狀態”1”儲存於第一ROM單元C-1之內。同樣地，其他ROM單元的邏輯狀態可依相同法加以決定。表格1802詳細說明第17圖中ROM單元陣列1700的每一個ROM單元的邏輯狀態。
第19圖為依據本發明之另一實施例具有五行與三列之ROM單元陣列的佈局圖。第19圖的每一個單元類似第6圖所示的ROM單元，故此處不再討論細節。ROM單元陣列1900具有ROM單元的五行與三列。ROM單元陣列1900類似第17圖所示的ROM單元陣列1700，相較於第17圖的VSS線模組，額外增加兩條VSS線。如第19圖所示，一垂直的VSS線形成於兩垂直相鄰的行之間。舉例來說，垂直的VSS線VSS_K形成於第一行 與第二行之間。同樣地，垂直的VSS線VSS_K+2形成於第三行與第四行之間。此外，ROM單元陣列1900亦包括垂直的VSS線VSS_K-1~VSS_K+2。
第20圖為第19圖所說明的ROM單元陣列的每一ROM單元的邏輯狀態。表格2002詳細說明第19圖中ROM單元陣列的每一ROM單元的邏輯狀態。決定每一ROM單元的邏輯狀態的方法已描述於第18圖如上，為避免重複此處不再贅述。
第21圖為具有五行與三列之ROM單元陣列的另一佈局圖。ROM單元陣列2100類似第17圖所示的ROM單元陣列1700，除了使用一字元線包覆結構形成於兩水平相鄰的ROM單元之間。如第21圖所示，一字元線包覆結構2102形成於ROM單元C-1與ROM單元C-2之間。字元線包覆結構2102在字元線WL_m-1與ROM單元C-1和ROM單元C-2的閘極之間提供低電壓差連接通道。
第22圖為第21圖所說明的ROM單元陣列的每一ROM單元的邏輯狀態。表格2202詳細說明第21圖中ROM單元陣列2100的每一ROM單元的邏輯狀態。決定每一ROM單元的邏輯狀態的方法已描述於第18圖如上，為避免重複此處不再贅述。在本發明之實施例中，所有的VSS線皆代表接地線。
雖然本發明的實施例已詳細揭露如上，然要理解的是，各種更動、替代與潤飾皆不脫離本發明之精神和申請專利範圍內。
再者，本發明之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法 及步驟，任何所屬技術領域中具有通常知識者可從本發明揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大體相同功能或獲得大體相同結果皆可使用於本發明中。因此，本發明之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。
600‧‧‧ROM單元陣列
602‧‧‧第一閘極區
604‧‧‧第二閘極區
603‧‧‧第三閘極區
612、615、616、632、635、636‧‧‧主動區
614、634‧‧‧第一位元線
618、638‧‧‧第一反相位元線
620‧‧‧第二VSS線
642、644、646、648、652、654‧‧‧第一層位連接窗
672、674、676、678‧‧‧第一介層連接窗

Claims (10)

  1. 一種唯讀記憶體單元陣列，包括：一第一第一層位連接窗，形成於一記憶體單元的一電晶體的一第一主動區上；一第二第一層位連接窗，形成於該記憶體單元的該電晶體的一第二主動區上，其中該第二第一層位連接窗耦接至一第一接地線；一第二接地線，形成於一第一內連線層中，其中該第二接地線電性耦接至該第一接地線，其中該第二接地線的方向垂直於該第一接地線的方向；一第一位元線，形成於該第一內連線層中，其中該第一位元線平行於該第二接地線；以及一第二位元線，形成於該第一內連線層中，其中該第二位元線平行於該第二接地線。
  2. 如申請專利範圍第1項所述之唯讀記憶體單元陣列，其中該電晶體是一唯讀記憶體單元的一傳輸電晶體，並且該第一主動區、該第二主動區以及該第一主動區與該第二主動區之間的一通道形成一鰭狀結構，該鰭狀結構延伸至一基板的表面上，並且該第一主動區是該電晶體的一汲極，該第二主動區是該電晶體的一源極。
  3. 如申請專利範圍第1項所述之唯讀記憶體單元陣列，更包括：一字元線，形成於該第二內連線層中，其中該第二內連線層形成於該第一內連線層之上。
  4. 如申請專利範圍第1項所述之唯讀記憶體單元陣列，其中該第一主動區透過一第一傳導通道電性耦接至該第一位元線或該第二位元線，該第一傳導通道係由該第一第一層位連接窗與一第一第一介層連接窗所形成。
  5. 一種唯讀記憶體單元陣列，包括：一第一記憶體單元，包括：一第一傳輸電晶體，包括：一第一汲極，透過形成於一第一層位連接窗與一第一介層連接窗的一第一傳導路徑，耦接至一第一位元線或一第二位元線，其中該第一位元線與該第二位元線形成於一第一內連線層之內；一第一閘極，透過形成於該第一記憶體單元的一第一字元線包覆結構耦接至該第一字元線，其中該第一字元線在一第二內連線層之內，該第二內連線層形成於該第一內連線層之上；以及一第一源極，耦接至形成於該第一層位連接窗之內的一第一接地線；一第二記憶體單元，與該第一記憶體單元水平相鄰，其中該第二記憶體單元包括：一第二傳輸電晶體包括：一第二源極，耦接至形成於該第一層位連接窗之內的一第三接地線，其中該第三接地線電性耦接至該第一接地線；以及一第二閘極，透過該第一字元線包覆結構耦接至該第一字 元線；以及一第二接地線，形成於該第一內連線層之內，其中該第二接地線電性耦接至該第一接地線與該第三接地線，其中該第二接地線的方向垂直於該第一接地線的方向。
  6. 如申請專利範圍第5項所述之唯讀記憶體單元陣列，其中該第一字元線包覆結構包括：一第一閘極，連接窗電性耦接至該第一記憶體單元的該第一閘極與該第二記憶體單元的該第二閘極；一第二第一介層連接窗，電性耦接至該第一閘極連接窗；一第一金屬線，形成於該第一內連線層之內且電性耦接至該第二第一介層連接窗；以及一第一第二介層連接窗，電性耦接至該第一金屬線。
  7. 如申請專利範圍第5項所述之唯讀記憶體單元陣列，更包括一第四接地線形成於該第二內連線層之內，其中該第四接地線垂直於該第二接地線，並且該第二接地線的長度大於該記憶體單元垂直長度的兩倍，該第四接地線的長度大於該記憶體單元水平長度的兩倍。
  8. 一種唯讀記憶體單元陣列，包括：一第一唯讀記憶體單元包括一第一傳輸電晶體，其中該第一傳輸電晶體包括：一第一汲極，透過一第一第一層位連接窗和一第一第一介層連接窗耦接至一第一位元線或一第二位元線；以及一第一源極，透過一第二第一層位連接窗耦接至一第一接地線； 一第二唯讀記憶體單元，包括一第二傳輸電晶體，其中該第二傳輸電晶體包括：一第二汲極，透過一第三第一層位連接窗和一第二第一介層連接窗耦接至一第三位元線或一第四位元線；以及一第一源極，透過一第四第一層位連接窗耦接至一第二接地線，其中該第四第一層位連接窗與該第二第一層連接窗彼此電性耦接；以及一第三接地線線，形成於一第一內連線層之上，其中該第三接地線耦接至該第一接地線與該第二接地線，並且該第三接地線的方向垂直於該第一接地線。
  9. 如申請專利範圍第8項所述之唯讀記憶體單元陣列，其中：該第二記憶體單元相鄰該第一記憶體單元；以及該第三接地線形成於該第二記憶體單元與該第一記憶體單元之間。
  10. 如申請專利範圍第8項所述之唯讀記憶體單元陣列，更包括：一字元線，形成於一第二內連線層之內，其中：該第二內連線層形成於該第一內連線層之上；以及該字元線耦接至該第一傳輸電晶體的一第一閘極與該第二傳輸電晶體的該第二閘極。
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