JP4791855B2 - 半導体記憶装置 - Google Patents

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Description

本発明は、ＳＲＡＭ（Static Random Access Memory）に使用されるメモリセルのレイアウトに関する。
ＳＲＡＭは、保有しているデータを維持するためのリフレッシュ動作は行わず、ＤＲＡＭ（Dynamic Random Access Memory）よりも動作速度が速いという点からキャッシュメモリなどに適用されている。ＳＲＡＭを構成するメモリセルは、通常、２つのロードＰｃｈ ＭＯＳトランジスタ、２つのドライバＮｃｈ ＭＯＳトランジスタ、及び２つのトランスファＮｃｈ ＭＯＳトランジスタの計６つのトランジスタから構成され、ロードＰｃｈ ＭＯＳトランジスタとドライバＮｃｈ ＭＯＳトランジスタによりインバータが２つ構成されている（例えば、特許文献１参照。）。
近年、ＳＲＡＭでは大容量化及び低電圧化が進行し、データ記憶の安定性が低下する傾向がある。データ記憶の安定性を向上させる方法として、６つのトランジスタセルから構成されるＳＲＡＭセルから更にトランジスタを増やす提案がなされている（例えば、非特許文献１参照。）。
ＳＲＡＭセルは、１つのトランジスタと１つのキャパシタから構成されるＤＲＡＭセルよりも素子数が多いのでセルの占有面積が大きくなる問題点がある。データ記憶の安定性対策としてトランジスタ数を増加させると、更に占有面積が大きくなりコストがアップする問題点がある。
特開２００４−２７３９７２号公報（頁１１、図２） ＩＳＳＣＣ（International Solid−State Circuits Conference）２００６、講演番号３４．４
本発明は、セルサイズの増加を抑制しながら、レイアウト設計を容易に行うことができるＳＲＡＭセルを備えた半導体記憶装置を提供することにある。
上記目的を達成するために、本発明の一態様の半導体装置は、高電位側電源側に形成さ
れる第１のＰｃｈ ＭＯＳトランジスタ及び低電位側電源側に形成される第１のＮｃｈ
ＭＯＳトランジスタから構成される第１のインバータと、前記高電位側電源側に形成され
る第２のＰｃｈ ＭＯＳトランジスタ及び前記低電位側電源側に形成される第２のＮｃｈ
ＭＯＳトランジスタから構成され、前記第１のインバータの出力側に入力側が接続され
、前記第１のインバータの入力側に出力側が接続された第２のインバータと、ソースが前
記第１のインバータの出力側に接続され、ドレインが第１のビット線に接続され、ゲート
がワード線に接続される第３のＮｃｈ ＭＯＳトランジスタと、ソースが前記第２のイン
バータの出力側に接続され、ドレインが前記第１のビット線と対となる第２のビット線に
接続され、ゲートが前記ワード線に接続される第４のＮｃｈ ＭＯＳトランジスタとを有
するデータ保持部と、ドレインが前記第１のビット線に接続され、ゲートが前記ワード線
に接続される第５のＮｃｈ ＭＯＳトランジスタと、ドレインが前記第５のＮｃｈ ＭＯ
Ｓトランジスタのソースに接続され、ソースが前記低電位側電源に接続され、ゲートが前
記第２のインバータ出力側に接続される第６のＮｃｈ ＭＯＳトランジスタとを有する第
１の読み出し部と、ドレインが前記第２のビット線に接続され、ゲートが前記ワード線に
接続される第７のＮｃｈ ＭＯＳトランジスタと、ドレインが前記第７のＮｃｈ ＭＯＳ
トランジスタのソースに接続され、ソースが前記低電位側電源に接続され、ゲートが前記
第１のインバータ出力側に接続される第８のＮｃｈ ＭＯＳトランジスタとを有する第２
の読み出し部とを具備し、前記第１及び第２のＰｃｈ ＭＯＳトランジスタはＮウエル領
域に配置され、前記第１のＮｃｈ ＭＯＳトランジスタ、前記第３のＮｃｈ ＭＯＳトラ
ンジスタ、前記第５のＮｃｈ ＭＯＳトランジスタ、及び前記第６のＮｃｈ ＭＯＳトラ
ンジスタは前記Ｎウエル領域に隣接配置される第１のＰウエル領域に配置され、前記第２
のＮｃｈ ＭＯＳトランジスタ、前記第４のＮｃｈ ＭＯＳトランジスタ、前記第７のＮ
ｃｈ ＭＯＳトランジスタ、及び前記第８のＮｃｈ ＭＯＳトランジスタは前記第１のＰ
ウエル領域と相対向して前記Ｎウエル領域に隣接配置される第２のＰウエル領域に配置さ
れ、前記第１及び第３のＮｃｈ ＭＯＳトランジスタは前記第５及び前記第６のＮｃｈ
ＭＯＳトランジスタよりも前記Ｎウエル領域の中央部から離間配置され、前記第２及び第
４のＮｃｈ ＭＯＳトランジスタは前記第７及び前記第８のＮｃｈ ＭＯＳトランジスタ
よりも前記Ｎウエル領域の中央部から離間配置され、前記第３のＮｃｈ ＭＯＳトランジ
スタ、前記第４のＮｃｈ ＭＯＳトランジスタ、前記第５のＮｃｈ ＭＯＳトランジスタ
、及び前記第７のＮｃｈ ＭＯＳトランジスタは、前記第１のＮｃｈ ＭＯＳトランジス
タ、前記第２のＮｃｈ ＭＯＳトランジスタ、前記第６のＮｃｈ ＭＯＳトランジスタ、
及び前記第８のＮｃｈ ＭＯＳトランジスタよりもゲート（Ｌｇ）寸法が太いことを特徴
とする。

本発明によれば、セルサイズの増加を抑制しながら、レイアウト設計を容易に行うことができるＳＲＡＭセルを備えた半導体記憶装置を提供することができる。
以下本発明の実施例について図面を参照しながら説明する。
まず、本発明の実施例１に係る半導体記憶装置について、図面を参照して説明する。図１はＳＲＡＭ（Static Random Access Memory）セル部を示す回路図である。本実施例では、ＳＲＡＭセルを８つのトランジスタで構成している。
図１に示すように、ＳＲＡＭセル部１には、６つのトランジスタから構成されるデータ保持部２と２つのトランジスタから構成される読み出し部３が設けられている。ここで、ＳＲＡＭにはＳＲＡＭセル部１が上下左右に繰り返し複数配置される。データ保持部２は、低電圧化の進行していない世代での６つのトランジスタから構成されるＳＲＡＭセルと同等のセルと同じ動作をし、ワード線からトランスファトランジスタを介してデータを書き込み、ビット線からトランスファトランジスタを介してデータを読み出す。読み出し部３は、ビット線からのデータ読み出し能力（ドライブ能力）を向上させるために設けられ、ＳＲＡＭのデータ記憶の安定性を向上させる。
データ保持部２には、ドライバＮｃｈ ＭＯＳトランジスタＤＮＴ１、ドライバＮｃｈ ＭＯＳトランジスタＤＮＴ２、ロードＰｃｈ ＭＯＳトランジスタＬＰＴ１、ロードＰｃｈ ＭＯＳトランジスタＬＰＴ２、トランスファＮｃｈ ＭＯＳトランジスタＴＲＮＴ１、及びトランスファＮｃｈ ＭＯＳトランジスタＴＲＮＴ２が設けられている。ＭＯＳトランジスタは、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とも呼称される。なお、ＭＯＳトランジスタの代わりに、ゲート絶縁膜を用いたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）でＳＲＡＭセル部１を構成してもよい。
ロードＰｃｈ ＭＯＳトランジスタＬＰＴ１（第１のＰｃｈ ＭＯＳトランジスタ）は、ソースが高電位側電源Ｖｄｄに接続され、ドレインがドライバＮｃｈ ＭＯＳトランジスタＤＮＴ１（第１のＮｃｈ ＭＯＳトランジスタ）のドレインに接続され、ゲートがドライバＮｃｈ ＭＯＳトランジスタＤＮＴ１のゲートに接続されている。ドライバＮｃｈ ＭＯＳトランジスタＤＮＴ１は、ソースが接地電位としての低電位側電源Ｖｓｓに接続されている。ロードＰｃｈ ＭＯＳトランジスタＬＰＴ１とドライバＮｃｈ ＭＯＳトランジスタＤＮＴ１は、インバータＩＮＶ１（第１のインバータ）を構成している。
ロードＰｃｈ ＭＯＳトランジスタＬＰＴ２（第２のＰｃｈ ＭＯＳトランジスタ）は、ソースが高電位側電源Ｖｄｄに接続され、ドレインがドライバＮｃｈ ＭＯＳトランジスタＤＮＴ２（第２のＮｃｈ ＭＯＳトランジスタ）のドレインに接続され、ゲートがドライバＮｃｈ ＭＯＳトランジスタＤＮＴ２のゲートに接続されている。ドライバＮｃｈ ＭＯＳトランジスタＤＮＴ２は、ソースが接地電位としての低電位側電源Ｖｓｓに接続されている。ロードＰｃｈ ＭＯＳトランジスタＬＰＴ２とドライバＮｃｈ ＭＯＳトランジスタＤＮＴ２は、インバータＩＮＶ２（第２のインバータ）を構成している。
トランスファＮｃｈ ＭＯＳトランジスタＴＲＮＴ１（第３のＮｃｈ ＭＯＳトランジスタ）は、ソース或いはドレイン（電流通路として）の一方がビット線ＢＬに接続され、ソース或いはドレイン（電流通路として）の他方がロードＰｃｈ ＭＯＳトランジスタＬＰＴ１のドレインとドライバＮｃｈ ＭＯＳトランジスタＤＮＴ１のドレインの間に接続され、ゲートがワード線ＷＬに接続されている。
トランスファＮｃｈ ＭＯＳトランジスタＴＲＮＴ２（第４のＮｃｈ ＭＯＳトランジスタ）は、ソース或いはドレイン（電流通路として）の一方がビット線ＢＬと対となるビット線／ＢＬに接続され、ソース或いはドレイン（電流通路として）の他方がロードＰｃｈ ＭＯＳトランジスタＬＰＴ２のドレインとドライバＮｃｈ ＭＯＳトランジスタＤＮＴ２のドレインの間に接続され、ゲートがワード線ＷＬに接続されている。ここで、トランスファＮｃｈ ＭＯＳトランジスタＴＲＮＴ１及び２は、読み出し及び書き込み用として機能する。
ロードＰｃｈ ＭＯＳトランジスタＬＰＴ１及びドライバＮｃｈ ＭＯＳトランジスタＤＮＴ１のゲートは、ロードＰｃｈ ＭＯＳトランジスタＬＰＴ２のドレイン、ドライバＮｃｈ ＭＯＳトランジスタＤＮＴ２のドレイン及びトランスファＮｃｈ ＭＯＳトランジスタＴＲＮ２に接続され、ロードＰｃｈ ＭＯＳトランジスタＬＰＴ２及びドライバＮｃｈ ＭＯＳトランジスタＤＮＴ２のゲートは、ロードＰｃｈ ＭＯＳトランジスタＬＰＴ１のドレイン、ドライバＮｃｈ ＭＯＳトランジスタＤＮＴ１のドレイン及びトランスファＮｃｈ ＭＯＳトランジスタＴＲＮＴ１に接続されている。
読み出し保持部３には、ドライバＮｃｈ ＭＯＳトランジスタＤＮＴ３及びトランスファＮｃｈ ＭＯＳトランジスタＴＲＮＴ３が設けられている。読み出し保持部３は、ビット線からの情報読み出し能力を向上させ、ＳＲＡＭのデータ記憶の安定性を向上させる。
トランスファＮｃｈ ＭＯＳトランジスタＴＲＮＴ３（第５のＮｃｈ ＭＯＳトランジスタ）は、ソース或いはドレイン（電流通路として）の一方がビット線ＢＬに接続され、ソース或いはドレイン（電流通路として）の他方がドライバＮｃｈ ＭＯＳトランジスタＤＮＴ３のドレインに接続され、ゲートがワード線ＷＬに接続されている。ドライバＮｃｈ ＭＯＳトランジスタＤＮＴ３（第６のＮｃｈ ＭＯＳトランジスタ）は、ソースが低電位側電源Ｖｓｓに接続され、ゲートがロードＰｃｈ ＭＯＳトランジスタＬＰＴ１及びドライバＮｃｈ ＭＯＳトランジスタＤＮＴ１のゲートに接続されている。
ここで、読み出し部３のドライバＮｃｈ ＭＯＳトランジスタＤＮＴ３及びトランスファＮｃｈ ＭＯＳトランジスタＴＲＮＴ３は、データ読み出し能力を向上させるために、例えば、データ保持部２のトランジスタよりも閾値電圧の絶対値が低く設定され、“ＯＮ”時でのドライブ能力を高めている。
次に、ＳＲＡＭセル部を構成するＳＲＡＭセルについて図２及び３を参照して説明する。図２はＳＲＡＭセルのレイアウトを示す図、図３はＳＲＡＭセルの配置を示す図である。
図２に示すように、ＳＲＡＭセルＣＥＬＬ１は、横方向寸法がＸａ、縦方向寸法がＹａを有する長方形を有し、上下左右に繰り返し複数個配置形成され、１層目配線を用いてトランジスタ間の接続を行っている。ここでは、ＳＲＡＭセルＣＥＬＬ１周辺に配置形成されるレイヤ表示をしている。そして、セル原点ＧＭが左下にある。
ＳＲＡＭセルＣＥＬＬ１は、縦方向が長い長方形を有し、Ｎウエル領域ＮｗｅｌｌからなるＮウエルレイヤと、第１のＰウエル領域Ｐｗｅｌｌ１及び第２のＰウエル領域Ｐｗｅｌｌ２からなるＰウエルレイヤと、拡散層ＳＤＧ（ａ）乃至（ｅ）からなる拡散層レイヤと、ゲートＧＰ（ａ）乃至（ｄ）からなるゲートレイヤと、コンタクトＣＯＴ１（ａ）乃至（ｇ）、コンタクトＣＯＴ２（ａ）乃至（ｅ）、シェアードコンタクトＳＣ１、及びシェアードコンタクトＳＣ２からなるコンタクトレイヤと、１層目配線ＡＬ１（ａ）乃至（ｋ）からなる１層目配線レイヤを有し、第１のビア及び２層目配線以降のレイヤ情報を有していない。拡散層ＳＤＧとは、フィールド分離されたトランジスタのソース、ドレイン、及びゲートを含めた領域をいう。ゲートＧＰとは、拡散層ＳＤＧと交差するゲートチャネル部とゲート配線部を含めた領域をいう。
Ｎウエル領域ＮＷｅｌｌは、ＳＲＡＭセルＣＥＬＬ１の中央部に形成され、ロードＰｃｈ ＭＯＳトランジスタＬＰＴ１及びＬＰＴ２が配置形成される。第１のＰウエル領域Ｐｗｅｌｌ１は、Ｎウエル領域ＮＷｅｌｌに隣接し、ＳＲＡＭセルＣＥＬＬ１の上部に形成され、ドライバＮｃｈ ＭＯＳトランジスタＤＮＴ１及びＤＮＴ３、トランスファＮｃｈ ＭＯＳトランジスタＴＲＮＴ１及びＴＲＮＴ３が配置形成される。第２のＰウエル領域Ｐｗｅｌｌ２は、Ｎウエル領域ＮＷｅｌｌに隣接し、ＳＲＡＭセルＣＥＬＬ１の下部に形成され、ドライバＮｃｈ ＭＯＳトランジスタＤＮＴ２、トランスファＮｃｈ ＭＯＳトランジスタＴＲＮＴ２が配置形成される。
拡散層ＳＤＧ（ａ）乃至（ｅ）は、それぞれＸ軸と平行な長方形（Ｘ方向寸法が大きい）を有し、縦方向に５列、離間並列配置形成されている。ここで、ロードＰｃｈ ＭＯＳトランジスタＬＰＴ１が形成される拡散層ＳＤＧ（ｃ）及びロードＰｃｈ ＭＯＳトランジスタＬＰＴ２が形成される拡散層ＳＤＧ（ｄ）の縦方向寸法が一番小さく形成され、読み出し部３のドライバＮｃｈ ＭＯＳトランジスタＤＮＴ３及びトランスファＮｃｈ ＭＯＳトランジスタＴＲＮＴ３が形成される拡散層ＳＤＧ（ｂ）の縦方向寸法が一番大きく形成されている。その理由は、トランジスタのドライブ能力を向上するためにβ比（ゲート幅寸法／ゲート長寸法）を大きくするためである。
ここで、Ｐｃｈ ＭＯＳトランジスタを有する拡散層ＳＤＧ（ｃ）及び（ｄ）はＳＲＡＭセルＣＥＬＬ１の中央部に配置され、ＳＲＡＭセルＣＥＬＬ１の上部及び下部にはＮｃｈ ＭＯＳトランジスタを有する拡散層ＳＤＧ（ａ）、（ｂ）、及び（ｅ）が配置されている。拡散層ＳＤＧ（ｃ）及び（ｄ）はＮウエル層上に設けられ（第１の拡散層）、拡散層ＳＤＧ（ａ）、（ｂ）、及び（ｅ）はＰウエル層上に設けられる（第２の拡散層）。
ゲートＧＰ（ａ）とゲートＧＰ（ｂ）は、Ｙ軸と平行に配置され、拡散層ＳＤＧと交差する部分の横方向幅が同一で、縦方向の中心線が同一線上に配置形成されている。ゲートＧＰ（ａ）とゲートＧＰ（ｂ）の中心線とＳＲＡＭセルＣＥＬＬ１の左端との間隔は、Ｘａ×（１／４）である１／２ピッチで配置されている。
ゲートＧＰ（ｃ）とゲートＧＰ（ｄ）は、Ｙ軸と平行に配置され、拡散層ＳＤＧと交差する部分の横方向幅が同一（且つ、ゲートＧＰ（ａ）とゲートＧＰ（ｂ）の部分と同じ寸法幅）で、縦方向の中心線が同一線上に配置形成されている。ゲートＧＰ（ｃ）とゲートＧＰ（ｄ）の中心線とＳＲＡＭセルＣＥＬＬ１の右端との間隔は、Ｘａ×（１／４）である１／２ピッチで配置されている。ゲートＧＰ（ａ）とゲートＧＰ（ｂ）の中心線とゲートＧＰ（ｃ）とゲートＧＰ（ｄ）の中心線の間隔は、Ｘａ×（１／２）である１ピッチで配置されている。
コンタクトＣＯＴ１（ａ）乃至（ｇ）及びコンタクトＣＯＴ２（ａ）乃至（ｅ）は、トランジスタのゲート、ソース、或いはドレインの１層目配線ＡＬ１との接続用に用いられる。コンタクトＣＯＴ１（ａ）乃至（ｇ）は拡散層ＳＤＧ或いはゲートＧＰに対して寸法余裕があり、コンタクトＣＯＴ２（ａ）乃至（ｅ）は拡散層ＳＤＧに対して一辺が接するように配置形成されている。コンタクトＣＯＴ１（ａ）乃至（ｇ）とコンタクトＣＯＴ２（ｂ）乃至（ｄ）は、その領域の半分をＳＲＡＭセルＣＥＬＬ１と隣接するセルに隣接配置している。その理由はセルの横方向及び縦方向寸法を縮小するためである。
シェアードコンタクトＳＣ１は、ロードＰｃｈ ＭＯＳトランジスタＬＰＴ２及びドライバＮｃｈ ＭＯＳトランジスタＤＮＴ２のゲートとロードＰｃｈ ＭＯＳトランジスタＬＰＴ１のドレイン、ドライバＮｃｈ ＭＯＳトランジスタＤＮＴ１のドレイン及びトランスファＮｃｈ ＭＯＳトランジスタＴＲＮＴ１の接続用として配置形成され、交差するゲートＧＰ（ｄ）部周辺には１層目配線ＡＬ１が設けられていない。
シェアードコンタクトＳＣ２は、ロードＰｃｈ ＭＯＳトランジスタＬＰＴ１、ドライバＮｃｈ ＭＯＳトランジスタＤＮＴ１及びドライバＮｃｈ ＭＯＳトランジスタＤＮＴ３のゲートとロードＰｃｈ ＭＯＳトランジスタＬＰＴ２のドレイン、ドライバＮｃｈ ＭＯＳトランジスタＤＮＴ２のドレイン及びトランスファＮｃｈ ＭＯＳトランジスタＴＲＮＴ２の接続用として配置形成され、交差するゲートＧＰ（ａ）部周辺には１層目配線ＡＬ１が設けられていない。
ここで、ソース或いはドレインのコンタクトである、コンタクトＣＯＴ１（ｂ）、コンタクトＣＯＴ１（ｃ）、コンタクトＣＯＴ１（ｄ）、及びコンタクトＣＯＴ２（ｄ）のＹ軸方向の中心線とゲートＧＰ（ａ）及び（ｂ）のＹ軸の中心線の間隔は、Ｘａ×（１／４）である１／２ピッチで配置されている。ゲートＧＰ（ａ）及び（ｂ）のＹ軸の中心線とコンタクトＣＯＴ２（ｄ）及び（ｅ）のＹ軸の中心線の間隔は、Ｘａ×（１／４）である１／２ピッチで配置されている。ソース或いはドレインのコンタクトである、コンタクトＣＯＴ２（ｄ）及び（ｅ）のＹ軸の中心線とゲートＧＰ（ｃ）及び（ｄ）のＹ軸の中心線の間隔は、Ｘａ×（１／４）である１／２ピッチで配置されている。ソース或いはドレインのコンタクトである、コンタクトＣＯＴ２（ｂ）、コンタクトＣＯＴ２（ｃ）、コンタクトＣＯＴ１（ｅ）及びコンタクトＣＯＴ１（ｆ）のＹ軸の中心線とゲートＧＰ（ｃ）及び（ｄ）のＹ軸の中心線との間隔は、Ｘａ×（１／４）である１／２ピッチで配置されている。
１層目配線ＡＬ１（ａ）は、低電位側電源ＶｓｓとドライバＮｃｈ ＭＯＳトランジスタＤＮＴ１及び３のソースの間の接続用に用いられ、図示しない１番目のビア及び２層目配線以降のレイヤにより他の部分の低電位側電源Ｖｓｓ配線と接続される。
１層目配線ＡＬ１（ｂ）は、ワード線ＷＬとトランスファＮｃｈ ＭＯＳトランジスタＴＲＮ１及び３のゲートの間の接続用に用いられ、図示しない１番目のビア及び２層目配線以降のレイヤにより他の部分のワード線ＷＬ配線と接続される。
１層目配線ＡＬ１（ｃ）は、ビット線ＢＬとトランスファＮｃｈ ＭＯＳトランジスタＴＲＮＴ１の間の接続用に用いられ、図示しない１番目のビア及び２層目配線以降のレイヤにより他の部分のビット線ＢＬ配線と接続される。
１層目配線ＡＬ１（ｄ）は、ロードＰｃｈ ＭＯＳトランジスタＬＰＴ２及びドライバＮｃｈ ＭＯＳトランジスタＤＮＴ２のゲートとロードＰｃｈ ＭＯＳトランジスタＬＰＴ１のドレイン、ドライバＮｃｈ ＭＯＳトランジスタＤＮＴ１のドレイン及びトランスファＮｃｈ ＭＯＳトランジスタＴＲＮＴ１の間の接続用に用いられる。
１層目配線ＡＬ１（ｅ）は、ビット線ＢＬとトランスファＮｃｈ ＭＯＳトランジスタＤＮＴ３の間の接続用に用いられ、図示しない１番目のビア及び２層目配線以降のレイヤにより他の部分のビット線ＢＬ配線と接続される。
１層目配線ＡＬ１（ｆ）は、高電位側電源ＶｄｄとロードＰｃｈ ＭＯＳトランジスタＬＰＴ１のソースの間の接続用に用いられ、図示しない１番目のビア及び２層目配線以降のレイヤにより他の部分の高電位側電源Ｖｄｄ配線と接続される。
１層目配線ＡＬ１（ｇ）は、高電位側電源ＶｄｄとロードＰｃｈ ＭＯＳトランジスタＬＰＴ２のソースの間の接続用に用いられ、図示しない１番目のビア及び２層目配線以降のレイヤにより他の部分の高電位側電源Ｖｄｄ配線と接続される。
１層目配線ＡＬ１（ｈ）は、ロードＰｃｈ ＭＯＳトランジスタＬＰＴ１、ドライバＮｃｈ ＭＯＳトランジスタＤＮＴ１及びドライバＮｃｈ ＭＯＳトランジスタＤＮＴ３のゲートとロードＰｃｈ ＭＯＳトランジスタＬＰＴ２のドレイン、ドライバＮｃｈ ＭＯＳトランジスタＤＮＴ２のドレイン及びトランスファＮｃｈ ＭＯＳトランジスタＴＲＮＴ２の間の接続用に用いられる。
１層目配線ＡＬ１（ｉ）は、ビット線／ＢＬとトランスファＮｃｈ ＭＯＳトランジスタＴＲＮＴ２の間の接続用に用いられ、図示しない１番目のビア及び２層目配線以降のレイヤにより他の部分のビット線／ＢＬ配線と接続される。
１層目配線ＡＬ１（ｊ）は、低電位側電源ＶｓｓとドライバＮｃｈ ＭＯＳトランジスタＤＮＴ２のソースの間の接続用に用いられ、図示しない１番目のビア及び２層目配線以降のレイヤにより他の部分の低電位側電源Ｖｓｓ配線と接続される。
１層目配線ＡＬ１（ｋ）は、ワード線ＷＬとトランスファＮｃｈ ＭＯＳトランジスタＴＲＮ２のゲートの間の接続用に用いられ、図示しない１番目のビア及び２層目配線以降のレイヤにより他の部分のワード線ＷＬ配線と接続される。
ここで、読み出し部３を２列目の拡散層ＳＤＧ（ｂ）の部分に設けているが、１列目の拡散層ＳＤＧ（ａ）の部分に設けてもよい。その場合、コンタクトＣＯＴ２（ａ）を２列目の拡散層ＳＤＧ（ｂ）の部分に設ける。コンタクトＣＯＴ２（ａ）を１列目の拡散層ＳＤＧ（ａ）に設けた場合、２列目の拡散層ＳＤＧ（ｂ）に設けた場合よりも内部ノードの容量が増加する。
図３に示すように、ＳＲＡＭを構成するＳＲＡＭセルＣＥＬＬ１は、隣接配置され、セル原点ＧＭを共有化（同じ場所）した４つセルを基本単位とし、上下左右に繰り返し複数個配置形成されている。具体的には、ＳＲＡＭセルＣＥＬＬ１ａはセルの原点が左下に配置され、ＳＲＡＭセルＣＥＬＬ１ｂはセルの原点が右下に配置され、ＳＲＡＭセルＣＥＬＬ１ｃはセルの原点が左上に配置され、ＳＲＡＭセルＣＥＬＬ１ｄはセルの原点が右上に配置されている。なお、上下左右の端部には終端用セルが配置形成される。
高電位側電源Ｖｓｓ配線、低電位側電源Ｖｓｓ配線、ビット線ＢＬ配線、ビット線／ＢＬ配線、及びワード線ＷＬ配線は、ＳＲＡＭセルＣＥＬＬ１内の所定位置に設けられた第１のビアを介して、２層目配線以降の配線により引き出される。
上述したように、本実施例の半導体記憶装置では、ＳＲＡＭを構成するＳＲＡＭセルＣＥＬＬ１に、データ保持部２を構成する６つのトランジスタと読み出し部３を構成する２つのトランジスタが設けられている。ＳＲＡＭセルＣＥＬＬ１は、縦方向が長い長方形で、１層目配線を用いてトランジスタ間の接続を行っている。ＳＲＡＭセルＣＥＬＬ１を構成するレイヤは、横方向が長い長方形の拡散層ＳＤＧが縦方向に５列、離間並列配置形成され、縦方向が長いゲートＧＰが横方向寸法の１／２ピッチごとに拡散層ＳＤＧと交差して配置形成され、ソース或いはドレインのコンタクトがゲートＧＰに対して横方向寸法の１／４ピッチ離間形成されている。ＳＲＡＭセルＣＥＬＬ１は、隣接配置され、セル原点ＧＭを共有化（同じ場所）した４つセルを基本単位とし、上下左右に繰り返し複数個配置形成されている。そして、高電位側電源Ｖｓｓ配線、低電位側電源Ｖｓｓ配線、ビット線ＢＬ配線、ビット線／ＢＬ配線、及びワード線ＷＬ配線は、ＳＲＡＭセルＣＥＬＬ１内の所定位置に設けられた第１のビアを介して、２層目配線以降の配線により引き出される。
このため、ＳＲＡＭセルを構成するトランジスタの数が増えてもセルサイズの増加を従来よりも抑制することができる。そして、ゲート及びコンタクトの位置を所定の間隔で配置し、４つのＳＲＡＭセル単位で繰り返し配置し、１番目のビアを介して２層目配線以降の配線を用いて自由に配線できるので従来よりもレイアウト設計を容易に行うことができる。
なお、本実施例では、ＳＡＲＭセルＣＥＬＬ１を１層目配線でトランジスタ間を接続しているが、１層目配線乃至ｍ層目（ｍは２以上）配線を用いてＳＲＡＭセルを形成してもよい。また、ゲートの配置を拡散層と交差する部分の横方向幅が同一で、縦方向の中心線が同一線上に配置形成しているが、一部のゲート領域だけ片側部分を延ばし、他の部分よりもゲート寸法（ゲート長 Ｌｇ）を太く形成してもよい。更に、２つのＮｃｈ ＭＯＳトランジスタから構成される読み出し部を有する８トラＳＲＡＭセルのレイアウトについて説明しているが、３つ以上或いは１つのＮｃｈ ＭＯＳトランジスタから構成される読み出し部を有する８トラＳＲＡＭセルのレイアウトにも適用できる。
次に、本発明の実施例２に係る半導体記憶装置について図面を参照して説明する。図４は、ＳＲＡＭセル部を示す回路図である。本実施例では、ＳＲＡＭセルを１０つのトランジスタで構成している。
以下、本実施例において、実施例１と同一構成部分には、同一符号を付してその部分の説明は省略し、異なる部分のみ説明する。
図４に示すように、ＳＲＡＭセル部１ａは、６つのトランジスタから構成されるデータ保持部２、２つのトランジスタから構成される読み出し部３、及び２つのトランジスタから構成される読み出し部４が設けられている。ここで、ＳＲＡＭにはＳＲＡＭセル部１ａが上下左右に繰り返し複数個配置形成される。
読み出し保持部４には、ドライバＮｃｈ ＭＯＳトランジスタＤＮＴ４及びトランスファＮｃｈ ＭＯＳトランジスタＴＲＮＴ４が設けられている。
トランスファＮｃｈ ＭＯＳトランジスタＴＲＮＴ４（第７のＮｃｈ ＭＯＳトランジスタ）は、ソース或いはドレイン（電流通路として）の一方がビット線／ＢＬに接続され、ソース或いはドレイン（電流通路として）の他方がドライバＮｃｈ ＭＯＳトランジスタＤＮＴ４のドレインに接続され、ゲートがワード線ＷＬに接続されている。ドライバＮｃｈ ＭＯＳトランジスタＤＮＴ４（第８のＮｃｈ ＭＯＳトランジスタ）は、ソースが低電位側電源Ｖｓｓに接続され、ゲートがロードＰｃｈ ＭＯＳトランジスタＬＰＴ２及びドライバＮｃｈ ＭＯＳトランジスタＤＮＴ２のゲートに接続されている。
ここで、読み出し部４のドライバＮｃｈ ＭＯＳトランジスタＤＮＴ４及びトランスファＮｃｈ ＭＯＳトランジスタＴＲＮＴ４は、読み出し部３と同様にデータ読み出し能力を向上させるために、例えば、データ保持部２のトランジスタよりも閾値電圧の絶対値が低く設定され、“ＯＮ”時でのドライブ能力を高めている。
次に、ＳＲＡＭセル部を構成するＳＲＡＭセルについて図５を参照して説明する。図５はＳＲＡＭセルのレイアウトを示す図である。
図５に示すように、ＳＲＡＭセルＣＥＬＬ２は、横方向寸法がＸｂ、縦方向寸法がＹｂを有する長方形を有し、上下左右に繰り返し複数配置され、１層目配線を用いてトランジスタ間の接続を行っている。ここでは、ＳＲＡＭセルＣＥＬＬ２周辺に配置形成されるレイヤ表示をしている。そして、セル原点ＧＭが左下にある。
ＳＲＡＭセルＣＥＬＬ２は、Ｎウエル領域ＮｗｅｌｌからなるＮウエルレイヤと、第１のＰウエル領域Ｐｗｅｌｌ１及び第２のＰウエル領域Ｐｗｅｌｌ２からなるＰウエルレイヤと、拡散層ＳＤＧ（ａ）乃至（ｆ）からなる拡散層レイヤと、ゲートＧＰ（ａ）乃至（ｄ）からなるゲートレイヤと、コンタクトＣＯＴ１（ａ）乃至（ｆ）、コンタクトＣＯＴ２（ａ）乃至（ｈ）、シェアードコンタクトＳＣ１、及びシェアードコンタクトＳＣ２からなるコンタクトレイヤと、１層目配線ＡＬ１（ａ）乃至（ｋ）からなる１層目配線レイヤを有し、第１のビア及び２層目配線以降のレイヤ情報を有していない。
Ｎウエル領域ＮＷｅｌｌは、ＳＲＡＭセルＣＥＬＬ２の中央部に形成され、ロードＰｃｈ ＭＯＳトランジスタＬＰＴ１及びＬＰＴ２が配置形成される。第１のＰウエル領域Ｐｗｅｌｌ１は、Ｎウエル領域ＮＷｅｌｌに隣接し、ＳＲＡＭセルＣＥＬＬ２の上部に形成され、ドライバＮｃｈ ＭＯＳトランジスタＤＮＴ１及びＤＮＴ３、トランスファＮｃｈ ＭＯＳトランジスタＴＲＮＴ１及びＴＲＮＴ３が配置形成される。第２のＰウエル領域Ｐｗｅｌｌ２は、Ｎウエル領域ＮＷｅｌｌに隣接し、ＳＲＡＭセルＣＥＬＬ２の下部に形成され、ドライバＮｃｈ ＭＯＳトランジスタＤＮＴ２及びＤＮＴ４、トランスファＮｃｈ ＭＯＳトランジスタＴＲＮＴ２及びＴＲＮＴ４が配置形成される。
拡散層ＳＤＧ（ａ）乃至（ｆ）は、それぞれＸ軸と平行な長方形（Ｘ方向寸法が大きい）を有し、縦方向に６列、離間並列配置形成されている。ここで、ロードＰｃｈ ＭＯＳトランジスタＬＰＴ１が形成される拡散層ＳＤＧ（ｃ）及びロードＰｃｈ ＭＯＳトランジスタＬＰＴ２が形成される拡散層ＳＤＧ（ｄ）の縦方向寸法が、Ｎｃｈ ＭＯＳトランジスタが形成される拡散層ＳＤＧ（ａ）、（ｂ）、（ｅ）、（ｆ）の縦方向寸法よりも小さく形成されている。
ここで、Ｐｃｈ ＭＯＳトランジスタを有する拡散層ＳＤＧ（ｃ）及び（ｄ）はＳＲＡＭセルＣＥＬＬ２の中心部に配置され、ＳＲＡＭセルＣＥＬＬ２の上部及び下部にはＮｃｈ ＭＯＳトランジスタを有する拡散層ＳＤＧ（ａ）、（ｂ）、（ｅ）、及び（ｆ）が配置されている。拡散層ＳＤＧ（ｃ）及び（ｄ）はＮウエル層上に設けられ（第１の拡散層）、拡散層ＳＤＧ（ａ）、（ｂ）、（ｅ）、及び（ｆ）はＰウエル層上に設けられる（第２の拡散層）。
ゲートＧＰ（ａ）とゲートＧＰ（ｂ）は、Ｙ軸と平行に配置され、縦方向の中心線が同一線上に配置形成されている。ゲートＧＰ（ａ）とゲートＧＰ（ｂ）の中心線とＳＲＡＭセルＣＥＬＬ１の左端との間隔は、Ｘａ×（１／４）である１／２ピッチで配置されている。そして、Ｐｃｈ ＭＯＳトランジスタを有する拡散層ＳＤＧ（ｃ）及び（ｄ）はＳＲＡＭセルＣＥＬＬ２の略中心に配置され、ＳＲＡＭセルＣＥＬＬ２の上部及び下部にはＮｃｈ ＭＯＳトランジスタが配置されている。
ゲートＧＰ（ｃ）とゲートＧＰ（ｄ）は、Ｙ軸と平行に配置され、縦方向の中心線が同一線上に配置形成されている。ゲートＧＰ（ｃ）とゲートＧＰ（ｄ）の中心線とＳＲＡＭセルＣＥＬＬ１の右端との間隔は、Ｘａ×（１／４）である１／２ピッチで配置されている。ゲートＧＰ（ａ）とゲートＧＰ（ｂ）の中心線とゲートＧＰ（ｃ）とゲートＧＰ（ｄ）の中心線の間隔は、Ｘａ×（１／２）である１ピッチで配置されている。
ゲートＧＰ（ｂ）とゲートＧＰ（ｃ）の拡散層ＳＤＧと交差する部分の幅は、ゲートＧＰ（ａ）とゲートＧＰ（ｄ）の拡散層ＳＤＧと交差する部分の幅よりも広く形成されている。その理由は、閾値電圧の絶対値が他のトランジスタよりも小さいのでショートチャネル効果により、スタンバイ状態でのリーク電流が増加するのでゲート寸法（ゲート長寸法であるＬｇ）を太くしている。なお、縦方向の中心線が同一線上に配置形成しているが、右側或いは左側にシフトさせて配置形成してもよい。
コンタクトＣＯＴ１（ａ）乃至（ｆ）及びコンタクトＣＯＴ２（ａ）乃至（ｈ）は、トランジスタのゲート、ソース、或いはドレインの１層目配線ＡＬ１との接続用に用いられる。コンタクトＣＯＴ１（ａ）乃至（ｆ）は拡散層ＳＤＧ或いはゲートＧＰに対して寸法余裕があり、コンタクトＣＯＴ２（ａ）乃至（ｈ）は拡散層ＳＤＧに対して一辺が接するように配置形成されている。
シェアードコンタクトＳＣ１は、ロードＰｃｈ ＭＯＳトランジスタＬＰＴ２、ドライバＮｃｈ ＭＯＳトランジスタＤＮＴ２及びドライバＮｃｈ ＭＯＳトランジスタＤＮＴ４のゲートとロードＰｃｈ ＭＯＳトランジスタＬＰＴ１のドレイン、ドライバＮｃｈ ＭＯＳトランジスタＤＮＴ１のドレイン及びトランスファＮｃｈ ＭＯＳトランジスタＴＲＮＴ１の接続用として配置形成され、交差するゲートＧＰ（ｄ）部周辺には１層目配線ＡＬ１が設けられていない。
シェアードコンタクトＳＣ２は、ロードＰｃｈ ＭＯＳトランジスタＬＰＴ１、ドライバＮｃｈ ＭＯＳトランジスタＤＮＴ１及びドライバＮｃｈ ＭＯＳトランジスタＤＮＴ３のゲートとロードＰｃｈ ＭＯＳトランジスタＬＰＴ２のドレイン、ドライバＮｃｈ ＭＯＳトランジスタＤＮＴ２のドレイン及びトランスファＮｃｈ ＭＯＳトランジスタＴＲＮＴ２の接続用として配置形成され、交差するゲートＧＰ（ａ）部周辺には１層目配線ＡＬ１が設けられていない。
ここで、ソース或いはドレインのコンタクトである、コンタクトＣＯＴ２（ａ）、コンタクトＣＯＴ２（ｃ）、コンタクトＣＯＴ１（ｃ）、コンタクトＣＯＴ２（ｅ）及びコンタクトＣＯＴ２（ｇ）のＹ軸方向の中心線とゲートＧＰ（ａ）及び（ｂ）のＹ軸の中心線の間隔は、Ｘａ×（１／４）である１／２ピッチで配置されている。ソース或いはドレインのコンタクトである、コンタクトＣＯＴ２（ｂ）、コンタクトＣＯＴ２（ｄ）、コンタクトＣＯＴ１（ｄ）、コンタクト２（ｆ）及びコンタクトＣＯＴ２（ｈ）のＹ軸の中心線とゲートＧＰ（ｃ）及び（ｄ）のＹ軸の中心線の間隔は、Ｘａ×（１／４）である１／２ピッチで配置されている。
１層目配線ＡＬ１（ａ）は、低電位側電源ＶｓｓとドライバＮｃｈ ＭＯＳトランジスタＤＮＴ１及び３のソースの間の接続用に用いられ、図示しない１番目のビア及び２層目配線以降のレイヤにより他の部分の低電位側電源Ｖｓｓ配線と接続される。
１層目配線ＡＬ１（ｂ）は、ワード線ＷＬとトランスファＮｃｈ ＭＯＳトランジスタＴＲＮ１及び３のゲートの間の接続用に用いられ、図示しない１番目のビア及び２層目配線以降のレイヤにより他の部分のワード線ＷＬ配線と接続される。
１層目配線ＡＬ１（ｃ）は、ビット線ＢＬとトランスファＮｃｈ ＭＯＳトランジスタＴＲＮＴ１及び３の間の接続用に用いられ、図示しない１番目のビア及び２層目配線以降のレイヤにより他の部分のビット線ＢＬ配線と接続される。
１層目配線ＡＬ１（ｄ）は、ロードＰｃｈ ＭＯＳトランジスタＬＰＴ２、ドライバＮｃｈ ＭＯＳトランジスタＤＮＴ２及びドライバＮｃｈ ＭＯＳトランジスタＤＮＴ４のゲートとロードＰｃｈ ＭＯＳトランジスタＬＰＴ１のドレイン、ドライバＮｃｈ ＭＯＳトランジスタＤＮＴ１のドレイン及びトランスファＮｃｈ ＭＯＳトランジスタＴＲＮＴ１の間の接続用に用いられる。
１層目配線ＡＬ１（ｅ）は、高電位側電源ＶｄｄとロードＰｃｈ ＭＯＳトランジスタＬＰＴ１のソースの間の接続用に用いられ、図示しない１番目のビア及び２層目配線以降のレイヤにより他の部分の高電位側電源Ｖｄｄ配線と接続される。
１層目配線ＡＬ１（ｆ）は、高電位側電源ＶｄｄとロードＰｃｈ ＭＯＳトランジスタＬＰＴ２のソースの間の接続用に用いられ、図示しない１番目のビア及び２層目配線以降のレイヤにより他の部分の高電位側電源Ｖｄｄ配線と接続される。
１層目配線ＡＬ１（ｇ）は、ロードＰｃｈ ＭＯＳトランジスタＬＰＴ１、ドライバＮｃｈ ＭＯＳトランジスタＤＮＴ１及びドライバＮｃｈ ＭＯＳトランジスタＤＮＴ３のゲートとロードＰｃｈ ＭＯＳトランジスタＬＰＴ２のドレイン、ドライバＮｃｈ ＭＯＳトランジスタＤＮＴ２のドレイン及びトランスファＮｃｈ ＭＯＳトランジスタＴＲＮＴ２の間の接続用に用いられる。
１層目配線ＡＬ１（ｈ）は、ビット線／ＢＬとトランスファＮｃｈ ＭＯＳトランジスタＤＮＴ２及び４の間の接続用に用いられ、図示しない１番目のビア及び２層目配線以降のレイヤにより他の部分のビット線／ＢＬ配線と接続される。
１層目配線ＡＬ１（ｉ）は、低電位側電源ＶｓｓとドライバＮｃｈ ＭＯＳトランジスタＤＮＴ２及び４のソースの間の接続用に用いられ、図示しない１番目のビア及び２層目配線以降のレイヤにより他の部分の低電位側電源Ｖｓｓ配線と接続される。
１層目配線ＡＬ１（ｊ）は、ワード線ＷＬとトランスファＮｃｈ ＭＯＳトランジスタＴＲＮ２及び４のゲートの間の接続用に用いられ、図示しない１番目のビア及び２層目配線以降のレイヤにより他の部分のワード線ＷＬ配線と接続される。
ここで、読み出し部３を２列目の拡散層ＳＤＧ（ｂ）の部分に設け、読み出し部４を５列目の拡散層ＳＤＧ（ｅ）の部分に設けているが、読み出し部３を１列目の拡散層ＳＤＧ（ａ）の部分に設け、読み出し部４を６列目の拡散層ＳＤＧ（ｆ）の部分に設けてもよい。その場合、コンタクトＣＯＴ１（ｂ）を２列目の拡散層ＳＤＧ（ｂ）の部分に設け、コンタクトＣＯＴ１（ｅ）を５列目の拡散層ＳＤＧ（ｅ）の部分に設け、１層目配線ＡＬ１の配線を修正する。その場合、１層目配線ＡＬ１（ｄ）及び（ｇ）の配線長が短くなり、本実施例よりも内部ノードの容量が減少する。
上述したように、本実施例の半導体記憶装置では、ＳＲＡＭを構成するＳＲＡＭセルＣＥＬＬ２に、データ保持部２を構成する６つのトランジスタ、読み出し部３を構成する２つのトランジスタ、及び読み出し部４を構成する２つのトランジスタが設けられている。ＳＲＡＭセルＣＥＬＬ２は、縦方向が長い長方形で上下左右に繰り返し複数個配置形成され、１層目配線を用いてトランジスタ間の接続を行っている。ＳＲＡＭセルＣＥＬＬ２を構成するレイヤは、横方向が長い長方形の拡散層ＳＤＧが縦方向に６列、離間並列配置形成され、縦方向が長いゲートＧＰが横方向寸法の１／２ピッチごとに拡散層ＳＤＧと交差して配置形成され、ソース或いはドレインのコンタクトがゲートＧＰに対して横方向寸法の１／４ピッチ離間形成されている。ＳＲＡＭセルＣＥＬＬ２は、隣接配置され、セル原点ＧＭを共有化（同じ場所）した４つセルを基本単位とし、上下左右に繰り返し複数個配置形成されている。そして、高電位側電源Ｖｓｓ配線、低電位側電源Ｖｓｓ配線、ビット線ＢＬ配線、ビット線／ＢＬ配線、及びワード線ＷＬ配線は、ＳＲＡＭセルＣＥＬＬ１内の所定位置に設けられた第１のビアを介して、２層目配線以降の配線により引き出される。
このため、ＳＲＡＭセルを構成するトランジスタの数がデータ保持部の６つのトランジスタから１０つのトランジスタになっても、セルサイズの増加を従来よりも抑制することができる。そして、ゲート及びコンタクトの位置を所定の間隔で配置し、４つのＳＲＡＭセル単位で繰り返し配置し、１番目のビアを介して２層目配線以降の配線を用いて自由に配線できるので従来よりもレイアウト設計を容易に行うことができる。
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
例えば、実施例では、読み出し部を設けたＳＲＡＭセルに適用しているが読み出し部を設けない６つのトランジスタから構成されるＳＲＡＭセルにも適用できる。
本発明は、以下の付記に記載されているような構成が考えられる。
（付記１） ２つのＰｃｈ ＭＯＳトランジスタ及び４つのＮｃｈ ＭＯＳトランジスタから構成されるデータ保持部と複数のＮｃｈ ＭＯＳトランジスタから構成される読み出し部を有するＳＲＡＭセルを含む半導体装置であって、セルの中央部に２列並列配置され、各列にはそれぞれ前記２つのＰｃｈ ＭＯＳトランジスタの１つが選択配置され、セルと平行に配置される第１の拡散層レイヤと、前記第１の拡散層レイヤと平行にセルの上部及び下部に少なくとも１つ以上並列配置され、各列にはそれぞれ前記複数のＮｃｈ ＭＯＳトランジスタの少なくとも１つ以上が選択配置され、セルと平行に配置される第２の拡散層レイヤと、前記拡散層レイヤと交差し、セルのＸ方向或いはＹ方向の寸法の１／２ピッチで配置される複数のゲートレイヤと、前記トランジスタのソース或いはドレインのコンタクトと前記ゲートの間隔がセルのＸ方向或いはＹ方向の寸法の１／４ピッチで配置されるコンタクトレイヤと、前記トランジスタ間を電気的に接続するｍ（ただし、ｍは１以上の整数）層目配線とを有するＳＲＡＭセルと、前記ＳＲＡＭセルに設けられたｍ層目配線の、高電位側電源配線、低電位側電源配線、ビット線配線、及びワード線配線をビアを介して電気的に接続するｍ＋１層目配線とを具備する半導体記憶装置。
（付記２） ２つのＰｃｈ ＭＯＳトランジスタ及び４つのＮｃｈ ＭＯＳトランジスタから構成される第１のデータ保持部と複数のＮｃｈ ＭＯＳトランジスタから構成される第１の読み出し部を備え、ゲートがセルのＸ方向或いはＹ方向の寸法の１／２ピッチで配置され、前記トランジスタ間をｍ（ただし、ｍは１以上の整数）層目配線で電気的に接続され、セル原点が左下の第１のＳＲＡＭセルと、前記第１のＳＲＡＭセルに隣接し、２つのＰｃｈ ＭＯＳトランジスタ及び４つのＮｃｈ ＭＯＳトランジスタから構成される第２のデータ保持部と複数のＮｃｈ ＭＯＳトランジスタから構成される第２の読み出し部を備え、ゲートがセルのＸ方向或いはＹ方向の寸法の１／２ピッチで配置され、前記トランジスタ間をｍ（ただし、ｍは１以上の整数）層目配線で電気的に接続され、セル原点が右下で前記第１のＳＲＡＭセルの原点とを共有化する第２のＳＲＡＭセルと、前記第１のＳＲＡＭセルに隣接し、２つのＰｃｈ ＭＯＳトランジスタ及び４つのＮｃｈ ＭＯＳトランジスタから構成される第３のデータ保持部と複数のＮｃｈ ＭＯＳトランジスタから構成される第３の読み出し部を備え、ゲートがセルのＸ方向或いはＹ方向の寸法の１／２ピッチで配置され、前記トランジスタ間をｍ（ただし、ｍは１以上の整数）層目配線で電気的に接続され、セル原点が左上で前記第１のＳＲＡＭセルの原点とを共有化する第３のＳＲＡＭセルと、前記第１のＳＲＡＭセルに隣接し、２つのＰｃｈ ＭＯＳトランジスタ及び４つのＮｃｈ ＭＯＳトランジスタから構成される第４のデータ保持部と複数のＮｃｈ ＭＯＳトランジスタから構成される第４の読み出し部を備え、ゲートがセルのＸ方向或いはＹ方向の寸法の１／２ピッチで配置され、前記トランジスタ間をｍ（ただし、ｍは１以上の整数）層目配線で電気的に接続され、セル原点が右上で前記第１のＳＲＡＭセルの原点とを共有化する第４のＳＲＡＭセルと、前記第１乃至４ＳＲＡＭセルに設けられた高電位側電源配線、低電位側電源配線、ビット線配線、及びワード線配線をビアを介して電気的に接続するｍ＋１層目配線とを具備する半導体記憶装置。
（付記３） 前記読み出し部は、２つのＮｃｈ ＭＯＳトランジスタを備え、第１のビット線或いは前記第１のビット線と対となる第２のビット線の情報を読み出す付記１又は２に記載の半導体記憶装置。
（付記４） 前記読み出し部は、２つのＮｃｈ ＭＯＳトランジスタを備え、第１のビット線の情報を読み出す第１の読み出し部と２つのＮｃｈ ＭＯＳトランジスタを備え、前記第１のビット線と対となる第２のビット線の情報を読み出す第２の読み出し部から構成されている付記１又は２に記載の半導体記憶装置。
本発明の実施例１に係るＳＲＡＭセル部を示す回路図。 本発明の実施例１に係るＳＲＡＭセルのレイアウトを示す図。 本発明の実施例１に係るＳＲＡＭセルの配置を示す図。 本発明の実施例２に係るＳＲＡＭセル部を示す回路図。 本発明の実施例２に係るＳＲＡＭセルのレイアウトを示す図。
符号の説明
１、１ａ ＳＲＡＭセル部
２ データ保持部
３、４ 読み出し部
ＡＬ１ １層目配線
ＢＬ、／ＢＬ ビット線
ＣＥＬＬ１、ＣＥＬＬ１ａ、ＣＥＬＬ１ｂ、ＣＥＬＬ１ｃ、ＣＥＬＬ１ｄ、ＣＥＬＬ２ ＳＲＡＭセル
ＣＯＴ１、ＣＯＴ２ コンタクト
ＤＮＴ１〜４ ドライバＮｃｈ ＭＯＳトランジスタ
ＧＭ セル原点
ＧＰ ゲート
ＩＮＶ１、ＩＮＶ２ インバータ
ＬＰＴ１、ＬＰＴ２ ロードＰｃｈ ＭＯＳトランジスタ
Ｎｗｅｌｌ１ Ｎウエル領域
Ｐｗｅｌｌ１ 第１のＰウエル領域
Ｐｗｅｌｌ２ 第２のＰウエル領域
ＳＣ１、ＳＣ２ シェアードコンタクト
ＳＤＧ 拡散層（拡散領域）
ＴＲＮ１〜４ トランスファＮｃｈ ＭＯＳトランジスタ
Ｖｄｄ 高電位側電源
Ｖｓｓ 低電位側電源
ＷＬ ワード線
Ｘａ、Ｘｂ 横方向寸法
Ｙａ、Ｙｂ 縦方向寸法

Claims (1)

  1. 高電位側電源側に形成される第１のＰｃｈ ＭＯＳトランジスタ及び低電位側電源側に
    形成される第１のＮｃｈ ＭＯＳトランジスタから構成される第１のインバータと、前記
    高電位側電源側に形成される第２のＰｃｈ ＭＯＳトランジスタ及び前記低電位側電源側
    に形成される第２のＮｃｈ ＭＯＳトランジスタから構成され、前記第１のインバータの
    出力側に入力側が接続され、前記第１のインバータの入力側に出力側が接続された第２の
    インバータと、ソースが前記第１のインバータの出力側に接続され、ドレインが第１のビ
    ット線に接続され、ゲートがワード線に接続される第３のＮｃｈ ＭＯＳトランジスタと
    、ソースが前記第２のインバータの出力側に接続され、ドレインが前記第１のビット線と
    対となる第２のビット線に接続され、ゲートが前記ワード線に接続される第４のＮｃｈ
    ＭＯＳトランジスタとを有するデータ保持部と、
    ドレインが前記第１のビット線に接続され、ゲートが前記ワード線に接続される第５のＮ
    ｃｈ ＭＯＳトランジスタと、ドレインが前記第５のＮｃｈ ＭＯＳトランジスタのソー
    スに接続され、ソースが前記低電位側電源に接続され、ゲートが前記第２のインバータ出
    力側に接続される第６のＮｃｈ ＭＯＳトランジスタとを有する第１の読み出し部と、
    ドレインが前記第２のビット線に接続され、ゲートが前記ワード線に接続される第７のＮ
    ｃｈ ＭＯＳトランジスタと、ドレインが前記第７のＮｃｈ ＭＯＳトランジスタのソー
    スに接続され、ソースが前記低電位側電源に接続され、ゲートが前記第１のインバータ出
    力側に接続される第８のＮｃｈ ＭＯＳトランジスタとを有する第２の読み出し部とを具
    備し、
    前記第１及び第２のＰｃｈ ＭＯＳトランジスタはＮウエル領域に配置され、前記第１
    のＮｃｈ ＭＯＳトランジスタ、前記第３のＮｃｈ ＭＯＳトランジスタ、前記第５のＮ
    ｃｈ ＭＯＳトランジスタ、及び前記第６のＮｃｈ ＭＯＳトランジスタは前記Ｎウエル
    領域に隣接配置される第１のＰウエル領域に配置され、前記第２のＮｃｈ ＭＯＳトラン
    ジスタ、前記第４のＮｃｈ ＭＯＳトランジスタ、前記第７のＮｃｈ ＭＯＳトランジス
    タ、及び前記第８のＮｃｈ ＭＯＳトランジスタは前記第１のＰウエル領域と相対向して
    前記Ｎウエル領域に隣接配置される第２のＰウエル領域に配置され、前記第１及び第３の
    Ｎｃｈ ＭＯＳトランジスタは前記第５及び前記第６のＮｃｈ ＭＯＳトランジスタより
    も前記Ｎウエル領域の中央部から離間配置され、前記第２及び第４のＮｃｈ ＭＯＳトラ
    ンジスタは前記第７及び前記第８のＮｃｈ ＭＯＳトランジスタよりも前記Ｎウエル領域
    の中央部から離間配置され、
    前記第３のＮｃｈ ＭＯＳトランジスタ、前記第４のＮｃｈ ＭＯＳトランジスタ、前
    記第５のＮｃｈ ＭＯＳトランジスタ、及び前記第７のＮｃｈ ＭＯＳトランジスタは、
    前記第１のＮｃｈ ＭＯＳトランジスタ、前記第２のＮｃｈ ＭＯＳトランジスタ、前記
    第６のＮｃｈ ＭＯＳトランジスタ、及び前記第８のＮｃｈ ＭＯＳトランジスタよりも
    ゲート（Ｌｇ）寸法が太いことを特徴とする半導体記憶装置。
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