WO2019177210A1 - 단일 사건 현상과 누적 이온화 현상에 강인한 내방사선 단위 모스펫 - Google Patents

단일 사건 현상과 누적 이온화 현상에 강인한 내방사선 단위 모스펫 Download PDF

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drain
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unit mosfet
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이희철
노영탁
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한국과학기술원
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    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H01L29/7832—Field effect transistors with field effect produced by an insulated gate with multiple gate structure the structure comprising a MOS gate and at least one non-MOS gate, e.g. JFET or MESFET gate

Definitions

  • Radiation refers to the flow of energy emitted when members of an atom or molecule are unstable at a high energy level, and appear in the form of radiation such as X-rays, gamma rays, alpha rays, beta rays, neutrons, and protons. These are divided into particle forms or electromagnetic waves, and particle forms are referred to as particle radiation and electromagnetic forms are referred to as electromagnetic radiation. Different radiation levels can be used to assess the intensity of radiation or the effect of an object on the magnitude of the amount of energy transmitted or absorbed from the nature of energy flow.
  • ionizing radiation causes damage by ionizing or ionizing atoms of semiconductor materials of a unit MOSFET (MOSFET) constituting an electronic component, thereby causing a temporary or permanent damage without guaranteeing normal operation.
  • MOSFET unit MOSFET
  • the drain / source and the body of the unit MOSFET are composed of PN junctions.
  • PN junction when particle radiation is incident on a part where a reverse bias is applied where a positive voltage is applied to the N-type part and a negative voltage to the P-type part, electron hole pairs are generated and a reverse bias is generated. Due to the electromagnetic field formed by the electron holes, current pulses flow in the drain / source direction and the body direction, respectively.
  • the reverse bias is applied at the PN junction, the current is higher than the built-in potential equilibrium so that the carriers cannot move to the opposite region and thus no current flows.
  • the current pulse generated by the incident radiation affects the circuit composed of unit MOSFETs and causes problems such as modulating the stored data. This phenomenon is referred to as a single event effect. Effect).
  • a unit MOSFET using a dummy gate shown in FIG. 3 includes a dummy poly gate later, a P-active layer, a P + layer, and a dummy metal. Dummy Metal-1 layer is applied to block leakage current path caused by cumulative ionization effect.
  • Dummy poly gate layer blocking the leakage current path and channel inv caused by trapped holes by raising the threshold voltage
  • It has a configuration including a P-active layer (p-active layer) and a p + layer (p + layer) to suppress the ersion to block the leakage current generation.
  • the source and drain of the transistor are surrounded by a dummy poly gate layer, a P-active layer, and a p + layer to provide radiation to the radiation. To cut off the leakage current path.
  • Non-Patent Document 01 "Dummy Gate-Assisted n-MOSFET Layout for a Radiation-Tolerant Integrated Circuit", Min Su Lee and Hee Chul Lee, IEEE Transactions on Nuclear Science, 60 (4), 3084-3091, 2013
  • An object of an embodiment of the present invention is to provide a radiation resistant unit MOSFET which can prevent a phenomenon in which a leakage current path is generated due to a cumulative ionization effect through a unit MOSFET.
  • Another object of an embodiment of the present invention is to minimize the effect caused by a current event generated by a single event phenomenon flowing into a circuit configured through a drain or a source. It is to provide a radiation resistance MOSFET.
  • a poly gate layer designating a gate region and at least one dummy gate region a layer, a source and a drain, and a dummy drain capable of applying a voltage.
  • the dummy drain may disperse the flow of electrons and holes generated by incident radiation.
  • the dummy drain may be connected to the poly gate layer and may be located at each side of the source and the drain.
  • the dummy drain may be located at the top or the bottom of the source and drain.
  • the N-well layer may be formed to a depth including the source and drain and the dummy drain.
  • the radiation unit MOSFET may further include N-well / Metal-1 vias configured to separately apply voltage to the N-well layer.
  • the N-well / Metal-1 via may be located at a portion where each of the plurality of N-well layers formed on the outside of the radiation unit MOSFET overlaps.
  • the radiation-resistant unit MOSFET according to an embodiment of the present invention may further include a deep N-well layer formed under the N-well layer.
  • the radiation-resistant unit MOSFET is generated by a single event flowing to the source and drain of the transistor using the N-well layer and the deep N-well layer positioned below the N-well layer. Current pulses can be distributed or interrupted.
  • a depletion region exists between the deep N-well layer, the dummy drain, and a source and a drain of the transistor, and a thickness of the depletion region is N-. It can be adjusted by the voltage applied to the well layer.
  • the radiation-resistant unit MOSFET may be formed using a layout modify technique.
  • the radiation-resistant unit MOSFET may be implemented as a PMOS with a PMOS gate electrode pattern or an NMOS with an NMOS gate electrode pattern.
  • the dummy drain may be in contact with an outer side of the p + layer and an inner side of the P-active layer and may be positioned at an upper end or a lower end of the source and the drain.
  • the radiation-resistant unit MOSFET may be implemented as an NMOS with an NMOS gate electrode pattern or a PMOS with a PMOS gate electrode pattern.
  • FIG. 1 is a view showing the layout of a conventional commercial unit MOSFET (n-MOSFET).
  • FIG. 2 is a diagram of a layout of an existing Enclosed Layout Transistor (ELT) structure.
  • ELT Enclosed Layout Transistor
  • FIG. 3 is a diagram illustrating a layout of a unit MOSFET (DGA n-MOSFET) using a conventional radiation-resistant imitation gate.
  • FIG. 4 is a diagram illustrating a layout of a radiation resistant MOSFET in accordance with an embodiment of the present invention.
  • FIG. 5 is a diagram illustrating a layout of a radiation resistant MOSFET in accordance with an embodiment of the present invention.
  • 7A and 7B show cross sections of the line in FIG. 6.
  • FIG. 8 is a diagram illustrating a layout of a radiation resistant MOSFET which is robust to a single event phenomenon and a cumulative ionization phenomenon according to Embodiment 1 of the present invention.
  • FIG. 9 is a diagram illustrating a layout of a radiation resistant MOSFET which is robust to a single event phenomenon and a cumulative ionization phenomenon according to Embodiment 2 of the present invention.
  • 10A and 10B show the cross-section XX 'and YY' of the layout of FIG. 9.
  • 12A and 12B show XX 'cross-section and YY' cross-section of the layout of FIG.
  • FIG. 13 is a diagram illustrating a layout of a radiation resistant MOSFET which is robust to a single event phenomenon and a cumulative ionization phenomenon according to Embodiment 4 of the present invention.
  • FIG. 14A and 14B show XX 'cross-section and YY' cross-section of the FIG. 13 layout.
  • 15A to 15C are diagrams illustrating a layout of a radiation resistant unit MOSFET (MOSFET) robust to a single event phenomenon and a cumulative ionization phenomenon according to the fifth embodiment of the present invention.
  • MOSFET radiation resistant unit MOSFET
  • any part of the specification is to “include” any component, this means that it may further include other components, except to exclude other components unless otherwise stated.
  • a part is “connected” with another part, this includes not only the case where it is “directly connected” but also the case where it is “electrically connected” with another element between them.
  • FIG. 1 is a view showing the layout of a conventional commercial unit MOSFET (n-MOSFET).
  • n-MOSFET a conventional commercial unit MOSFET (n-MOSFET) is laid out using N-active, poly gate, N + layer, and P + layer. You will configure the layout.
  • Each layer plays the following roles:
  • An N-active layer designates an active region of a transistor so that isolation field oxide is not generated in the region in the process.
  • the poly gate layer specifies a gate region by forming a gate oxide layer and a poly silicon layer in the region.
  • the N + layer is a layer that specifies a high doping concentration of n-type for source and drain generation by self-align technique. )to be.
  • the P + layer is a layer that designates a high doping concentration of p-type for generating a body of an n-type MOSFET.
  • FIG. 2 is a diagram of a layout of an existing Enclosed Layout Transistor (ELT) structure
  • FIG. 3 is a diagram of a dummy gate-assisted dummy gate (DGA n-MOSFET) using a conventional radiation-imitation gate. It is a figure which shows a layout.
  • the Enclosed Layout Transistor (ELT) shown in FIG. 2 has a structure in which a gate surrounds a source, a width over length ratio of 2.26 or less is impossible, and a source The size of the drain and drain shows different asymmetry.
  • a dummy drain (DD) and an N-well layer (N ⁇ ) may be used. All or part of the well layer (NW) and Deep N-well layer (DNW) were optionally added.
  • the radiation-resistant unit MOSFET according to the embodiment of the present invention can reduce a single event current pulse that flows to a drain / source by radiation.
  • a radiation-resistant MOSFET (MOSFET) according to an embodiment of the present invention is defined as an NMOS having a source and a drain as an N-type semiconductor region, and a substrate as a P-type semiconductor region, that is, an NMOS gate electrode pattern.
  • MOSFET radiation-resistant MOSFET
  • the present invention is not limited to the NMOS, but may be implemented as a PMOS including a PMOS gate electrode pattern (eg, a source and a drain are P-type semiconductor regions and a substrate is an N-type semiconductor region).
  • FIG. 4 is a diagram illustrating a layout of a radiation resistant MOSFET (MOSFET) according to an embodiment of the present invention
  • Figure 5 is a layout of a radiation resistant MOSFET (MOSFET) according to an embodiment of the present invention It is a figure which shows.
  • FIG. 5 is a configuration in which dummy metal-1 (522) is added to the P + layer 418 in the configuration of FIG.
  • the radiation unit MOSFET 400 of FIGS. 4 and 5 further includes a dummy drain 414 connected to the dummy gate 413 on left and right sides.
  • the radiation-resistant unit MOSFET (MOSFET) 400 including the dummy drain 414 has an N-well layer 419 and an N-well layer N formed to be spaced apart from each other by a predetermined distance. a deep N-well layer 420 under the -well layer 419.
  • the N-well layer 419 and the N-well layer 420 are radiation-resistant MOSFETs. And 400 to surround side and bottom surfaces.
  • the dummy drain 414 of the radiation-resistant unit MOSFET (MOSFET) 400 is disposed on each of the drain 411 side and the source 412 side of the transistor, respectively. Apply a voltage of.
  • the dummy drain 414 may be located at the top or the bottom of the source 412 and the drain 411, and may be located only at both or one side of the source 412 and the drain 411.
  • the dummy drain 414 may be formed as a single or a plurality of dummy drains at one or more positions of the top of the source 412, the bottom of the source 412, the top of the drain 411, and the bottom of the drain 411.
  • a single or a plurality may be formed on each of the right side of the drain 411 and the left side of the source 412.
  • the radiation-resistant unit MOSFET (MOSFET) 400 is a single external to the N-well layer (N-well layer 419) or the deep N-well layer (420) Block the flow of current generated by the event.
  • the radiation-resistant unit MOSFET (MOSFET) 400 according to an embodiment of the present invention includes an N-well layer 419, a deep N-well layer 420, and an N-well / Metal-1 via 421. do.
  • the N-well layer 419 may be positioned at a side of a LOCOS and may be formed to a depth including a source 412, a drain 411, and a dummy drain 414. have.
  • the deep N-well layer 420 is formed under the N-well layer 419, the source 412, the drain 411, and the dummy drain 414.
  • 410 may be formed to have a length including N-well layers 419 positioned at both sides thereof.
  • the N-well / Metal-1 via 421 may be configured to apply a voltage to the N-well layer 419 separately, and as shown in FIGS. 4 and 5, according to an embodiment of the present invention.
  • the N-well layer 419 formed at the outside of the radiation unit MOSFET 400 may be positioned in an overlapping portion.
  • the first is the current through which the electron holes flow in the drain (411) / source (412) direction and the body (Body) direction by the electromagnetic field formed by the reverse bias applied to the PN junction of the transistor. Pulse occurs.
  • the radiation unit MOSFET 400 according to the embodiment of the present invention is applied to the drain (411) / source (Source, 412) by applying a dummy drain (Dummy drain, 414) that can be applied to the side
  • a dummy drain Dummy drain, 414
  • the present invention when the dummy drain 414 is divided into a conventional transistor and an isolation field oxide, the effect is attenuated, and thus the present invention provides an N-active layer.
  • N-active layer, 416) extends the active area, uses N + layer (415) as dummy drain (414), N + / Metal-1 vias (N + / Metal-1 via 422) to apply a voltage. Therefore, the present invention can expect the effect of reducing the single event effect by allowing the current pulse (Current pulse) generated in a single event to flow in the upper dummy drain (414) direction.
  • a PN junction is formed between the drain 411 and the source 412 of the transistor and the substrate, and an electron hole pair generated by a single event.
  • the depth at which pairs are collected is about three times the depth width formed during PN junctions.
  • the present invention serves to reduce the current flowing to the drain (411) / source (Source 4112) connected to the actual circuit by flowing a pair of electron holes generated in the substrate portion through the wall or bottom surface Will be
  • a radiation resistant MOSFET 400 applies a deep N-well layer 420 to a bottom surface of a transistor, and an N-well layer N on a side surface thereof.
  • -Well layer, 419) is configured to be connected to the deep N-well layer (420) of the bottom surface, and the N-well / Metal-1 via (N-well / By applying voltage separately through Metal-1 via, 421), current pulse generated by a single event can flow to the side and bottom surface, thereby reducing the effect of a single event.
  • the leakage current path of the radiation-resistant unit MOSFET (MOSFET) of the present invention is blocked by maintaining and expanding a unit n-MOSFET layout using a conventional radiation-imitation gate.
  • the conventional MOSFET of the gate, drain, and source structures has a threshold voltage by arranging a P-active layer and a P + layer.
  • a threshold voltage By increasing the threshold voltage, leakage current paths between drain and source can be sufficiently compensated even if the trapped hole is generated by radiation, and the threshold voltage is lowered. To block.
  • FIG. 6 illustrates a diagram in which virtual XX 'lines and YY' lines are added to the layout of FIG. 5, and FIGS. 7A and 7B illustrate cross sections of lines in FIG. 6.
  • FIG. 7A illustrates a cross section taken along the line XX ′ of FIG. 6, and FIG. 7B illustrates a cross section taken along the line YY ′ of FIG. 6.
  • 7A and 7B illustrate cross-sectional views of a case in which LOCOS is used as an isolation field oxide. Even if the isolation field oxide is changed to shallow trench isolation (STI), the radiation-resistant MOSFET (MOSFET), which is robust to single event and cumulative ionization, still has radiation resistance.
  • STI shallow trench isolation
  • MOSFET radiation-resistant MOSFET
  • a radiation unit MOSFET may include a dummy drain, a deep N-well layer, and an N-well layer. By dispersing the electrons (Electron) and holes (Hole) generated by the radiation due to the radiation can be prevented from collecting on the surface.
  • a depletion region may exist between a deep N-well layer, a dummy drain, and a source / drain of a transistor.
  • the thickness of the region may be adjustable by the voltage applied to the N-well layer.
  • the dummy drain 414 Is applied to the second embodiment, and only the dummy drain 414 and the deep N-well layer 420 are applied to the third embodiment.
  • the dummy drain 414 and the N-well layer 419 are applied to the third embodiment.
  • the case where the dummy drain 414 is applied to the top or bottom of the source and the drain is described as the fifth embodiment.
  • FIG. 8 is a diagram illustrating a layout of a radiation resistant MOSFET which is robust to a single event phenomenon and a cumulative ionization phenomenon according to Embodiment 1 of the present invention.
  • both a dummy drain (DD), a deep N-well layer (DNW), and an N-well layer (NW) are applied. have.
  • purple Drain Current (DGA NMOS with DD, NW, and DNW)
  • DGA NMOS with DD, NW, and DNW Drain Current
  • FIG. 9 is a diagram illustrating a layout of a radiation resistant MOSFET which is robust to a single event phenomenon and a cumulative ionization phenomenon according to Embodiment 2 of the present invention.
  • FIG. 10A shows the XX 'cross section of the FIG. 9 layout
  • FIG. 10B shows the YY' cross section of the FIG. 9 layout.
  • Embodiment 2 uses a dummy drain using an N-active layer, an N + layer, and an N + / Metal-1 via portion. only drain (DD).
  • This layout can be implemented in a relatively narrow area compared to the first embodiment, and in case of violating the first embodiment according to a specific design rule of a commercial process, or a deep N-well It can be used when the Deep N-well layer is not available.
  • the second embodiment as shown by blue (Drain Current (DGA NMOS with Dummy Drain (DD)) in FIG. It can be seen that it is significantly reduced rather than).
  • FIG. 11 is a diagram illustrating a layout of a radiation resistant MOSFET which is robust to a single event phenomenon and a cumulative ionization phenomenon according to Embodiment 3 of the present invention.
  • FIG. 12A shows the XX 'cross section of the FIG. 11 layout
  • FIG. 12B shows the YY' cross section of the FIG. 11 layout.
  • the third embodiment is a case where only a deep drain (DD) and a deep N-well layer (DNW) are applied to a bottom surface.
  • DD deep drain
  • DNS deep N-well layer
  • NW is not a shape surrounding the radiation unit MOSFET (MOSFET) according to the embodiment of the present invention, a deep N-well layer on the bottom surface ; DNW). Due to the PN junction formed between the substrate and the deep N-well (DNW) according to the structure shown in FIG. 11, a separate voltage cannot be applied to the bottom surface. Current pulses caused by a single event do not flow through the floor, but at the bottom of the deep N-well, electron hole pairs due to a single event are collected. Can be expected to reduce the effect of a single event.
  • MOSFET radiation unit MOSFET
  • This layout can be implemented in a relatively narrow area compared to the first embodiment, and the case where the same as the first embodiment violates the case of the first embodiment in a specific design rule of a commercial process or the N-well of the side. It is used when it is not possible to use N-well layer to enclose unit MOSFET (MOSFET).
  • MOSFET unit MOSFET
  • Example 3 As indicated by the orange (Drain Current (DGA NMOS with DD and DNW)) in FIG. 16, the current pulse due to the single event effect is larger than that of Example 1, but it is reduced compared to other embodiments. have.
  • FIG. 13 is a diagram illustrating a layout of a radiation resistant MOSFET which is robust to a single event phenomenon and a cumulative ionization phenomenon according to Embodiment 4 of the present invention.
  • FIG. 14A shows the XX 'cross section of the FIG. 13 layout
  • FIG. 14B shows the YY' cross section of the FIG. 13 layout.
  • the fourth embodiment is a case where only a dummy drain (DD) and an N-well layer (NW) surrounding a unit MOSFET (MOSFET) are applied.
  • DD dummy drain
  • NW N-well layer surrounding a unit MOSFET
  • the voltage can be applied separately through the N-well / Metal-1 via, so that the current pulse generated by the single event flows laterally. By doing so, the effect of reducing the impact of a single event can be expected.
  • Example 4 As indicated by green (Drain Current (DGA NMOS With DD and NW)) in FIG. 16, the current pulses due to the single event effect are larger than those of Examples 1 and 3, but are reduced than those of Example 2. It can be seen.
  • the dummy drain (DD), the deep N-well layer (DNW), and the N-well layer (N-well) are the same as in the first embodiment.
  • layer (NW) is applied, but the dummy drain (DD) is located on the top (top) or bottom (bottom) side of the source and drain.
  • FIG. 15A illustrates a diagram in which a dummy drain DD is located outside (or above) a P + layer
  • FIG. 15B illustrates a dummy drain DD of P
  • FIG. 15C shows a diagram located inside (or below) an active layer
  • FIG. 15C illustrates a diagram in which the dummy drain DD of FIG. 15A is located on only one side.
  • the position of the dummy drain DD in the above-described second embodiment, third embodiment, and fourth embodiment may also be applied as in the fifth embodiment.
  • 17A and 17B show graphs of the results of the total radiation dose effect experiment through gamma irradiation.
  • FIG. 17A illustrates the results of a total radiation dose effect experiment (TID Experiment) for a conventional unit MOSFET
  • FIG. 17B illustrates a total radiation dose for a radiation unit MOSFET according to an embodiment of the present invention. The results of the TID Experiment are shown.
  • the voltage applied to the drain and the source is 0.05V.

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Abstract

본 발명은 누적 이온화 현상으로 인해 발생하는 누설전류 경로를 차단하고 단일 사건으로 발생한 전류 펄스의 영향을 감소시키는 내방사선 단위 모스펫(MOSFET)에 관한 것으로, 게이트(gate) 영역 및 적어도 하나의 더미 게이트(Dummy gate) 영역을 지정하는 폴리 게이트 레이어(poly gate layer), 소스(source) 및 드레인(drain), 상기 소스 및 드레인에 P+ 영역을 지정하는 P+ 레이어 및 P-액티브 레이어와 전압 인가가 가능한 더미 드레인(Dummy Drain)를 포함한다. 전술한 본 발명에 따르면, 입자 방사선과 전자파 방사선이 존재하는 방사선 환경에서도 정상적으로 동작하는 전자부품을 제공할 수 있다.

Description

단일 사건 현상과 누적 이온화 현상에 강인한 내방사선 단위 모스펫
본 발명은 내방사선 단위 모스펫(MOSFET)에 관한 것으로, 보다 상세하게는 단일 사건 현상과 누적 이온화 현상에 강인한 내방사선 특성을 갖도록 한 단위 모스펫(MOSFET)에 관한 것이다.
방사선이란 원자나 분자의 구성원들이 높은 에너지 준위의 상태로 불안정한 경우 발산하는 에너지 흐름을 말하며, 엑스선, 감마선, 알파선, 베타선, 중성자, 양성자 등의 방사선 형태로 나타난다. 이들은 입자 형태 또는 전자파로 구분하며, 입자 형태는 입자 방사선, 전자파 형태는 전자파 방사선이라 지칭한다. 각기 다른 방사선이라도 에너지의 흐름이라는 본질로부터 에너지의 전달 또는 흡수되는 양의 크기에 따라 방사선의 세기나 물체와 작용한 영향을 평가할 수 있다.
방사선이 입사하여 이온(Ion)을 만드는 방사선을 전리 방사선이라 하며, 그 외의 것들은 비전리 방사선이라 한다. 특히, 전리 방사선은 전자부품을 구성하는 단위 모스펫(MOSFET)의 반도체 물질의 원자를 전리 또는 이온화 시켜 손상을 야기시켜 정상적인 동작을 보장하지 못하고 일시적 또는 영구적인 손상을 받게 된다.
도 1은 일반적인 단위 모스펫(MOSFET)의 구성도이다.
도 1을 참조하면, 일반적인 단위 모스펫은 트랜지스터(Transistor)의 동작을 제어하는 게이트(Gate), 게이트에 의해 전류 신호가 흐르는 드레인(Drain)과 소스(Source), 바디(Body)로 구성되어 있다. 트랜지스터의 산화막 두께는 10nm 이상이 되며 전기장이 형성되어 있는 부분에 전리 방사선이 입사하게 되면 정공(Hole)이 산화막과 실리콘 간의 경계면에서 트래핑(Trapping)이 일어나게 된다. 게이트(Gate)에 전압이 인가된 상태로 전리 방사선이 입사하게 되면, 드레인(Source)과 소스(Source) 사이의 산화막 경계면에 정공 트래핑(Hole trapping)이 발생하여 채널 반전(Channel inversion)이 일어나 전류가 흐르게 되는 누설 전류 경로(Leakage current path)가 형성된다. 전리 방사선에 의해 형성되는 누설 전류 경로는 단위 모스펫(MOSFET)의 비 정상적인 동작을 야기시키며, 이러한 현상을 누적 이온화 효과(Total Ionizing Dose Effect)라 한다.
단위 모스펫(MOSFET)의 드레인(Drain)/소스(Source)와 바디(Body)는 PN 접합(PN junction)으로 구성되어 있다. PN 접합에서 N 형 부분에 양 전압, P 형 부분에 음 전압이 인가되어 있는 역방향 바이어스(Reverse bias)가 형성되어 있는 부분에 입자 방사선이 입사하면 전자 정공 쌍(Electron hole pair)들이 생성되고 역방향 바이어스로 인해 형성되어 있는 전자장에 의해 전자 정공이 각각 드레인(Drain)/소스(Source) 방향과 바디(Body) 방향으로 전류 펄스(Pulse)가 흐르게 된다. 일반적으로, PN 접합에서 역방향 바이어스가 인가되어 있는 상태에서는 내부 전위(Built-in potential) 평형상태보다 높아져 캐리어(Carrier)들이 반대영역으로 움직일 수 없어서 전류가 흐르지 않게 된다. 입사 방사선이 입사하여 발생하는 전류 펄스(Pulse)는 단위 모스펫(MOSFET)으로 구성되어 있는 회로에 영향을 주어 저장되어 있는 데이터를 변조 시키는 등의 문제를 야기시키며, 이러한 현상을 단일 사건 효과(Single Event Effect)라 한다.
이러한 누적 이온화 효과와 단일 사건 효과에 의해 방사선 환경에서 단위 모스펫(MOSFET)의 정상적인 동작을 보장할 수 없게 되며, 이러한 단위 모스펫(MOSFET)으로 구성된 회로나 시스템 또한 방사선 환경에서 비정상적으로 동작하는 원인이 된다.
내방사선 단위 소자로 도 3에 도시된 모조 게이트를 이용한 단위 모스펫(MOSFET)은 모조 게이트 레이어(Dummy poly gate later)와 P-액티브 레이어(P-active layer), P+ 레이어(P+ layer), 모조 Metal-1 레이어(Dummy Metal-1 layer)를 적용하여 누적 이온화 효과로 인해 발생하는 누설 전류 경로를 차단한다.
즉, 종래의 모조 게이트를 이용한 단위 모스펫은, 트랜지스터의 액티브(active) 영역을 지정함으로써 공정상에서 격리 필드 산화층(isolation field oxide)이 해당 위치에 발생하지 않게 하는 N-액티브 레이어(N-active layer)와, 폴리 실리콘(poly silicon)을 이용하여 트랜지스터의 게이트(gate) 영역을 지정하는 폴리 게이트 레이어(poly gate layer)와, 셀프 얼라인(self-align) 기법에 의해 소스(source) 와 드레인(drain) 생성을 위하여 n-타입의 도핑 위치를 지정해 주는 n+ 레이어(n+ layer)를 포함하는 단위 모스펫에, 트랜지스터 게이트의 산화막 두께가 10nm 이하가 되면 정공 트래핑(hole trapping)이 발생하지 않는 현상을 이용하여 누설 전류 경로를 차단하는 모조 폴리 게이트 레이어(Dummy poly gate layer) 및 문턱 전압을 높여 트래핑(trapping)된 정공(hole)에 의해 발생하는 채널 반전(channel inversion)을 억제시켜 누설전류 발생을 차단하는 P-액티브 레이어(P-active layer)와 p+ 레이어(p+ layer)를 포함하는 구성을 갖는다. 이러한 구성에서는 모조 폴리 게이트 레이어(Dummy poly gate layer), P-액티브 레이어(P-active layer), p+ 레이어(p+ layer)에 의해 트랜지스터의 소스(Source)와 드레인(Drain)을 둘러쌈으로써 방사선에 의한 누설 전류 경로를 차단한다.
하지만 이러한 구성은 누적 이온화 효과에 의한 영향만 최소화 할 수 있으며, 단일 사건 효과가 발생하는 경우에는 생성된 전류 펄스(Current pulse)가 회로에 영향을 준다는 한계점이 있다.
(특허문헌 01) 미국 등록 특허공보 제 8,907,380 B1호
(특허문헌 02) 대한민국 등록 특허공보 제 10-1492807호
(특허문헌 03) 대한민국 등록 특허공보 제 10-1494808호
(비특허문헌 01) "Dummy Gate-Assisted n-MOSFET Layout for a Radiation-Tolerant Integrated Circuit", Min Su Lee and Hee Chul Lee, IEEE Transactions on Nuclear Science, 60(4), 3084-3091, 2013
(비특허문헌 02) "TID and SEE Hardened n-MOSFET Layout on a Bulk Silicon Substrate which Combines a DGA n-MOSFET and a Guard Drain", in Proc. 2015 IEEE Nuclear Science Symposium and Medical Imaging Conference (NSS/MIC), DOI: 10.1109/NSSMIC.2015.7581808, 2015
본 발명의 실시형태의 목적은, 단위 모스펫(MOSFET)을 통해 누적 이온화 효과에 의해 누설 전류 경로가 발생하는 현상을 방지할 수 있는 내방사선 단위 모스펫을 제공하는데 있다.
본 발명의 실시형태의 다른 목적은, 단일 사건 현상이 발생하여 생성되는 전류 펄스(Current pulse)가 드레인(Drain)이나 소스(Source)를 통해 구성되어 있는 회로로 흘러서 야기되는 영향을 최소화할 수 있는 내방사선 단위 모스펫을 제공하는 것이다.
본 발명의 실시예에 따른 단일 사건으로 발생한 전류 펄스의 영향을 감소시키는 내방사선 단위 모스펫에 있어서, 게이트(gate) 영역 및 적어도 하나의 더미 게이트(Dummy gate) 영역을 지정하는 폴리 게이트 레이어(poly gate layer), 소스(source) 및 드레인(drain) 및 전압 인가가 가능한 더미 드레인(Dummy Drain)을 포함한다.
상기 더미 드레인은 입사 방사선에 의해 발생하는 전자(Electron) 및 정공(Hole)의 흐름을 분산시킬 수 있다.
상기 더미 드레인은 상기 폴리 게이트 레이어에 접속되며, 상기 소스 및 드레인의 각 측면에 위치할 수 있다.
상기 더미 드레인은 상기 소스 및 드레인의 상단 또는 하단에 위치할 수 있다.
본 발명의 실시예에 따른 내방사선 단위 모스펫은 상기 더미 드레인의 일정 거리로 이격되어 형성되는 N-웰 레이어(N-well layer)를 더 포함할 수 있다.
상기 N-웰 레이어는 상기 소스 및 드레인과 상기 더미 드레인을 포함하는 깊이로 형성될 수 있다.
상기 내방사선 단위 모스펫은 상기 N-웰 레이어에 별도로 전압을 인가할 수 있도록 구성된 N-웰/Metal-1 비아(N-well/Metal-1 via)를 더 포함할 수 있다.
상기 N-웰/Metal-1 비아는 상기 내방사선 단위 모스펫의 외곽에 형성된 복수의 상기 N-웰 레이어 각각이 중첩되는 부분에 위치할 수 있다.
또한, 본 발명의 실시예에 따른 내방사선 단위 모스펫은 상기 N-웰 레이어의 하부에 형성된 딥 N-웰 레이어(Deep N-well layer)를 더 포함할 수 있다.
상기 딥 N-웰 레이어는 상기 N-웰 레이어와, 상기 소스 및 드레인, 상기 더미 드레인의 하부에 형성되며, 상기 게이트 영역을 기준으로 양측에 위치하는 상기 N-웰 레이어를 포함하는 길이로 형성될 수 있다.
상기 내방사선 단위 모스펫은 상기 N-웰 레이어와, 상기 N-웰 레이어의 하부에 위치하는 상기 딥 N-웰 레이어를 이용하여 상기 트랜지스터의 소스(Source)와 드레인(Drain)으로 흐르는 단일 사건으로 발생한 전류 펄스를 분산 또는 차단할 수 있다.
상기 내방사선 단위 모스펫은 상기 딥 N-웰 레이어와 상기 더미 드레인 및 상기 트랜지스터의 소스(Source)와 드레인(Dain) 사이에 공핍 영역(depletion region)이 존재하며, 상기 공핍 영역의 두께는 상기 N-웰 레이어에 인가하는 전압에 의해 조정될 수 있다.
상기 내방사선 단위 모스펫은 레이아웃 수정 기술(Layout Modify Technique)을 이용하여 형성될 수 있다.
상기 내방사선 단위 모스펫은 PMOS 게이트 전극패턴이 구비된 PMOS, 또는 NMOS 게이트 전극패턴이 구비된 NMOS로 구현될 수 있다.
본 발명의 다른 실시예에 따른 게이트(gate) 영역을 지정하는 폴리 게이트 레이어(poly gate layer), 트랜지스터의 소스(source)와 드레인(drain) 생성을 위한 n+ 레이어(n+ layer), 누설 전류 경로를 차단하는 더미 폴리 게이트 레이어(Dummy poly gate layer), 누설전류 발생을 차단하는 P-액티브 레이어(P-active layer)와 p+ 레이어(p+ layer)를 포함하여, 단일 사건으로 발생한 전류 펄스의 영향을 감소시키는 내방사선 단위 모스펫으로서, 상기 트랜지스터에 전압 인가가 가능한 더미 드레인(Dummy Drain; DD)을 포함한다.
상기 더미 드레인은 상기 p+ 레이어의 외측 및 상기 P-액티브 레이어 내측에 접촉되며, 상기 소스(Source) 및 상기 드레인(Drain)의 상단 또는 하단에 위치할 수 있다.
상기 내방사선 단위 모스펫은 상기 더미 드레인을 포함하는 상기 내방사선 단위 모스펫에 일정 거리 이격되어 형성되는 N-웰 레이어(N-well layer)의 하부에 위치하는 딥 N-웰 레이어(Deep N-well layer)에 의해 상기 트랜지스터의 소스(Source)와 드레인(Drain)으로 흐르는 단일 사건으로 발생한 전류 펄스를 분산 또는 차단할 수 있다.
상기 내방사선 단위 모스펫은 NMOS 게이트 전극패턴이 구비된 NMOS, 또는 PMOS 게이트 전극패턴이 구비된 PMOS로 구현될 수 있다.
본 발명의 실시형태에 따르면, N-액티브 레이어(N-active layer)와 N+ 레이어(N+ layer), N-웰 레이어(N-well layer), 딥 N-웰 레이어(Deep N-well layer), N+/Metal-1 비아(N+/Metal-1 via), N-웰/Metal-1 비아(N-well/Metal-1 via)의 레이아웃의 적어도 일부를 사용하여 단일 사건 영향에 따른 전류 펄스(Current pulse)를 감쇠 또는 차단 시켜서 회로에 미치는 영향을 감소시킴으로써, 입자 방사선과 전자파 방사선이 존재하는 방사선 환경인 우주 공간, 타 행성 탐사, 원자력 발전소의 원자로에서도 정상적으로 동작하는 전자부품 설계에 활용할 수 있다.
또한, 본 발명의 실시형태에 따르면, 기존의 모조 게이트를 이용한 단위 모스펫(MOSFET)에 단일 사건 영향에 따른 전류 펄스(Current pulse)를 감쇠 또는 차단 시키는 구조를 적용하여 누적 이온화 효과 및 단일 사건 영향에 모두 강인한 단위 소자를 제작할 수 있다.
또한, 본 발명의 실시형태에 따르면, 트랜지스터 레이아웃(Transistor layout) 상에서만 변형을 가함으로써, 상용 실리콘 공정에 적용이 가능하게 되어 실리콘 온 인슐레이터(Silicon on Insulator: SOI), 실리콘 온 사파이어(Silicon on Sapphire: SOS) 등의 별도의 추가 공정이 요구되지 않는다.
도 1은 종래의 상용 단위 모스펫(n-MOSFET)의 레이아웃(layout)을 나타낸 도면이다.
도 2는 기존에 제안된 Enclosed Layout Transistor(ELT) 구조의 레이아웃(Layout)의 도면이다.
도 3은 종래의 내방사선 모조 게이트를 이용한 단위 모스펫(Dummy Gate Assisted n-MOSFET: DGA n-MOSFET)의 레이아웃(layout)을 나타내는 도면이다.
도 4는 본 발명의 실시예에 따른 내방사선 단위 모스펫(MOSFET)의 레이아웃(layout)을 나타내는 도면이다.
도 5는 본 발명의 일실시예에 따른 내방사선 단위 모스펫(MOSFET)의 레이아웃(layout)을 나타내는 도면이다.
도 6은 도 5의 레이아웃에 가상의 XX’선 및 YY’선을 추가한 도면을 도시한 것이다.
도 7a 및 도 7b는 도 6에서 선의 단면을 도시한 것이다.
도 8은 본 발명의 실시예 1에 해당하는 단일 사건 현상과 누적 이온화 현상에 강인한 내방사선 단위 모스펫(MOSFET)의 레이아웃(Layout)을 도시한 도면이다.
도 9는 본 발명의 실시예 2에 해당하는 단일 사건 현상과 누적 이온화 현상에 강인한 내방사선 단위 모스펫(MOSFET)의 레이아웃(Layout)을 도시한 도면이다.
도 10a 및 도 10b는 도 9 레이아웃의 XX’단면 및 YY’단면을 도시한 것이다.
도 11은 본 발명의 실시예 3에 해당하는 단일 사건 현상과 누적 이온화 현상에 강인한 내방사선 단위 모스펫(MOSFET)의 레이아웃(Layout)을 도시한 도면이다.
도 12a 및 도 12b는 도 11 레이아웃의 XX’단면 및 YY’단면을 도시한 것이다.
도 13은 본 발명의 실시예 4에 해당하는 단일 사건 현상과 누적 이온화 현상에 강인한 내방사선 단위 모스펫(MOSFET)의 레이아웃(Layout)을 도시한 도면이다.
도 14a 및 도 14b는 도 13 레이아웃의 XX’단면 및 YY’단면을 도시한 것이다.
도 15a 내지 도 15c는 본 발명의 실시예 5에 해당하는 단일 사건 현상과 누적 이온화 현상에 강인한 내방사선 단위 모스펫(MOSFET)의 레이아웃(Layout)을 도시한 도면이다.
도 16는 종래 NMOS와 각 실시예에 따른 NMOS에서의 방사선이 인가된 경우에 따른 드레인 전류 파형의 결과 그래프를 도시한 것이다.
도 17a 및 도 17b는 감마선 조사를 통한 총방사선량 효과 실험의 결과 그래프를 도시한 것이다.
이하 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 다만, 하기의 설명 및 첨부된 도면에서 본 발명의 요지를 흐릴 수 있는 공지 기능 또는 구성에 대한 상세한 설명은 생략한다. 또한, 도면 전체에 걸쳐 동일한 구성 요소들은 가능한 한 동일한 도면 부호로 나타내고 있음에 유의하여야 한다.
이하에서 설명되는 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니 되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위한 용어로 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.
따라서 본 명세서에 기재된 실시 예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시 예에 불과할 뿐이고, 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다.
첨부 도면에 있어서 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시되었으며, 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니다. 본 발명은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되어지지 않는다.
명세서 전체에서 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다. 또한, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
아래에서는 첨부한 도면을 참고하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본 발명의 실시예를 설명하기 앞서, 본 발명의 원리에 대해 간략하게 설명한다.
도 1은 종래의 상용 단위 모스펫(n-MOSFET)의 레이아웃(layout)을 나타낸 도면이다.
도 1을 참조하면, 종래의 상용 단위 모스펫(n-MOSFET)은 N-액티브(N-active), 폴리 게이트(Poly gate), N+ 레이어(N+ layer), P+ 레이어(P+ layer)를 사용하여 레이아웃(layout)을 구성하게 된다.
각각의 레이어(Layer)는 다음과 같은 역할을 수행한다.
N-액티브 레이어(N-active layer)는 트랜지스터(Transistor)의 액티브(Active) 영역을 지정하여 공정상에서 격리 필드 산화층(Isolation field oxide)이 영역 내에 생성되지 않게 한다. 폴리 게이트 레이어(Poly gate Layer)는 게이트 산화막(Gate oxide)와 폴리 실리콘(poly silicon) 층을 영역 내에 형성시켜 게이트(gate) 영역을 지정한다. N+ 레이어(N+ layer)는 셀프 얼라인(Self-align) 기법에 의해 소스(Source)와 드레인(drain) 생성을 위해 n-type의 높은 도핑(Doping) 농도(Concentration)을 갖도록 지정해주는 레이어(Layer)이다. P+ 레이어(P+ layer)는 n 타입 단위 모스펫(n-MOSFET)의 바디(Body) 생성을 위해 p-type의 높은 도핑 농도(Doping concentration)을 갖도록 지정해주는 레이어(Layer)이다.
본 방법에서 기존의 내방사선 모조 게이트를 이용한 단위 모스펫(DGA n-MOSFET)을 바탕으로 발명이 진행되게 된 이유에 대해 간략하게 설명한다.
도 2는 기존에 제안된 Enclosed Layout Transistor(ELT) 구조의 레이아웃(Layout)의 도면이고, 도 3은 종래의 내방사선 모조 게이트를 이용한 단위 모스펫(Dummy Gate Assisted n-MOSFET: DGA n-MOSFET)의 레이아웃(layout)을 나타내는 도면이다.
도 2에 도시된 Enclosed Layout Transistor(ELT)는 게이트(Gate)가 소스(Source)를 둘러싸고 있는 구조이므로, 2.26 이하의 폭/길이 비(Width over length ratio)의 구현이 불가능하고, 소스(Source)와 드레인(Drain)의 크기가 서로 다른 비대칭성을 나타낸다.
반면, 도 3의 종래의 내방사선 모조 게이트를 이용한 단위 모스펫(DGA n-MOSFET)은 회로 설계 시 요구될 수 있는 2.26 이하의 폭/길이 비(Width over length ratio)의 구현이 가능하고, 게이트(Gate)에 대해 소스(Source)와 드레인(Drain)이 대칭성을 가지는 특성을 가진다. 도 3에 도시된 종래의 내방사선 모조 게이트를 이용한 단위 모스펫(DGA n-MOSFET)은 단일 사건 영향으로 인하여 전류 펄스가 발생한다는 문제점이 존재한다.
전술한 바와 같은, 종래의 종래의 모조 게이트를 이용한 단위 모스펫(DGA n-MOSFET)에서 발생하는 단일 사건 영향을 최소화하기 위하여 본 발명에서는 더미 드레인(Dummy Drain; DD), N-웰 레이어(N-well layer; NW) 및 딥 N-웰 레이어(Deep N-well layer; DNW)의 전부 또는 일부를 선택적으로 추가하였다.
추가되는 레이어들로 인해, 본 발명의 실시예에 따른 내방사선 단위 모스펫은 방사선에 의해 드레인(Dranin)/소스(Source)로 흐르게 되는 단일 사건 전류 펄스(Single event current pulse)를 감소 시킬 수 있다.
이하에서는 본 발명의 실시예에 따른 내방사선 단위 모스펫(MOSFET)을 소스 및 드레인이 N형 반도체 영역이고, 기판이 P형 반도체 영역으로 되어 있는 즉, NMOS 게이트 전극패턴이 구비된 NMOS으로 구분 정의하여 설명하였으나, 이는 NMOS에 한정하지 않으며, PMOS 게이트 전극패턴이 구비된 PMOS(예를 들면, 소스 및 드레인이 P형 반도체 영역이고, 기판이 N형 반도체 영역임)으로 구현될 수 있다.
도 4는 본 발명의 실시예에 따른 내방사선 단위 모스펫(MOSFET)의 레이아웃(layout)을 나타내는 도면이고, 도 5는 본 발명의 일실시예에 따른 내방사선 단위 모스펫(MOSFET)의 레이아웃(layout)을 나타내는 도면이다.
보다 구체적으로, 도 5는 도 4의 구성에 P+ 레이어(418) 상부에 더미 메탈-1(Dummy Metal-1, 522)을 추가한 구성이다.
도 4 및 도 5의 내방사선 단위 모스펫(MOSFET, 400)은 좌우측에 더미 게이트(413)와 접속되는 더미 드레인(414)을 더 포함한다. 또한, 더미 드레인(414)을 포함하는 내방사선 단위 모스펫(MOSFET, 400)은 바깥 둘레로, 일정 거리 이격되어 형성되는 N-웰 레이어(N-well layer, 419), 및 N-웰 레이어(N-well layer, 419) 하부에 딥 N-웰 레이어(Deep N-well layer, 420)를 포함한다.
이와 같은 구성에 의해서, 도 7a 및 도 7b에 도시된 바와 같이, N-웰 레이어(N-well layer, 419)와 N-웰 레이어(Deep N-well layer, 420)가 내방사선 단위 모스펫(MOSFET, 400)의 측면과 하면을 둘러싸도록 구성된다.
도 4 및 도 5를 참조하면, 본 발명의 실시예에 따른 내방사선 단위 모스펫(MOSFET, 400)의 더미 드레인(414)은 트랜지스터의 드레인(411) 측면 및 소스(412) 측면 각각에 위치하여 별도의 전압을 인가한다.
실시예에 따라서, 더미 드레인(414)은 소스(412) 및 드레인(411)의 상단 또는 하단에 위치할 수 있으며, 소스(412) 및 드레인(411)의 양쪽 또는 한쪽에만 위치할 수도 있다. 예를 들면, 더미 드레인(414)은 소스(412)의 상단, 소스(412)의 하단, 드레인(411)의 상단 및 드레인(411)의 하단 중 적어도 어느 하나 이상의 위치에 단일 또는 복수 개로 형성될 수 있으며, 도 4에 도시된 바와 같이 드레인(411)의 오른쪽 측면 및 소스(412)의 왼쪽 측면 각각에 단일 또는 복수 개로 형성될 수도 있다.
즉, 본 발명의 실시예에 따른 내방사선 단위 모스펫(MOSFET, 400)은 더미 드레인(414)에 별도의 전압을 인가하여, 단일 사건으로 인해 발생하는 전류 펄스(Current pulse)가 분산되어 흐르도록 함으로써, 회로와 연결되어 있는 드레인(411)과 소스(412)로 흐르는 펄스를 감소시킬 수 있다.
이를 위하여, 본 발명의 실시예에 따른 내방사선 단위 모스펫(MOSFET, 400)은 N-액티브 레이어(N-active layer, 416)와 N+ 레이어(N+ layer, 415) 및 N+/Metal-1 비아(N+/Metal-1 via, 422)를 포함한다.
보다 구체적으로, 단일 사건이 발생하여 생성되는 전자 정공 쌍(Electron hole pair)은 트랜지스터(Transistor)의 PN 접합에 인가되어 있는 역방향 바이어스로 인해 형성된 전자장에 의해 각각 드레인(411)/소스(412) 방향과 바디(Body) 방향으로 전류 펄스를 발생시킨다. 반면에, 본 발명의 실시예에 따른 내방사선 단위 모스펫(MOSFET, 400)은 N-웰 레이어(N-well layer, 419) 및 딥 N-웰 레이어(Deep N-well layer, 420)를 이용하여 발생한 전류 펄스를 옆면이나 바닥면으로 흐르도록 함으로써, 드레인(411) 및 소스(412)로 흐르는 단일 사건으로 인해 발생하는 전류 경로를 분산 또는 차단시킨다.
또한, 본 발명의 실시예에 따른 내방사선 단위 모스펫(MOSFET, 400)은 N-웰 레이어(N-well layer, 419)나 딥 N-웰 레이어(Deep N-well layer, 420)의 외부에서 단일 사건으로 인해 발생한 전류가 흘러 들어오는 것을 차단한다. 이 때, 본 발명의 실시예에 따른 내방사선 단위 모스펫(MOSFET, 400)은 N-웰 레이어(419), 딥 N-웰 레이어(420) 및 N-웰/Metal-1 비아(421)를 포함한다.
이 때, 도 7a를 참조하면, N-웰 레이어(419)는 로코스(LOCOS) 측면에 위치하며, 소스(412) 및 드레인(411)과 더미 드레인(414)을 포함하는 깊이로 형성될 수 있다. 또한, 도 7a를 참조하면, 딥 N-웰 레이어(420)는 N-웰 레이어(419)와, 소스(412) 및 드레인(411), 더미 드레인(414)의 하부에 형성되며, 게이트 영역(410)을 기준으로 양측에 위치하는 N-웰 레이어(419)를 포함하는 길이로 형성될 수 있다.
N-웰/Metal-1 비아(421)는 N-웰 레이어(419)에 별도로 전압을 인가할 수 있도록 구성된 것일 수 있으며, 도 4 및 도 5에 도시된 바와 같이 본 발명의 실시예에 따른 내방사선 단위 모스펫(MOSFET, 400)의 외곽에 형성된 N-웰 레이어(419) 각각의 중첩되는 부분에 위치할 수 있다.
본 발명의 실시예에 따른 내방사선 단위 모스펫(MOSFET, 400)은 레이아웃 수정 기술(Layout Modify Technique)을 이용하여 단일 사건 현상과 누적 이온화 현상에 강인하도록 설계된 것일 수 있다.
레이아웃 수정 기술(Layout Modify Technique)은 트랜지스터(Transistor)의 레이아웃(Layout)만을 변경하여 내방사선 특성을 구축하는 방법으로 이미 공정이 확립된 최신의 상용 반도체 제작 공정을 그대로 적용할 수 있는 장점이 있다.
본 발명의 단일 사건 현상과 누적 이온화 현상에 강인한 내방사선 단위 모스펫(MOSFET, 400)은 하기의 3가지 효과를 이용한다.
첫 번째는, 트랜지스터(Transistor)의 PN 접합에 인가되어 있는 역방향 바이어스로 인해 형성된 전자장에 의해 전자 정공이 각각 드레인(Drain, 411)/소스(Source, 412) 방향과 바디(Body) 방향으로 흐르는 전류 펄스(Pulse)가 발생한다. 이 때, 본 발명의 실시예에 따른 내방사선 단위 모스펫(MOSFET, 400)은 드레인(Drain, 411)/소스(Source, 412) 측면에 전압 인가가 가능한 더미 드레인(Dummy drain, 414)을 적용함으로써, 단일 사건으로 인해 상부로 흐르는 전류를 분산시켜 흐르게 하여, 실제 회로와 연결되어 있는 드레인(Drain, 411)/소스(Source, 412)로 흐르는 전류를 감소시키는 역할을 하게 된다.
본 발명의 실시형태에서 더미 드레인(Dummy drain, 414)이 기존의 트랜지스터(Transistor)와 격리 필드 산화층(Isolation field oxide)으로 구분되어 위치하는 경우, 그 효과가 감쇠하므로, 본 발명은 N-액티브 레이어(N-active layer, 416)를 통해 액티브 영역을 확장시키고, 더미 드레인(Dummy drain, 414)으로 N+ 레이어(N+ layer, 415)을 사용하며, N+/Metal-1 비아(N+/Metal-1 via, 422)를 통해 전압을 인가할 수 있도록 한다. 이로 인해, 본 발명은 단일 사건으로 발생하는 전류 펄스(Current pulse)가 상부의 더미 드레인(Dummy drain, 414) 방향으로 흐를 수 있도록 함으로써 단일 사건 영향을 감소시키는 효과를 기대할 수 있다.
두 번째는, 트랜지스터(Transistor)의 드레인(Drain, 411)/소스(Source, 412)와 기판(Substrate) 간에는 PN 접합(PN Junction)이 형성되는데, 단일 사건에 의해 발생하는 전자 전공 쌍(Electron hole pair)들이 수집(collection)되는 깊이는 PN 접합 시 형성되는 결핍 폭(Depletion width)의 3배 가량 된다. 이 때, 본 발명은 기판 부분에서 발생하는 전자 정공 쌍을 벽면이나 바닥 면을 통해 흐르게 하여, 실제 회로와 연결되어 있는 드레인(Drain, 411)/소스(Source, 4112)로 흐르는 전류를 감소시키는 역할을 하게 된다.
본 발명의 실시형태에서 내방사선 단위 모스펫(MOSFET, 400)은 트랜지스터(Transistor)의 바닥 면에 딥 N-웰 레이어(Deep N-well layer, 420)를 적용하고, 측면에 N-웰 레이어(N-well layer, 419)로 감싸는 구조 및 형태를 구성하여 바닥 면의 딥 N-웰 레이어(Deep N-well layer, 420)와 연결되도록 적용하고, N-웰/Metal-1 비아(N-well/Metal-1 via, 421)를 통해 별도로 전압을 인가할 수 있도록 하여 단일 사건으로 인해 발생하는 전류 펄스(Current pulse)가 측면 및 바닥 면으로 흐를 수 있도록 함으로써 단일 사건 영향을 감소시키는 효과를 기대할 수 있다.
세 번째는, 종래의 내방사선 모조 게이트를 이용한 단위 모스펫(DGA n-MOSFET) 레이아웃(layout)의 유지 및 확장을 통해 본 발명의 내방사선 단위 모스펫(MOSFET)의 누설 전류 경로를 차단한다.
보다 세부적으로, 종래의 게이트(Gate)와 드레인(Drain), 소스(Source) 구조의 단위 모스펫(MOSFET)은 P-액티브 레이어(P-active layer)와 P+ 레이어(P+ layer)를 배치하여 문턱 전압(Threshold voltage)를 높여줌으로써, 방사선에 의해 트랩 정공(trapped hole)이 발생하여 문턱 전압(Threshold voltage)이 낮아지더라도 충분히 보상하여 드레인(Drain)과 소스(Source) 사이에 발생할 수 있는 누설 전류 경로를 차단한다.
또한, 산화막의 두께가 약 10 nm 이하로 얇아지게 되면 정공 트레핑(hole trapping)이 발생하지 않게 된다. 산화막의 두께가 얇아지게 되면 방사선에 의해 산화막에서 전자 정공 쌍(Electron hole pair)이 발생하더라도 터널링(Tunneling)에 의해 정공(Hole)이 산화막과 기판의 계면 상에 트랩(Trap)되지 않고 빠져나오게 된다. 이와 같이 정공(Hole)이 트랩(Trap)되지 않기 때문에 방사선에 의한 누설전류가 발생하지 않는다. 추가로 더미 드레인(Drain) 영역까지 확장한 P-액티브 레이어(P-active layer)와 P+ 레이어(P+ layer)를 통해 더미 드레인(Drain)과 드레인(Drain)/소스(Source)간 발생할 수 있는 누설 경로도 차단한다.
도 6은 도 5의 레이아웃에 가상의 XX’선 및 YY’선을 추가한 도면을 도시한 것이고, 도 7a 및 도 7b는 도 6에서 선의 단면을 도시한 것이다.
보다 세부적으로, 도 7a는 도 6의 XX’선을 자른 단면을 도시한 것이고, 도 7b는 도 6의 YY’선을 자른 단면을 도시한 것이다. 나아가, 도 7a 및 도 7b는 격리 필드 산화층(Isolation field oxide)으로 로코스(LOCOS)를 이용한 경우에 대한 단면도를 나타낸다. 격리 필드 산화층(Isolation field oxide)이 쉘로우 트렌치 분리(Shallow trench Isolation, STI) 방식으로 바뀐다고 하여도 단일 사건 현상과 누적 이온화 현상에 강인한 내방사선 단위 모스펫(MOSFET)은 여전히 내방사선을 특성을 가진다.
도 7a를 참조하면, 본 발명의 실시예에 따른 내방사선 단위 모스펫(MOSFET)은 더미 드레인(Dummy Drain)과 딥 N-웰 레이어(Deep N-well layer) 및 N-웰 레이어(N-well layer)에 의해 방사선으로 인해 발생한 전자(Electron) 및 정공(Hole)을 분산시키며, 표면으로 모이는 것을 차단할 수 있다.
또한, 도 7a에서 딥 N-웰 레이어(Deep N-well layer)와 더미 드레인(Dummy Drain), 트랜지스터의 소스(Source)/드레인(Dain) 사이에 공핍 영역(depletion region)이 존재할 수 있으며, 공핍 영역(Depletion Region)의 두께는 N-웰 레이어(N-well layer)에 인가한느 전압에 의해 조정 가능할 수 있다.
이하, 본 발명의 다양한 실시형태를 도면을 참조하여 설명한다. 더미 드레인(Dummy Drain, 414), 딥 N-웰 레이어(Deep N-well layer, 420) 및 N-웰 레이어(N-well layer, 419)를 모두 적용한 경우를 실시예 1로, 더미 드레인(414)만 적용된 경우를 실시예 2로, 더미 드레인(414)과 딥 N-웰 레이어(420)만 적용한 경우를 실시예 3으로, 더미 드레인(414)과 N-웰 레이어(419)를 적용한 경우를 실시예 4로, 더미 드레인(414)이 소스 및 드레인의 상단 또는 하단에 적용한 경우를 실시예 5로서 설명한다.
이하에서는 NMOS에 한정하여 설명하였으나, 본 발명의 실시예에 따른 내방사선 단위 모스펫(MOSFET)은 NMOS 뿐만 아니라, PMOS의 단일 MOS에도 적용됨은 당연하다.
[실시예 1]
도 8은 본 발명의 실시예 1에 해당하는 단일 사건 현상과 누적 이온화 현상에 강인한 내방사선 단위 모스펫(MOSFET)의 레이아웃(Layout)을 도시한 도면이다.
도 8을 참조하면, 실시예 1에서는 더미 드레인(Dummy Drain; DD)과 딥 N-웰 레이어(Deep N-well layer; DNW), N-웰 레이어(N-well layer; NW)가 모두 적용되어 있다. 이 경우에는 도 16에서 보라색(Drain Current(DGA NMOS with DD, NW, and DNW)으로 표시한 것처럼 단일 사건 영향에 따른 전류 펄스가 가장 작음을 알 수 있다.
[실시 예 2]
도 9는 본 발명의 실시예 2에 해당하는 단일 사건 현상과 누적 이온화 현상에 강인한 내방사선 단위 모스펫(MOSFET)의 레이아웃(Layout)을 도시한 도면이다.
또한, 도 10a는 도 9 레이아웃의 XX’단면을 도시한 것이고, 도 10b는 도 9 레이아웃의 YY’단면을 도시한 것이다.
도 9를 참조하면, 실시예 2는 N-액티브 레이어(N-active layer)와 N+ 레이어(N+ layer), N+/Metal-1 비아(N+/Metal-1 via) 부분을 이용하여 더미 드레인(Dummy drain; DD)만 적용된 경우이다. 이 레이아웃(layout)은 실시예 1과 비교하여 상대적으로 좁은 면적으로 구현이 가능하며, 상용 공정의 특정 디자인 룰(design rule) 상에서 실시예 1과 같은 경우가 위배가 되는 경우, 또는 딥 N-웰 레이어(Deep N-well layer)를 사용할 수 없는 경우에 사용할 수 있다. 실시예 2의 경우에는 도 16에서 청색(Drain Current(DGA NMOS with Dummy Drain(DD))으로 표시한 것처럼 단일 사건 영향에 따른 전류 펄스가 다른 실시예보다는 크지만, 종래 구성(Drain Current(Conventional NMOS))보다는 현저하게 감소됨을 알 수 있다.
[실시예 3]
도 11은 본 발명의 실시예 3에 해당하는 단일 사건 현상과 누적 이온화 현상에 강인한 내방사선 단위 모스펫(MOSFET)의 레이아웃(Layout)을 도시한 도면이다.
또한, 도 12a는 도 11 레이아웃의 XX’단면을 도시한 것이고, 도 12b는 도 11 레이아웃의 YY’단면을 도시한 것이다.
도 11을 참조하면, 실시예 3은 더미 드레인(Dummy Drain; DD)과 바닥면에 딥 N-웰 레이어(Deep N-well layer; DNW)만 적용된 경우이다.
보다 상세하게는, N-웰(N-well; NW)이 본 발명의 실시예에 따른 내방사선 단위 모스펫(MOSFET)을 둘러싼 형태는 아니지만, 바닥면에 딥 N-웰 레이어(Deep N-well layer; DNW)를 배치시킨 형태이다. 도 11에 도시된 구조에 따른, 기판(Substrate)과 딥 N-웰(Deep N-well; DNW)사이에 형성되는 PN 접합(PN Junction)으로 인하여, 바닥면에 별도의 전압을 인가할 수 없어서 단일 사건으로 인하여 발생하는 전류 펄스(Current pulse)가 바닥면을 통해 흐르지는 않지만 딥 N-웰(Deep N-well) 하단부에서 단일 사건으로 인하여 발생하는 전자 정공 쌍(Electron hole pair)들은 수집(Collection)되지 않으므로, 단일 사건 영향을 감소시키는 효과를 기대할 수 있다. 이 레이아웃(layout)은 실시예 1과 비교하여 상대적으로 좁은 면적으로 구현이 가능하며, 상용 공정의 특정 디자인 룰(design rule) 상에서 실시예 1과 같은 경우가 위배가 되는 경우나 측면의 N-웰 레이어(N-well layer)를 추가하여 단위 모스펫(MOSFET)을 둘러 싸는 형태로 사용할 수 없는 경우에 사용하게 된다.
실시예 3의 경우에는 도 16에서 주황색(Drain Current(DGA NMOS with DD and DNW))으로 표시한 것처럼 단일 사건 영향에 따른 전류 펄스가 실시예 1보다는 크지만, 다른 실시예에 비해 감소됨을 알 수 있다.
[실시예 4]
도 13은 본 발명의 실시예 4에 해당하는 단일 사건 현상과 누적 이온화 현상에 강인한 내방사선 단위 모스펫(MOSFET)의 레이아웃(Layout)을 도시한 도면이다.
또한, 도 14a는 도 13 레이아웃의 XX’단면을 도시한 것이고, 도 14b는 도 13 레이아웃의 YY’단면을 도시한 것이다.
도 13을 참조하면, 실시예 4는 더미 드레인(Dummy drain; DD)과, 단위 모스펫(MOSFET)을 둘러싸는 N-웰 레이어(N-well layer; NW)만 적용된 경우이다.
실시예 4의 경우에는 N-웰/Metal-1 비아(N-well/Metal-1 via)를 통해 별도로 전압을 인가할 수 있도록 하여 단일 사건으로 인해 발생하는 전류 펄스(Current pulse)가 측면으로 흐를 수 있도록 함으로써 단일 사건 영향을 감소시키는 효과를 기대할 수 있다.
실시예 4의 경우에는 도 16에서 녹색(Drain Current(DGA NMOS With DD and NW))으로 표시한 것처럼 단일 사건 영향에 따른 전류 펄스가 실시예 1과 실시예 3보다는 크지만, 실시예 2보다는 감소됨을 알 수 있다.
[실시예 5]
도 15a 내지 도 15c는 본 발명의 실시예 5에 해당하는 단일 사건 현상과 누적 이온화 현상에 강인한 내방사선 단위 모스펫(MOSFET)의 레이아웃(Layout)을 도시한 도면이다.
도 15a 내지 도 15c에 도시된 실시예 5에서는 실시예 1에서와 마찬가지로 더미 드레인(Dummy Drain; DD)과 딥 N-웰 레이어(Deep N-well layer; DNW), N-웰 레이어(N-well layer; NW)가 모두 적용되어 있으나, 더미 드레인(Dummy Drain: DD)이 소스 및 드레인의 위(상단) 또는 아래(하단) 측면에 위치한 경우이다.
보다 구체적으로, 도 15a는 더미 드레인(Dummy Drain; DD)이 P+ 레이어(P+ Layer)의 바깥쪽(또는 위쪽)에 위치한 도면을 도시한 것이고, 도 15b는 더미 드레인(Dummy Drain; DD)이 P-액티브 레이어(P-active Layer)의 안쪽(또는 아래쪽)에 위치한 도면을 도시한 것이며, 도 15c는 도 15a의 더미 드레인(Dummy Drain; DD)이 한 쪽에만 위치한 도면을 도시한 것이다.
이 때 도 15c에서, 더미 드레인(DD)의 위치를 드레인(Drain)의 위(상단)에 도시하였으나, 이에 한정되지 않으며 소스(Source) 및 드레인(Drain)의 상단 또는 하단에서 양쪽 또는 한쪽에만 위치할 수 있으며, 한쪽에만 위치하는 경우 소스(Source) 및 드레인(Drain)의 상단 오른쪽, 상단 왼쪽, 하단 왼쪽 및 하단 오른쪽 중 적어도 어느 하나에 위치할 수 있다.
또한, 앞서 전술한 실시예 2, 실시예 3, 실시예 4에서의 더미 드레인(Dummy Drain; DD)의 위치 또한 실시예 5와 같이 적용될 수 있다.
도 17a 및 도 17b는 감마선 조사를 통한 총방사선량 효과 실험의 결과 그래프를 도시한 것이다.
보다 세부적으로, 도 17a는 종래의 단위 모스펫에 대한 총방사선량 효과 실험(TID Experiment) 결과를 도시한 것이고, 도 17b는 본 발명의 실시예에 따른 내방사선 단위 모스펫(MOSFET)에 대한 총방사선량 효과 실험(TID Experiment) 결과를 도시한 것이다.
이 때, 드레인 및 소스에 인가되는 전압은 0.05V이다.
도 17a 및 도 17b를 참조하면, 실험 결과로부터, 제안한 본 발명의 실시예에 따른 내방사선 단위 모스펫(MOSFET)은 1.15Mrad(Si)의 누적방사선량에도 누설전류가 발생되지 않음을 확인할 수 있다.
비록 상기 설명이 다양한 실시예들에 적용되는 본 발명의 신규한 특징들에 초점을 맞추어 설명되었지만, 본 기술 분야에 숙달된 기술을 가진 사람은 본 발명의 범위를 벗어나지 않으면서도 상기 설명된 장치 및 방법의 형태 및 세부 사항에서 다양한 삭제, 대체, 및 변경이 가능함을 이해할 것이다. 따라서, 본 발명의 범위는 상기 설명에서보다는 첨부된 특허청구범위에 의해 정의된다. 특허청구범위의 균등 범위 안의 모든 변형은 본 발명의 범위에 포함된다.

Claims (18)

  1. 단일 사건으로 발생한 전류 펄스의 영향을 감소시키는 내방사선 단위 모스펫에 있어서,
    게이트(gate) 영역 및 적어도 하나의 더미 게이트(Dummy gate) 영역을 지정하는 폴리 게이트 레이어(poly gate layer);
    소스(source) 및 드레인(drain); 및
    전압 인가가 가능한 더미 드레인(Dummy Drain)
    을 포함하는 내방사선 단위 모스펫.
  2. 제1항에 있어서,
    상기 더미 드레인은
    입사 방사선에 의해 발생하는 전자(Electron) 및 정공(Hole)의 흐름을 분산시키는 것을 특징으로 하는 내방사선 단위 모스펫.
  3. 제2항에 있어서,
    상기 더미 드레인은
    상기 폴리 게이트 레이어에 접속되며, 상기 소스 및 드레인의 각 측면에 위치하는 내방사선 단위 모스펫.
  4. 제1항에 있어서,
    상기 더미 드레인은
    상기 소스 및 드레인의 상단 또는 하단에 위치하는 내방사선 단위 모스펫.
  5. 제1항에 있어서,
    상기 내방사선 단위 모스펫은
    상기 더미 드레인의 일정 거리로 이격되어 형성되는 N-웰 레이어(N-well layer)
    를 더 포함하는 내방사선 단위 모스펫.
  6. 제5항에 있어서,
    상기 N-웰 레이어는
    상기 소스 및 드레인과 상기 더미 드레인을 포함하는 깊이로 형성되는 것을 특징으로 하는 내방사선 단위 모스펫.
  7. 제6항에 있어서,
    상기 내방사선 단위 모스펫은
    상기 N-웰 레이어에 별도로 전압을 인가할 수 있도록 구성된 N-웰/Metal-1 비아(N-well/Metal-1 via)
    를 더 포함하는 내방사선 단위 모스펫.
  8. 제7항에 있어서,
    상기 N-웰/Metal-1 비아는
    상기 내방사선 단위 모스펫의 외곽에 형성된 복수의 상기 N-웰 레이어 각각이 중첩되는 부분에 위치하는 내방사선 단위 모스펫.
  9. 제5항에 있어서,
    상기 내방사선 단위 모스펫은
    상기 N-웰 레이어의 하부에 형성된 딥 N-웰 레이어(Deep N-well layer)
    를 더 포함하는 내방사선 단위 모스펫.
  10. 제9항에 있어서,
    상기 딥 N-웰 레이어는
    상기 N-웰 레이어와, 상기 소스 및 드레인, 상기 더미 드레인의 하부에 형성되며, 상기 게이트 영역을 기준으로 양측에 위치하는 상기 N-웰 레이어를 포함하는 길이로 형성되는 것을 특징으로 하는 내방사선 단위 모스펫.
  11. 제9항에 있어서,
    상기 내방사선 단위 모스펫은
    상기 N-웰 레이어와, 상기 N-웰 레이어의 하부에 위치하는 상기 딥 N-웰 레이어를 이용하여 상기 트랜지스터의 소스(Source)와 드레인(Drain)으로 흐르는 단일 사건으로 발생한 전류 펄스를 분산 또는 차단하는 내방사선 단위 모스펫.
  12. 제1항에 있어서,
    상기 내방사선 단위 모스펫은
    상기 딥 N-웰 레이어와 상기 더미 드레인 및 상기 트랜지스터의 소스(Source)와 드레인(Dain) 사이에 공핍 영역(depletion region)이 존재하며, 상기 공핍 영역의 두께는 상기 N-웰 레이어에 인가하는 전압에 의해 조정되는 것을 특징으로 하는 내방사선 단위 모스펫.
  13. 제1항에 있어서,
    상기 내방사선 단위 모스펫은
    레이아웃 수정 기술(Layout Modify Technique)을 이용하여 형성되는 것을 특징으로 하는 내방사선 단위 모스펫.
  14. 제1항에 있어서,
    상기 내방사선 단위 모스펫은
    PMOS 게이트 전극패턴이 구비된 PMOS, 또는 NMOS 게이트 전극패턴이 구비된 NMOS로 구현되는 내방사선 단위 모스펫.
  15. 게이트(gate) 영역을 지정하는 폴리 게이트 레이어(poly gate layer), 트랜지스터의 소스(source)와 드레인(drain) 생성을 위한 n+ 레이어(n+ layer), 누설 전류 경로를 차단하는 더미 폴리 게이트 레이어(Dummy poly gate layer), 누설전류 발생을 차단하는 P-액티브 레이어(P-active layer)와 p+ 레이어(p+ layer)를 포함하여, 단일 사건으로 발생한 전류 펄스의 영향을 감소시키는 내방사선 단위 모스펫으로서,
    상기 트랜지스터에 전압 인가가 가능한 더미 드레인(Dummy Drain; DD)
    을 포함하는 내방사선 단위 모스펫.
  16. 제15항에 있어서,
    상기 더미 드레인은
    상기 p+ 레이어의 외측 및 상기 P-액티브 레이어 내측에 접촉되며, 상기 소스(Source) 및 상기 드레인(Drain)의 상단 또는 하단에 위치하는 내방사선 단위 모스펫.
  17. 제15항에 있어서,
    상기 내방사선 단위 모스펫은
    상기 더미 드레인을 포함하는 상기 내방사선 단위 모스펫에 일정 거리 이격되어 형성되는 N-웰 레이어(N-well layer)의 하부에 위치하는 딥 N-웰 레이어(Deep N-well layer)에 의해 상기 트랜지스터의 소스(Source)와 드레인(Drain)으로 흐르는 단일 사건으로 발생한 전류 펄스를 분산 또는 차단하는 것을 특징으로 하는 내방사선 단위 모스펫.
  18. 제17항에 있어서,
    상기 내방사선 단위 모스펫은
    NMOS 게이트 전극패턴이 구비된 NMOS, 또는 PMOS 게이트 전극패턴이 구비된 PMOS로 구현되는 내방사선 단위 모스펫.
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