JPS6050954A - 耐放射線半導体素子 - Google Patents
耐放射線半導体素子Info
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- JPS6050954A JPS6050954A JP58157783A JP15778383A JPS6050954A JP S6050954 A JPS6050954 A JP S6050954A JP 58157783 A JP58157783 A JP 58157783A JP 15778383 A JP15778383 A JP 15778383A JP S6050954 A JPS6050954 A JP S6050954A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は耐放射線半導体素子に係り、強い放射線の下
で使用される半導体素子、例えば人工衛星に搭載される
電子計算機のＣ−、ＭＯ８素子の耐放射線構造を改良す
る。
で使用される半導体素子、例えば人工衛星に搭載される
電子計算機のＣ−、ＭＯ８素子の耐放射線構造を改良す
る。
従来、例えば人工衛星に搭載される電子計算機の半導体
素子は宇宙空間で強い放射線を浴び、貫通されるので電
気動作状態Ｃ二変化を生じ失調する。
素子は宇宙空間で強い放射線を浴び、貫通されるので電
気動作状態Ｃ二変化を生じ失調する。
これを防止するため、金属で作られた放射線防護カバー
を半導体素子の周囲（；設置する手段がある ′が、重
量が大になるという重大な欠点がある。
を半導体素子の周囲（；設置する手段がある ′が、重
量が大になるという重大な欠点がある。
従来のバイポーラＩＣで、例えばテキサスインスツルメ
ント社の特許による「アイソレーション拡散法」等にみ
られる個々のトランジスタをＩＣ内で絶縁する技術が公
知になっている。
ント社の特許による「アイソレーション拡散法」等にみ
られる個々のトランジスタをＩＣ内で絶縁する技術が公
知になっている。
しかし、Ｃ−ＭＯ８素子については逆バイアスが印加さ
れるＭＯＳ ）ランジスタが原理的にアイソレーション
層要のため、このような構成のものが知られていなかっ
た。まして、Ｃ−ＭＯ８単位内のことは全く考えられて
いなかった。
れるＭＯＳ ）ランジスタが原理的にアイソレーション
層要のため、このような構成のものが知られていなかっ
た。まして、Ｃ−ＭＯ８単位内のことは全く考えられて
いなかった。
斜上により、放射線の入射により半導体内Ｃ二電子／正
孔対な発生すると、ｅ −ＭＯＳ内（二寄生サイリスク
が形成され、隣接の素子間に導通状態が生じ失調の原因
になる。
孔対な発生すると、ｅ −ＭＯＳ内（二寄生サイリスク
が形成され、隣接の素子間に導通状態が生じ失調の原因
になる。
また、モ）１−−ラ社の特許でアニユラ構造がＰＮＰブ
レーナトランジスタ（二実施されているが、これは耐圧
劣化対策用でありＣ−ＭＯＳでもアイソレーション層は
設けられているが放射線対策（二はならない。
レーナトランジスタ（二実施されているが、これは耐圧
劣化対策用でありＣ−ＭＯＳでもアイソレーション層は
設けられているが放射線対策（二はならない。
蒸上の如くバイポーラＩＣに関する従来の構造は低抵抗
層が側面部と底面部で導電型が異なり、しかも、相互は
接続していないものである（第１１図参照） 〔発明の目的〕 この発明は背景技術の問題点を除去するための耐放射線
半導体素子の改良構造を提供するもので、放射線ニョ＋
） Ｃ−１ｖＩＯ８ＩＣ（含ＶＬ８Ｉ ） ニ寄生Ｖイ
リスタが形成されるのを防止する。
層が側面部と底面部で導電型が異なり、しかも、相互は
接続していないものである（第１１図参照） 〔発明の目的〕 この発明は背景技術の問題点を除去するための耐放射線
半導体素子の改良構造を提供するもので、放射線ニョ＋
） Ｃ−１ｖＩＯ８ＩＣ（含ＶＬ８Ｉ ） ニ寄生Ｖイ
リスタが形成されるのを防止する。
この発明に係る耐放射線半導体素子は１つの半導体基体
に形成された相補Ｍ、Ｏ８ＩＣにおける相補をなすＭＯ
Ｓ ）ランジスタの一方が、このＭＯＳトランジスタに
外囲するガードリングを半導体１の背面に形成されたガ
ードリングと同導電型の拡散層に接続させてなる半閉曲
面内の領域に設けられている特徴を有し、半導体素子間
に発生する寄生サイリスクによる不所望の導通な防止す
るようにした。
に形成された相補Ｍ、Ｏ８ＩＣにおける相補をなすＭＯ
Ｓ ）ランジスタの一方が、このＭＯＳトランジスタに
外囲するガードリングを半導体１の背面に形成されたガ
ードリングと同導電型の拡散層に接続させてなる半閉曲
面内の領域に設けられている特徴を有し、半導体素子間
に発生する寄生サイリスクによる不所望の導通な防止す
るようにした。
次にこの発明を１実施例につき図面を参照して詳細に説
明する。
明する。
この発明の１実施例の相補ＭＯ８ＩＣの一部を第１図に
示す。図において、（１）はＮ型シリコン基板、（２）
は上記Ｎ型シリコン基板のＭＯＳ ）ランジスタ形成側
主面から拡散形成されたＰ 型のガードリングで、公知
のバイポーラＩＣの分離拡散の手法に準じて形成され、
このガードリングの拡散先端は基板の反対側主面（背面
）にガードリングと同じ導電型の不純物を拡散導入した
高濃度領域層（３）に接続させて半閉曲面（４）が形成
されており、この曲面に包囲された領域を基板と反対の
導電型のＰ型ウェル領域（５） （Ｍ方体型も含まれる
）とし、ここに相補の一方のＮチャネルＭＯ８）ランジ
スタが形成され、基板（１１に他方のＰチャネルＭＯ８
）ランジスタが形成されている。すなわち、上記Ｐ型ウ
ェル領域（５）にソース領域層（６）とドレイン領域層
（７）を設け、基板（１）には相補をなす他方のＭＯＳ
）ランク＋ びＮ のチャネルストッパ領域（８）が設けられている
。
示す。図において、（１）はＮ型シリコン基板、（２）
は上記Ｎ型シリコン基板のＭＯＳ ）ランジスタ形成側
主面から拡散形成されたＰ 型のガードリングで、公知
のバイポーラＩＣの分離拡散の手法に準じて形成され、
このガードリングの拡散先端は基板の反対側主面（背面
）にガードリングと同じ導電型の不純物を拡散導入した
高濃度領域層（３）に接続させて半閉曲面（４）が形成
されており、この曲面に包囲された領域を基板と反対の
導電型のＰ型ウェル領域（５） （Ｍ方体型も含まれる
）とし、ここに相補の一方のＮチャネルＭＯ８）ランジ
スタが形成され、基板（１１に他方のＰチャネルＭＯ８
）ランジスタが形成されている。すなわち、上記Ｐ型ウ
ェル領域（５）にソース領域層（６）とドレイン領域層
（７）を設け、基板（１）には相補をなす他方のＭＯＳ
）ランク＋ びＮ のチャネルストッパ領域（８）が設けられている
。
また、基板（１）の両主面には酸化シリコン膜（９）、
（９）、および各トランジスタに訃けるゲート酸化膜を
介したゲート電極を含む電極配線パターン（１０）、
（１０）・・・がアルミニウムを蒸着して形成される。
（９）、および各トランジスタに訃けるゲート酸化膜を
介したゲート電極を含む電極配線パターン（１０）、
（１０）・・・がアルミニウムを蒸着して形成される。
次に上記構造につき製造工程を示す第２図ないし第５図
Ｃ二より説明する。
Ｃ二より説明する。
まず、Ｎ型のシリコン基板（１）の両主面に選択的にＰ
＋拡散を施してガードリング（２）と高濃７度領域（３
）を接続させ、この両者で半閉曲面（４）を形成する（
第２図）。
＋拡散を施してガードリング（２）と高濃７度領域（３
）を接続させ、この両者で半閉曲面（４）を形成する（
第２図）。
次に、シリコン基板（１）のＮ領域層にＰ の選択拡酸
する（第３図）。
する（第３図）。
ついで、前記半閉曲面（ｉ＋で囲まれた領域にＰ型拡散
を施してＰ型ウェル領域（５）を形成する（第４図）。
を施してＰ型ウェル領域（５）を形成する（第４図）。
前記Ｐ型ウェル領域（５）にＮ の選択拡散を施してソ
ース領域層（６）、ドレイン領域層（力、さらに基板の
Ｎ領域層にトランジスタのチャネルストッパ（８）を形
成する（第５図）。
ース領域層（６）、ドレイン領域層（力、さらに基板の
Ｎ領域層にトランジスタのチャネルストッパ（８）を形
成する（第５図）。
蒸上のソース領域層、ドレイン領域層上の酸化シリコン
膜に開孔し、ゲート酸化膜上に夫々の電極配線パターン
（ｔｏ）、 （１０）・・・を形成して相補のＭＯ８Ｉ
Ｃが構成される（第１図）。
膜に開孔し、ゲート酸化膜上に夫々の電極配線パターン
（ｔｏ）、 （１０）・・・を形成して相補のＭＯ８Ｉ
Ｃが構成される（第１図）。
次（二、この発明は第６図に示すように半閉曲面０）を
形成する領域層がＮ領域層でなる実施例の如くしてもよ
い。すなわち、第６図において、（１）はＮ型シリコン
基板、０２）は上記Ｎ型シリコン基板のＭＯＳ）ランジ
スタ形成側主面から拡散形成された１型のガートリング
で、公知のバイポーラＩＣの分離拡散の方法（二重じて
形成され、このガードリングの拡散先端は基板の反対側
主面（背面）にガードリングと同じ導電型の不純物を拡
散導入した高濃度領域層α３）接続させて半閉曲面０が
形成されており、この曲面によって包囲されたＮ型ウェ
ル領域（１１に相補の一方のＰチャネルＭＯ８）ランジ
スタが形成されている。他方のＮチャネルＭＯＳトラン
ジスタはＮ型領域（２）に選択形成されたＰ型領域（５
）にソース領域（６）、ドレイン領域（７）、およびチ
ャネルストッパ０８）が形成されてなり、前記Ｎ型つエ
ン領域（７）が夫々形成されている。また、基板の両主
面には酸化シリコン膜（９）、 （９）、および、各ト
ランジスタにおけるゲート酸化膜を介したゲート電極を
含む配線パターンＱｌ、 ＱＯＩ・・・がアルミニウム
を蒸着して形成されている。
形成する領域層がＮ領域層でなる実施例の如くしてもよ
い。すなわち、第６図において、（１）はＮ型シリコン
基板、０２）は上記Ｎ型シリコン基板のＭＯＳ）ランジ
スタ形成側主面から拡散形成された１型のガートリング
で、公知のバイポーラＩＣの分離拡散の方法（二重じて
形成され、このガードリングの拡散先端は基板の反対側
主面（背面）にガードリングと同じ導電型の不純物を拡
散導入した高濃度領域層α３）接続させて半閉曲面０が
形成されており、この曲面によって包囲されたＮ型ウェ
ル領域（１１に相補の一方のＰチャネルＭＯ８）ランジ
スタが形成されている。他方のＮチャネルＭＯＳトラン
ジスタはＮ型領域（２）に選択形成されたＰ型領域（５
）にソース領域（６）、ドレイン領域（７）、およびチ
ャネルストッパ０８）が形成されてなり、前記Ｎ型つエ
ン領域（７）が夫々形成されている。また、基板の両主
面には酸化シリコン膜（９）、 （９）、および、各ト
ランジスタにおけるゲート酸化膜を介したゲート電極を
含む配線パターンＱｌ、 ＱＯＩ・・・がアルミニウム
を蒸着して形成されている。
次に上記構造につき製造工程を示す第７図ないし第１０
図によって説明する。
図によって説明する。
まず、Ｎ型のシリコン基板（１）の一方の主面に選択拡
散によってＰ型領域（５）を形成する。この際のマスク
として一方の主面のＰ型領域形成予定域に開化（９ｂ）
を有する酸化シリコン膜（９ａ）を一方の主面に、他方
の主面に酸化シリコン膜（９ａ）を夫々用いて施す（第
７図１）。
散によってＰ型領域（５）を形成する。この際のマスク
として一方の主面のＰ型領域形成予定域に開化（９ｂ）
を有する酸化シリコン膜（９ａ）を一方の主面に、他方
の主面に酸化シリコン膜（９ａ）を夫々用いて施す（第
７図１）。
基板表面の酸化シリコン膜（９ａ）をガードリングの開
孔（９ｄ）が設けられた酸化シリコン膜（９Ｃ）にかえ
、Ｎ拡散を施してガードリンク０２と、基板裏面の酸化
シリコン１ｉ（９ｃ）の開孔（９ｄ）からＮ 拡散を施
して設けられた高濃度領域Ｊ’！（１３１とを接続させ
て半閉曲面（財）を形成する（第８図）。
孔（９ｄ）が設けられた酸化シリコン膜（９Ｃ）にかえ
、Ｎ拡散を施してガードリンク０２と、基板裏面の酸化
シリコン１ｉ（９ｃ）の開孔（９ｄ）からＮ 拡散を施
して設けられた高濃度領域Ｊ’！（１３１とを接続させ
て半閉曲面（財）を形成する（第８図）。
基板裏面の酸化シリコン膜（９Ｃ）を開孔のない酸化シ
リコン膜（９）に、表面の酸化シリコン膜（９Ｃ）をＰ
型領域（５）にソース領域とドレイン領域をＮ拡散形成
するための開孔のある酸化シリコン脆（９ｅ）にかえ、
ソース領域（６）、ドレイン領域（力を形成する（第９
図）。
リコン膜（９）に、表面の酸化シリコン膜（９Ｃ）をＰ
型領域（５）にソース領域とドレイン領域をＮ拡散形成
するための開孔のある酸化シリコン脆（９ｅ）にかえ、
ソース領域（６）、ドレイン領域（力を形成する（第９
図）。
次に基板表面の酸化シリコン膜（９ｅ）をＮ型ウェル領
域（１）にソース領域とドレイン領域をＰ拡散形成する
ための開孔を有する酸化シリコ／膜（９ｆ）に型領域（
５）のチャネルストッパ０８）を形成する（第１０図）
。
域（１）にソース領域とドレイン領域をＰ拡散形成する
ための開孔を有する酸化シリコ／膜（９ｆ）に型領域（
５）のチャネルストッパ０８）を形成する（第１０図）
。
斜上のソース領域層、ドレイン領域上の酸化シリコン膜
に開孔し、ゲート酸化膜上に夫々の電極配線パターン（
ｔＯ）、 ＧＯ）・・を形成して相補のＭＯＳ ＩＣが
構成される（第６図）。
に開孔し、ゲート酸化膜上に夫々の電極配線パターン（
ｔＯ）、 ＧＯ）・・を形成して相補のＭＯＳ ＩＣが
構成される（第６図）。
本発明のＣ−ＭＯＳ ＩＣ（合芯ＬＳＩ ）の構造の要
部は第１２図に示すように半閉曲面のガードカップによ
り囲まれる領域、これには直方体型も含まれるが、これ
にＣ−ＭＯＳ）ランジスタの一方を形成している特徴が
あり耐放射線に有効な構造をなすが、公知のバイポーラ
ＩＣの背面拡散によるアイソレーションは第１１図に示
すように、バイポーラトランジスタの個々を分離してい
る点で全く異なる構造である。なお、図において交斜線
を施して示す部分は高濃度領域である。
部は第１２図に示すように半閉曲面のガードカップによ
り囲まれる領域、これには直方体型も含まれるが、これ
にＣ−ＭＯＳ）ランジスタの一方を形成している特徴が
あり耐放射線に有効な構造をなすが、公知のバイポーラ
ＩＣの背面拡散によるアイソレーションは第１１図に示
すように、バイポーラトランジスタの個々を分離してい
る点で全く異なる構造である。なお、図において交斜線
を施して示す部分は高濃度領域である。
この発明のＣ−ＭＯＳ ＩＣ（含ＶＬＳＩ ）によれば
放射腺の入射により電子／正孔対が発生しても、低抵抗
層で形成された半閉曲面のガードカップが相補のＭＯＳ
）ランジスタのいずれか一方を完全に密閉し遮蔽する
ので、寄生ザイリスタの形成による不具合がすべて解決
されるという顕著な効果がある。また、製造も比較的簡
単である利点もある。
放射腺の入射により電子／正孔対が発生しても、低抵抗
層で形成された半閉曲面のガードカップが相補のＭＯＳ
）ランジスタのいずれか一方を完全に密閉し遮蔽する
ので、寄生ザイリスタの形成による不具合がすべて解決
されるという顕著な効果がある。また、製造も比較的簡
単である利点もある。
第１図はこの発明の１実施例の耐放射線半導体素子の断
面図、第２図ないし第５図は上記半導体素子の製造工程
を順次に示すいずれも断面図、第６図はこの発明の別の
１実施例の耐放射線半導体素子の断面図、第７図ないし
第１０図は上記半導体素子の製造工程を順次に示すいず
れも断面図、第１１図は従来のバイポーラＩＣにおける
アイソレーションの構造を示す断面図、第１２図はこの
発明を説明するための断面図である。 １ シリコン基鈑 １．５ ウェル領域 ２．１２ ガードリング ３．１３ 高濃度領域層 ４、■ 半閉曲面 ６、 ６．１６．１６ ソース領域 ８．１８ チャネルストッパ １０、１０・・ 配線パターン 代理人 弁理士 井 上 −男 第１図 第 ２ 図 第 ４ 図 第５図 第７図 第８図
面図、第２図ないし第５図は上記半導体素子の製造工程
を順次に示すいずれも断面図、第６図はこの発明の別の
１実施例の耐放射線半導体素子の断面図、第７図ないし
第１０図は上記半導体素子の製造工程を順次に示すいず
れも断面図、第１１図は従来のバイポーラＩＣにおける
アイソレーションの構造を示す断面図、第１２図はこの
発明を説明するための断面図である。 １ シリコン基鈑 １．５ ウェル領域 ２．１２ ガードリング ３．１３ 高濃度領域層 ４、■ 半閉曲面 ６、 ６．１６．１６ ソース領域 ８．１８ チャネルストッパ １０、１０・・ 配線パターン 代理人 弁理士 井 上 −男 第１図 第 ２ 図 第 ４ 図 第５図 第７図 第８図
Claims (1)
- 相補モスＩＣにおける相補をなすモストランジスタの一
方が、とのモストランジスタ（二外囲するガードリング
を背面鑑二形成されたこれと同導電型の拡散層も二接続
させてなる半閉曲面内の領域に設けられていることを特
徴とする耐放射線半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157783A JPS6050954A (ja) | 1983-08-31 | 1983-08-31 | 耐放射線半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58157783A JPS6050954A (ja) | 1983-08-31 | 1983-08-31 | 耐放射線半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6050954A true JPS6050954A (ja) | 1985-03-22 |
Family
ID=15657196
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58157783A Pending JPS6050954A (ja) | 1983-08-31 | 1983-08-31 | 耐放射線半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6050954A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6480683A (en) * | 1987-09-19 | 1989-03-27 | Matsushita Electric Works Ltd | Switchgear for door |
| EP1542289A1 (fr) * | 2003-12-11 | 2005-06-15 | STMicroelectronics S.A. | Structure MOS résistante aux radiations |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4944555A (ja) * | 1972-09-04 | 1974-04-26 | ||
| JPS5098791A (ja) * | 1973-12-27 | 1975-08-06 | ||
| JPS5368987A (en) * | 1976-12-02 | 1978-06-19 | Fujitsu Ltd | Semiconductor device |
| JPS5866352A (ja) * | 1981-10-16 | 1983-04-20 | Seiko Instr & Electronics Ltd | 半導体集積回路とその製造方法 |
-
1983
- 1983-08-31 JP JP58157783A patent/JPS6050954A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4944555A (ja) * | 1972-09-04 | 1974-04-26 | ||
| JPS5098791A (ja) * | 1973-12-27 | 1975-08-06 | ||
| JPS5368987A (en) * | 1976-12-02 | 1978-06-19 | Fujitsu Ltd | Semiconductor device |
| JPS5866352A (ja) * | 1981-10-16 | 1983-04-20 | Seiko Instr & Electronics Ltd | 半導体集積回路とその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6480683A (en) * | 1987-09-19 | 1989-03-27 | Matsushita Electric Works Ltd | Switchgear for door |
| EP1542289A1 (fr) * | 2003-12-11 | 2005-06-15 | STMicroelectronics S.A. | Structure MOS résistante aux radiations |
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