JPS5866352A - 半導体集積回路とその製造方法 - Google Patents
半導体集積回路とその製造方法Info
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- JPS5866352A JPS5866352A JP56165290A JP16529081A JPS5866352A JP S5866352 A JPS5866352 A JP S5866352A JP 56165290 A JP56165290 A JP 56165290A JP 16529081 A JP16529081 A JP 16529081A JP S5866352 A JPS5866352 A JP S5866352A
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- JP
- Japan
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- well
- transistor
- type
- channel
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ｎチャンネル絶縁ゲート型トランジスタ（以
下ｎ −Ｍ工８）とＰチャンネルＭＩ日（゛ 以下Ｐ−
ＭＩ８）の内方ｔもっ相補型ＭＩＥ？（以下Ｃ−ＭＩＳ
）に対して、バイポーラトランジスタＣＢ、ｒＴ）やｓ
ｒｒ、ｙｇｒｅの接合Ｗｔ界効果トランジスタｃ以下Ｊ
ＩＦＥＴ）などの接合型トランジスタのうち少な（甚１
種を同一半導体チップ上に積載した集積（ロ）路と、そ
の製造方法に関するものである。
下ｎ −Ｍ工８）とＰチャンネルＭＩ日（゛ 以下Ｐ−
ＭＩ８）の内方ｔもっ相補型ＭＩＥ？（以下Ｃ−ＭＩＳ
）に対して、バイポーラトランジスタＣＢ、ｒＴ）やｓ
ｒｒ、ｙｇｒｅの接合Ｗｔ界効果トランジスタｃ以下Ｊ
ＩＦＥＴ）などの接合型トランジスタのうち少な（甚１
種を同一半導体チップ上に積載した集積（ロ）路と、そ
の製造方法に関するものである。
現在、集積伸Ｊ路に用いらハるトランジスタＦｉＭ０８
トランジスタを初めとして、Ｂ、ＴＴ、Ｆ’ＥＴ、ＢＩ
Ｔ（［−ｆｆ及びＭＯＳあるｔＪ７ＭＩＳ型）と檀々あ
るか、それぞれ長所、欠点？−有している。
トランジスタを初めとして、Ｂ、ＴＴ、Ｆ’ＥＴ、ＢＩ
Ｔ（［−ｆｆ及びＭＯＳあるｔＪ７ＭＩＳ型）と檀々あ
るか、それぞれ長所、欠点？−有している。
例、ｔば、Ｍ Ｏ８，’ｐ Ｉ Ｔ９集＠’１Ｂｆｌｆ
ｆ島＜ １．ヤすくかつ［ｋ欠円な消費電力が少なく、
特に０ＭＯ８にしたとき低速勤惰時における消費電力は
極めて少なＬ”、ｅＬかし、駆動能力におＡては、ＢＪ
Ｔ、Ｂ８？τ等接合型に劣り、大電流をとるためにけ占
有＃ＪＨ１１ｒ−χき（せざるを得ない。また、高速動
作や高周波動作にはＢＪＴに一歩ゆすっている現状であ
る。さらにＩｌｌニー路に用い次と良、シ負い値電圧Ｖ
ＴＨの制御が１Ｍｆよ（で六ないため、現在のとζろＢ
、ＴＴ等に比し不利となって論る。
ｆ島＜ １．ヤすくかつ［ｋ欠円な消費電力が少なく、
特に０ＭＯ８にしたとき低速勤惰時における消費電力は
極めて少なＬ”、ｅＬかし、駆動能力におＡては、ＢＪ
Ｔ、Ｂ８？τ等接合型に劣り、大電流をとるためにけ占
有＃ＪＨ１１ｒ−χき（せざるを得ない。また、高速動
作や高周波動作にはＢＪＴに一歩ゆすっている現状であ
る。さらにＩｌｌニー路に用い次と良、シ負い値電圧Ｖ
ＴＨの制御が１Ｍｆよ（で六ないため、現在のとζろＢ
、ＴＴ等に比し不利となって論る。
例えば、時計用工Ｃｆ例にとれば、水晶発振回路からの
３２ＫＨｇの信号を分周するには０ＭＯ８が最も有利で
あるが、ステップモータを駆動するドライバーＭＯＢけ
χを（せざるｆ得ず、チップ面積の加〜５０優を占めて
しまう。
３２ＫＨｇの信号を分周するには０ＭＯ８が最も有利で
あるが、ステップモータを駆動するドライバーＭＯＢけ
χを（せざるｆ得ず、チップ面積の加〜５０優を占めて
しまう。
さらに、電＠電圧低下を検知するＢＬＤけｕｏｊコンパ
レータを含むリニアまたはアナログ助路のためＶＴＨの
制御の悪さがそのまま歩留りに影＊を与えるという欠点
がある。
レータを含むリニアまたはアナログ助路のためＶＴＨの
制御の悪さがそのまま歩留りに影＊を与えるという欠点
がある。
一方、Ｂ、ＴＴは逆に駆動能力が高（、またアナログエ
Ｃに向めではいるが、接合各音や少数キャリア蓄積効果
が大きいため高速動作するには大電流が必登となってし
まう。また、集積密蕨の点でもＭＯＳに劣ってｒたが、
１友Ｌ（注入型＊埋集槓回路）の出現で対等になってき
た。しかし、低速動作時またはスづツチングしていない
ときの１［流ＦｉｃＭＯｆ３に劣る現状である。工”Ｌ
ｍ ｓ工ＴＬは、写１＃が小さく数ｆＪの低電力動作
が可能で数１１）ｎａｇｅ以Ｅの遅延時間領ｔ！ｉ！！
け従来の論理回路中最も低いエネルギーでス゛イッ千が
できるという画期的なものであるが、低速もしくは直流
消費電流は工８Ｌと同じ欠点を有している。オた、Ｊｓ
工Ｔｉｊノー ？ １７・オン型の場合、高周波特性が
優れており、雑音の点でもＪＦＩＴより本良好な特性を
もったトランジスタであるが、論理ＩｃＫは使論Ｋ（（
、逆にノーマリ・オフ型にしたとｉｋ （Ｂａ１Ｔ ）
はやけりキャリア蓄積効果の影ＩＩｌを受けてしまう。
Ｃに向めではいるが、接合各音や少数キャリア蓄積効果
が大きいため高速動作するには大電流が必登となってし
まう。また、集積密蕨の点でもＭＯＳに劣ってｒたが、
１友Ｌ（注入型＊埋集槓回路）の出現で対等になってき
た。しかし、低速動作時またはスづツチングしていない
ときの１［流ＦｉｃＭＯｆ３に劣る現状である。工”Ｌ
ｍ ｓ工ＴＬは、写１＃が小さく数ｆＪの低電力動作
が可能で数１１）ｎａｇｅ以Ｅの遅延時間領ｔ！ｉ！！
け従来の論理回路中最も低いエネルギーでス゛イッ千が
できるという画期的なものであるが、低速もしくは直流
消費電流は工８Ｌと同じ欠点を有している。オた、Ｊｓ
工Ｔｉｊノー ？ １７・オン型の場合、高周波特性が
優れており、雑音の点でもＪＦＩＴより本良好な特性を
もったトランジスタであるが、論理ＩｃＫは使論Ｋ（（
、逆にノーマリ・オフ型にしたとｉｋ （Ｂａ１Ｔ ）
はやけりキャリア蓄積効果の影ＩＩｌを受けてしまう。
それに対［７、ＭＯＢ型８ｉＴは上記のキャリア蓄積効
果がほとんどなくなるので、高速・低消費電力で動作す
るが、ＶＴＨ制御の点では通常のＭＯｓｆｌｆｌ傍な悩
みｆ有している。
果がほとんどなくなるので、高速・低消費電力で動作す
るが、ＶＴＨ制御の点では通常のＭＯｓｆｌｆｌ傍な悩
みｆ有している。
ＬＳＩの応用が各方面に拡がっている現在、ＬＳＩへの
要求は数多く、エリチップ面積を小さく、工り高性能、
多機罷に１より安価にそれらを満たすことが必壺である
。それＫは、要求に応じ各種のデバイスを「ｍ−チップ
上に集積で良ることが望まれる。
要求は数多く、エリチップ面積を小さく、工り高性能、
多機罷に１より安価にそれらを満たすことが必壺である
。それＫは、要求に応じ各種のデバイスを「ｍ−チップ
上に集積で良ることが望まれる。
本発明け、ＣＭＯＢと接合型トランジスタを同一チップ
上に集積する簡琳な′構造、及び製造方法を提供するも
のである。本発明による集積回路は例えば露埋込層１？
有するＰ型基板に高抵抗エピタキシャル層管堆積し、ｎ
埋込層上にｎウェル、を、Ｐ型基板Ｋｌ［接接するエピ
タキシャル層にＰウエルヲ形成し、Ｐウェル円に３Ｍ０
８ｆ、ｆｌウェル内にＢ、ＴＴ、ＪＩＰＩＣＴ（８１丁
も含める）等の接合型及びＰＭＯＢを形成するもので、
ｎｐｎＢＩｉやｎチャンネル、７ＦＩＴは縦型にしてベ
ースやチャンネルＦｉｐウェルと同時に形成し、ｐ％ｐ
Ｂ、７７４）Ｐチャンネルカット Ｂ Ｔ ｉｊ横ｆｆ
１Ｋ形成するものである。各トランジスタのＸ’、ｎ＠
緘はそれぞれ同時の工程で行なうので、工程数の増力口
は少な一０ｔた、エピタキシャル７１、Ｐウェル、ｎウ
ェルの最低３種の不純物密度領域が容易にできるので、
各トランジスタに最適なウェルを選択することがで診る
し、外ウェル下にはｎ埋込み層があるのでたとえ浅いｎ
ウェルでも寄生トランジスタ効果も少な（て済む利点も
ある。上記の例と各領域の導電型を逆にする構造も実現
で舞るが、上記の例を図面を参照しながら詳述する。
上に集積する簡琳な′構造、及び製造方法を提供するも
のである。本発明による集積回路は例えば露埋込層１？
有するＰ型基板に高抵抗エピタキシャル層管堆積し、ｎ
埋込層上にｎウェル、を、Ｐ型基板Ｋｌ［接接するエピ
タキシャル層にＰウエルヲ形成し、Ｐウェル円に３Ｍ０
８ｆ、ｆｌウェル内にＢ、ＴＴ、ＪＩＰＩＣＴ（８１丁
も含める）等の接合型及びＰＭＯＢを形成するもので、
ｎｐｎＢＩｉやｎチャンネル、７ＦＩＴは縦型にしてベ
ースやチャンネルＦｉｐウェルと同時に形成し、ｐ％ｐ
Ｂ、７７４）Ｐチャンネルカット Ｂ Ｔ ｉｊ横ｆｆ
１Ｋ形成するものである。各トランジスタのＸ’、ｎ＠
緘はそれぞれ同時の工程で行なうので、工程数の増力口
は少な一０ｔた、エピタキシャル７１、Ｐウェル、ｎウ
ェルの最低３種の不純物密度領域が容易にできるので、
各トランジスタに最適なウェルを選択することがで診る
し、外ウェル下にはｎ埋込み層があるのでたとえ浅いｎ
ウェルでも寄生トランジスタ効果も少な（て済む利点も
ある。上記の例と各領域の導電型を逆にする構造も実現
で舞るが、上記の例を図面を参照しながら詳述する。
第１図ｂｚｌ〜ｌｄｌ Ｋは本発明による集積回路の製
造工程例と構造例を示している。第１図１ａ） Ｋ Ｉ
／′ｉ、Ｐ型ｓ 、４基板１の一部にム８や８ｂを添加
したｎ型埋込層２を選択ＦＦＪＫ形成する。典型的には
Ｐ型基板１ｉｊ、１０’番〜Ｉ（１”ｚ−” 、 ｎ型
埋込層２は１０” 〜１０’ ｃｍ−” （７’）不純
物密ｔｔａする。表面の酸化＠８を除去し、全面に高抵
抗エピタキシャル層３ｆ推潰し、さらにイオン注入等に
工つてＰウェル４ ｅ １４ ＃ ３ウエル５磨１５を
形成し友断面が第１図（ｂｌである。エピタキシャル層
３にＰ型、ｎ型の両方が用いられ、基板１工リ不純物密
度が低いことがｉｉ！ましく典型的にはＩｔ３”〜ｌＯ
” ｃｍ−”であり、厚みも目的に応じて異なるが２〜
１０μｍ根である。第１図（ｃｌでは、ｐ型領域６．１
６及びｎ型領域７．１７ｆそれぞれ基板１、埋込み層２
に遍するまで形成した断ｒｊ７ｉを示す。
造工程例と構造例を示している。第１図１ａ） Ｋ Ｉ
／′ｉ、Ｐ型ｓ 、４基板１の一部にム８や８ｂを添加
したｎ型埋込層２を選択ＦＦＪＫ形成する。典型的には
Ｐ型基板１ｉｊ、１０’番〜Ｉ（１”ｚ−” 、 ｎ型
埋込層２は１０” 〜１０’ ｃｍ−” （７’）不純
物密ｔｔａする。表面の酸化＠８を除去し、全面に高抵
抗エピタキシャル層３ｆ推潰し、さらにイオン注入等に
工つてＰウェル４ ｅ １４ ＃ ３ウエル５磨１５を
形成し友断面が第１図（ｂｌである。エピタキシャル層
３にＰ型、ｎ型の両方が用いられ、基板１工リ不純物密
度が低いことがｉｉ！ましく典型的にはＩｔ３”〜ｌＯ
” ｃｍ−”であり、厚みも目的に応じて異なるが２〜
１０μｍ根である。第１図（ｃｌでは、ｐ型領域６．１
６及びｎ型領域７．１７ｆそれぞれ基板１、埋込み層２
に遍するまで形成した断ｒｊ７ｉを示す。
ｐ型領域６．１６はチャンネルカットまたはＯＳＳ域と
して用いられ、外ｍｓ域７．１７／ａチャンネルアット
、カラーまたは埋込層用電極として用いられる。この例
ではこれらの深す拡散工程で、Ｐウェル４．１４とｎウ
ェル５，１５も深く形成しているが、望ましくｉｊＰウ
ェル４Ｆｉ基板ＩＫ達しｎウェル５．１５は埋込層２ま
で達する様にする。また、ｐウェル１４ａ埋込ＦＩ２上
なので賽質的拡散深さはｐウェル４より浅くなる。以上
の工程の後、各ウェル円に集積回路の各トランジスタや
その群を形成する。第１図ば１には、ｐウェル４円Ｋｎ
チャンネルＭ Ｏ８Ｑ １ （ソース、ドレインｎ＠
ｋ１．１１ｘ。
して用いられ、外ｍｓ域７．１７／ａチャンネルアット
、カラーまたは埋込層用電極として用いられる。この例
ではこれらの深す拡散工程で、Ｐウェル４．１４とｎウ
ェル５，１５も深く形成しているが、望ましくｉｊＰウ
ェル４Ｆｉ基板ＩＫ達しｎウェル５．１５は埋込層２ま
で達する様にする。また、ｐウェル１４ａ埋込ＦＩ２上
なので賽質的拡散深さはｐウェル４より浅くなる。以上
の工程の後、各ウェル円に集積回路の各トランジスタや
その群を形成する。第１図ば１には、ｐウェル４円Ｋｎ
チャンネルＭ Ｏ８Ｑ １ （ソース、ドレインｎ＠
ｋ１．１１ｘ。
１１２、ゲート［ｔＳＭ１１３．ソース・ドレイン・ゲ
−）１極１０１ 、１０２ 、１０３から成る）、ｓウ
ェル５円にＰチャンネルＭＯＥＩＱ！ （ソース、ドレ
インＰ領域２１１ 、２１２ 、ゲート酸化膜２１３
、ソース、ト°レイン、ゲート電極２０１ 、２０２
、２０３から成る）、ｔＬウェル１５内にｐｕｐ横ｇＢ
ＪＴＱ４ （ｒ。
−）１極１０１ 、１０２ 、１０３から成る）、ｓウ
ェル５円にＰチャンネルＭＯＥＩＱ！ （ソース、ドレ
インＰ領域２１１ 、２１２ 、ゲート酸化膜２１３
、ソース、ト°レイン、ゲート電極２０１ 、２０２
、２０３から成る）、ｔＬウェル１５内にｐｕｐ横ｇＢ
ＪＴＱ４ （ｒ。
ミッタコレクタＰ領域４１１ 、４１２及びエミッタ・
コレクタ、ペース電極４０１ 、４０２ 、４０３から
成る）を設け、かつｐウェル１４をｎｐｎ縦型Ｂ、ＴＴ
Ｑ３（エミッタ′またはコレクタｎ領域３１１．ベース
に′領域３１３．エミッタ、コレクタ、ベースを極３ｏ
１゜３０２ 、３０３から成る）のペース領域とした断
面を示す。この例では、少なく共Ｐ領域２１１ 、２１
２ 。
コレクタ、ペース電極４０１ 、４０２ 、４０３から
成る）を設け、かつｐウェル１４をｎｐｎ縦型Ｂ、ＴＴ
Ｑ３（エミッタ′またはコレクタｎ領域３１１．ベース
に′領域３１３．エミッタ、コレクタ、ベースを極３ｏ
１゜３０２ 、３０３から成る）のペース領域とした断
面を示す。この例では、少なく共Ｐ領域２１１ 、２１
２ 。
３１３ 、４１１ 、４１２を回鯖に、またｎ領域１１
１ 、１１２ 、３１１ ｆｆＡＦｉｋにそれぞれ形成
することかで衣る。
１ 、１１２ 、３１１ ｆｆＡＦｉｋにそれぞれ形成
することかで衣る。
上述の工程によって実現さり、たＣ ＭＯＥＩ におい
てｉｊ％ウェル５の底に埋込層２があるのでラッチアッ
プの防止がで１１４かつウェル深さは即ちエピタキシャ
ル層は極１にうす（形成で舞る。そのため、従来のウェ
ル形成に必要な高ｇ長時間処理が短か（で★、集積ＩＭ
ｆを同上しやすい利点がある。また、ｎｐｎＢＪＴのぺ
−ｘ （ｐウ−Ｚ ル１４ 、’） ｕ埋込層２に運す
るので、高Ｌ／ＩＡＩＮ 、低い立あがり電圧が得やす
ぐ、また倒立型で用いても特性の低１ヒは少なくで倉る
。Ｐウェル４社必ずしも基板１まで達する必要ねなく、
基板ＩＮからの拡散層と連続していても工いし、Ｐ型領
域６によって完全に分離されるので間馳はない。第２図
に、不純物（キャリア）密ｌプロファイルを示す。第２
図（α１は、ｐウェル４の断面方向の分布すでｐウェル
４が基６１に達しないと六を示し、同時に形成しｆｃｐ
ウェル１４の深さも浅（で★る（分布α）。第２図（ｂ
ｌは、ｐウェル４が基板１に達したときの分布すと、ｐ
ウェル１４の断面方向分布αを示す。
てｉｊ％ウェル５の底に埋込層２があるのでラッチアッ
プの防止がで１１４かつウェル深さは即ちエピタキシャ
ル層は極１にうす（形成で舞る。そのため、従来のウェ
ル形成に必要な高ｇ長時間処理が短か（で★、集積ＩＭ
ｆを同上しやすい利点がある。また、ｎｐｎＢＪＴのぺ
−ｘ （ｐウ−Ｚ ル１４ 、’） ｕ埋込層２に運す
るので、高Ｌ／ＩＡＩＮ 、低い立あがり電圧が得やす
ぐ、また倒立型で用いても特性の低１ヒは少なくで倉る
。Ｐウェル４社必ずしも基板１まで達する必要ねなく、
基板ＩＮからの拡散層と連続していても工いし、Ｐ型領
域６によって完全に分離されるので間馳はない。第２図
に、不純物（キャリア）密ｌプロファイルを示す。第２
図（α１は、ｐウェル４の断面方向の分布すでｐウェル
４が基６１に達しないと六を示し、同時に形成しｆｃｐ
ウェル１４の深さも浅（で★る（分布α）。第２図（ｂ
ｌは、ｐウェル４が基板１に達したときの分布すと、ｐ
ウェル１４の断面方向分布αを示す。
第３図１ｃｃｌ 〜ｌｃｌ Ｋ Ｂ、本発明によるＣＭ
Ｏ日トＪＦＩＣＴの混載した集積回路の製造方法及びそ
の構造１−妙明するための断面を示す。ＩＩｃａ図ｍｌ
Ｋは、第１翻ｌｃ）と同様に、Ｐ型基板Ｉ Ｋ ｎ型埋
込層２．エピタキシャル層３（この場合算−型が望まし
Ｌｆｈ）、ｐウェル４．１４ｆ形成した断面を示す。こ
の例では、ｎｆｙエルは拡散を用いず、エピタキシャル
層３を高抵抗のそのままを用込ている。酸化膜１８はゲ
ート絶縁膜１１３ 、２１３として用いるため必要な部
分のみ薄（している。また、ボロンイオン注入領域１１
０ 、５１０はｎチャンネルＭＯ＋３及びｎチャンネル
ドープのチャンネルドープとしてそれぞれし負い値電圧
ｖ’ｒａ制御あるいはゲーム制御効ＷＡり制御として同
時に形成した。第３図（６１に灯、３またはｐ〜域形成
石開孔を行ない、電極もしくは配線の一部となり得る部
分に低不純物ｖｉｘ度８ｉ多結１層９を残した断面を示
した。第３図１ｃ）には、イオン注入法もしく汀通常の
熱炉不純物デポジション及び拡散工程に１って各トラン
ジスタの電極及び多結晶配線を設けた断面を示す。ｎチ
ャンネルＭＯ８Ｑ１は、多結晶１０１ 、１０２ 、１
０３ ｆ用ｒ ？Ｌ Ｗ不純物全セルファラインによっ
て添刀ａしソース、ドレインＩＪｌ竣及びゲート電極を
形成している。ｐチャンネルＭＯ８Ｑ、も１８′１ｌＩ
ｒｐ型不純物を選択的に添加することがで負る。ｐチャ
ンスルＭＯ８Ｑ、の手ヤンメルは高抵抗ｎウェル５円に
できるため、パン＋スルーもしくけＢｉＴとして動作す
ることかで負る。この例ではＭＯＢのソース・ドレイン
領域は、一部を多結晶ケ介して直接コンタクトしている
が、ＣＭＵ８なので多結晶に対し不純物の選択添加が必
要であるが、例えば九チャンネルＭＯＢのゲート電極１
０３にｐ型不祠物ケ添加することも＠能である。π手ヤ
ンエルＪ−ｔｉｓｔ（ｔ’ｘＦｉ’ｐｐｍτ）Ｑｉ＊、
ンーｘｃｉｙｔｔａｈ−レイン）。
Ｏ日トＪＦＩＣＴの混載した集積回路の製造方法及びそ
の構造１−妙明するための断面を示す。ＩＩｃａ図ｍｌ
Ｋは、第１翻ｌｃ）と同様に、Ｐ型基板Ｉ Ｋ ｎ型埋
込層２．エピタキシャル層３（この場合算−型が望まし
Ｌｆｈ）、ｐウェル４．１４ｆ形成した断面を示す。こ
の例では、ｎｆｙエルは拡散を用いず、エピタキシャル
層３を高抵抗のそのままを用込ている。酸化膜１８はゲ
ート絶縁膜１１３ 、２１３として用いるため必要な部
分のみ薄（している。また、ボロンイオン注入領域１１
０ 、５１０はｎチャンネルＭＯ＋３及びｎチャンネル
ドープのチャンネルドープとしてそれぞれし負い値電圧
ｖ’ｒａ制御あるいはゲーム制御効ＷＡり制御として同
時に形成した。第３図（６１に灯、３またはｐ〜域形成
石開孔を行ない、電極もしくは配線の一部となり得る部
分に低不純物ｖｉｘ度８ｉ多結１層９を残した断面を示
した。第３図１ｃ）には、イオン注入法もしく汀通常の
熱炉不純物デポジション及び拡散工程に１って各トラン
ジスタの電極及び多結晶配線を設けた断面を示す。ｎチ
ャンネルＭＯ８Ｑ１は、多結晶１０１ 、１０２ 、１
０３ ｆ用ｒ ？Ｌ Ｗ不純物全セルファラインによっ
て添刀ａしソース、ドレインＩＪｌ竣及びゲート電極を
形成している。ｐチャンネルＭＯ８Ｑ、も１８′１ｌＩ
ｒｐ型不純物を選択的に添加することがで負る。ｐチャ
ンスルＭＯ８Ｑ、の手ヤンメルは高抵抗ｎウェル５円に
できるため、パン＋スルーもしくけＢｉＴとして動作す
ることかで負る。この例ではＭＯＢのソース・ドレイン
領域は、一部を多結晶ケ介して直接コンタクトしている
が、ＣＭＵ８なので多結晶に対し不純物の選択添加が必
要であるが、例えば九チャンネルＭＯＢのゲート電極１
０３にｐ型不祠物ケ添加することも＠能である。π手ヤ
ンエルＪ−ｔｉｓｔ（ｔ’ｘＦｉ’ｐｐｍτ）Ｑｉ＊、
ンーｘｃｉｙｔｔａｈ−レイン）。
ゲート電極５０１ 、５０３共に多結晶を介して不純物
全添加してｈるのて、ｎウェル５中への拡散ＦＪ浅くで
負る。回帰１／Ｃ，ｐ４−ヤンネルＪ−１Ｅ丁（ま＊ｂ
８ ｉ Ｔ ） Ｑｓ ４、ｐ ６１ ｓ、 １４中
に横型に形成されて＾る。本発明ｆ：ｒ−ｓｉｒ、ｍｏ
ｓｓｙテ混載集積−路に適用する場合、エピタキシャル
輸３＃ｐウェル４，１４等の不純物蜜ｉが低いので分離
ｐ型領域６．１６やｎｍ＠域７，１７の存在は寄生効果
をな（す上で有効である。
全添加してｈるのて、ｎウェル５中への拡散ＦＪ浅くで
負る。回帰１／Ｃ，ｐ４−ヤンネルＪ−１Ｅ丁（ま＊ｂ
８ ｉ Ｔ ） Ｑｓ ４、ｐ ６１ ｓ、 １４中
に横型に形成されて＾る。本発明ｆ：ｒ−ｓｉｒ、ｍｏ
ｓｓｙテ混載集積−路に適用する場合、エピタキシャル
輸３＃ｐウェル４，１４等の不純物蜜ｉが低いので分離
ｐ型領域６．１６やｎｍ＠域７，１７の存在は寄生効果
をな（す上で有効である。
第４翻ｌｃ１ 、 （６１には本発明に酸化膜分離を適
用して集積密＃を向上した例が示されている。各１１［
極には多結晶を配した例で、第３図の例と同様なので詳
しい説明は省略するが、分離用酸化膜１０８會設けるこ
とによｎ第３図のｐ型領域６ 、１６ ｓ ｎ型領域７
．１７を省いた構造である。ウェル領域へのコンタクト
は、多結晶１０１や２０１を介して？Ｔなっている。
用して集積密＃を向上した例が示されている。各１１［
極には多結晶を配した例で、第３図の例と同様なので詳
しい説明は省略するが、分離用酸化膜１０８會設けるこ
とによｎ第３図のｐ型領域６ 、１６ ｓ ｎ型領域７
．１７を省いた構造である。ウェル領域へのコンタクト
は、多結晶１０１や２０１を介して？Ｔなっている。
以上の傍に、本発明に工れけ一擲電型基鈑と逆＊＊型の
ＭＯＢ（一般的にはＭイＳ）を基板上のｉｊｌ、接エビ
タギシャル層内の一部電型ウエル内に形成し、仲は逆導
電型埋込層上の逆導電型ウェル内に形成するもので、ｉ
＆型及び横型のＢ；ｆＴ、：Ｉ−ＦＭ？（８＜Ｔ）、−
導電型ＭＩＥＩ（８ｊＴも含める）？組み入れることか
で★る。また縦型Ｂ、Ｔ？ ノヘースは逆導電型ウェル
と回路にで★−必要に応じ拡散抵抗もｎ９工ル円のｐウ
ェル′ｊたＦｉｐミルウェルｎウェルに１って組み込め
る。比較的薄いエピタキシセルｍ１−使うので分離や埋
込層電極やウェルの形ａ：汀短時間でしかも１賽に行な
える。また、高抵抗エピタキシャル層すのテ、ウェルの
密ｆＬ比較的自由に選択できて、各種のトランジスタの
最適値に選べ、その意味で同導電型ウェルにも複数種類
の混載が可能である。
ＭＯＢ（一般的にはＭイＳ）を基板上のｉｊｌ、接エビ
タギシャル層内の一部電型ウエル内に形成し、仲は逆導
電型埋込層上の逆導電型ウェル内に形成するもので、ｉ
＆型及び横型のＢ；ｆＴ、：Ｉ−ＦＭ？（８＜Ｔ）、−
導電型ＭＩＥＩ（８ｊＴも含める）？組み入れることか
で★る。また縦型Ｂ、Ｔ？ ノヘースは逆導電型ウェル
と回路にで★−必要に応じ拡散抵抗もｎ９工ル円のｐウ
ェル′ｊたＦｉｐミルウェルｎウェルに１って組み込め
る。比較的薄いエピタキシセルｍ１−使うので分離や埋
込層電極やウェルの形ａ：汀短時間でしかも１賽に行な
える。また、高抵抗エピタキシャル層すのテ、ウェルの
密ｆＬ比較的自由に選択できて、各種のトランジスタの
最適値に選べ、その意味で同導電型ウェルにも複数種類
の混載が可能である。
本発明の適用で負る集積回路は、高速論理と低速ｍ埋管
混載するもの（例えばＭＨｚ水晶時計用工Ｃ）、高い駆
動力をもつＰＪＴとＭＯ＆論理を混載するもの（例えば
アナログ時計用ＩＣ）、ティジタル（ロ）路とアナログ
回路の混在（ムＤ、ＤＡｉ俟器）等々応用に極めて広く
、工業的価値は高い。
混載するもの（例えばＭＨｚ水晶時計用工Ｃ）、高い駆
動力をもつＰＪＴとＭＯ＆論理を混載するもの（例えば
アナログ時計用ＩＣ）、ティジタル（ロ）路とアナログ
回路の混在（ムＤ、ＤＡｉ俟器）等々応用に極めて広く
、工業的価値は高い。
第１図【α１〜ｔｄ１は、本発明による集積回路の裂造
工程と構造を説明するための断面図、第２図（α）＆び
１６＋は本発明の実施例における模式的ギヤ１１ア密闇
プロファイル、第３図ｆＧ１〜Ｅ４１は本発明の他の実
施例をｉｆ？明するための断面図、第４図（ａｌ及び１
＆１は本発明のさらに他の実施例を説明するための断面
図である。 １・拳ｐ型ａ６基板 ２・・ｎ型埋込１１３・・高抵抗
エピタキシャルＪｍ４．１４・ＩＩｐウェル５、］５・
・ｎウェル ６．１６”Ｐ型領域 ７゜１７６ ａ ％
型領域 ８．１８．２８．１０８−−酸化膜Ｑ１・ｅ舊
チャンネルＭＯ８Ｑ、・・ｐチャンネＡ／ Ｍ ＯＨＱ
ｓ ｅ ｍ ｎｐ％Ｂ８Ｔ、Ｑ４″”ｌ？ＬＰ！ＬＴ
Ｔ Ｑ ６ ａ ６ ＢチャンネルＪ−８ｊＴ ＧＬ
ｓ”Ｆ手センネルＪ−：Ｆ １１： Ｔ。 以 上 出願人 株式会社纂二精工舎 代理人 弁理士最 上 務 第１図（α） □□二＝二ユニ＝ど２ 〜ｌ １３ ｊ 第２図（θ） 第 ２ 図 （ｂン
工程と構造を説明するための断面図、第２図（α）＆び
１６＋は本発明の実施例における模式的ギヤ１１ア密闇
プロファイル、第３図ｆＧ１〜Ｅ４１は本発明の他の実
施例をｉｆ？明するための断面図、第４図（ａｌ及び１
＆１は本発明のさらに他の実施例を説明するための断面
図である。 １・拳ｐ型ａ６基板 ２・・ｎ型埋込１１３・・高抵抗
エピタキシャルＪｍ４．１４・ＩＩｐウェル５、］５・
・ｎウェル ６．１６”Ｐ型領域 ７゜１７６ ａ ％
型領域 ８．１８．２８．１０８−−酸化膜Ｑ１・ｅ舊
チャンネルＭＯ８Ｑ、・・ｐチャンネＡ／ Ｍ ＯＨＱ
ｓ ｅ ｍ ｎｐ％Ｂ８Ｔ、Ｑ４″”ｌ？ＬＰ！ＬＴ
Ｔ Ｑ ６ ａ ６ ＢチャンネルＪ−８ｊＴ ＧＬ
ｓ”Ｆ手センネルＪ−：Ｆ １１： Ｔ。 以 上 出願人 株式会社纂二精工舎 代理人 弁理士最 上 務 第１図（α） □□二＝二ユニ＝ど２ 〜ｌ １３ ｊ 第２図（θ） 第 ２ 図 （ｂン
Claims (1)
- 【特許請求の範囲】 口）相補型絶縁ゲート・トランジスタと、バイポーラ・
トランジスタもしくは接合型電界効果トランジスタ等の
接合型トランジスタの少なく共１種とが混載する半導体
集積回路において、一導電型基板上の高抵抗エピタキシ
ャル層内に形成された一部を型ウェル領域に逆導電型チ
ャンネル絶縁ゲートトランジスタを、前記エピタキシャ
ル層で逆導電型低抵抗埋込層上の逆導電型ウェル領域に
一部１１型チャンネル絶縁ゲートトランジスタ、逆褥電
型エミッタ′ｆｒ有する逆導電型縦型バイポーラトラン
ジスタ、もしくは逆導電型チャンネル縦Ｗ接合型電界効
果トランジスタ、さらに−導電型エミツタヲ有する一部
１！型横型バイポーラトランジスタもしくは一部電型チ
ヤンネル横型接合型電界効果トランジスタを形成したこ
とを特徴とする半導体集積回路。 １２１ 前記逆導電型縦型バイポーラトランジスタ４
しくけ逆導電型チャンネル縦Ｍ接合型電界効果トランジ
スタの形成された逆導電型ウェル領域に対し、前ｍｒ［
！導電型チャンネル絶縁ゲートトランジｘｐｔ’ｔｔｕ
−ｓｔ型型機型バイポーラトランジスタ形成された逆導
電型ウェル領域の方が不純物奇警の高いことを特徴とす
る特許請求の範囲第１項記載の半導体集積回路。 ｔｓＩｌｉｔ ｅ 逆導電型チャンネル絶縁ゲートトラ
ンジスタの周りの一部電型チヤンネルカット領域ト、前
配逆導電型つェル領竣間の一導電型分離領域とがそれぞ
れ一部１１型基１ｉＫ遅する如（設けられた特許請求の
範囲第１項もしくは第２．ＩＪＩ紀載の半導体集積回路
。 （４１選択的に逆導電型低抵抗埋込領域を形成した一導
電型基＊に高抵抗エピタキシャル層を成長する工程、前
記埋込階上の前記エピタキシャル層の少な（共一部に逆
４電型ウェルを、また前記埋込層上でなめ前記エピタキ
シャル層の一部に−導電型ウェルをそれぞれ形成し、か
つ、該−導１［型ウェルと同時に前記埋込層上のエピタ
キシャル層の一部に逆導を型バイポーラトランジスタの
−４１１１を型ペース領域を形成する工程、各トランジ
スタの分離領域及び埋込１−引出し領練を設ける工程、
前記逆導市型つェル円に一導電型不純物を添加して一部
電型バイボーラトランジスタのエミッタ及びコｌ／クタ
領域、−導電型チヤンネル接合型電界効果トランジスタ
のソース及びドレイン軸線、さらニ逆導電型バイポーラ
トランジスタのベーヌ＊極領塘と、逆４へ型チャンネル
接合型電界効果トランジスタのゲート領域と、−導電型
チャンネル絶縁ゲートトランジスタのソース及びドレイ
ン領域とを同時に形成する工程、前記ｐウェル内の逆導
１０手ヤンメル絶縁ゲートトランジスタのソース及びド
レイン領域と、前記逆尋％型バイポーラトランジスタの
エミッタ（またはコレクタ）領域もしくは逆４賜゛型チ
ャンネル接合型電界効果トランジスタのソース（筐たは
ドレイン）領域を逆導′ｗｔ型不純物？添加して同時に
形成する工程、とから成る一連の工程？含む半導体集積
回路の製造万ε。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56165290A JPS5866352A (ja) | 1981-10-16 | 1981-10-16 | 半導体集積回路とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56165290A JPS5866352A (ja) | 1981-10-16 | 1981-10-16 | 半導体集積回路とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5866352A true JPS5866352A (ja) | 1983-04-20 |
Family
ID=15809513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56165290A Pending JPS5866352A (ja) | 1981-10-16 | 1981-10-16 | 半導体集積回路とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5866352A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6050952A (ja) * | 1983-08-31 | 1985-03-22 | Toshiba Corp | 耐放射線半導体素子 |
| JPS6050953A (ja) * | 1983-08-31 | 1985-03-22 | Toshiba Corp | 耐放射線半導体素子 |
| JPS6050954A (ja) * | 1983-08-31 | 1985-03-22 | Toshiba Corp | 耐放射線半導体素子 |
| JPS63284846A (ja) * | 1987-05-18 | 1988-11-22 | Res Dev Corp Of Japan | 半導体集積回路 |
| US4818720A (en) * | 1983-10-07 | 1989-04-04 | Kabushiki Kaisha Toshiba | Method for manufacturing a BiCMOS device |
| WO1995023430A1 (en) * | 1994-02-28 | 1995-08-31 | National Semiconductor Corporation | Bipolar and bicmos structures and methods of fabrication |
-
1981
- 1981-10-16 JP JP56165290A patent/JPS5866352A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6050952A (ja) * | 1983-08-31 | 1985-03-22 | Toshiba Corp | 耐放射線半導体素子 |
| JPS6050953A (ja) * | 1983-08-31 | 1985-03-22 | Toshiba Corp | 耐放射線半導体素子 |
| JPS6050954A (ja) * | 1983-08-31 | 1985-03-22 | Toshiba Corp | 耐放射線半導体素子 |
| US4818720A (en) * | 1983-10-07 | 1989-04-04 | Kabushiki Kaisha Toshiba | Method for manufacturing a BiCMOS device |
| US4965220A (en) * | 1983-10-07 | 1990-10-23 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor integrated circuit device comprising an MOS transistor and a bipolar transistor |
| JPS63284846A (ja) * | 1987-05-18 | 1988-11-22 | Res Dev Corp Of Japan | 半導体集積回路 |
| JPH0370377B2 (ja) * | 1987-05-18 | 1991-11-07 | Shingijutsu Jigyodan | |
| WO1995023430A1 (en) * | 1994-02-28 | 1995-08-31 | National Semiconductor Corporation | Bipolar and bicmos structures and methods of fabrication |
| US5543653A (en) * | 1994-02-28 | 1996-08-06 | National Semiconductor Corporation | Bipolar and BiCMOS structures |
| US5580798A (en) * | 1994-02-28 | 1996-12-03 | National Semiconductor Corporation | Method of fabricating bipolar transistor having a guard ring |
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