JPS5866352A - 半導体集積回路とその製造方法 - Google Patents
半導体集積回路とその製造方法Info
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- JPS5866352A JPS5866352A JP56165290A JP16529081A JPS5866352A JP S5866352 A JPS5866352 A JP S5866352A JP 56165290 A JP56165290 A JP 56165290A JP 16529081 A JP16529081 A JP 16529081A JP S5866352 A JPS5866352 A JP S5866352A
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- JP
- Japan
- Prior art keywords
- conductivity type
- well
- transistor
- type
- channel
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、nチャンネル絶縁ゲート型トランジスタ(以
下n −M工8)とPチャンネルMI日(゛ 以下P−
MI8)の内方tもっ相補型MIE?(以下C−MIS
)に対して、バイポーラトランジスタCB、rT)やs
rr、ygreの接合Wt界効果トランジスタc以下J
IFET)などの接合型トランジスタのうち少な(甚1
種を同一半導体チップ上に積載した集積(ロ)路と、そ
の製造方法に関するものである。
下n −M工8)とPチャンネルMI日(゛ 以下P−
MI8)の内方tもっ相補型MIE?(以下C−MIS
)に対して、バイポーラトランジスタCB、rT)やs
rr、ygreの接合Wt界効果トランジスタc以下J
IFET)などの接合型トランジスタのうち少な(甚1
種を同一半導体チップ上に積載した集積(ロ)路と、そ
の製造方法に関するものである。
現在、集積伸J路に用いらハるトランジスタFiM08
トランジスタを初めとして、B、TT、F’ET、BI
T([−ff及びMOSあるtJ7MIS型)と檀々あ
るか、それぞれ長所、欠点?−有している。
トランジスタを初めとして、B、TT、F’ET、BI
T([−ff及びMOSあるtJ7MIS型)と檀々あ
るか、それぞれ長所、欠点?−有している。
例、tば、M O8,’p I T9集@’1Bflf
f島< 1.ヤすくかつ[k欠円な消費電力が少なく、
特に0MO8にしたとき低速勤惰時における消費電力は
極めて少なL”、eLかし、駆動能力におAては、BJ
T、B8?τ等接合型に劣り、大電流をとるためにけ占
有#JH11r−χき(せざるを得ない。また、高速動
作や高周波動作にはBJTに一歩ゆすっている現状であ
る。さらにIllニー路に用い次と良、シ負い値電圧V
THの制御が1Mfよ(で六ないため、現在のとζろB
、TT等に比し不利となって論る。
f島< 1.ヤすくかつ[k欠円な消費電力が少なく、
特に0MO8にしたとき低速勤惰時における消費電力は
極めて少なL”、eLかし、駆動能力におAては、BJ
T、B8?τ等接合型に劣り、大電流をとるためにけ占
有#JH11r−χき(せざるを得ない。また、高速動
作や高周波動作にはBJTに一歩ゆすっている現状であ
る。さらにIllニー路に用い次と良、シ負い値電圧V
THの制御が1Mfよ(で六ないため、現在のとζろB
、TT等に比し不利となって論る。
例えば、時計用工Cf例にとれば、水晶発振回路からの
32KHgの信号を分周するには0MO8が最も有利で
あるが、ステップモータを駆動するドライバーMOBけ
χを(せざるf得ず、チップ面積の加〜50優を占めて
しまう。
32KHgの信号を分周するには0MO8が最も有利で
あるが、ステップモータを駆動するドライバーMOBけ
χを(せざるf得ず、チップ面積の加〜50優を占めて
しまう。
さらに、電@電圧低下を検知するBLDけuojコンパ
レータを含むリニアまたはアナログ助路のためVTHの
制御の悪さがそのまま歩留りに影*を与えるという欠点
がある。
レータを含むリニアまたはアナログ助路のためVTHの
制御の悪さがそのまま歩留りに影*を与えるという欠点
がある。
一方、B、TTは逆に駆動能力が高(、またアナログエ
Cに向めではいるが、接合各音や少数キャリア蓄積効果
が大きいため高速動作するには大電流が必登となってし
まう。また、集積密蕨の点でもMOSに劣ってrたが、
1友L(注入型*埋集槓回路)の出現で対等になってき
た。しかし、低速動作時またはスづツチングしていない
ときの1[流FicMOf3に劣る現状である。工”L
m s工TLは、写1#が小さく数fJの低電力動作
が可能で数11)nage以Eの遅延時間領t!i!!
け従来の論理回路中最も低いエネルギーでス゛イッ千が
できるという画期的なものであるが、低速もしくは直流
消費電流は工8Lと同じ欠点を有している。オた、Js
工Tijノー ? 17・オン型の場合、高周波特性が
優れており、雑音の点でもJFITより本良好な特性を
もったトランジスタであるが、論理IcKは使論K((
、逆にノーマリ・オフ型にしたとik (Ba1T )
はやけりキャリア蓄積効果の影IIlを受けてしまう。
Cに向めではいるが、接合各音や少数キャリア蓄積効果
が大きいため高速動作するには大電流が必登となってし
まう。また、集積密蕨の点でもMOSに劣ってrたが、
1友L(注入型*埋集槓回路)の出現で対等になってき
た。しかし、低速動作時またはスづツチングしていない
ときの1[流FicMOf3に劣る現状である。工”L
m s工TLは、写1#が小さく数fJの低電力動作
が可能で数11)nage以Eの遅延時間領t!i!!
け従来の論理回路中最も低いエネルギーでス゛イッ千が
できるという画期的なものであるが、低速もしくは直流
消費電流は工8Lと同じ欠点を有している。オた、Js
工Tijノー ? 17・オン型の場合、高周波特性が
優れており、雑音の点でもJFITより本良好な特性を
もったトランジスタであるが、論理IcKは使論K((
、逆にノーマリ・オフ型にしたとik (Ba1T )
はやけりキャリア蓄積効果の影IIlを受けてしまう。
それに対[7、MOB型8iTは上記のキャリア蓄積効
果がほとんどなくなるので、高速・低消費電力で動作す
るが、VTH制御の点では通常のMOsflfl傍な悩
みf有している。
果がほとんどなくなるので、高速・低消費電力で動作す
るが、VTH制御の点では通常のMOsflfl傍な悩
みf有している。
LSIの応用が各方面に拡がっている現在、LSIへの
要求は数多く、エリチップ面積を小さく、工り高性能、
多機罷に1より安価にそれらを満たすことが必壺である
。それKは、要求に応じ各種のデバイスを「m−チップ
上に集積で良ることが望まれる。
要求は数多く、エリチップ面積を小さく、工り高性能、
多機罷に1より安価にそれらを満たすことが必壺である
。それKは、要求に応じ各種のデバイスを「m−チップ
上に集積で良ることが望まれる。
本発明け、CMOBと接合型トランジスタを同一チップ
上に集積する簡琳な′構造、及び製造方法を提供するも
のである。本発明による集積回路は例えば露埋込層1?
有するP型基板に高抵抗エピタキシャル層管堆積し、n
埋込層上にnウェル、を、P型基板Kl[接接するエピ
タキシャル層にPウエルヲ形成し、Pウェル円に3M0
8f、flウェル内にB、TT、JIPICT(81丁
も含める)等の接合型及びPMOBを形成するもので、
npnBIiやnチャンネル、7FITは縦型にしてベ
ースやチャンネルFipウェルと同時に形成し、p%p
B、774)Pチャンネルカット B T ij横ff
1K形成するものである。各トランジスタのX’、n@
緘はそれぞれ同時の工程で行なうので、工程数の増力口
は少な一0tた、エピタキシャル71、Pウェル、nウ
ェルの最低3種の不純物密度領域が容易にできるので、
各トランジスタに最適なウェルを選択することがで診る
し、外ウェル下にはn埋込み層があるのでたとえ浅いn
ウェルでも寄生トランジスタ効果も少な(て済む利点も
ある。上記の例と各領域の導電型を逆にする構造も実現
で舞るが、上記の例を図面を参照しながら詳述する。
上に集積する簡琳な′構造、及び製造方法を提供するも
のである。本発明による集積回路は例えば露埋込層1?
有するP型基板に高抵抗エピタキシャル層管堆積し、n
埋込層上にnウェル、を、P型基板Kl[接接するエピ
タキシャル層にPウエルヲ形成し、Pウェル円に3M0
8f、flウェル内にB、TT、JIPICT(81丁
も含める)等の接合型及びPMOBを形成するもので、
npnBIiやnチャンネル、7FITは縦型にしてベ
ースやチャンネルFipウェルと同時に形成し、p%p
B、774)Pチャンネルカット B T ij横ff
1K形成するものである。各トランジスタのX’、n@
緘はそれぞれ同時の工程で行なうので、工程数の増力口
は少な一0tた、エピタキシャル71、Pウェル、nウ
ェルの最低3種の不純物密度領域が容易にできるので、
各トランジスタに最適なウェルを選択することがで診る
し、外ウェル下にはn埋込み層があるのでたとえ浅いn
ウェルでも寄生トランジスタ効果も少な(て済む利点も
ある。上記の例と各領域の導電型を逆にする構造も実現
で舞るが、上記の例を図面を参照しながら詳述する。
第1図bzl〜ldl Kは本発明による集積回路の製
造工程例と構造例を示している。第1図1a) K I
/′i、P型s 、4基板1の一部にム8や8bを添加
したn型埋込層2を選択FFJK形成する。典型的には
P型基板1ij、10’番〜I(1”z−” 、 n型
埋込層2は10” 〜10’ cm−” (7’)不純
物密ttaする。表面の酸化@8を除去し、全面に高抵
抗エピタキシャル層3f推潰し、さらにイオン注入等に
工つてPウェル4 e 14 # 3ウエル5磨15を
形成し友断面が第1図(blである。エピタキシャル層
3にP型、n型の両方が用いられ、基板1工リ不純物密
度が低いことがii!ましく典型的にはIt3”〜lO
” cm−”であり、厚みも目的に応じて異なるが2〜
10μm根である。第1図(clでは、p型領域6.1
6及びn型領域7.17fそれぞれ基板1、埋込み層2
に遍するまで形成した断rj7iを示す。
造工程例と構造例を示している。第1図1a) K I
/′i、P型s 、4基板1の一部にム8や8bを添加
したn型埋込層2を選択FFJK形成する。典型的には
P型基板1ij、10’番〜I(1”z−” 、 n型
埋込層2は10” 〜10’ cm−” (7’)不純
物密ttaする。表面の酸化@8を除去し、全面に高抵
抗エピタキシャル層3f推潰し、さらにイオン注入等に
工つてPウェル4 e 14 # 3ウエル5磨15を
形成し友断面が第1図(blである。エピタキシャル層
3にP型、n型の両方が用いられ、基板1工リ不純物密
度が低いことがii!ましく典型的にはIt3”〜lO
” cm−”であり、厚みも目的に応じて異なるが2〜
10μm根である。第1図(clでは、p型領域6.1
6及びn型領域7.17fそれぞれ基板1、埋込み層2
に遍するまで形成した断rj7iを示す。
p型領域6.16はチャンネルカットまたはOSS域と
して用いられ、外ms域7.17/aチャンネルアット
、カラーまたは埋込層用電極として用いられる。この例
ではこれらの深す拡散工程で、Pウェル4.14とnウ
ェル5,15も深く形成しているが、望ましくijPウ
ェル4Fi基板IK達しnウェル5.15は埋込層2ま
で達する様にする。また、pウェル14a埋込FI2上
なので賽質的拡散深さはpウェル4より浅くなる。以上
の工程の後、各ウェル円に集積回路の各トランジスタや
その群を形成する。第1図ば1には、pウェル4円Kn
チャンネルM O8Q 1 (ソース、ドレインn@
k1.11x。
して用いられ、外ms域7.17/aチャンネルアット
、カラーまたは埋込層用電極として用いられる。この例
ではこれらの深す拡散工程で、Pウェル4.14とnウ
ェル5,15も深く形成しているが、望ましくijPウ
ェル4Fi基板IK達しnウェル5.15は埋込層2ま
で達する様にする。また、pウェル14a埋込FI2上
なので賽質的拡散深さはpウェル4より浅くなる。以上
の工程の後、各ウェル円に集積回路の各トランジスタや
その群を形成する。第1図ば1には、pウェル4円Kn
チャンネルM O8Q 1 (ソース、ドレインn@
k1.11x。
112、ゲート[tSM113.ソース・ドレイン・ゲ
−)1極101 、102 、103から成る)、sウ
ェル5円にPチャンネルMOEIQ! (ソース、ドレ
インP領域211 、212 、ゲート酸化膜213
、ソース、ト°レイン、ゲート電極201 、202
、203から成る)、tLウェル15内にpup横gB
JTQ4 (r。
−)1極101 、102 、103から成る)、sウ
ェル5円にPチャンネルMOEIQ! (ソース、ドレ
インP領域211 、212 、ゲート酸化膜213
、ソース、ト°レイン、ゲート電極201 、202
、203から成る)、tLウェル15内にpup横gB
JTQ4 (r。
ミッタコレクタP領域411 、412及びエミッタ・
コレクタ、ペース電極401 、402 、403から
成る)を設け、かつpウェル14をnpn縦型B、TT
Q3(エミッタ′またはコレクタn領域311.ベース
に′領域313.エミッタ、コレクタ、ベースを極3o
1゜302 、303から成る)のペース領域とした断
面を示す。この例では、少なく共P領域211 、21
2 。
コレクタ、ペース電極401 、402 、403から
成る)を設け、かつpウェル14をnpn縦型B、TT
Q3(エミッタ′またはコレクタn領域311.ベース
に′領域313.エミッタ、コレクタ、ベースを極3o
1゜302 、303から成る)のペース領域とした断
面を示す。この例では、少なく共P領域211 、21
2 。
313 、411 、412を回鯖に、またn領域11
1 、112 、311 ffAFikにそれぞれ形成
することかで衣る。
1 、112 、311 ffAFikにそれぞれ形成
することかで衣る。
上述の工程によって実現さり、たC MOEI におい
てij%ウェル5の底に埋込層2があるのでラッチアッ
プの防止がで114かつウェル深さは即ちエピタキシャ
ル層は極1にうす(形成で舞る。そのため、従来のウェ
ル形成に必要な高g長時間処理が短か(で★、集積IM
fを同上しやすい利点がある。また、npnBJTのぺ
−x (pウ−Z ル14 、’) u埋込層2に運す
るので、高L/IAIN 、低い立あがり電圧が得やす
ぐ、また倒立型で用いても特性の低1ヒは少なくで倉る
。Pウェル4社必ずしも基板1まで達する必要ねなく、
基板INからの拡散層と連続していても工いし、P型領
域6によって完全に分離されるので間馳はない。第2図
に、不純物(キャリア)密lプロファイルを示す。第2
図(α1は、pウェル4の断面方向の分布すでpウェル
4が基61に達しないと六を示し、同時に形成しfcp
ウェル14の深さも浅(で★る(分布α)。第2図(b
lは、pウェル4が基板1に達したときの分布すと、p
ウェル14の断面方向分布αを示す。
てij%ウェル5の底に埋込層2があるのでラッチアッ
プの防止がで114かつウェル深さは即ちエピタキシャ
ル層は極1にうす(形成で舞る。そのため、従来のウェ
ル形成に必要な高g長時間処理が短か(で★、集積IM
fを同上しやすい利点がある。また、npnBJTのぺ
−x (pウ−Z ル14 、’) u埋込層2に運す
るので、高L/IAIN 、低い立あがり電圧が得やす
ぐ、また倒立型で用いても特性の低1ヒは少なくで倉る
。Pウェル4社必ずしも基板1まで達する必要ねなく、
基板INからの拡散層と連続していても工いし、P型領
域6によって完全に分離されるので間馳はない。第2図
に、不純物(キャリア)密lプロファイルを示す。第2
図(α1は、pウェル4の断面方向の分布すでpウェル
4が基61に達しないと六を示し、同時に形成しfcp
ウェル14の深さも浅(で★る(分布α)。第2図(b
lは、pウェル4が基板1に達したときの分布すと、p
ウェル14の断面方向分布αを示す。
第3図1ccl 〜lcl K B、本発明によるCM
O日トJFICTの混載した集積回路の製造方法及びそ
の構造1−妙明するための断面を示す。IIca図ml
Kは、第1翻lc)と同様に、P型基板I K n型埋
込層2.エピタキシャル層3(この場合算−型が望まし
Lfh)、pウェル4.14f形成した断面を示す。こ
の例では、nfyエルは拡散を用いず、エピタキシャル
層3を高抵抗のそのままを用込ている。酸化膜18はゲ
ート絶縁膜113 、213として用いるため必要な部
分のみ薄(している。また、ボロンイオン注入領域11
0 、510はnチャンネルMO+3及びnチャンネル
ドープのチャンネルドープとしてそれぞれし負い値電圧
v’ra制御あるいはゲーム制御効WAり制御として同
時に形成した。第3図(61に灯、3またはp〜域形成
石開孔を行ない、電極もしくは配線の一部となり得る部
分に低不純物vix度8i多結1層9を残した断面を示
した。第3図1c)には、イオン注入法もしく汀通常の
熱炉不純物デポジション及び拡散工程に1って各トラン
ジスタの電極及び多結晶配線を設けた断面を示す。nチ
ャンネルMO8Q1は、多結晶101 、102 、1
03 f用r ?L W不純物全セルファラインによっ
て添刀aしソース、ドレインIJl竣及びゲート電極を
形成している。pチャンネルMO8Q、も18′1lI
rp型不純物を選択的に添加することがで負る。pチャ
ンスルMO8Q、の手ヤンメルは高抵抗nウェル5円に
できるため、パン+スルーもしくけBiTとして動作す
ることかで負る。この例ではMOBのソース・ドレイン
領域は、一部を多結晶ケ介して直接コンタクトしている
が、CMU8なので多結晶に対し不純物の選択添加が必
要であるが、例えば九チャンネルMOBのゲート電極1
03にp型不祠物ケ添加することも@能である。π手ヤ
ンエルJ−tist(t’xFi’ppmτ)Qi*、
ンーxciyttah−レイン)。
O日トJFICTの混載した集積回路の製造方法及びそ
の構造1−妙明するための断面を示す。IIca図ml
Kは、第1翻lc)と同様に、P型基板I K n型埋
込層2.エピタキシャル層3(この場合算−型が望まし
Lfh)、pウェル4.14f形成した断面を示す。こ
の例では、nfyエルは拡散を用いず、エピタキシャル
層3を高抵抗のそのままを用込ている。酸化膜18はゲ
ート絶縁膜113 、213として用いるため必要な部
分のみ薄(している。また、ボロンイオン注入領域11
0 、510はnチャンネルMO+3及びnチャンネル
ドープのチャンネルドープとしてそれぞれし負い値電圧
v’ra制御あるいはゲーム制御効WAり制御として同
時に形成した。第3図(61に灯、3またはp〜域形成
石開孔を行ない、電極もしくは配線の一部となり得る部
分に低不純物vix度8i多結1層9を残した断面を示
した。第3図1c)には、イオン注入法もしく汀通常の
熱炉不純物デポジション及び拡散工程に1って各トラン
ジスタの電極及び多結晶配線を設けた断面を示す。nチ
ャンネルMO8Q1は、多結晶101 、102 、1
03 f用r ?L W不純物全セルファラインによっ
て添刀aしソース、ドレインIJl竣及びゲート電極を
形成している。pチャンネルMO8Q、も18′1lI
rp型不純物を選択的に添加することがで負る。pチャ
ンスルMO8Q、の手ヤンメルは高抵抗nウェル5円に
できるため、パン+スルーもしくけBiTとして動作す
ることかで負る。この例ではMOBのソース・ドレイン
領域は、一部を多結晶ケ介して直接コンタクトしている
が、CMU8なので多結晶に対し不純物の選択添加が必
要であるが、例えば九チャンネルMOBのゲート電極1
03にp型不祠物ケ添加することも@能である。π手ヤ
ンエルJ−tist(t’xFi’ppmτ)Qi*、
ンーxciyttah−レイン)。
ゲート電極501 、503共に多結晶を介して不純物
全添加してhるのて、nウェル5中への拡散FJ浅くで
負る。回帰1/C,p4−ヤンネルJ−1E丁(ま*b
8 i T ) Qs 4、p 61 s、 14中
に横型に形成されて^る。本発明f:r−sir、mo
ssyテ混載集積−路に適用する場合、エピタキシャル
輸3#pウェル4,14等の不純物蜜iが低いので分離
p型領域6.16やnm@域7,17の存在は寄生効果
をな(す上で有効である。
全添加してhるのて、nウェル5中への拡散FJ浅くで
負る。回帰1/C,p4−ヤンネルJ−1E丁(ま*b
8 i T ) Qs 4、p 61 s、 14中
に横型に形成されて^る。本発明f:r−sir、mo
ssyテ混載集積−路に適用する場合、エピタキシャル
輸3#pウェル4,14等の不純物蜜iが低いので分離
p型領域6.16やnm@域7,17の存在は寄生効果
をな(す上で有効である。
第4翻lc1 、 (61には本発明に酸化膜分離を適
用して集積密#を向上した例が示されている。各11[
極には多結晶を配した例で、第3図の例と同様なので詳
しい説明は省略するが、分離用酸化膜108會設けるこ
とによn第3図のp型領域6 、16 s n型領域7
.17を省いた構造である。ウェル領域へのコンタクト
は、多結晶101や201を介して?Tなっている。
用して集積密#を向上した例が示されている。各11[
極には多結晶を配した例で、第3図の例と同様なので詳
しい説明は省略するが、分離用酸化膜108會設けるこ
とによn第3図のp型領域6 、16 s n型領域7
.17を省いた構造である。ウェル領域へのコンタクト
は、多結晶101や201を介して?Tなっている。
以上の傍に、本発明に工れけ一擲電型基鈑と逆**型の
MOB(一般的にはMイS)を基板上のijl、接エビ
タギシャル層内の一部電型ウエル内に形成し、仲は逆導
電型埋込層上の逆導電型ウェル内に形成するもので、i
&型及び横型のB;fT、:I−FM?(8<T)、−
導電型MIEI(8jTも含める)?組み入れることか
で★る。また縦型B、T? ノヘースは逆導電型ウェル
と回路にで★−必要に応じ拡散抵抗もn9工ル円のpウ
ェル′jたFipミルウェルnウェルに1って組み込め
る。比較的薄いエピタキシセルm1−使うので分離や埋
込層電極やウェルの形a:汀短時間でしかも1賽に行な
える。また、高抵抗エピタキシャル層すのテ、ウェルの
密fL比較的自由に選択できて、各種のトランジスタの
最適値に選べ、その意味で同導電型ウェルにも複数種類
の混載が可能である。
MOB(一般的にはMイS)を基板上のijl、接エビ
タギシャル層内の一部電型ウエル内に形成し、仲は逆導
電型埋込層上の逆導電型ウェル内に形成するもので、i
&型及び横型のB;fT、:I−FM?(8<T)、−
導電型MIEI(8jTも含める)?組み入れることか
で★る。また縦型B、T? ノヘースは逆導電型ウェル
と回路にで★−必要に応じ拡散抵抗もn9工ル円のpウ
ェル′jたFipミルウェルnウェルに1って組み込め
る。比較的薄いエピタキシセルm1−使うので分離や埋
込層電極やウェルの形a:汀短時間でしかも1賽に行な
える。また、高抵抗エピタキシャル層すのテ、ウェルの
密fL比較的自由に選択できて、各種のトランジスタの
最適値に選べ、その意味で同導電型ウェルにも複数種類
の混載が可能である。
本発明の適用で負る集積回路は、高速論理と低速m埋管
混載するもの(例えばMHz水晶時計用工C)、高い駆
動力をもつPJTとMO&論理を混載するもの(例えば
アナログ時計用IC)、ティジタル(ロ)路とアナログ
回路の混在(ムD、DAi俟器)等々応用に極めて広く
、工業的価値は高い。
混載するもの(例えばMHz水晶時計用工C)、高い駆
動力をもつPJTとMO&論理を混載するもの(例えば
アナログ時計用IC)、ティジタル(ロ)路とアナログ
回路の混在(ムD、DAi俟器)等々応用に極めて広く
、工業的価値は高い。
第1図【α1〜td1は、本発明による集積回路の裂造
工程と構造を説明するための断面図、第2図(α)&び
16+は本発明の実施例における模式的ギヤ11ア密闇
プロファイル、第3図fG1〜E41は本発明の他の実
施例をif?明するための断面図、第4図(al及び1
&1は本発明のさらに他の実施例を説明するための断面
図である。 1・拳p型a6基板 2・・n型埋込113・・高抵抗
エピタキシャルJm4.14・IIpウェル5、]5・
・nウェル 6.16”P型領域 7゜176 a %
型領域 8.18.28.108−−酸化膜Q1・e舊
チャンネルMO8Q、・・pチャンネA/ M OHQ
s e m np%B8T、Q4″”l?LP!LT
T Q 6 a 6 BチャンネルJ−8jT GL
s”F手センネルJ−:F 11: T。 以 上 出願人 株式会社纂二精工舎 代理人 弁理士最 上 務 第1図(α) □□二=二ユニ=ど2 〜l 13 j 第2図(θ) 第 2 図 (bン
工程と構造を説明するための断面図、第2図(α)&び
16+は本発明の実施例における模式的ギヤ11ア密闇
プロファイル、第3図fG1〜E41は本発明の他の実
施例をif?明するための断面図、第4図(al及び1
&1は本発明のさらに他の実施例を説明するための断面
図である。 1・拳p型a6基板 2・・n型埋込113・・高抵抗
エピタキシャルJm4.14・IIpウェル5、]5・
・nウェル 6.16”P型領域 7゜176 a %
型領域 8.18.28.108−−酸化膜Q1・e舊
チャンネルMO8Q、・・pチャンネA/ M OHQ
s e m np%B8T、Q4″”l?LP!LT
T Q 6 a 6 BチャンネルJ−8jT GL
s”F手センネルJ−:F 11: T。 以 上 出願人 株式会社纂二精工舎 代理人 弁理士最 上 務 第1図(α) □□二=二ユニ=ど2 〜l 13 j 第2図(θ) 第 2 図 (bン
Claims (1)
- 【特許請求の範囲】 口)相補型絶縁ゲート・トランジスタと、バイポーラ・
トランジスタもしくは接合型電界効果トランジスタ等の
接合型トランジスタの少なく共1種とが混載する半導体
集積回路において、一導電型基板上の高抵抗エピタキシ
ャル層内に形成された一部を型ウェル領域に逆導電型チ
ャンネル絶縁ゲートトランジスタを、前記エピタキシャ
ル層で逆導電型低抵抗埋込層上の逆導電型ウェル領域に
一部11型チャンネル絶縁ゲートトランジスタ、逆褥電
型エミッタ′fr有する逆導電型縦型バイポーラトラン
ジスタ、もしくは逆導電型チャンネル縦W接合型電界効
果トランジスタ、さらに−導電型エミツタヲ有する一部
1!型横型バイポーラトランジスタもしくは一部電型チ
ヤンネル横型接合型電界効果トランジスタを形成したこ
とを特徴とする半導体集積回路。 121 前記逆導電型縦型バイポーラトランジスタ4
しくけ逆導電型チャンネル縦M接合型電界効果トランジ
スタの形成された逆導電型ウェル領域に対し、前mr[
!導電型チャンネル絶縁ゲートトランジxpt’ttu
−st型型機型バイポーラトランジスタ形成された逆導
電型ウェル領域の方が不純物奇警の高いことを特徴とす
る特許請求の範囲第1項記載の半導体集積回路。 tsIlit e 逆導電型チャンネル絶縁ゲートトラ
ンジスタの周りの一部電型チヤンネルカット領域ト、前
配逆導電型つェル領竣間の一導電型分離領域とがそれぞ
れ一部11型基1iK遅する如(設けられた特許請求の
範囲第1項もしくは第2.IJI紀載の半導体集積回路
。 (41選択的に逆導電型低抵抗埋込領域を形成した一導
電型基*に高抵抗エピタキシャル層を成長する工程、前
記埋込階上の前記エピタキシャル層の少な(共一部に逆
4電型ウェルを、また前記埋込層上でなめ前記エピタキ
シャル層の一部に−導電型ウェルをそれぞれ形成し、か
つ、該−導1[型ウェルと同時に前記埋込層上のエピタ
キシャル層の一部に逆導を型バイポーラトランジスタの
−4111を型ペース領域を形成する工程、各トランジ
スタの分離領域及び埋込1−引出し領練を設ける工程、
前記逆導市型つェル円に一導電型不純物を添加して一部
電型バイボーラトランジスタのエミッタ及びコl/クタ
領域、−導電型チヤンネル接合型電界効果トランジスタ
のソース及びドレイン軸線、さらニ逆導電型バイポーラ
トランジスタのベーヌ*極領塘と、逆4へ型チャンネル
接合型電界効果トランジスタのゲート領域と、−導電型
チャンネル絶縁ゲートトランジスタのソース及びドレイ
ン領域とを同時に形成する工程、前記pウェル内の逆導
10手ヤンメル絶縁ゲートトランジスタのソース及びド
レイン領域と、前記逆尋%型バイポーラトランジスタの
エミッタ(またはコレクタ)領域もしくは逆4賜゛型チ
ャンネル接合型電界効果トランジスタのソース(筐たは
ドレイン)領域を逆導′wt型不純物?添加して同時に
形成する工程、とから成る一連の工程?含む半導体集積
回路の製造万ε。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56165290A JPS5866352A (ja) | 1981-10-16 | 1981-10-16 | 半導体集積回路とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56165290A JPS5866352A (ja) | 1981-10-16 | 1981-10-16 | 半導体集積回路とその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5866352A true JPS5866352A (ja) | 1983-04-20 |
Family
ID=15809513
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56165290A Pending JPS5866352A (ja) | 1981-10-16 | 1981-10-16 | 半導体集積回路とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5866352A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6050952A (ja) * | 1983-08-31 | 1985-03-22 | Toshiba Corp | 耐放射線半導体素子 |
JPS6050953A (ja) * | 1983-08-31 | 1985-03-22 | Toshiba Corp | 耐放射線半導体素子 |
JPS6050954A (ja) * | 1983-08-31 | 1985-03-22 | Toshiba Corp | 耐放射線半導体素子 |
JPS63284846A (ja) * | 1987-05-18 | 1988-11-22 | Res Dev Corp Of Japan | 半導体集積回路 |
US4818720A (en) * | 1983-10-07 | 1989-04-04 | Kabushiki Kaisha Toshiba | Method for manufacturing a BiCMOS device |
WO1995023430A1 (en) * | 1994-02-28 | 1995-08-31 | National Semiconductor Corporation | Bipolar and bicmos structures and methods of fabrication |
-
1981
- 1981-10-16 JP JP56165290A patent/JPS5866352A/ja active Pending
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6050952A (ja) * | 1983-08-31 | 1985-03-22 | Toshiba Corp | 耐放射線半導体素子 |
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US4818720A (en) * | 1983-10-07 | 1989-04-04 | Kabushiki Kaisha Toshiba | Method for manufacturing a BiCMOS device |
US4965220A (en) * | 1983-10-07 | 1990-10-23 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor integrated circuit device comprising an MOS transistor and a bipolar transistor |
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JPH0370377B2 (ja) * | 1987-05-18 | 1991-11-07 | Shingijutsu Jigyodan | |
WO1995023430A1 (en) * | 1994-02-28 | 1995-08-31 | National Semiconductor Corporation | Bipolar and bicmos structures and methods of fabrication |
US5543653A (en) * | 1994-02-28 | 1996-08-06 | National Semiconductor Corporation | Bipolar and BiCMOS structures |
US5580798A (en) * | 1994-02-28 | 1996-12-03 | National Semiconductor Corporation | Method of fabricating bipolar transistor having a guard ring |
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