JPS63284846A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、低消費電力、高集積度の半導体集積回路、特
に、高速、大駆動能力を有する半導体集積回路に関する
。

［従来の技術］ 従来から、集積回路用の素子としてｌＭＯＳトランジス
タとバイポーラトランジスタがよく用いられている。こ
れらのトランジスタのうちで０Ｍ０８回路に代表される
ＭｏＳトランジスタは、消費電力が小さく集積度が高い
という利点を有するものの、駆動能力が小さいために高
速化の要求には十分応えられていない、一方、バイポー
ラトランジスタは高速動作は可能であるものの、消費電
力が大きいことが高集積化への障害となっている。

このような背景のもとでＭＯＳトランジスタの低消費電
力性、高集積性と、バイポーラトランジスタの高速性を
兼ね備えることが可能なりｉＣＭＯ８技術が注目を集め
ている。ＢｉＣＭＯ８技術とは、バイポーラトランジス
タとＭＯＳトランジスタを同一ウェハ上に同時に構築し
、ＭｏＳトランジスタの駆動能力をバイポーラトランジ
スタで補う回路構成である。

以下、ＢｉＣＭＯ８技術について図面を用いて説明する
。第１３図に示した回路はＢｉＣＭＯ８による２人力Ｎ
ＡＮＤゲートの１例である。ＣＭＯＳゲートとバイポー
ラトランジスタのトーテムポールバッファを接続し、Ｃ
ＭＯＳゲートの出力電流をバイポーラで増幅するように
構成されている０図中（７）　Ｔ　−ｔ、　Ｔ　ｔ　ｘ
がＣＭＯＳゲートのｐ−チャネルＭＯＳトランジスタ、
Ｔ２１、Ｔ２．がｎ−チャネルＭｏＳトランジスタであ
る。また、ＱｌいＱ、２がトーテムポールバッファを構
成するバイポーラトランジスタである。抵抗Ｒ１いＲ１
２はバイポーラトランジスタのベース電荷を引き抜き、
貫通電流を減らす役目をする。このＢ１ＣＭＯＳゲート
もＣＭＯＳゲート同様に相補動作をするため、定常電流
が流れず、低消費電力であるにもかかわらず、バイポー
ラトランジスタをバッファとしているために、高速性と
負荷駆動能力を合わせもっている。もちろん、素−子数
の多い分だけＢｉＣＭＯ８回路の方が占有面積が大きい
のであるが、同一占有面積で比−較しても優位性に変わ
りはない。

したがって、特に高速性や負荷駆動能力を必要とする部
分にＢｉＣＭＯ８回路を用い、低消費電力性を重視する
部分には０Ｍ０８回路を用いるというような使いわけを
することによって、高速かつ低消費電力の集積回路を構
成することができる。

しかしながら、このＢｉＣＭＯ８回路も以下に述べるよ
うな欠点を有する。まず第１に、ＢｉＣＭＯ８回路はも
ともと複雑な製造工程を有するバイポーラトランジスタ
と、ＭＯ８集積回路中では最も複雑な製造工程を有する
０Ｍ０８回路とを同時に形成しなければならないため、
非常に複雑かつ高価な製造工程を経なければならない。

第２には、もともと動作原理も設計論も異なる２つのデ
バイスを同一熱処理条件下で製造しなければならず、両
者ともに最適設計とすることが難しい。例えば、バイポ
ーラトランジスタのエミッタ形成をとってみてもｌＭｏ
５トランジスタのソース・ドレイン形成と同時にこれを
行ない工程の短縮を図ろうとすれば、ベース拡散層との
マスク合わせ余裕を必要とするためベース抵抗の増大を
招くシ。

ＭＯＳトランジスタのゲートポリシリコンをエミッタ電
極として利用し最小加工寸法のエミッタを得ようとすれ
ば、エミッタ形成後にＭＯＳトランジスタのソース・ド
レイン形成の熱処理を行なわねばならなくなる。つまり
、０Ｍ０８回路においても、バイポーラトランジスタの
バッファにおいても、その加工寸法での最高性能を同時
に得ることが難しいわけで、ＢｉＣＭＯ８回路によって
も高速かつ低消費電力という集積回路への要求に十分に
応えることが出来ているわけではない。

［発明が解決しようとする問題点］ これに対し、本発明の目的は、前述のような従来のＭＯ
Ｓトランジスタやバイポーラトランジスタを用いた集積
回路の欠点を克服し、高速、低消費電力で動作し、大駆
動能力を有し、その上、製造工程の容易な高集積度の集
積回路を実現することにある。

［問題点を解決するための手段及び作用］まず、本発明
は、低消費電力性、高集積性を確保するため０Ｍ０５回
路を基本とし、このような特性が要求される部分には、
半導体基板同一表面にソース及びドレインを有し電流を
横方向に流す従来のＭＯ８電界効果トランジスタ（平面
型絶縁ゲート電界効果トランジスタ）もしくは平面型絶
縁ゲート静電誘導トランジスタによる０Ｍ０８回路を用
いる。そして、高速性や負荷駆動能力を必要とする部分
には、本発明者等が新たに開発したトランジスタで半導
体基板表面に設けたＵ字溝の下部及び上部それぞれに接
してソース及びドレインを有し電流を縦方向に流す切り
込み型絶縁ゲート静電誘導トランジスタ（例えば、特願
昭６１−２７３９３４号や特願昭６１−２７６７５５号
参照）を用い、両者を混載する。切り込み型絶縁ゲート
静電誘導トランジスタは、チャネルが半導体基板の深さ
方向に形成されるために、平面方向の最小加工寸法より
はるかに精度良く短いチャネル長やゲート長を制御でき
、高速動作が可能である。

さらに、切り込み型絶縁ゲート静電誘導トランジスタは
、ドレインの電界の効果がソースにまで及ぶように設計
され、半導体・絶縁膜界面のみならず基板中をも電流が
流れるために駆動能力が大きいなどの特徴を有する。そ
れにもかかわらず、切り込み型絶縁ゲート静電誘導トラ
ンジスタは、Ｕ字型溝の掘り込み工程を除いて１通常の
ＣＭＯＳ回路とほとんど同様の製造工程で構築できる。

しかも、電流を横方向に流すか、縦方向に流すかの違い
こそあれ、同様の絶縁ゲートトランジスタを構築するの
であるから、製造工程上の制約は少ない。切り込み型絶
縁ゲート静電誘導トランジスタの回路形式としては、Ｅ
／Ｅバッファでもよいし。

０Ｍ０８回路（以下、Ｕ−０ＭＯ８と回路と略す）でも
良い。特に、Ｕ−０Ｍ０８回路は、相補動作というＣＭ
Ｏ５回路本来の低消費電力性を備えたままで、バイポー
ラトランジスタなみの高速性と負荷駆動能力をもつ。

［実施例］ 以下、図面を用い実施例によって本発明の詳細な説明す
る。第１図に本発明による２人力ＮＡＮＤゲートの１例
を示す、従来のＣＭＯＳゲートの出力に切り込み型絶縁
ゲート静電誘導トランジスタによるＥ／Ｅバッファを接
続し、ＣＭＯＳゲートの駆動能力を補ったものである。

エンハンスメントモードの切り込み型絶縁ゲート静電誘
導トランジスタを用いることによって低消費電力性は確
保される。しかも、ＢｉＣＭＯ８回路のように駆動用の
抵抗を必要としない。同図（ａ）は回路構成を示し、図
中のＴ’１．、　Ｔ’ｉ、がＣＭＯＳゲートのｐ−チャ
ネルＭＯＳトランジスタ、Ｔ２いＴｏがｎ−チャネルＭ
ｏＳトランジスタである。また。

ＵＲＬ、ＵｏがＥ／Ｅバッファを構成するエンハンスメ
ントモード・ｎ−チャネル切り込み型絶縁ゲート静電誘
導トランジスタである。Ｔ１□、Ｔ１□のソース及びＵ
２１のドレインを接続したノードＳ　ｔｚと、Ｕ、のソ
ースのノードＳ１□との間に電源電圧を加える。電圧は
Ｓｉｍに対し、Ｓｌ、を正電位とするように与えればよ
く、接地点はどこにあってもかまわない＠　Ｔ１１．Ｔ
、１のゲート同士を接続したノードＳ　２１及びＴ□、
、Ｔ、、のゲート同士を接続したノードＳ、が入力であ
り、Ｕ２１のソースとＵ、２のドレインを接続したノー
ドＳ１１が出力である。

Ｓ　１１の電位が論理″１“を表わし、Ｓ□２の電位が
論理“０“を表わす、この回路構成に対応する平面構造
を同図（ｂ）に示しである１図中の３１が各トランジス
タのゲート電極であるポリシリコン。

５１が同図（ａ）の各ノードに対する金属電極を表わす
、また、破線で囲まれた領域６１はＵ字肩溝、実線で囲
まれた領域６２はフィールド酸化膜上に窓開けされたト
ランジスタの活性領域、６３に代表される四角形はパッ
ジベージ宜ン膜上に窓開けされたコンタクトホールであ
る。拡散領域等は簡単のため図示していない、さらに、
一点鎖線Ａ−Ａ’及びＢ−Ｂ’に沿った断面構造を同図
（Ｑ）及び（ｄ）にそれぞれ示す０図中の１１がｎ型半
導体基板であり、２１がｎチャネルトランジスタとｐチ
ャネルトランジスタを分離するためのｐウェルである。

基板１１の不純物密度及びウェル２１の不純物密度や拡
散深さは各トランジスタのスレッショルド電圧が適切に
なり、なおかつ寄生トランジスタの利得が大きくなりラ
ッチアップが起ることのないように設定する。さらに、
切り込み型絶縁ゲート静電誘導トランジスタにおいては
、少なくとも動作領域の一部においてドレインからの空
乏層がソースに到達するように不純物密度やＵ字型溝深
さが決定される。同図（ｄ）のＢ−Ｂ’断面の６１がＵ
字型溝で、図では深さ方向を強調して描いであるが、実
際にはＭＯＳトランジスタＴ２□やＴ。のゲート長に比
べてＵ字型溝の深さは浅く設計される。もちろん、別に
チャネル不純物を導入して、それぞれのトランジスタに
対して最適の不純物密度及び分布となるようにすること
は有効である０通常はチャネル不純物密度は１０１２〜
１０１７３−”程度に、Ｕ字型溝の深さは１μｍ以下に
設定される。また、図中１２は基板１１とオーミック接
触をとるためのｎ０領域、１３はｐ０ソース領域、１４
はｐ９ドレイン領域。

２２はｐウェルとオーミック接触をとるためのｐ０領域
、２３はｎ０ソース領域、２４はｎ９ドレイン領域であ
り、その不純物密度はそれぞれ１０　”　〜１０　”　
ａｍ　−”　程度ニＲ定される。３１ｉ！ゲート電極で
あり、ポリシリコンや高融点金属シリサイド、金属ある
いはこれらの多層膜が用いられる。

４１がゲート酸化膜、４２がフィールド酸化膜、４３が
ＰＳＧ等のパッジベージ罵ン膜である。

次に、第２図にＵ−０Ｍ０８回路を出力段に用いた２人
力ＡＮＤゲートの１例を示す、従来のＣＭＯ８ＮＡＮＤ
ゲートとＵ−ＣＭＯＳゲート（インバータ）を接続し、
ＣＭＯＳゲートの駆動能力をＵ−ＣＭＯＳゲートで補っ
ている。ただし、この場合は元のゲートに対して論理は
反転する。同図（ａ）は回路構成を示す０図中のＴ□１
、Ｔ１□がＣＭＯＳゲートのｐ−チャネルＭＯＳトラン
ジスタ、Ｔ、□、Ｔ２．がｎ−チャネルＭＯＳトランジ
スタである。また、ＵｌいＵ１２がそれぞれＵ−ＣＭＯ
Ｓゲートを構成するｐ−チャネル切り込み型絶縁ゲート
静電誘導トランジスタとｎ−チャネル切り込み型絶縁ゲ
ート静電誘導トランジスタである。

Ｔ１１．Ｔ１２のソース及びＵｌｌのソースを接続した
ノードＳ１１と、Ｔ２１のソース及びＵ、１のソースを
接続したノードＳ１２との間に電源電圧を加える。

電圧はＳ１□に対しＳ□１を正電位とするように与えれ
ばよく、接地点はどこにあってもかまわない。

’ｒｌ１％　Ｔｔ！のゲート同士を接続したノードＬｘ
及びＴ１□、Ｔｏのゲート同士を接続したノードＳ２２
が入力であり、Ｕ、１のドレインとＵ、１のドレインを
接続したノードＳａｔが出力である。Ｓ□１の電位が論
理”１″を表わし、ＳＸＺの電位が論理１１０”を表わ
す、この回路構成に対応する平面構造を同図（ｂ）に示
しである０図中の一点鎖線Ａ−Ａ’及びＢ−Ｂ’に対応
した断面構造を同図（、）及び（ｄ）に示す、これらの
図中の番号で示した各領域は第１図のそれと同様である
。

これまでは、出力バッファとして切り込み型絶縁ゲート
静電誘導トランジスタを用いて駆動能力を改善した例に
ついて述べたが、もちろん、第３図の２人力ＮＯＲゲー
トの例に示したように、出力段だけに限らず高速性や駆
動能力を必要とするゲートをすべて切り込み型絶縁ゲー
ト静電誘導トランジスタで構成してもよい、特にこの例
では、駆動能力の小さくなりがちなｐ−チャネルトラン
ジスタが直列接続される構成であるだけに効果的である
。同図（ａ）は回路構成を示す０図中のＵＴ１、Ｕ、２
がＵ−ＣＭＯＳゲートを構成するｐ−チャネル切り込み
型絶縁ゲート静電誘導トランジスタ、Ｕ、、、　Ｕ、、
がｎ−チャネル切り込み型絶縁ゲート静電誘導トランジ
スタである。Ｕ□、のソースのノードＳ□１と、Ｕ２い
Ｕｌ２のソース同士を接続したノード５ｌ１１との間に
電源電圧を加える。電圧はＳ、に対しＳ１□を正電位と
するように与えればよく、接地点はどこにあってもかま
わない。

Ｕｌｌ、Ｕ２１のゲート同士を接続したノードＳａｔ及
びＵ１３、Ｕｏのゲート同士を接続したノードＳ。

が入力であり、Ｕ１２のドレインとＵ。のドレインを接
続したノードＳａＸが出力である。Ｓ、１の電位が論理
“１”を表わし、Ｓ１□の電位が論理″０”を表わす、
この回路構成に対応する平面構造を同図（ｂ）に示しで
ある６図中の一点鎖線Ａ−Ａ’に対応した断面構造を同
図（ｃ）に示す、これらの図中の番号で示した各領域は
第１図のそれと同様である。

また、１つのＣＭＯＳゲートの中でも直列接続により駆
動能力の落ちるトランジスタを切り込み型で、並列接続
のトランジスタは平面型でという構成をとっても差し支
えない０例えば、第４図に４人力ＮＡＮＤゲートの一部
に切り込み型絶縁ゲート静電誘導トランジスタを用いた
例を示す、ＮＡＮＤゲートではｎ−チャネルトランジス
タが直列接続されるために、ｎ−チャネルトランジスタ
導通時の駆動能力が低下する。このｎ−チャネルトラン
ジスタとして切り込み型絶縁ゲート静電誘導トランジス
タを用いることにより、チャネル幅を増やし占有面積を
増加させるといった手段をとらなくても、駆動能力の低
下を防ぐことができる。

同図（ａ）は回路構成を示す１図中のＴ□８．Ｔ１□、
Ｔ□８、Ｔ１４がｐ−チャネルＭｏＳトランジスタ。

Ｕｚｌｓ　ｕ、、％　Ｕｘｓ、Ｕ２．がｎ−チャネル切
り込み型絶縁ゲート静電誘導トランジスタである。Ｔ１
１、Ｔよ、、Ｔｉ、、Ｔ２．のソース同士を接続したノ
ードＳＸｔと、Ｕ２１のソースのノードＳ１３との間に
電源電圧を加える。電圧はＳ１□に対しＳ　１１を正電
位とするように与えればよく、接地点はどこにあっても
かまわない、Ｔ２、とＵ２□％Ｔ１□とＵｏ、Ｔ１３と
Ｕ２．及びＴ１４とＵ２４のゲート同士を接続したノー
ドＳ、□、Ｓ２２．Ｓｅａ及びＳ２４が入力であり、Ｔ
、４のドレインとＵ２４のドレインを接続したノードＳ
ａｔが出力である。Ｓ１□の電位が論理“１”を表わし
、Ｓ１□の電位が論理“０″′を表わす、この回路構成
に対応する平面構造を同図（ｂ）に示しである６図中の
一点鎖線Ａ−Ａ’　に対応した断面構造を同図（Ｃ）に
示す。これらの図中の番号で示した各領域は第１図のそ
れと同様である。

いずれにしても、低消費電力性、高集積性の要求される
部分に従来の０Ｍ０８回路もしくは平面型絶縁ゲート静
電誘導トランジスタを用いた０Ｍ０８回路を用い、高速
性、駆動能力を必要とする部分に切り込み型絶縁ゲート
静電誘導トランジスタによる回路を用いることによって
、高速かつ低消費電力の集積回路を実現することができ
る。

０Ｍ０８回路と切り込み型絶縁ゲート静電誘導トランジ
スタによる回路の使いわけは、前述のような個々のゲー
トにとどまらない、第５図には、１個のチップ内で０Ｍ
０８回路で構成された領域とＵ−０Ｍ０８回路で構成さ
れた領域を別々に設けた場合のブロック図の１例を示す
０図中の７１が０Ｍ０８回路で構成されたブロックで１
例えばメモリセル・アレイなどに相当する。また、７２
．７３がＵ−０Ｍ０８回路で構成されたブロックで。

例えばデコーダやセンスアンプなどに相当する。

このような構成をとることによって、チップ全体として
高速かつ低消費電力化が行なえ、設計者が必要に応じて
使い分けることが出来る。

次に、０Ｍ０８回路とＵ−０Ｍ０８回路を混載した集積
回路の主要な製造工程について説明する。

第６図は、ｐ−ウェルによってｎ−チャネルトランジス
タとｐ−チャネルトランジスタの分離を行なった例を示
すものである。

（ａ）半導体基板１１の主表面にｐ−ウェル２１を形成
した後、チャネル不純物を導入する。

（ｂ）Ｕ字型溝６１を異方性プラズマエツチングによっ
て形成する。

（Ｑ）選択酸化法によってフィールド酸化膜４２を形成
するとともに、トランジスタの活性領域を決定し、ゲー
ト酸化膜４１を形成する。

（ｄ）ポリシリコンを堆積させ１通常のフォトリソグラ
フィ技術と異方性プラズマエツチング技術によりゲート
電極３１を形成する。

（ｅ）イオン注入法にによってｐ０ソース１３、ｐ０ド
レイン１４、ｎ０ソース２３．ｎ”　ドレイン２４を形
成した後、パッシベーション膜４３を堆積し、コンタク
ト孔をあけメタライゼーション５１を行なう。

通常、Ｕ字型溝の１μｍ以下程度に設計される。

また、ソース領域及びドレイン領域の不純物密度は１０
１″〜１０”ａｍ−”程度に、チャネル領域の不純物密
度は１０１３〜１０”Ｑｌ−”程度に設定される。

ゲート酸化膜厚は１００〜１０００Ａ程度である。

また、第７図は、ラッチアップ特性の向上を図って、ｎ
＊／　ｐ＊埋め込み層によってｎ−チャネルトランジス
タとｐ−チャネルトランジスタの分離を行なった例を示
すものであり、第６図の例と比べると若干工程が複雑に
なる。

（ａ）半導体基板２１の主表面にｎ０埋め込み層１５と
ｐ０埋め込み層２５を形成した後、エピタキシャル成長
を行ない、さらにチャネル不純物を導入する（１６．２
６部分）。

（ｂ）Ｕ字型溝６１を異方性プラズマエツチングによっ
て形成する。

（ｃ）選択酸化法によってフィールド酸化膜４２を形成
するとともに、トランジスタの活性領域を決定し、ゲー
ト酸化膜４１を形成する。

（ｄ）ポリシリコンを堆積させ、通常のフォトリソグラ
フィ技術と異方性プラズマエツチング技術により、ゲー
ト電極３１を形成する。

（ｅ）イオン注入法によってｐ９ソース１３．ｐ”ドレ
イン１４．ｎ”ソース２３、ｎ０ドレイン２４を形成し
た後、パッシベーション膜４３を堆積し、コンタクト孔
をあけメタライゼーション５１を行なう。

この場合も、Ｕ字型溝の深さは１μｍ以下程度に設計さ
れる。また、ソース領域及びドレイン領域の不純物密度
、は１０”〜１０２１ｄｌ−”程度に、チャネル領域の
不純物密度は１０１２〜１０″’Ｃ！ｌ−”程度に設定
される。ゲート酸化膜厚は１００〜１００ＯＡ程度であ
る０図には示されていないが、ｐ０ソースとｎ０埋め込
み層、ｎ０ソースとｐ０埋め込み層はそれぞれ同電位と
なるように接続される。もちろん、チャネルストップ等
も必要に応じて形成する。

素子間分離を深いＵ字型溝によって行なえば、よりラッ
チアップが起こりにくくなるだけでなく、素子間隔を小
さくできるため高集積化が行なえる。

第８図に深いＵ字型溝６４により素子間分離を行なった
例を示す。簡単の為、第７図の工程（ｅ）に対応する断
面構造のみを示し、図中の番号も同一領域に対応させで
ある。

以上かられかるように、いずれの場合も、切り込み型絶
縁ゲート静電誘導トランジスタを構築することによる工
程増加は、第６図及び第７図の工程（ｂ）のＵ字型溝構
成のみである。切り込み型絶縁ゲート静電誘導トランジ
スタのゲート電極も。

工程（ｄ）においてＵ字型溝側壁に自己整合的に形成す
ることができる。また、平面型ＭｏＳトランジスタと切
り込み型絶縁ゲート静電誘導トランジスタの特性は、そ
れぞれ別に、チャネルの不純物密度やマスク上でのゲー
ト長、Ｕ字型溝の深さ等で決定できるので、それぞれに
ついて最適設計が行なえる。基本的には、はとんど同菱
のトランジスタを製造することになるため、熱処理上の
制約もほとんどない。

最後に本発明の特性例を示す′、第９図に本発明を構成
する切り込み型絶縁ゲート静電誘導トランジスタのドレ
イン電流−ドレイン電圧特性の１例を示す。この素子は
ゲート酸化膜厚３００Ａ、Ｕ字型溝深さ１．２μｍ、チ
ャネルの不純物ドーズ量１×１０″”（ｓ””に設計さ
れている。従来のＭＯＳトランジスタがドレイン電圧を
増加していってもドレイン電流はある値で飽和してしま
うのに対し、ドレイン電圧を加えればドレイン電流も増
加することが大きな特徴である。したがって、ドレイン
電圧を増やせばそれだけ駆動能力を大きくすることがで
きる。

さらに、第１０図に同一最小加工寸法２μｍで試作した
平面型絶縁ゲートトランジスタと切り込み型絶縁ゲート
静電誘導トランジスタのドレイン電流−ゲート電圧特性
の１例を示す、同図（ａ）が平面型絶縁ゲートトランジ
スタ、同図（ｂ）が切り込み型絶縁ゲート静電誘導トラ
ンジスタの特性を表わす、電流、電圧は共に絶対値でプ
ロットしてあり、８１がｐチャネル、８２がｎチャネル
の特性である。また、ドレイン電圧は１ｖである。

平面型絶縁ゲートトランジスタのゲート長は２μｍ、チ
ャネル幅は２０μｍに設計されｐチャネルで２．１ｍｓ
／ｍ、ｎチャネルで４．９＋ｍｓ／ｍの最大変換コンダ
クタンスが得られている。チャネルの不純物ドーズ量は
ｐチャネルがＩ　Ｘ　１０”ａｓ−”。

ｎチャネルが１　、５　Ｘ　１０”ａｍ−”に設計され
ている。また、ゲート酸化膜は５００Ａである。一方の
切り込み型絶縁ゲート静電誘導トランジスタはＵ字型溝
深さ０．５μｍ、チャネル幅５μｍ、に設計され、ｐチ
ャネルで３１＋ｓｓ／ａｍ、　ｎチャネルで３８ｍ５／
園の最大変換コンダクタンスが得られており、駆動能力
が著しく改善されていることがわかる。チャネルの不純
物ドーズ量は共に５×１０”ａｓ−”である。

第１０図に示したトランジスタによるＣＭＯＳ回路のイ
ンバータのスイッチング遅延時間と消費電力との関係を
第１１図に示した。図中の８３．８３′が０Ｍ０３回路
、８４がＵ　−ＣＭ、　ＯＳ回路の特性である。０Ｍ０
３回路では１．７ｐＷという非常に小さな電力でも動作
しており、また、Ｕ−０Ｍ０８回路では９　Ｑ　ｐ　ｓ
ｅａという最高スイッチング速度が得られている。

また、第１２図は同一最小加工寸法２μｍによる０Ｍ０
８回路、ＢｉＣＭＯ５回路、Ｕ−０Ｍ０８回路のスイッ
チング遅延時間の負荷容量依存性を示すものである０図
中の８３が０Ｍ０８回路、８５がＢｉＣＭＯ５回路、８
４がＵ−ＣＭＯＳ回路の特性をそれぞれ表わす、Ｕ−０
Ｍ０８回路はバイポーラと同等以上の負荷駆動能力を有
していることがわかる。

［発明の効果］ このように、平面型絶縁ゲート電界効果トランジスタも
しくは平面型絶縁ゲート静電誘導トランジスタを用いた
回路と、切り込み型絶縁ゲート静電誘導トランジスタを
用いた回路とを混載した集積回路は、従来の０Ｍ０８回
路に比べてほとんど工程を増加させることなく安価に製
造することができるにもかかわらず、低消費電力性、高
集積性という要求と、高速、大駆動能力という要求の両
方を満足する集積回路を提供することができる。

したがって、本発明の工業的価値は大きい。

【図面の簡単な説明】

第１図は本発明に係る２人力ＮＡＮＤゲートの回路構成
例、第２図は２人力ＡＮＤゲートの回路構成例、第３図
は２人力ＮＯＲゲートの回路構成例、第４図は４人力Ｎ
ＡＮＤゲートの回路構成例を示すもので、いずれも（ａ
）は回路構成を示す回路図、（ｂ）は平面構造を示す平
面図、（Ｃ）及び（ｄ）は断面構造を示す断面図である
。また、第５図は本発明の集積回路の１例のブロック図
である。第６図は本発明の集積回路の製造方法の１例を
示す工程図、第７図は本発明の集積回路の別の製造方法
を示す工程図、第８図は本発明の集積回路の他の断面構
造例を示す断面図である。 第９図は本発明を構成する切り込み型絶縁ゲート静電誘
導トランジスタのドレイン電流−ドレイン電圧特性例を
示すグラフであり、第１０図は本発明を構成する各トラ
ンジスタのドレイン電流−ゲート電圧特性例を示すグラ
フで、同図（ａ）は平面型絶縁ゲートトランジスタの特
性、同図（ｂ）は切り込み型絶縁ゲート静電誘導トラン
ジスタの特性を示す、さらに、第１１図は本発明の集積
回路のＣＭＯＳインバータ部及びＵ−ＣＭＯＳインバー
タ部のスイッチング遅延時間と消費電力との関係、第１
２図は負荷容量とスイッチング遅延時間との関係を示し
たグラフである。 第１３図は従来のＢｉＣＭＯ８回路の２人力ＮＡＮＤゲ
ートの回路構成例を示す回路図である。 Ｑ１□、Ｑｌｚ　：　ｒＬ　ｐ　ｎバイポーラトランジ
スタＲ１いＲ２２：抵抗　　　ＳｉいＳｌ、：電源端子
Ｓ２いＳ。５ｓｚＢ、Ｓｏ：論理入力 Ｓ３１：論理出力 ＴＩＬ−Ｔｌｍ、Ｔｔｓ、Ｔｔｓ　：　Ｐチャネル平面
型絶縁ゲート電界効果トランジスタもしくはｐチャネル
平面型絶縁ゲート静電誘導トランジスタ Ｔ２１、Ｔ、、：ｎチャネル平面型絶縁ゲート電界効果
トランジスタもしくはｎチャネル平面型絶縁ゲート静電
誘導トランジスタ ｕ、、、Ｕｌ□：ｐチャネル切り込み型絶縁ゲート静電
誘導トランジスタ Ｕ、１．　Ｕ、、、　Ｕ１３、Ｕ、、：ｎチャネル切り
込み型絶縁ゲート静電誘導トランジスタ １１：ｎ基板　　　　　１２：ｎ”領域１３：ｐ“ソー
ス領域　１４：ｐ”ドレイン領域１５：ｎ”埋め込み層
　１６：ｎチャネル領域２１：ｐウェルもしくはｐ基板 ２２：ｐ”領域　　　　　２３：ｎ”ソース領域２４　
：　ｎ”ドレイン領域　２５：ｐ”埋め込み層２６：Ｐ
チャネル領域　　３１：ゲート電極４１：フィールド酸
化膜 ４３：パッシベーション膜　　５１：金属配線６１：Ｕ
字型溝 ６２：トランジスタの活性領域 ６３：コンタクト孔　　　６４：深いＵ字型溝７１：Ｃ
ＭＯ８回路部 ７２．７３：Ｕ−ＣＭＯ５回路部 ８１：ｐチャネルトランジスタの特性 ８’２：ｎチャネルトランジスタの特性８３，８３’　
　：０Ｍ０８回路の特性８４：Ｕ−０Ｍ０８回路の特性 ８５：ＢｉＣＭＯ８回路の特性 特許出願人　　新技術開発事業団 （他２名） 出願人代理人　弁理士　佐原文男 第１図（α） Ａ’　　　　　　Ｂ’ 第１図（ｂ） 状　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　　ば状　　　　　　
　　　　　　　　　　　　　　　　　　　　　　　　　
　　　　　　　状第１図（ｄ） 第２図（ｂｌ Ｔ２１　　　　　　　　　　　　　　Ｔ１１第２図（Ｃ
） 第２図（ｄ） 第３図（Ｃ１ （ｎ　１１　恰 徐　　　　　　　　　　　　　　　　　　　　　　　ｎ
−１６′ｎ　　ＩＩ　　’１％ ′　　　　　　　　　　　　　　　　　　　　　。１．
　、第６図 り′−ト鴫ｌ乙ｉ（Ｖン （α） 第 ゲート電凪（Ｖ） （ｂ） １０図 第１２図 第１３図

Claims (6)

【特許請求の範囲】
1. （１）半導体基板同一表面にソース及びドレインを有し
   電流を横方向に流す平面型絶縁ゲート電界効果トランジ
   スタと、前記半導体基板表面に設けたＵ字型溝の下部及
   び上部それぞれに接してソース及びドレインを有し電流
   を縦方向に流す切り込み型絶縁ゲート静電誘導トランジ
   スタとを混載したことを特徴とする半導体集積回路。
2. （２）上記平面型絶縁ゲート電界効果トランジスタが、
   平面型絶縁ゲート静電誘導トランジスタであることを特
   徴とする特許請求の範囲第１項記載の半導体集積回路。
3. （３）平面方向の最小加工寸法に比べて前記Ｕ字型溝の
   深さがより浅いことを特徴とする特許請求の範囲第１項
   記載の半導体集積回路。
4. （４）前記切り込み型絶縁ゲート静電誘導トランジスタ
   を論理回路を構成するトランジスタとして用いたことを
   特徴とする特許請求の範囲第１項又は第２項記載の半導
   体集積回路。
5. （５）前記切り込み型絶縁ゲート静電誘導トランジスタ
   を論理回路の出力段のトランジスタとして用いたことを
   特徴とする特許請求の範囲第３項記載の半導体集積回路
   。
6. （６）前記切り込み型絶縁ゲート静電誘導トランジスタ
   を論理回路の直列接続のトランジスタとして用いたこと
   を特徴とする特許請求の範囲第３項記載の半導体集積回
   路。