JPS6050952A - 耐放射線半導体素子 - Google Patents
耐放射線半導体素子Info
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- JPS6050952A JPS6050952A JP58157781A JP15778183A JPS6050952A JP S6050952 A JPS6050952 A JP S6050952A JP 58157781 A JP58157781 A JP 58157781A JP 15778183 A JP15778183 A JP 15778183A JP S6050952 A JPS6050952 A JP S6050952A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は耐放射線型半導体素子に係り、強い放射線の
下で使用される半導体素子、例えば人工衛星に搭載され
る電子計算機のC−MO8素子の耐放射線構造を改良す
る。
下で使用される半導体素子、例えば人工衛星に搭載され
る電子計算機のC−MO8素子の耐放射線構造を改良す
る。
従来、例えば人工衛星に搭載される電子計算機の半導体
素子は宇宙空間で強い放射線を浴び、貫通させるので電
気動作状態に変化を生じ失調する。
素子は宇宙空間で強い放射線を浴び、貫通させるので電
気動作状態に変化を生じ失調する。
これを防止するため、金属で作られた放射線防護カバー
を半導体素子の周囲に設置する手段があるが、重量が大
になるという重大な欠点がある。
を半導体素子の周囲に設置する手段があるが、重量が大
になるという重大な欠点がある。
従来のバイポーラICで、例えばテキサスインスツルメ
ント社の特許による「アイソレーンヨン拡散法」等にみ
られる個々のトランジスタをIC内で絶縁する技術が公
知になっている。
ント社の特許による「アイソレーンヨン拡散法」等にみ
られる個々のトランジスタをIC内で絶縁する技術が公
知になっている。
しかし、C−MO8素子については逆バイアスが印加さ
れるMOS )ランジスタが原理的にアイソレーション
不要のため、このような構成のものが知られていなかっ
た。まして、C−MO8単位内のことは全く考えられて
いなかった。
れるMOS )ランジスタが原理的にアイソレーション
不要のため、このような構成のものが知られていなかっ
た。まして、C−MO8単位内のことは全く考えられて
いなかった。
斜上により、放射線の入射により半導体内に電子/正孔
対を発生すると、C−MOS内に寄生サイリスタが形成
され、隣接の素子間に導通状態が生じ失調の原因になる
。
対を発生すると、C−MOS内に寄生サイリスタが形成
され、隣接の素子間に導通状態が生じ失調の原因になる
。
また、モトローラ社の特許でアニユラ構造がPNPプレ
ーナトランジスタに実施されているが、これは耐圧劣化
対策用でありC−MOSでもアイソレーション層は設け
られているが放射線対策にはならない。
ーナトランジスタに実施されているが、これは耐圧劣化
対策用でありC−MOSでもアイソレーション層は設け
られているが放射線対策にはならない。
斜上の如くバイポーラICl−関する従来の構造は低抵
抗層が側面部と底面部で導電型が異なり、しかも、相互
は接続していないものである(第13図参照) 〔発明の目的〕 この発明は背景技術の問題点を除去するための耐放射線
半導体素子の改良構造を提供するもので、放射線により
C−MO8IC(含VLSI)lニー寄生サイリスクが
形成されるのを防止する。
抗層が側面部と底面部で導電型が異なり、しかも、相互
は接続していないものである(第13図参照) 〔発明の目的〕 この発明は背景技術の問題点を除去するための耐放射線
半導体素子の改良構造を提供するもので、放射線により
C−MO8IC(含VLSI)lニー寄生サイリスクが
形成されるのを防止する。
この発明に係る耐放射線半導体素子は半導体基板の一方
の主面に所定極性の領域層を気相成長によって被着形成
し、この領域層に形成された相補モスICにおける相補
になる単位対トランジスタの一方が、前記領域層を貫通
し半導体基板と同じ導電型で高い不純物濃度のガードリ
ングを前記半導体基板に接続させてなる半閉曲面内の領
域に設けられている特徴を有するものである。
の主面に所定極性の領域層を気相成長によって被着形成
し、この領域層に形成された相補モスICにおける相補
になる単位対トランジスタの一方が、前記領域層を貫通
し半導体基板と同じ導電型で高い不純物濃度のガードリ
ングを前記半導体基板に接続させてなる半閉曲面内の領
域に設けられている特徴を有するものである。
次にこの発明を1実施例につき図面を参照して詳細に説
明する。
明する。
この発明の1実施例の耐放射線半導体素子の一部を第1
図に示す。図において、(1)はP+型シリコン基板、
(2)は前記シリコン基板(1)の一方の主面(−気相
成長によって被着形成されたN型領域、(3)は酸化シ
リコン層、(4)は前記気相成長形成されたN型領域(
2)に拡散形成されこの領域層を貫通してシリコン基板
(1)に到達しているP”型のガードリング、(5)は
前記ガードリング(4)とシリコン基板(1)とで形成
された半閉曲面内のP型ウェル領域(含直方体型) 、
(6)はN型領域内のMOS)ランジスタにおけるソー
ス領域、(7)は同じMOS)ランジスタのドレイン領
域、(6′)はP型ウェル領域(5)内に前記MOSト
ランジスタと相補に形成されたMOS)ランジスタのソ
ース領域、(7’)は同じMOS)ランジスタのドレイ
ン領域、(8)はN型領域内に形成された前記MO8ト
ランジスタ(二設けられたN+型のチャネルストッパ、
(9)はアルミニウムを蒸着して形成された配線パター
ンである。
図に示す。図において、(1)はP+型シリコン基板、
(2)は前記シリコン基板(1)の一方の主面(−気相
成長によって被着形成されたN型領域、(3)は酸化シ
リコン層、(4)は前記気相成長形成されたN型領域(
2)に拡散形成されこの領域層を貫通してシリコン基板
(1)に到達しているP”型のガードリング、(5)は
前記ガードリング(4)とシリコン基板(1)とで形成
された半閉曲面内のP型ウェル領域(含直方体型) 、
(6)はN型領域内のMOS)ランジスタにおけるソー
ス領域、(7)は同じMOS)ランジスタのドレイン領
域、(6′)はP型ウェル領域(5)内に前記MOSト
ランジスタと相補に形成されたMOS)ランジスタのソ
ース領域、(7’)は同じMOS)ランジスタのドレイ
ン領域、(8)はN型領域内に形成された前記MO8ト
ランジスタ(二設けられたN+型のチャネルストッパ、
(9)はアルミニウムを蒸着して形成された配線パター
ンである。
次に上記を製造方法により第2図ないし第6図を参照し
てさらに説明する。
てさらに説明する。
まず、P+型シリコン基板(1)を用意し、その1主面
にN型領域(2)を気相成長形成する(第2図)。
にN型領域(2)を気相成長形成する(第2図)。
次に上記N型領域(2)の露出面に酸化シリコン層(3
)を被着したのち、開孔uca 、 (11を設けP+
型不純物拡散(以降P+型拡散と略称)を施し、P+の
ガードリング(4)を形成する(第3図)。
)を被着したのち、開孔uca 、 (11を設けP+
型不純物拡散(以降P+型拡散と略称)を施し、P+の
ガードリング(4)を形成する(第3図)。
次に酸化シリコン層(3)の開孔をガードリング外のM
OS)ランジスタ形成予定域のソースと、ドレイン部に
更め、開孔(10’) 、 (1o’)を設ける。P+
拡散を施してPチャネルMO8)ランジスタのソース領
域層(6)、およびドレイン領域層(力を形成する(第
4図)。
OS)ランジスタ形成予定域のソースと、ドレイン部に
更め、開孔(10’) 、 (1o’)を設ける。P+
拡散を施してPチャネルMO8)ランジスタのソース領
域層(6)、およびドレイン領域層(力を形成する(第
4図)。
ついで、酸化シリコン層(3)の開孔をガードリング(
4)内(二更めウェル領域形成のための開孔(10”)
を設ける。そして、この酸化シリコン層をマスクとしそ
の開孔によりP型ウェル領域(5)を形成する(第5図
)。
4)内(二更めウェル領域形成のための開孔(10”)
を設ける。そして、この酸化シリコン層をマスクとしそ
の開孔によりP型ウェル領域(5)を形成する(第5図
)。
次にP型領域形成のため設けた開孔(10” )を更め
、N型拡散のための開孔(二更め、ここがちN型不純物
拡散を施してP型ウェル領域(5)内にソース領域層(
6′)、ドレイン領域層(7′)、およびN型領域(2
)にPチャネルのストッパ(8)を設ける(第6図)。
、N型拡散のための開孔(二更め、ここがちN型不純物
拡散を施してP型ウェル領域(5)内にソース領域層(
6′)、ドレイン領域層(7′)、およびN型領域(2
)にPチャネルのストッパ(8)を設ける(第6図)。
さらに、公知の手段によって各電極とこれを導くアルミ
蒸着層の被着とバターニングを施し、第1図に示される
半導体素子が得られる。
蒸着層の被着とバターニングを施し、第1図に示される
半導体素子が得られる。
次にこの発明は第7図に示すようにN+型シリコン基板
(11)によって形成してもよい。すなわち、図(1お
いて11以上の番号をもって示す部分のみが斜上の実施
例と異なる。
(11)によって形成してもよい。すなわち、図(1お
いて11以上の番号をもって示す部分のみが斜上の実施
例と異なる。
以下に第8図ないし第12図に示す製造方法と併せ、第
7図の構造を説明する。すなわち、θJはN+型シリコ
ン基板で、この1主面に気相成長形成したN型領域(2
)の露出面に酸化シリコン層(3)を被着しこのN型領
域(2)内にP型不純物を選択拡散してP小領域(Is
を形成する(第9図)。また、前記P小領域α9と離隔
してN+型ガードリングα4を拡散形成し、このガード
リングはN型領域(2)を貝通させシリコン基板収りに
接続させる(第10図)。次に、P型領域(i9にソー
ス領域層(6’)、ドレイン領域層(7′)を形成する
(第11図)。次いでガードリング内のN型ウェル領域
(2′)(含直方体型)にソース領域層(6)、ドレイ
ン領域層(7)、および前記P型領域ajのMOS)ラ
ンジスタのチャネルストッパU印を同時に形成する(第
12図)。
7図の構造を説明する。すなわち、θJはN+型シリコ
ン基板で、この1主面に気相成長形成したN型領域(2
)の露出面に酸化シリコン層(3)を被着しこのN型領
域(2)内にP型不純物を選択拡散してP小領域(Is
を形成する(第9図)。また、前記P小領域α9と離隔
してN+型ガードリングα4を拡散形成し、このガード
リングはN型領域(2)を貝通させシリコン基板収りに
接続させる(第10図)。次に、P型領域(i9にソー
ス領域層(6’)、ドレイン領域層(7′)を形成する
(第11図)。次いでガードリング内のN型ウェル領域
(2′)(含直方体型)にソース領域層(6)、ドレイ
ン領域層(7)、および前記P型領域ajのMOS)ラ
ンジスタのチャネルストッパU印を同時に形成する(第
12図)。
この発明の構造の特徴は第14図(=示すように、同導
電型の低抵抗層のみから形成され、C−MOSトランジ
スタの一方が、側面部のガードリング(14]を底部の
シリコン基板0.11に接続してなる半閉曲面でアイソ
レートされている特徴を有する。これに対し、従来のバ
イポーラICにおけるアイソレーションは第13図に示
すように、低抵抗層が側面部と底面部で導電型を異にし
、かつ、相互に接続されていない。なお、図中、低抵抗
層部は交斜線を付して示し、−例の導電型を併記しであ
る。
電型の低抵抗層のみから形成され、C−MOSトランジ
スタの一方が、側面部のガードリング(14]を底部の
シリコン基板0.11に接続してなる半閉曲面でアイソ
レートされている特徴を有する。これに対し、従来のバ
イポーラICにおけるアイソレーションは第13図に示
すように、低抵抗層が側面部と底面部で導電型を異にし
、かつ、相互に接続されていない。なお、図中、低抵抗
層部は交斜線を付して示し、−例の導電型を併記しであ
る。
この発明のC−MOS IC(含VTjSI)によれば
放射線の入射1;より電子/正孔対が発生しても、低抵
抗層で形成された半閉曲面のガードカップが相補のMO
S トランジスタのいずれか一方を完全に密閉し遮蔽す
るので、寄生サイリスタの形成による不具合がすべて解
決されるという顕著な効果がある。
放射線の入射1;より電子/正孔対が発生しても、低抵
抗層で形成された半閉曲面のガードカップが相補のMO
S トランジスタのいずれか一方を完全に密閉し遮蔽す
るので、寄生サイリスタの形成による不具合がすべて解
決されるという顕著な効果がある。
第1図はこの発明の1実施例の耐放射線半導体素子の断
面図、第2図ないし第6図は上記半導体素子の製造工程
を順次に示すいずれも断面図、第7図はこの発明の別の
1実施例の耐放射線半導体素子の断面図、第8図ないし
第12図は上記半導体素子の製造工程を順次に示すいず
れも断面図、第13図は従来のバイポーラICにおける
アイソレーションの構造を示す断面図、第14図はこの
発明を説明するための断面図である。 1.11 シリコン基板 2.5’ N(P)型ウェル領域 4.14 ガードリング 6.6′ ソース領域層 7.7′ ドレイン領域層 9 配線パターン 第 1 図 ◇ 第 2 図 第 3 図 第 4 図 第6図 第 7 図 第 8 図 第 9 図 /○ s 10図 第11図 一し 第 13″図
面図、第2図ないし第6図は上記半導体素子の製造工程
を順次に示すいずれも断面図、第7図はこの発明の別の
1実施例の耐放射線半導体素子の断面図、第8図ないし
第12図は上記半導体素子の製造工程を順次に示すいず
れも断面図、第13図は従来のバイポーラICにおける
アイソレーションの構造を示す断面図、第14図はこの
発明を説明するための断面図である。 1.11 シリコン基板 2.5’ N(P)型ウェル領域 4.14 ガードリング 6.6′ ソース領域層 7.7′ ドレイン領域層 9 配線パターン 第 1 図 ◇ 第 2 図 第 3 図 第 4 図 第6図 第 7 図 第 8 図 第 9 図 /○ s 10図 第11図 一し 第 13″図
Claims (1)
- 半導体基板の一方の主面に所定極性の領域層を気相成長
被着し、この領域層に形成された相補モスICI=おけ
る相補になる単位対トランジスタの一方が、前記領域層
を貫通し前記半導体基板と同導電型で高い不純物濃度の
ガードリングを半導体基板に接続させてなる半閉曲面内
の領域に設けられていることを特徴とする耐放射線半導
体素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58157781A JPS6050952A (ja) | 1983-08-31 | 1983-08-31 | 耐放射線半導体素子 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58157781A JPS6050952A (ja) | 1983-08-31 | 1983-08-31 | 耐放射線半導体素子 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6050952A true JPS6050952A (ja) | 1985-03-22 |
Family
ID=15657152
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58157781A Pending JPS6050952A (ja) | 1983-08-31 | 1983-08-31 | 耐放射線半導体素子 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6050952A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6233439A (ja) * | 1985-08-06 | 1987-02-13 | Nec Corp | 半導体集積回路 |
JPS63283057A (ja) * | 1987-05-14 | 1988-11-18 | Sanyo Electric Co Ltd | 半導体装置 |
DE102018106204A1 (de) | 2017-05-18 | 2018-11-22 | Yamada Manufacturing Co., Ltd. | Steuerventil |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4944555A (ja) * | 1972-09-04 | 1974-04-26 | ||
JPS4973084A (ja) * | 1972-09-30 | 1974-07-15 | ||
JPS5098791A (ja) * | 1973-12-27 | 1975-08-06 | ||
JPS5866352A (ja) * | 1981-10-16 | 1983-04-20 | Seiko Instr & Electronics Ltd | 半導体集積回路とその製造方法 |
-
1983
- 1983-08-31 JP JP58157781A patent/JPS6050952A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS63283057A (ja) * | 1987-05-14 | 1988-11-18 | Sanyo Electric Co Ltd | 半導体装置 |
DE102018106204A1 (de) | 2017-05-18 | 2018-11-22 | Yamada Manufacturing Co., Ltd. | Steuerventil |
US10508748B2 (en) | 2017-05-18 | 2019-12-17 | Yamada Manufacturing Co., Ltd. | Control valve |
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