JPS63283057A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63283057A JPS63283057A JP62118007A JP11800787A JPS63283057A JP S63283057 A JPS63283057 A JP S63283057A JP 62118007 A JP62118007 A JP 62118007A JP 11800787 A JP11800787 A JP 11800787A JP S63283057 A JPS63283057 A JP S63283057A
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- Japan
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- semiconductor
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- impurity region
- semiconductor device
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- Pending
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 26
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- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は半導体装置に関するものであり、更に詳しく言
えば半導体基板の電位を安定化して半導体素子の信頼性
の向上を図る半導体装置の構造に関するものである。
えば半導体基板の電位を安定化して半導体素子の信頼性
の向上を図る半導体装置の構造に関するものである。
（ロ）従来の技術
第２図は従来例の半導体装置の断面図であり、（１）は
低抵抗（不純物濃度が・高い）のＮ型Ｓｉ基板、（２）
はその上に形成された高抵抗（不純物濃度が低い）のＮ
型エピタキシャル層、り３〉はＰウェル層である。そし
てＮ型エピタキシャル層（２）にはＰチャンネルトラン
ジスタ、Ｐウェル層（３）内にＮチャンネルトランジス
タが形成され、０ＭＯ８構造となっている。
低抵抗（不純物濃度が・高い）のＮ型Ｓｉ基板、（２）
はその上に形成された高抵抗（不純物濃度が低い）のＮ
型エピタキシャル層、り３〉はＰウェル層である。そし
てＮ型エピタキシャル層（２）にはＰチャンネルトラン
ジスタ、Ｐウェル層（３）内にＮチャンネルトランジス
タが形成され、０ＭＯ８構造となっている。
公知のように、０ＭＯ８構造では寄生サイリスクが形成
されているため、何らかのノイズが原因となって基板電
流が流れると、該電流がトリガーとなって寄生サイリス
クがラッチアップして素子が破壊する場合がある。
されているため、何らかのノイズが原因となって基板電
流が流れると、該電流がトリガーとなって寄生サイリス
クがラッチアップして素子が破壊する場合がある。
そこで、図のように低抵抗（高濃度）のＳｉ基板（１）
を用い、かつ組立時のボンディングによりリード線（４
）および電極（苧）を介してＳｉ基板（１）の電位を電
源電圧Ｖ。０に設定している。これにより有害な基板電
流をＳｉ基板（１）を介して吸収したり、Ｐウェル近傍
のＮ型エピタキシャル層（２）の電位の安定化を図って
、寄生サイリスクがラッチアップに至るのを抑制してい
る。
を用い、かつ組立時のボンディングによりリード線（４
）および電極（苧）を介してＳｉ基板（１）の電位を電
源電圧Ｖ。０に設定している。これにより有害な基板電
流をＳｉ基板（１）を介して吸収したり、Ｐウェル近傍
のＮ型エピタキシャル層（２）の電位の安定化を図って
、寄生サイリスクがラッチアップに至るのを抑制してい
る。
（ハ〉発明が解決しようとする問題点
ところで、従来例によればリード線（４）および電極（
５〉を介してＳｉ基板（１）（ウェハー）の電位を設定
しているため、組立工程数が増加し、またボンディング
ワイヤの本数が増えるという問題がある。
５〉を介してＳｉ基板（１）（ウェハー）の電位を設定
しているため、組立工程数が増加し、またボンディング
ワイヤの本数が増えるという問題がある。
本発明はかかる従来の問題に鑑みて創作されたものであ
り、ボンディング工程数を増やすことなく半導体基板の
電位の安定化が可能な半導体装置の提供を目的としてい
る。
り、ボンディング工程数を増やすことなく半導体基板の
電位の安定化が可能な半導体装置の提供を目的としてい
る。
（ニ）問題点を解決するための手段
以上の目的を達成するために、本発明の半導体装置は、
低抵抗の一導電型の半導体基板に高抵抗の同導電型の単
結晶半導体膜を成長し、該半導体膜に半導体素子を形成
してなる半導体装置において、前記単結晶半導体膜の表
面から前記半導体基板に到達する同導電型の不純物領域
を形成し、該不純物領域の表面に電源供給用電極を形成
してなることを特徴としている。
低抵抗の一導電型の半導体基板に高抵抗の同導電型の単
結晶半導体膜を成長し、該半導体膜に半導体素子を形成
してなる半導体装置において、前記単結晶半導体膜の表
面から前記半導体基板に到達する同導電型の不純物領域
を形成し、該不純物領域の表面に電源供給用電極を形成
してなることを特徴としている。
（ホ）作用
電源供給用電極を介して電源電圧が供給されると、高濃
度の不純物領域を介して低抵抗の半導体基板は電源電圧
に設定される。
度の不純物領域を介して低抵抗の半導体基板は電源電圧
に設定される。
本発明によれば、該不純物領域および半導体基板も低抵
抗であるから、半導体基板全体が一様に安定な電源電圧
に設定される。
抗であるから、半導体基板全体が一様に安定な電源電圧
に設定される。
従って半導体基板上に形成きれた高抵抗の半導体膜の電
位も安定化するので、例えば該半導体膜内に形成された
ＣＭＯ３素子はラッチアップしにくいものとなる。
位も安定化するので、例えば該半導体膜内に形成された
ＣＭＯ３素子はラッチアップしにくいものとなる。
（へ）実施例
次に図を参照しながら本発明の実施例について説明する
。第１図は本発明の実施例に係る半導体装置の構造を示
す断面図である。（５）は低抵抗（不純物濃度の高い）
のＮ型Ｓｉ基板、（６）はその上に形成された膜厚１０
μｍの高抵抗（不純物濃度の低い）のエピタキシャル層
である。（７）はエピタキシャル層（６）内に形成され
たＰウェル層であり、Ｐウェル層（７〉にはＮチャンネ
ルトランジスタ、Ｎ型エピタキシャル層（６）にはＰチ
ャンネルトランジスタが形成されている。そして配線に
よりＣＭＯＳインバータが形成されている。
。第１図は本発明の実施例に係る半導体装置の構造を示
す断面図である。（５）は低抵抗（不純物濃度の高い）
のＮ型Ｓｉ基板、（６）はその上に形成された膜厚１０
μｍの高抵抗（不純物濃度の低い）のエピタキシャル層
である。（７）はエピタキシャル層（６）内に形成され
たＰウェル層であり、Ｐウェル層（７〉にはＮチャンネ
ルトランジスタ、Ｎ型エピタキシャル層（６）にはＰチ
ャンネルトランジスタが形成されている。そして配線に
よりＣＭＯＳインバータが形成されている。
（８）は高濃度のＮ型不純物領域であり、その深さはＳ
ｉ基板（５）の表面に達している。これは、例えば高エ
ネルギーイオン注入装置を用いてリンイオンを打込んだ
後、熱処理を行うことによって形成する。あるいは異方
性エツチングによりトレンチ溝を形成した後、リンドー
プのポリＳｉを埋込むことによっても形成できる。
ｉ基板（５）の表面に達している。これは、例えば高エ
ネルギーイオン注入装置を用いてリンイオンを打込んだ
後、熱処理を行うことによって形成する。あるいは異方
性エツチングによりトレンチ溝を形成した後、リンドー
プのポリＳｉを埋込むことによっても形成できる。
このようにして高濃度のＮ型不純物領域（８）を形成す
ることにより、通常のウェハー表面上に形成された電源
電極（ＶＣＣ）を介してＳｉ基板（５）の電位の安定化
を図ることができる。これによりエピタキシャル層（６
）の電位も安定化するので、エピタキシャル層（６〉に
形成された寄生サイリスクのラッチアップが起りにくく
なる。また寄生サイリスクが形成されない半導体素子に
おいても、エピタキシャル層（６）の電位が安定化する
ので、半導体素子の高信頼化および高性能化が可能とな
る。
ることにより、通常のウェハー表面上に形成された電源
電極（ＶＣＣ）を介してＳｉ基板（５）の電位の安定化
を図ることができる。これによりエピタキシャル層（６
）の電位も安定化するので、エピタキシャル層（６〉に
形成された寄生サイリスクのラッチアップが起りにくく
なる。また寄生サイリスクが形成されない半導体素子に
おいても、エピタキシャル層（６）の電位が安定化する
ので、半導体素子の高信頼化および高性能化が可能とな
る。
なお実施例では半導体基板がＮ型の場合について説明し
たが、Ｐ型の場合には不純物領域にＰ型にすることによ
り、本発明の適用が可能である。
たが、Ｐ型の場合には不純物領域にＰ型にすることによ
り、本発明の適用が可能である。
（ト）発明の詳細
な説明したように、本発明によれば単結晶半導体膜を貫
通する高濃度の不純物領域を形成することにより半導体
基板の電位の安定化を図る構成であるから、従来のよう
なボンディング工程数を増やすことなく、またラッチア
ップしにくい信頼性の高い半導体装置を製造することが
可能となる。
通する高濃度の不純物領域を形成することにより半導体
基板の電位の安定化を図る構成であるから、従来のよう
なボンディング工程数を増やすことなく、またラッチア
ップしにくい信頼性の高い半導体装置を製造することが
可能となる。
第１図は本発明の実施例に係る半導体装置の構造を示す
断面図、 第２図は従来例に係る半導体装置の構造を示す断面図で
ある。 （１）、（５）・・・Ｓｉ基板、 （２）、 （６）・
・・エピタキシャル層、 （３）、 （７）・・・Ｐウ
ェル層、 （４）・・・リード線、（５）・・・電極、
（８）・・・高濃度Ｎ型不純物領域。
断面図、 第２図は従来例に係る半導体装置の構造を示す断面図で
ある。 （１）、（５）・・・Ｓｉ基板、 （２）、 （６）・
・・エピタキシャル層、 （３）、 （７）・・・Ｐウ
ェル層、 （４）・・・リード線、（５）・・・電極、
（８）・・・高濃度Ｎ型不純物領域。
Claims (1)
- （１）低抵抗の一導電型の半導体基板に高抵抗の同導電
型の単結晶半導体膜を成長し、該半導体膜に半導体素子
を形成してなる半導体装置において、前記単結晶半導体
膜の表面から前記半導体基板に到達する同導電型の不純
物領域を形成し、該不純物領域の表面に電源供給用電極
を形成してなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62118007A JPS63283057A (ja) | 1987-05-14 | 1987-05-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62118007A JPS63283057A (ja) | 1987-05-14 | 1987-05-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63283057A true JPS63283057A (ja) | 1988-11-18 |
Family
ID=14725741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62118007A Pending JPS63283057A (ja) | 1987-05-14 | 1987-05-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63283057A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6050952A (ja) * | 1983-08-31 | 1985-03-22 | Toshiba Corp | 耐放射線半導体素子 |
-
1987
- 1987-05-14 JP JP62118007A patent/JPS63283057A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6050952A (ja) * | 1983-08-31 | 1985-03-22 | Toshiba Corp | 耐放射線半導体素子 |
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