JPS6235557A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6235557A JPS6235557A JP60174059A JP17405985A JPS6235557A JP S6235557 A JPS6235557 A JP S6235557A JP 60174059 A JP60174059 A JP 60174059A JP 17405985 A JP17405985 A JP 17405985A JP S6235557 A JPS6235557 A JP S6235557A
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- JP
- Japan
- Prior art keywords
- oxide film
- field oxide
- source
- type
- drain regions
- Prior art date
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に関し、特に放射線の被曝を受ける
環境下で正常な動作が可能なＭＯ８型トランジスタに係
わる。
環境下で正常な動作が可能なＭＯ８型トランジスタに係
わる。
周知の如く、ＭｏＳトランジスタにガンマ線等の放射線
が照射されると、酸化膜中に固定電荷が蓄積し表面電位
が生成されるため、しきい値電圧（Ｖｔｘ）が負方向ヘ
シフトしチャネル移動度が劣化する（Ｒ、Ｆｒｅｅｍａ
ｎ ｅｔ ａｔ、、 Ｉ Ｅ Ｅ Ｅ Ｔｒａｎｓ。
が照射されると、酸化膜中に固定電荷が蓄積し表面電位
が生成されるため、しきい値電圧（Ｖｔｘ）が負方向ヘ
シフトしチャネル移動度が劣化する（Ｒ、Ｆｒｅｅｍａ
ｎ ｅｔ ａｔ、、 Ｉ Ｅ Ｅ Ｅ Ｔｒａｎｓ。
Ｎｕｃｌ、Ｓｃｉ、、Ｎ５−２５．Ｎｏ、６． ｐｌ
２１６゜１９７８）。具体的には放射線によりＮＭＯＳ
トランジスタのしきい値電圧は浅く、ＰＭＯ８トランジ
スタのしきい値電圧は深くなるため、プロセス温度の低
温化（Ｇ、 Ｗ、 Ｈｕｇｈｅｓ ｅｔａｌ、、５ｏｌ
ｉｄＳｔａｔｅ ＴｅｃｈｌｏｏＶ Ｉ）、 ７０．
１９７９）等による素子パラメータ変動の抑制が進めら
れている。
２１６゜１９７８）。具体的には放射線によりＮＭＯＳ
トランジスタのしきい値電圧は浅く、ＰＭＯ８トランジ
スタのしきい値電圧は深くなるため、プロセス温度の低
温化（Ｇ、 Ｗ、 Ｈｕｇｈｅｓ ｅｔａｌ、、５ｏｌ
ｉｄＳｔａｔｅ ＴｅｃｈｌｏｏＶ Ｉ）、 ７０．
１９７９）等による素子パラメータ変動の抑制が進めら
れている。
ところで、放射線によるしきい値電圧シフト量は酸化膜
厚の２〜３乗に比例する（Ｇ、Ｆ、Ｄｅｒｂｅｎｗｉｃ
ｋ ｅｔａｌ、、 Ｉ Ｅ Ｅ Ｅ Ｔ ｒａｎｓ、
Ｎ ｕｃｌ、ｓ ｃｉ。
厚の２〜３乗に比例する（Ｇ、Ｆ、Ｄｅｒｂｅｎｗｉｃ
ｋ ｅｔａｌ、、 Ｉ Ｅ Ｅ Ｅ Ｔ ｒａｎｓ、
Ｎ ｕｃｌ、ｓ ｃｉ。
Ｎ５−Ｎｏ、６．１）２１５１．１９７５）ため、厚い
フィールド酸化膜を介して形成される寄生ＭＯＳトラン
ジスタにおいては著しくしきい値電圧が変化する。従っ
て、ゲート端部に形成される奇生フィールドトランジス
タが常時オン状態となり、ドレイン領域とソース領域の
間にリーク電流が発生し、正常なトランジスタが得られ
なくなるという問題が生じる。
フィールド酸化膜を介して形成される寄生ＭＯＳトラン
ジスタにおいては著しくしきい値電圧が変化する。従っ
て、ゲート端部に形成される奇生フィールドトランジス
タが常時オン状態となり、ドレイン領域とソース領域の
間にリーク電流が発生し、正常なトランジスタが得られ
なくなるという問題が生じる。
また、バルクＣ（相補型）ＭＯＳでは、放射線は寄生サ
イリスタをオンさせ、ラッチアップのトリガーとなる。
イリスタをオンさせ、ラッチアップのトリガーとなる。
しかも、放射線は入−出力回路のみならず内部回路にお
いてもラッチアップを引起こすが、従来内部回路までラ
ッチアップ対策を施すことは行なわれていなかった。
いてもラッチアップを引起こすが、従来内部回路までラ
ッチアップ対策を施すことは行なわれていなかった。
本発明は上記事情に鑑みてなされたもので、放射線の被
曝により、ゲート端部の厚いフィールド酸化膜より構成
される寄生ＭＯＳトランジスタのしきいｍｍ圧低下に起
因するリーク及びラッチアップを阻止し、正常な動作を
なしうる半導体装置を提供することを目的とする。
曝により、ゲート端部の厚いフィールド酸化膜より構成
される寄生ＭＯＳトランジスタのしきいｍｍ圧低下に起
因するリーク及びラッチアップを阻止し、正常な動作を
なしうる半導体装置を提供することを目的とする。
（発明の概要］
本発明は、半導体基板と、この半導体基板表面に設けら
れたフィールド酸化膜と、このフィールド酸化膜で囲ま
れた前記半導体基板表面に該フィールド酸化膜の端部か
ら離間して設けられたソース・ドレイン領域と、これら
ソース・ドレイン領域間のチャネル領域上にゲート酸化
膜を介して設けられたゲート電極と、前記フィールド酸
化膜の直下の前記半導体基板表面に設けられたＰ型の高
濃度不純物層とを具備することにより、放射線によるゲ
ート端部のフィールドトランジスタに起因するリーク電
流を阻止、かつバルクＣＭＯ８ではラッチアップの阻止
をも図ったことを骨子とする。
れたフィールド酸化膜と、このフィールド酸化膜で囲ま
れた前記半導体基板表面に該フィールド酸化膜の端部か
ら離間して設けられたソース・ドレイン領域と、これら
ソース・ドレイン領域間のチャネル領域上にゲート酸化
膜を介して設けられたゲート電極と、前記フィールド酸
化膜の直下の前記半導体基板表面に設けられたＰ型の高
濃度不純物層とを具備することにより、放射線によるゲ
ート端部のフィールドトランジスタに起因するリーク電
流を阻止、かつバルクＣＭＯ８ではラッチアップの阻止
をも図ったことを骨子とする。
以下、本発明の一実施例をＣＭＯＳトランジスタに適用
した場合について第１図〜第３図を参照して説明する。
した場合について第１図〜第３図を参照して説明する。
ここで、第１図は前記ＣＭＯ８トランジスタの平面図、
第２図は第１図のＸ−Ｘ線に沿う断面図、第３図は第１
図のＹ−Ｙ線に沿う断面図である。
第２図は第１図のＸ−Ｘ線に沿う断面図、第３図は第１
図のＹ−Ｙ線に沿う断面図である。
図中の１は、例えばＮ型のシリコン基板である。
この基板１の表面には、Ｐ−型のウェル２が設けられて
いる。前記基板１及びウェル２の表面には、フィールド
酸化ｌ１ｌ（斜線部分）３が形成されている。このフィ
ールド酸化！１３で囲まれたウェル２の表面には、Ｎ＋
型のソース・ドレイン領域４．５が前記フィールド酸化
膜３の端部と接しないように設けられている。前記フィ
ールド酸化［１３の直下の前記ウェル２の表面には、環
状のＰ４″不純物Ｉ！（第１図の×印）６が前記ソース
・ドレイン領域４．５を囲むようにこれらの領域と離間
して設けられている。前記ソース・トレイン４．５間の
チャネル上には、ゲート酸化膜７を介して多結晶シリコ
ンからなるゲート電極８が設けられている。ここで、前
記ソース・ドレイン領域４．５及びゲート電極８などか
らＮチャネルＭＯＳトランジスタが構成されている。な
お、図示しないが、前記フィールド酸化膜３で囲まれた
ウェルのゲート駿化膜７以外の領域には、ゲート酸化膜
７と同じ膜厚の酸化膜が設けられている。また、前記Ｐ
＋型不純物層６はフィールド酸化膜を設ける前に形成さ
れ、その電位はソース電位と等しくなっている。前記ウ
ェル２の設けられていないシリコン基板１の表面にはＰ
＋型のソース・ドレイン領域９．１０が設けられ、前記
ゲート電極８とＰチャネルＭＯＳトランジスタを構成し
ている。
いる。前記基板１及びウェル２の表面には、フィールド
酸化ｌ１ｌ（斜線部分）３が形成されている。このフィ
ールド酸化！１３で囲まれたウェル２の表面には、Ｎ＋
型のソース・ドレイン領域４．５が前記フィールド酸化
膜３の端部と接しないように設けられている。前記フィ
ールド酸化［１３の直下の前記ウェル２の表面には、環
状のＰ４″不純物Ｉ！（第１図の×印）６が前記ソース
・ドレイン領域４．５を囲むようにこれらの領域と離間
して設けられている。前記ソース・トレイン４．５間の
チャネル上には、ゲート酸化膜７を介して多結晶シリコ
ンからなるゲート電極８が設けられている。ここで、前
記ソース・ドレイン領域４．５及びゲート電極８などか
らＮチャネルＭＯＳトランジスタが構成されている。な
お、図示しないが、前記フィールド酸化膜３で囲まれた
ウェルのゲート駿化膜７以外の領域には、ゲート酸化膜
７と同じ膜厚の酸化膜が設けられている。また、前記Ｐ
＋型不純物層６はフィールド酸化膜を設ける前に形成さ
れ、その電位はソース電位と等しくなっている。前記ウ
ェル２の設けられていないシリコン基板１の表面にはＰ
＋型のソース・ドレイン領域９．１０が設けられ、前記
ゲート電極８とＰチャネルＭＯＳトランジスタを構成し
ている。
しかして、本発明によれば、Ｎ＋型のソース・ドレイン
領域４．５がフィールド酸化膜３の端部から離間して設
けられているとともに、Ｐ＋不純物！１６がフィールド
酸化ｗｉ３の直下に設けられているため、ゲート端部に
寄生フィールドトランジスタが形成されない。従って、
放射線の照射を受けた場合、従来の如くソース・ドレイ
ンｅ［４，５間にリークが生ずることを阻止できる。ま
た、前−述したＰ＋不純物１１６の存在によりＰ′″ウ
ェル２の電位がソース電位に等しくなっているため、放
射線をトリガーとするラッチアップに対しても耐性に優
れ、総合的に耐放射性が向上する。
領域４．５がフィールド酸化膜３の端部から離間して設
けられているとともに、Ｐ＋不純物！１６がフィールド
酸化ｗｉ３の直下に設けられているため、ゲート端部に
寄生フィールドトランジスタが形成されない。従って、
放射線の照射を受けた場合、従来の如くソース・ドレイ
ンｅ［４，５間にリークが生ずることを阻止できる。ま
た、前−述したＰ＋不純物１１６の存在によりＰ′″ウ
ェル２の電位がソース電位に等しくなっているため、放
射線をトリガーとするラッチアップに対しても耐性に優
れ、総合的に耐放射性が向上する。
なお、上記実施例では、ＣＭＯＳトランジスタに適用し
た場合について述べたが、これに限らず、第４図に示す
ＮチャネルＭＯ８ｔ−ランジスタにも同様に適用でき、
ソース・ドレイン領域４．５とフィールド酸化膜３との
関係改善及びＰ＋不純物層６の存在によりリーク電流の
発生を改良できる。
た場合について述べたが、これに限らず、第４図に示す
ＮチャネルＭＯ８ｔ−ランジスタにも同様に適用でき、
ソース・ドレイン領域４．５とフィールド酸化膜３との
関係改善及びＰ＋不純物層６の存在によりリーク電流の
発生を改良できる。
（発明の効果〕
以上詳述した如く本発明によれば、放射線の被曝に起因
するリーク電流、及びラッチアップを防止して正常な動
作をなしえる高信頼性の半導体装置を提供できる。
するリーク電流、及びラッチアップを防止して正常な動
作をなしえる高信頼性の半導体装置を提供できる。
第１図は本発明の一実施例に係るＣＭＯＳトランジスタ
の平面図、第２図は第１図のＸ−Ｘ線に沿う断面図、第
３図は第１図のＹ−Ｙ線に沿う断面図、第４図は本発明
の他の実施例に係るＮチャネルＭＯＳトランジスタの平
面図である。 １・・・Ｎ型のシリコン基板、２・・・Ｐ−ウェル、３
・・−フィールド酸化膜、４・・・Ｎ＋型のソース領域
、０・・・Ｎ４型のドレイン領域、６・・・Ｐ＋不純物
層、７・・・グー１〜酸化嘆、８・・・ゲート電極、９
・・・Ｐ＋型のソース領域、１０・・・Ｐ２型のドレイ
ン領域。 工業技術院長 等々力 達
の平面図、第２図は第１図のＸ−Ｘ線に沿う断面図、第
３図は第１図のＹ−Ｙ線に沿う断面図、第４図は本発明
の他の実施例に係るＮチャネルＭＯＳトランジスタの平
面図である。 １・・・Ｎ型のシリコン基板、２・・・Ｐ−ウェル、３
・・−フィールド酸化膜、４・・・Ｎ＋型のソース領域
、０・・・Ｎ４型のドレイン領域、６・・・Ｐ＋不純物
層、７・・・グー１〜酸化嘆、８・・・ゲート電極、９
・・・Ｐ＋型のソース領域、１０・・・Ｐ２型のドレイ
ン領域。 工業技術院長 等々力 達
Claims (3)
- （１）半導体基板と、この半導体基板表面に設けられた
フィールド酸化膜と、このフィールド酸化膜で囲まれた
前記半導体基板表面に該フィールド酸化膜の端部と離間
して設けられたソース・ドレイン領域と、このソース・
ドレイン領域間の前記半導体基板上にゲート酸化膜を介
して設けられたゲート電極と、前記フィールド酸化膜の
直下の前記半導体基板表面に設けられたＰ型の高濃度不
純物層とを具備することを特徴とする半導体装置。 - （２）Ｐ型の高濃度不純物層が、半導体基板表面のＰウ
ェル表面に設けられていることを特徴とする特許請求の
範囲第１項記載の半導体装置。 - （３）Ｐ型の高濃度不純物層がフィールド酸化膜を形成
する前に設けられることを特徴とする特許請求の範囲第
１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60174059A JPS6235557A (ja) | 1985-08-09 | 1985-08-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60174059A JPS6235557A (ja) | 1985-08-09 | 1985-08-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6235557A true JPS6235557A (ja) | 1987-02-16 |
| JPH039629B2 JPH039629B2 (ja) | 1991-02-08 |
Family
ID=15971900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60174059A Granted JPS6235557A (ja) | 1985-08-09 | 1985-08-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6235557A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63200560A (ja) * | 1987-02-17 | 1988-08-18 | Matsushita Electronics Corp | Ｃｍｏｓ型半導体装置 |
| JPS6441258A (en) * | 1987-08-07 | 1989-02-13 | Nec Corp | Semiconductor integrated circuit |
| US5670816A (en) * | 1989-04-07 | 1997-09-23 | Kabushiki Kaisha Toshiba | Semiconductor device |
| CN109888017A (zh) * | 2019-02-26 | 2019-06-14 | 电子科技大学 | 一种抗辐照ldmos器件 |
-
1985
- 1985-08-09 JP JP60174059A patent/JPS6235557A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63200560A (ja) * | 1987-02-17 | 1988-08-18 | Matsushita Electronics Corp | Ｃｍｏｓ型半導体装置 |
| JPS6441258A (en) * | 1987-08-07 | 1989-02-13 | Nec Corp | Semiconductor integrated circuit |
| US5670816A (en) * | 1989-04-07 | 1997-09-23 | Kabushiki Kaisha Toshiba | Semiconductor device |
| CN109888017A (zh) * | 2019-02-26 | 2019-06-14 | 电子科技大学 | 一种抗辐照ldmos器件 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH039629B2 (ja) | 1991-02-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |