JPS6161536B2 - - Google Patents
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- JPS6161536B2 JPS6161536B2 JP55004621A JP462180A JPS6161536B2 JP S6161536 B2 JPS6161536 B2 JP S6161536B2 JP 55004621 A JP55004621 A JP 55004621A JP 462180 A JP462180 A JP 462180A JP S6161536 B2 JPS6161536 B2 JP S6161536B2
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- 239000000758 substrate Substances 0.000 claims description 41
- 239000004065 semiconductor Substances 0.000 claims description 34
- 229910004298 SiO 2 Inorganic materials 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 238000002955 isolation Methods 0.000 description 10
- 239000012535 impurity Substances 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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-
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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Description
【発明の詳細な説明】
(1) 発明の利用分野
本発明は、半導体集積回路に関し、特に半導
体集積回路に用いられる配線構造の改良に関す
るものである。すなわち、本発明は、半導体基
体との間の寄生容量が小さく、高速動作集積回
路の実現が可能な低容量配線を有する半導体集
積回路に関するものである。
体集積回路に用いられる配線構造の改良に関す
るものである。すなわち、本発明は、半導体基
体との間の寄生容量が小さく、高速動作集積回
路の実現が可能な低容量配線を有する半導体集
積回路に関するものである。
(2) 従来技術
半導体集積回路（IC）、特に大規模集積回路
（LSI）では、集積度の増大とともに配線の寄
生容量が増大する。したがつて、集積回路の高
速動作のためには、配線の寄生容量を小さくす
る必要がある。シリコン基体（基板、エピタキ
シヤル層、ウエル拡散層等）を用いたLSIにお
いて、従来は第１図に示すように、配線１とシ
リコン基体２の間には厚い絶縁膜（SiO2等）
３が存在していた。この場合、配線１とシリコ
ン基体２との間の容量ＣはSiO2膜による容量
CoxとSiO2膜下の空乏層４による容量Cdの直
列値として表わされる。しかし、SiO2膜３下
のシリコン基体表面には、通常不純物濃度の高
いチヤネルストツパが形成されているため、
SiO2膜下には空乏層（点線）はあまり延びな
い。そのため、配線１とシリコン基体２との容
量Ｃはほぼ配線下のSiO2膜による容量Coxによ
つて決まる。したがつて、この容量を小さくす
るためには、SiO2膜の膜厚を厚くする必要が
ある。しかし、絶縁膜の膜厚を厚くすると、集
積回路表面の段差が大きくなつて、配線の断線
などの問題が生じるため、絶縁膜を厚くするこ
とによつて配線容量を減らすことには限度があ
る。
（LSI）では、集積度の増大とともに配線の寄
生容量が増大する。したがつて、集積回路の高
速動作のためには、配線の寄生容量を小さくす
る必要がある。シリコン基体（基板、エピタキ
シヤル層、ウエル拡散層等）を用いたLSIにお
いて、従来は第１図に示すように、配線１とシ
リコン基体２の間には厚い絶縁膜（SiO2等）
３が存在していた。この場合、配線１とシリコ
ン基体２との間の容量ＣはSiO2膜による容量
CoxとSiO2膜下の空乏層４による容量Cdの直
列値として表わされる。しかし、SiO2膜３下
のシリコン基体表面には、通常不純物濃度の高
いチヤネルストツパが形成されているため、
SiO2膜下には空乏層（点線）はあまり延びな
い。そのため、配線１とシリコン基体２との容
量Ｃはほぼ配線下のSiO2膜による容量Coxによ
つて決まる。したがつて、この容量を小さくす
るためには、SiO2膜の膜厚を厚くする必要が
ある。しかし、絶縁膜の膜厚を厚くすると、集
積回路表面の段差が大きくなつて、配線の断線
などの問題が生じるため、絶縁膜を厚くするこ
とによつて配線容量を減らすことには限度があ
る。
(3) 発明の目的
本発明は、配線下の絶縁膜の膜厚を厚くする
ことなく、配線と半導体基体との間の容量を小
さくすることのできる配線構造を有する半導体
集積回路を提供することを目的とする。
ことなく、配線と半導体基体との間の容量を小
さくすることのできる配線構造を有する半導体
集積回路を提供することを目的とする。
(4) 発明の総括説明
上記目的を達成するため、本発明の半導体集
積回路装置では、配線形成領域の半導体基体の
表面領域又はその近傍に、該基体とは反対導電
形のウエル領域を設け、該ウエル領域内又はウ
エル領域から基体内に伸びる厚い空乏層を形成
し、該厚い空乏層上の基体表面上に絶縁膜を介
して配線層を設けることにより、配線容量を小
さくした装置である。
積回路装置では、配線形成領域の半導体基体の
表面領域又はその近傍に、該基体とは反対導電
形のウエル領域を設け、該ウエル領域内又はウ
エル領域から基体内に伸びる厚い空乏層を形成
し、該厚い空乏層上の基体表面上に絶縁膜を介
して配線層を設けることにより、配線容量を小
さくした装置である。
(5) 実施例
以下、本発明を実施例を参照して詳細に説明す
る。
る。
実施例 １
第２図は、本発明による新しい配線容量低減構
造を示すものである。正の基体電位Vsubが印加
された1014cm-3オーダーの低不純物濃度ｎ形シリ
コン基体（ｐ形の時は負の基体電位−Vsubを印
加）６内に、1015cm-3オーダーの比較的低い不純
物濃度を有する深さ２〜６μｍのｐ形領域（基体
がｐ形の時はｎ形、以下、この領域をｐウエルと
記す）７が形成されている。ｎ+形拡散層８等か
らなるMISトランジスタ等の素子は、このｐウエ
ル内に形成される。配線９が形成されている領域
では、各ｐウエル７は分離されており、ｐウエル
の分離領域では、ｎ形基体との間に形成される空
乏層（点線）１０が延びている。ｐウエルの分離
領域の間隔が小さい場合には、例えば、ｐウエル
の深さが３μｍの場合には６〜10μｍのウエル間
隔で分離領域の両側面から延びてきた空乏層が互
いに接触し、ｐウエルの分離領域全体に空乏層が
形成されるようになる。この場合、シリコン基体
表面から見た空乏層の厚さｄは、ｐウエルの深さ
以上になる。例えばｐウエルの深さが３μｍで、
ｐウエルが接地され、ｎ形シリコン基体に5Vの
電圧が印加されている場合には、ｐウエルの分離
領域に形成される空乏層のシリコン基体表面から
の深さｄは約５μｍにもなる。このことから、ｐ
ウエル分離領域上に配線９がSiO2膜等の絶縁膜
１１を介して形成されている場合には、SiO2膜
容量Coxと空乏層容量Cdとからなる配線９とシ
リコン基体６との間の寄生容量Ｃは、空乏層容量
Cdが非常に小さいために従来構造に比べ大幅に
小さくなる。第３図は本発明による構造と従来構
造との配線−基体間容量を配線下のSiO2膜厚を
パラメータとして示したものである（３１：本発
明構造、３２：従来構造）。従来構造では、既に
述べたようにSiO2膜を厚くしないと配線容量は
小さくならないが、本発明による構造では、
SiO2膜を厚くしなくとも、配線容量は従来構造
に比べ充分に小さくなつている。例えばｐウエル
分離領域の空乏層のシリコン表面からの厚さｄが
５μｍの場合、配線下のSiO2膜厚が、0.4μｍと
１μｍの場合では、本発明による構造の配線容量
はそれぞれ従来構造の約１／4.5，１／2.5に低減
している。このため、本発明による構造を用いた
LSIでは、配線容量が小さくなり、高速化が可能
となる。
造を示すものである。正の基体電位Vsubが印加
された1014cm-3オーダーの低不純物濃度ｎ形シリ
コン基体（ｐ形の時は負の基体電位−Vsubを印
加）６内に、1015cm-3オーダーの比較的低い不純
物濃度を有する深さ２〜６μｍのｐ形領域（基体
がｐ形の時はｎ形、以下、この領域をｐウエルと
記す）７が形成されている。ｎ+形拡散層８等か
らなるMISトランジスタ等の素子は、このｐウエ
ル内に形成される。配線９が形成されている領域
では、各ｐウエル７は分離されており、ｐウエル
の分離領域では、ｎ形基体との間に形成される空
乏層（点線）１０が延びている。ｐウエルの分離
領域の間隔が小さい場合には、例えば、ｐウエル
の深さが３μｍの場合には６〜10μｍのウエル間
隔で分離領域の両側面から延びてきた空乏層が互
いに接触し、ｐウエルの分離領域全体に空乏層が
形成されるようになる。この場合、シリコン基体
表面から見た空乏層の厚さｄは、ｐウエルの深さ
以上になる。例えばｐウエルの深さが３μｍで、
ｐウエルが接地され、ｎ形シリコン基体に5Vの
電圧が印加されている場合には、ｐウエルの分離
領域に形成される空乏層のシリコン基体表面から
の深さｄは約５μｍにもなる。このことから、ｐ
ウエル分離領域上に配線９がSiO2膜等の絶縁膜
１１を介して形成されている場合には、SiO2膜
容量Coxと空乏層容量Cdとからなる配線９とシ
リコン基体６との間の寄生容量Ｃは、空乏層容量
Cdが非常に小さいために従来構造に比べ大幅に
小さくなる。第３図は本発明による構造と従来構
造との配線−基体間容量を配線下のSiO2膜厚を
パラメータとして示したものである（３１：本発
明構造、３２：従来構造）。従来構造では、既に
述べたようにSiO2膜を厚くしないと配線容量は
小さくならないが、本発明による構造では、
SiO2膜を厚くしなくとも、配線容量は従来構造
に比べ充分に小さくなつている。例えばｐウエル
分離領域の空乏層のシリコン表面からの厚さｄが
５μｍの場合、配線下のSiO2膜厚が、0.4μｍと
１μｍの場合では、本発明による構造の配線容量
はそれぞれ従来構造の約１／4.5，１／2.5に低減
している。このため、本発明による構造を用いた
LSIでは、配線容量が小さくなり、高速化が可能
となる。
実施例 ２
本発明による配線容量の低減は、配線下の空乏
層容量Cdを小さくすることによつて実現されて
いる。本実施例では、ｐウエル分離領域に形成さ
れる空乏層の厚さｄをさらに大きくすることによ
り、配線下の空乏層容量Cdをさらに小さくす
る。このために、第４図に示すように、低濃度ｐ
ウエル１２が接地されている場合に対し、第５図
に示すようにｐウエル１２に数Ｖの負電圧−Vw
を印加し、正電圧＋Vsubが印加されているｎ形
シリコン基体１３との間の空乏層（点線）１４の
厚さを大きくすることにより、配線１５と基板１
３との寄生容量をさらに小さくすることができ
る。なお、１６はSiO2等の絶縁膜である。又、
基体およびウエルの導電形を反転させた場合は、
印加電圧極性を反転させれば良い。
層容量Cdを小さくすることによつて実現されて
いる。本実施例では、ｐウエル分離領域に形成さ
れる空乏層の厚さｄをさらに大きくすることによ
り、配線下の空乏層容量Cdをさらに小さくす
る。このために、第４図に示すように、低濃度ｐ
ウエル１２が接地されている場合に対し、第５図
に示すようにｐウエル１２に数Ｖの負電圧−Vw
を印加し、正電圧＋Vsubが印加されているｎ形
シリコン基体１３との間の空乏層（点線）１４の
厚さを大きくすることにより、配線１５と基板１
３との寄生容量をさらに小さくすることができ
る。なお、１６はSiO2等の絶縁膜である。又、
基体およびウエルの導電形を反転させた場合は、
印加電圧極性を反転させれば良い。
実施例 ３
LSI内の配線領域が広く、多数の配線１５が存
在する場合には、第６図に示す実施例の様に、配
線領域に多数の島状ｐウエル（中間領域）１７を
形成し、配線領域全体に延びた厚い空乏層（点
線）１８により配線容量を減らすことができる。
なお、配線領域内のｐウエル１７と、素子が形成
されるｐウエル１９とを別々に形成して、配線領
域内のｐウエル１７のみさらに低濃度化し、これ
らのｐウエル１７を電位的にフロートの状態にし
て、ｎ形基体２０との間のくくりつけ電位
（build−in potential）だけで空乏層１８が延び
るようにすることも可能である。
在する場合には、第６図に示す実施例の様に、配
線領域に多数の島状ｐウエル（中間領域）１７を
形成し、配線領域全体に延びた厚い空乏層（点
線）１８により配線容量を減らすことができる。
なお、配線領域内のｐウエル１７と、素子が形成
されるｐウエル１９とを別々に形成して、配線領
域内のｐウエル１７のみさらに低濃度化し、これ
らのｐウエル１７を電位的にフロートの状態にし
て、ｎ形基体２０との間のくくりつけ電位
（build−in potential）だけで空乏層１８が延び
るようにすることも可能である。
実施例 ４
配線領域における島状ｐウエルの配置法とし
て、第７図に示すように、例えば１辺が３〜６μ
ｍの正方形の島状ｐウエル（実線）２１を密に配
置し、配線領域全体に厚い空乏層（点線）２２を
形成する。この空乏層領域２２の上を配線（一点
鎖線）２３が走る。但し、配線領域には１部空乏
層が形成されない部分２４が残る。
て、第７図に示すように、例えば１辺が３〜６μ
ｍの正方形の島状ｐウエル（実線）２１を密に配
置し、配線領域全体に厚い空乏層（点線）２２を
形成する。この空乏層領域２２の上を配線（一点
鎖線）２３が走る。但し、配線領域には１部空乏
層が形成されない部分２４が残る。
実施例 ５
第８図に示すように、例えば１辺が３〜６μｍ
の正六角形の島状ｐウエル（実線）２５を配置す
ることにより、第７図よりさらに密な配置がで
き、島状ｐウエルの分離領域には全て空乏層（点
線）２６が形成される。この空乏層２６の上を配
線（一点鎖線）２７が走る。
の正六角形の島状ｐウエル（実線）２５を配置す
ることにより、第７図よりさらに密な配置がで
き、島状ｐウエルの分離領域には全て空乏層（点
線）２６が形成される。この空乏層２６の上を配
線（一点鎖線）２７が走る。
実施例 ６
実施例５（第７図）、実施例６（第８図）で
は、いずれもｐウエルは島状に配置されたが、そ
れらの島状ｐウエルの部分が逆にｐウエルの開孔
部である場合も、配線領域には厚い空乏層が形成
されるので、配線容量の低減が可能となる。この
場合、ｐウエルがすべてつながつているので、第
４図、５図に示したようにｐウエルをある電位に
固定することが可能である。
は、いずれもｐウエルは島状に配置されたが、そ
れらの島状ｐウエルの部分が逆にｐウエルの開孔
部である場合も、配線領域には厚い空乏層が形成
されるので、配線容量の低減が可能となる。この
場合、ｐウエルがすべてつながつているので、第
４図、５図に示したようにｐウエルをある電位に
固定することが可能である。
実施例 ７
配線領域のｐウエルの配置として、第９図に示
すように、ｐウエル又はｐウエルの分離領域（実
線）２８を横（又は縦）に長くすることもでき
る。このような配置法によりレイアウトの簡素化
が可能となる。点線３０は空乏層、一点鎖線３１
は配線である。
すように、ｐウエル又はｐウエルの分離領域（実
線）２８を横（又は縦）に長くすることもでき
る。このような配置法によりレイアウトの簡素化
が可能となる。点線３０は空乏層、一点鎖線３１
は配線である。
実施例 ８
本発明による配線構造の製造方法を第１０図に
示す。まず、1014cm-3オーダーの低不純物濃度を
有するｎ形シリコン基体４０に、0.5〜１μｍの
SiO2或いはレジスト膜４１をマスクとして、ボ
ロン等のｐ形不純物４２を、例えば30〜100Kev
で1011〜1013cm-2イオン打ち込みする（第１０図
Ａ）。次にイオン打ち込みしたｐ形不純物を例え
ば1200℃、２〜６時間、熱拡散することにより、
深さ２〜６μｍのｐウエル４３を形成する（第１
０図Ｂ）。次に、局所酸化法等により0.4〜1.5μ
ｍの厚いSiO2膜４４を形成し、さらにｐウエル
４３内に拡散層４５等を形成する（第１０図
Ｃ）。その後、アルミニウムや多結晶シリコン、
高融点金属（例えばモリブデンやタングステン、
或いはそれらのシリサイド）による厚さ0.2〜0.5
μｍの１層目の配線４６を形成する（第１０図
Ｄ）。次に厚さ0.4〜1.5μｍのPSG等の絶縁膜４
７を形成し、さらにその上に２層目の配線４８を
形成する（第１０図Ｅ）。
示す。まず、1014cm-3オーダーの低不純物濃度を
有するｎ形シリコン基体４０に、0.5〜１μｍの
SiO2或いはレジスト膜４１をマスクとして、ボ
ロン等のｐ形不純物４２を、例えば30〜100Kev
で1011〜1013cm-2イオン打ち込みする（第１０図
Ａ）。次にイオン打ち込みしたｐ形不純物を例え
ば1200℃、２〜６時間、熱拡散することにより、
深さ２〜６μｍのｐウエル４３を形成する（第１
０図Ｂ）。次に、局所酸化法等により0.4〜1.5μ
ｍの厚いSiO2膜４４を形成し、さらにｐウエル
４３内に拡散層４５等を形成する（第１０図
Ｃ）。その後、アルミニウムや多結晶シリコン、
高融点金属（例えばモリブデンやタングステン、
或いはそれらのシリサイド）による厚さ0.2〜0.5
μｍの１層目の配線４６を形成する（第１０図
Ｄ）。次に厚さ0.4〜1.5μｍのPSG等の絶縁膜４
７を形成し、さらにその上に２層目の配線４８を
形成する（第１０図Ｅ）。
以上述べたように、本発明による配線下に厚い
絶縁膜を形成することなく、簡単なデバイス構造
で、配線の寄生容量を低減することが可能となつ
た。これは高集積LSIの高速化に大きく寄与する
ものである。
絶縁膜を形成することなく、簡単なデバイス構造
で、配線の寄生容量を低減することが可能となつ
た。これは高集積LSIの高速化に大きく寄与する
ものである。
第１図は従来の半導体集積回路における配線領
域の構造を示す断面図、第２図は本発明の第１の
実施例の配線領域の構造を示す断面図、第３図は
本発明と従来例の配線領域構造の寄生容量の比較
を示す図、第４図、第５図、第６図は本発明の半
導体集積回路の他の実施例の配線領域構造を示す
断面図、第７図、第８図、第９図は本発明の半導
体集積回路の実施例の配線領域構造の実施例を示
す平面図、第１０図は本発明の半導体集積回路の
配線領域構造の製造方法の一例を工程順に示す断
面図である。 １，９，１５……配線、２，６，１３，２０…
…半導体基体（基板、基板上に設けたエピタキシ
ヤル層、基板表面領域に設けたウエル領域等）、
３，１１，１６……絶縁膜、４，１０，１４，１
８……空乏層、７，１２，１９……ウエル領域
（基体がｐ形のときはｎ形、基体がｎ形のときは
ｐ形）。
域の構造を示す断面図、第２図は本発明の第１の
実施例の配線領域の構造を示す断面図、第３図は
本発明と従来例の配線領域構造の寄生容量の比較
を示す図、第４図、第５図、第６図は本発明の半
導体集積回路の他の実施例の配線領域構造を示す
断面図、第７図、第８図、第９図は本発明の半導
体集積回路の実施例の配線領域構造の実施例を示
す平面図、第１０図は本発明の半導体集積回路の
配線領域構造の製造方法の一例を工程順に示す断
面図である。 １，９，１５……配線、２，６，１３，２０…
…半導体基体（基板、基板上に設けたエピタキシ
ヤル層、基板表面領域に設けたウエル領域等）、
３，１１，１６……絶縁膜、４，１０，１４，１
８……空乏層、７，１２，１９……ウエル領域
（基体がｐ形のときはｎ形、基体がｎ形のときは
ｐ形）。
Claims (1)
- 【特許請求の範囲】 １ 第１導電形の半導体基体の表面領域に設けら
れた第２導電形のウエル領域と、前記基体表面上
に絶縁膜を介して設けられた配線層を有し、上記
配線層は、上記ウエル領域外の上記半導体基体上
に位置し、上記配線層下の半導体基体表面領域の
両側に対向して、上記ウエル領域が設けられてな
り、上記半導体基体と上記ウエル領域間のPN接
合を逆バイアスする手段を有することを特徴とす
る半導体集積回路装置。 ２ 上記半導体基体には、第１極性の電圧が印加
されてなることを特徴とする特許請求の範囲第１
項記載の半導体集積回路装置。 ３ 上記ウエル領域が接地されてなることを特徴
とする特許請求の範囲第２項記載の半導体集積回
路装置。 ４ 上記ウエル領域には第２極性の電圧が印加さ
れていることを特徴とする特許請求の範囲第２項
記載の半導体集積回路装置。 ５ 上記ウエル領域内に各種半導体素子が設けら
れていることを特徴とする特許請求の範囲第３項
又は第４項記載の半導体集積回路装置。 ６ 上記ウエル領域対向部の上記半導体基体の表
面領域には、少なくとも１個の第２導電形中間領
域が設けられ、該中間領域と上記ウエル領域間の
基体表面上に絶縁膜を介して配線層が設けられて
なることを特徴とする特許請求の範囲第３項又は
第４項記載の半導体集積回路装置。 ７ 上記中間領域は、第２極性電位、接地電位、
フーロート電位のうちのいずれかの電位に設定さ
れてなることを特徴とする特許請求の範囲第６項
記載の半導体集積回路装置。 ８ 上記ウエル領域は一体に形成されており、上
記対向部の半導体基体表面領域は、ウエル領域の
開口部であることを特徴とする特許請求の範囲第
１項記載の半導体集積回路装置。 ９ 上記対向するウエル領域は島状に分離した領
域であることを特徴とする特許請求の範囲第１項
記載の半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP462180A JPS56103448A (en) | 1980-01-21 | 1980-01-21 | Semiconductor ic device |
| DE3100288A DE3100288C2 (de) | 1980-01-21 | 1981-01-08 | Integrierte Halbleiterschaltungsanordnung mit Verbindungsleitung |
| US06/224,946 US4419684A (en) | 1980-01-21 | 1981-01-14 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP462180A JPS56103448A (en) | 1980-01-21 | 1980-01-21 | Semiconductor ic device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56103448A JPS56103448A (en) | 1981-08-18 |
| JPS6161536B2 true JPS6161536B2 (ja) | 1986-12-26 |
Family
ID=11589118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP462180A Granted JPS56103448A (en) | 1980-01-21 | 1980-01-21 | Semiconductor ic device |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4419684A (ja) |
| JP (1) | JPS56103448A (ja) |
| DE (1) | DE3100288C2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01193823A (ja) * | 1988-01-29 | 1989-08-03 | Konica Corp | Ｉｄカードの撮影装置 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5965481A (ja) * | 1982-10-06 | 1984-04-13 | Nec Corp | 半導体装置 |
| GB2165090A (en) * | 1984-09-26 | 1986-04-03 | Philips Electronic Associated | Improving the field distribution in high voltage semiconductor devices |
| EP0321738B1 (en) * | 1987-12-23 | 1994-09-07 | Texas Instruments Incorporated | MOS transistor with enhanced isolation capabilities |
| US5027183A (en) * | 1990-04-20 | 1991-06-25 | International Business Machines | Isolated semiconductor macro circuit |
| DE69311596T2 (de) * | 1992-02-27 | 1998-01-02 | Philips Electronics Nv | Integrierte CMOS-Schaltung |
| JPH0745698A (ja) * | 1992-12-18 | 1995-02-14 | Texas Instr Inc <Ti> | 半導体表面上に形成されるデバイスの分離構造および分離方法 |
| US5629552A (en) * | 1995-01-17 | 1997-05-13 | Ixys Corporation | Stable high voltage semiconductor device structure |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54379A (en) * | 1977-05-31 | 1979-01-05 | Tsubakimoto Chain Co | Storage conveyor |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3612964A (en) * | 1969-01-06 | 1971-10-12 | Mitsubishi Electric Corp | Mis-type variable capacitance semiconductor device |
| US3601668A (en) * | 1969-11-07 | 1971-08-24 | Fairchild Camera Instr Co | Surface depletion layer photodevice |
| NL185808C (nl) * | 1976-04-26 | 1990-07-16 | Gen Electric | Samengestelde hoogspanning-halfgeleiderinrichting. |
| JPS5466080A (en) * | 1977-11-05 | 1979-05-28 | Nippon Gakki Seizo Kk | Semiconductor device |
| US4167748A (en) * | 1978-07-03 | 1979-09-11 | Bell Telephone Laboratories, Incorporated | High voltage monolithic transistor circuit |
-
1980
- 1980-01-21 JP JP462180A patent/JPS56103448A/ja active Granted
-
1981
- 1981-01-08 DE DE3100288A patent/DE3100288C2/de not_active Expired
- 1981-01-14 US US06/224,946 patent/US4419684A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54379A (en) * | 1977-05-31 | 1979-01-05 | Tsubakimoto Chain Co | Storage conveyor |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01193823A (ja) * | 1988-01-29 | 1989-08-03 | Konica Corp | Ｉｄカードの撮影装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56103448A (en) | 1981-08-18 |
| DE3100288C2 (de) | 1985-08-14 |
| DE3100288A1 (de) | 1981-12-10 |
| US4419684A (en) | 1983-12-06 |
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