JPH0745698A - 半導体表面上に形成されるデバイスの分離構造および分離方法 - Google Patents

Abstract

(57)【要約】 【目的】 半導体内のデバイス分離方法を提供する。 【構成】 フィールド酸化膜領域２０８内にフィールド
プレート２２８を埋込んでトランジスタ２６２等のデバ
イスを他のデバイスから分離する。フィールドプレート
２２８はポリシリコン等の導電材から構成されウェル領
域２０４に電気的に接続される。フィールドプレート２
２８の下のウェル領域２０４の一部をドープしてチャネ
ルストップ２２０を形成する。フィールドプレート２２
８上に絶縁体層２３０を形成してフィールドプレート２
２８を（図示せぬ）他のデバイスから絶縁する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一般的に半導体デバイス
および工程に関するものであり、特に高電圧／低電圧組
合せ工程の分離に関するものである。

【０００２】

【従来の技術】より複雑な機能の高性能集積回路に対す
る要望が高まるにつれ、能動デバイスをより稠密にパッ
ケージする必要性が生じてきている。密度はトランジス
タの活性領域だけではなくトランジスタを互いに分離す
るのに必要な領域にも左右される。従来この分野では、
高電圧パワーデバイスと低電圧制御論理を１個の集積回
路上で組み合わせることが望ましいものとされている。
しかしながら、同じデバイス上で高低両電圧を必要とす
る場合には、分離に関して問題が生じていた。高電圧デ
バイスから低電圧デバイスへ拡散する電荷が低電圧デバ
イスのフィールド閾値を越えて分離損失を生じることが
ある。

【０００３】この問題を克服するための従来技術がいく
つか提供されている。その一つはデバイス間の分離酸化
膜を厚くすることである。しかしながら、分離酸化膜を
厚くするとモート間の間隔に悪影響が生じる。従来技術
の第２の解決方法を図１ａに示す。Ｐウェル６内のフィ
ールド酸化膜領域８の下にチャネルストップ領域１２が
配置されている。チャネルストップ（Ｃ／Ｓ）領域１２
の注入ドーズを高めて分離が向上されている。しかしな
がら、Ｃ／Ｓ注入ドーズを高くするとＣ／Ｓ領域１２と
トランジスタのソース／ドレーン１４間の降伏電圧が低
下してリークの問題が生じる。従来技術の第３の解決方
法では図１ｂに示すように影響を受けるデバイス（２４
と２６，および２６と２８）間にフィールドプレート２
２が設けられている。フィールドプレート２２には接地
への接続３０が必要である。しかしながら、接続３０に
より必要なデバイス空間がかなり占有されてしまい工程
の複雑さも増す。したがって、従来技術の方法に伴う問
題点を克服するような分離方式が所望されている。

【０００４】一般的に本発明の一形態として半導体内の
デバイスを分離する構造が開示される。この構造は半導
体内に形成された第１の導電型の第１のウェル領域と、
第１および第２のデバイスと、第１および第２のデバイ
ス間で第１の領域上に配置された第１の酸化膜領域によ
り構成される。フィールドプレートが酸化膜内に埋込ま
れており第１のウェル領域に電気的に接続されている。

【０００５】最少限のデバイス領域を使用して半導体内
のデバイス間の分離を改善することが本発明の一つの目
的である。

【０００６】高電圧および低電圧デバイスの両方を有す
る半導体においてデバイス間の分離を改善することが本
発明のもう一つの目的である。

【０００７】ダイオードの降伏に悪影響を及ぼすことな
く半導体内のデバイス間の分離を改善することが本発明
のもう一つの目的である。

【０００８】薄い酸化膜領域を使用して半導体における
デバイス間の分離を改善することが本発明のもう一つの
目的である。

【０００９】トポグラフィを短縮しながら高電圧分離を
行うことが本発明のもう一つの目的である。

【００１０】金属配線資源を使用しないチップに対して
接地面を提供することが本発明のもう一つの目的であ
る。

【００１１】

【実施例】ここではＣＭＯＳ構造に組み込まれたものと
して本発明によるフィールドプレート分離の説明を行
う。もちろん、本発明によるフィールドプレート分離は
ＭＯＳ、ＣＭＯＳ、バイポーラ、もしくはＢｉＣＭＯＳ
技術に従って構成された集積回路に組み込むことがで
き、そのいずれも恩恵を受けることができる。

【００１２】本発明の第１の実施例を図２に示しそれに
ついて説明を行う。例えば、Ｐウェル２０４内に形成さ
れたトランジスタ２６２をトランジスタ２６２のフィー
ルドプレート２２８の反対側に形成された（図示せぬ）
第２のトランジスタから分離するために酸化膜層２０８
内にフィールドレート２２８が埋め込まれている。この
構造はＰウェル２０８もしくは（図示せぬ）ｎ−ウェル
内に形成することができる。フィールドプレート２２８
はチャネルストップ領域２２０を介してＰ−ウェル２０
４とコンタクトしかつ後の工程でコンタクトされる接地
面として作用することもできる。酸化膜層２３０がフィ
ールドプレート２２８を被覆しサイドウォール酸化膜２
４８がフィールドプレート２２８に隣接配置されてい
る。サイドウォール酸化膜２４８によりフィールドプレ
ート２２８はトランジスタ２６２等の他の素子から分離
される。

【００１３】図３ａはＰ−ウェル２０４を形成した後の
ｎ型単結晶シリコン基板２０２を有する半導体２００の
断面図である。次に、図３ａの構造におけるフィールド
プレート分離の形成について説明を行う。

【００１４】図３ｂを参照して、半導体２００の表面上
に酸化膜層２０８を堆積すなわち成長させる。代表的に
酸化膜層２０８の厚さは５００Å程度とされる。ホトレ
ジスト等のマスキング層２１２が図３ｂに示すようにリ
ソグラフィックにパターン化されて酸化膜２０８のフィ
ールドプレート２２８を形成する領域２２３が露出され
る。フィールドプレート２２８の幅は利用できる面積に
よって左右され代表的には０．８μｍ以上である。従来
技術により酸化膜層２０８をエッチングしてＰ−ウェル
２０４の一部が露出される。次に注入により露出領域２
２０におけるウェル密度が増加される。次にマスク層２
１２が除去される。

【００１５】次に、図３ｃに示すように導電材層２２４
が堆積される。実施例では、層２２４はポリシリコンで
ある。しかしながら、当業者ならば耐火金属やシリサイ
ド等の他の材料も使用できることがお判りと思われる。
フィールドプレート層をデバイスの接地面としても使用
する場合には低抵抗材が好ましい。代表的に厚さは２０
００〜４０００Åの範囲である。ポリシリコン層である
場合には、従来技術により導電層２２４をドープして埋
込コンタクトおよびチャネルストップ領域２２０が形成
される。例えば、パターン化されたＰ＋注入によりＰ−
ウェル２０４上の導電層２２４領域をドープすることが
できる（例えば、１Ｅ１５〜１Ｅ１６リン／ｃｍ² ）。
（図示せぬ）ｎ−ウェル上にポリシリコンフィールドプ
レートを形成する場合には、ｎ−ウェル上でパターン化
されたｎ＋注入が行われる。

【００１６】図３ｄに示すように導電層２２４上に酸化
膜層２０３が堆積される。酸化膜層２３０は例えばＴＥ
ＯＳ酸化膜層とされる。酸化膜層２３０の厚さは１００
０〜２０００Å程度である。酸化膜層２３０、導電層２
２４、および酸化膜層２０８をエッチングして半導体２
００の表面のトランジスタ２６２等のトランジスタを形
成する部分を露出させる。エッチングステップにより、
フィールドプレート２２８が形成される。次に、図３ｅ
に示すように従来の技術に従ってゲート酸化膜層２３６
を成長させる。ゲート酸化膜層２３６の成長中に酸化膜
層２３０、フィールドプレート２２８および酸化膜層２
０８の垂直エッジ上にサイドウォール酸化膜２３８を形
成してトランジスタ２６２等の後に処理する素子からフ
ィールドプレート２２８を分離する。

【００１７】前記した方法が終了した後で、トランジス
および他の素子とその間の接続が半導体デバイス２００
内に形成される。このような素子の形成方法は従来技術
において周知である。次に、トランジスタ２６２の好ま
しい形成方法について説明する。図３ｆに示すように、
ポリシリコン層を堆積し、エッチングしてゲート２４０
を形成することができる。好ましくは、高度の選択エッ
チングを行ってサイドウォール酸化膜２３８の周りにポ
リシリコンフィラメントが形成されないようにする。次
に、ゲート両側の半導体２００の露出面をパターン化し
低濃度ドープを行ってＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐ
ｅｄ ｄｒａｉｍ）２４６を形成する。次に図３ｇを参
照して、酸化膜を堆積し異方性エッチングを行ってサイ
ドウォール酸化膜２４８を形成する。半導体２００の露
出面内にソース／ドレーン２５０が打込まれる。オプシ
ョンとして、酸化膜層を堆積し異方性エッチングを行っ
てサイドウォール酸化膜２４８を延長させることができ
る。最後に、ゲート２４０およびソース／ドレーン２５
０の水平面をシリサイド化することができる。サイドウ
ォール酸化膜２４８はシリサイド化された領域を拡散エ
ッジから離すことによりリークを防止するように機能す
る。

【００１８】オプションとして、フィールドプレート２
２８を接地面として使用することができる。次に、これ
を達成するための一方法について説明を行う。酸化膜層
２３０をパターン化しエッチングを行ってフィールドプ
レート２２８のコンタクト２５８形成部を露出させる。
次に、図３ｈに示すように、導電層２６０を堆積し、パ
ターン化し、エッチングしたフィールドプレート２２８
へのコンタクト２５８を形成する。図３ｈにはコンタク
ト２５８を介したフィールドプレート２２８とトランジ
スタ２６２のソース／ドレーン２６４との接続を示して
いる。当業者ならば他の方法も自明と思われ、もちろん
それは接地させたいデバイスの素子により左右される。

【００１９】次に、本発明の第２の実施例を図４に示し
それについて説明を行う。フィールドプレート３２８が
埋込まれて酸化膜３０８を被覆し、例えばＰ−ウェル３
０４内に形成されたトランジスタ３６２をフィールドプ
レート３２８の反対側に形成された（図示せぬ）第２の
トランジスタから分離する。同様な構造ををＰ−ウェル
３０４もしくは（図示せぬ）ｎ−ウェル内に形成するこ
とができる。フィールドプレート３２８はチャネルスト
ップ領域３２０を介してＰ−ウェル３０４とコンタクト
し後の工程でコンタクトされる接地面として作用するこ
ともできる。ＢＰＳＧ層３３０がフィールドプレート３
２８を被覆しゲート３４０の形成等に使用されるポリシ
リコンエッチング中に生じることがあるポリシリコンフ
ィラメントの形成を防止する。

【００２０】次に、埋込Ｐ−ウェル３０４の形成後にｎ
型単結晶シリコン基板３０２を有する半導体３００内に
第２の実施例に従って形成されるフィールドプレート分
離について説明を行う。

【００２１】図５ａを参照して、半導体３００の表面上
に酸化膜層３０８を熱成長させる。酸化膜層３０８の厚
さは代表的に５００Å程度である。酸化膜層３０８をパ
ターン化しエッチングを行ってＰ−ウェル３０４のフィ
ールドプレート３２８形成部が露出される。次に、導電
材層３２４が堆積される。実施例では、層３２４はポリ
シリコンである。代表的に、プレート材の厚さは１００
０〜２０００Åの範囲である。次に、導電層３２４をド
ープして埋込コンタクトおよびチャネルストップ領域３
２０が形成される。次に、アニールを行って接合をポリ
シリコン層から外に出す。

【００２２】導電層３２４はシリサイドもしくは耐火金
属とすることもできる。シリサイドもしくは耐火金属を
使用する場合には、酸化膜層３０８のエッチングステッ
プの後で、Ｐ−ウェル３０４の露出部にボロンを注入し
てチャネルストップ領域３２０が形成される。（ｎ−ウ
ェルにはリンが使用される）。Ｃ／Ｓ領域３２０を形成
した後で、シリサイドもしくは耐火金属を堆積して導電
層３２４が形成される。

【００２３】図５ｂを参照して、導電層３２４上にＢＰ
ＳＧ（Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉ
ｃａｔｅ Ｇｌａｓｓ）層３３０が堆積される。ＰＳＧ
（Ｐｈｏｓｐｈｏｒｏｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａ
ｓｓ）層を使用することもできる。ＢＰＳＧ層３３０の
厚さは２５００Å程度である。ＢＰＳＧ層３３０および
導電層３２４をエッチングして酸化膜層３０８のトラン
ジスタ２６２等のトランジスタ形成部を露出する。エッ
チングステップにより、フィールドプレート３２８が形
成される。次に、図５ｃに示すように、半導体３００を
９００℃程度まで加熱してＢＰＳＧ層３３０がリフロー
するようにされる。リフローステップによりより柔らか
いコーナーが形成されポリシリコンゲートの形成時に高
度の選択エッチングを行ってポリシリコンフィラメント
を除去する必要性が低減される。

【００２４】ＢＰＳＧ層３３０をリフローした後で、ド
ライデグレーズ（ｄｅｇｒａｚｅ）を行ってトランジス
タ３６２等のトランジスタを形成する半導体３００の表
面領域を露出させる。ウェットエッチングではＢＰＳＧ
層３３０が除去され過ぎるためドライデグレーズが好ま
しい。次に、図５ｄに示すように、露出された表面内に
ゲート酸化膜層３３６を成長させる。ゲート酸化膜層３
３６を成長させる方法は従来技術で周知されている。し
かしながら、ＢＰＳＧ層３３０のリフローを回避するた
めに低温工程を使用しなければならない。

【００２５】前記方法を終了した後で、トランジスタ３
６２等のトランジスタ、その他の素子、およびその間の
接続が半導体３００内に形成される。このような素子の
形成方法は従来技術で周知されている。

【００２６】本発明の第３の実施例のフィールドプレー
ト分離構造を図６に示す。フィールドプレート１２８は
フィールド酸化膜１０８内に埋め込まれ、例えばフィー
ルドプレート１２８の両側に形成された（図示せぬ）２
個のトランジスタを互いに分離する。酸化膜キャップ１
３２がフィールドプレート１２８を被覆してそれをゲー
トリード１４４から分離する。オプションとして、フィ
ールドプレート１２８の下にチャネルストップ領域１２
０を設けることができる。

【００２７】図７ａはＰ−ウェル１０４およびフィール
ド酸化膜領域１０８を形成した後のｎ型単結晶シリコン
基板１０２を有する半導体１００の断面図である。次
に、図７ａの構造に形成するフィールドプレート分離に
ついて説明を行う。

【００２８】図７ｂに示すように、ホトレジスト等のマ
スク層１１２をリソグラフィックにパターン化してフィ
ールド酸化膜領域１０８のフィールドプレート１２８形
成領域１２３が露出される。フィールドプレート１２８
はスロット状とされその幅は利用できる面積により左右
され、代表的に０．８μｍ以上とされる。従来技術によ
りフィールド酸化膜領域１０８をエッチングしたＰ−ウ
ェル１０４の一部を露出させる。次に、マスク層１１２
を除去する。

【００２９】次に、図７ｃに示すようにポリシリコンも
しくはシリサイド等の導電材層１２４が堆積される。導
電層１２４の厚さはフィールドプレート１２８の幅によ
り左右される。代表的に厚さは４０００〜６０００Åで
ある。次に、導電層１２４をドープしてチャネルストッ
プ領域１２０を含む埋込コンタクトが形成される。ｎチ
ャネル分離しか必要とされない場合には、従来技術に従
ってボロンを使用して導電層１２４をドープすることが
できる（例えば、６５ＫＥＶにおいて７Ｅ１３ボロン／
ｃｍ² ）。ｎチャネルおよびＰチャネル分離の両方を必
要とする場合には、従来のパターン化されたｎ＋／Ｐ＋
注入を使用することができる（例えば、ボロン／リ
ン）。導電層１２４をドープする替りに、導電層１２４
の堆積させる前にＰ−ウェル１０４の露出部に注入を行
ってチャネルストップ領域１２０を生成することができ
る。

【００３０】図７ｄに示すように、ブランケットエッチ
バックを行ってフィールドプレート１２８しか残らなく
なるまで導電層１２４部分を除去する。次に、従来技術
により高電圧ゲート酸化膜および低電圧ゲート酸化膜を
成長させる。酸化膜の成長中に、フィールドプレート１
２８上に酸化膜キャップ１３２を形成する。高濃度ドー
プフィールドプレート１２８の酸化速度が高められるた
め、酸化膜キャップ１３２は高低電圧ゲート酸化膜より
も高速で成長する。したがって、酸化膜キャップ１３２
の厚さは高電圧および低電圧ゲート酸化膜の所望厚によ
り左右される。代表的に、酸化膜キャップ１３２は０．
８〜１．２μｍである。図６に示すように、ゲートリー
ド１４４を形成すると、フィールドプレート１２８はゲ
ートリード１４４から分離される。

【００３１】前記方法を終了した後で、トランジスタと
他の素子、およびその間の接続が半導体デバイス１００
内に形成される。このような素子の形成方法は従来技術
で周知されている。次に個別の回路が基板１０２部分か
ら分離され、ワイヤボンディング、ディレクトバンプボ
ンディング等の周知の技術により、そこへ外部接続がな
される。次に、個別の回路をパッケージしてデュアルイ
ンラインパッケージ、チップキャリア、もしくは他種の
パッケージとすることができる。このようなパッケージ
の一例がテキサスインスツルメンツ社が譲り受けた１９
８５年１月２２日付米国特許第４，４９５，３７６号に
記載されている。

【００３２】２，３の実施例について詳細説明を行って
きた。特許請求の範囲内で前記したものとは異なる実施
例も本発明の範囲に含まれることをお判り願いたい。

【００３３】実施例について本発明を説明してきたが、
この説明は制約的意味合いを有するものではない。当業
者ならば明細書を読めば他の実施例だけでなく、図示し
た実施例のさまざまな修正や組合せを考えられるものと
思われる。このような修正や実施例は全て特許請求の範
囲に含まれるものとする。

【００３４】以上の説明に関して更に以下の項を開示す
る。 （１）半導体の表面内に形成されたデバイスを分離する
構造であって、該構造は、ａ．前記半導体内に形成され
た第１の導電型の第１のウェル領域と、ｂ．前記半導体
内に配置された第１および第２のデバイスと、ｃ．前記
第１および第２のデバイス間で前記第１のウェル領域上
に配置されたフィールド酸化膜領域と、ｄ．前記フィー
ルド酸化膜領域内に埋め込まれて一部が前記フィールド
酸化膜領域を貫通して前記第１のウェル領域まで延長す
るフィールドプレート、からなるデバイス分離構造。

【００３５】（２）第１項記載の構造であって、前記第
１および第２のデバイスが前記第１のウェル領域内に配
置されているデバイス分離構造。 （３）第１項記載の構造であって、前記第１のデバイス
は前記第１のウェル領域内に配置され、前記第２のデバ
イスの導電型の第２のウェル領域内に配置されているデ
バイス分離構造。

【００３６】（４）第１項記載の構造であって、前記第
１および第２のデバイスがトランジスタであるデバイス
分離構造。 （５）第１項記載の構造であって、前記フィールドプレ
ートがポリシリコンにより構成されるデバイス分離構
造。

【００３７】（６）第１項記載の構造であって、前記フ
ィールドプレートが耐火金属により構成されるデバイス
分離構造。 （７）第１項記載の構造であって、前記フィールドプレ
ートがシリサイドにより構成されるデバイス分離構造。

【００３８】（８）第１項記載の構造であって、さらに
前記フィールドプレートの下に前記半導体のドープ領域
を有するデバイス分離構造。 （９）第１項記載の構造であって、さらに前記フィール
ドプレート上に前記フィールドプレートを分離する酸化
膜キャップを有するデバイス分離構造。

【００３９】（１０）第１項記載の構造であって、さら
に前記フィールドプレートと前記第１のデバイスとの間
に接続された接地プレート接続を有するデバイス分離構
造。 （１１）第１項記載の構造であって、さらに前記フィー
ルドプレート上に配置されたＴＥＯＳ酸化膜層を有する
デバイス分離構造。

【００４０】（１２）第１項記載の構造であって、さら
に前記フィールドプレート上に配置されたＢＰＳＧ層を
有するデバイス分離構造。 （１３）第１項記載の構造であって、さらに前記フィー
ルドプレート上に配置されたＰＳＧ層を有するデバイス
分離構造。

【００４１】（１４）半導体の表面内に形成されたデバ
イスを分離する方法であって、該方法は、ａ．前記半導
体の表面内に第１の導電型のウェル領域を打込み、ｂ．
前記半導体の表面の前記ウェル領域の第１の部分上にフ
ィールド酸化膜領域を成長させ、ｃ．前記フィールド酸
化膜領域をエッチングして前記ウェル領域の第２の部分
を露出させ、前記第１の部分は前記第２の部分を包囲し
ており、ｄ．前記半導体の表面上に導電材層を堆積し、
ｅ．前記導電層をエッチングして前記ウェル領域の前記
第２の部分上にフィールドプレートを形成して前記フィ
ールドプレートが前記フィールド酸化膜領域上へ延長し
ないようにし、ｆ．前記フィールドプレート上に酸化膜
キャップを成長させる、ステップからなるデバイス分離
方法。

【００４２】（１５）半導体上の表面に形成されたデバ
イスを分離する方法であって、該方法は、ａ．前記半導
体の表面内に第１の導電型のウェル領域を打込み、ｂ．
前記半導体の表面で前記ウェル領域の第１の部分の上に
第１の酸化膜層を形成し、ｃ．前記酸化膜層をエッチン
グして前記ウェル領域の第２の部分を露出させ、前記第
１の部分は前記第２の部分を包囲しており、ｄ．前記半
導体の表面上に第１の導電材層を堆積させ、ｅ．前記第
１の導電材層の上に第２の酸化膜層を堆積させ、ｆ．第
２の酸化膜層、前記第１の導電層および前記第１の酸化
膜層をエッチングして前記第１の酸化膜層内に埋込まれ
た垂直部分および前記第１の酸化膜層を被覆する水平部
分を有するフィールドプレートを形成し、ｇ．前記半導
体の表面上に第３の酸化膜層を堆積させ、ｈ．前記第３
の酸化膜層に異方性エッチングを行って前記フィールド
プレートの垂直エッジ上にサイドウォールを形成するス
テップからなるデバイス分離構造。

【００４３】（１６）第１４項もしくは第１５項記載の
方法であって、前記第１の導電層がポリシリコンにより
構成されるデバイス分離方法。 （１７）第１４項もしくは第１５項記載の方法であっ
て、前記第１の導電層が耐火金属により構成されるデバ
イス分離方法。 （１８）第１４項もしくは第１５項記載の方法であっ
て、前記第１の導電層はシリサイドにより構成されるデ
バイス分離方法。

【００４４】（１９）第１５項記載の方法であって、さ
らに、ａ．前記第２の酸化膜層をエッチングして前記フ
ィールドプレートの第１の部分を露出させ、ｂ．前記半
導体の表面上に第２の導電材層を堆積させ、ｃ．前記第
２の導電層をエッチングして前記半導体内の前記フィー
ルドプレートと前記少くとも１個のデバイスとの間の接
地プレート接続を形成する、ステップを有するデバイス
分離方法。

【００４５】（２０）第１５項記載の方法であって、前
記第２の酸化膜層がＴＥＯＳ酸化膜により構成されるデ
バイス分離方法。 （２１）半導体の表面内に形成されたデバイスの分離方
法であって、該方法は、ａ．前記半導体の表面内に第１
の導電型のウェル領域を打込み、ｂ．前記半導体の表面
の前記ウェル領域の第１の部分の上に第１の酸化膜層を
形成し、ｃ．前記酸化膜層をエッチングして前記ウェル
領域の第２の部分を露出させ、前記第１の部分は前記第
２の部分を包囲しており、ｄ．前記半導体の表面上にポ
リシリコン層を堆積させ、ｅ．前記ポリシリコン層をド
ープし、ｆ．前記ポリシリコン層をアニールし、ｇ．前
記ポリシリコン層上に絶縁材層を堆積させ、前記絶縁材
は第１の所定温度でリフローし、ｈ．前記絶縁材層およ
び前記ポリシリコン層をエッチングして前記デバイスを
形成する部分を除去し、ｉ．半導体を前記第１の所定温
度まで加熱して絶縁材層をリフローさせ、ｊ．前記第１
の酸化膜層をエッチングして前記デバイス形成部を除去
する、ステップからなるデバイス分離方法。

【００４６】（２２）第２１項記載の方法であって、さ
らに、ａ．前記絶縁層をエッチングして前記ポリシリコ
ン層の第１の部分を露出させ、ｂ．前記半導体の表面上
に導電材層を堆積し、ｃ．前記導電層をエッチグして前
記半導体内の前記ポリシリコン層と少くとも１個の前記
デバイスとの間に接地プレートを形成する、ステップか
らなるデバイス分離方法。 （２３）第２１項記載の方法であって、前記絶縁層がボ
ロンリンシリケートガラスにより構成されているデバイ
ス分離方法。

【００４７】（２４）第２１項記載の方法であって、前
記絶縁層がリンシリケートガラスにより構成されるデバ
イス分離方法。

【００４８】（２５）半導体内のデバイス分離方法。フ
ィールド酸化膜領域２０８内にフィールドプレート２２
８が埋込まれてトランジスタ２６２等のデバイスを他の
デバイスから分離する。フィールドプレート２２８はポ
リシリコン等の導電材により構成されたウェル領域２０
４に電気的に接続されている。フィールドプレート２２
８の下のウェル領域２０４の一部をドープしてチャネル
ストップ２２０を形成する。フィールドプレート２２８
上に絶縁体層２３０を形成してフィールドプレート２２
８を（図示せぬ）他のデバイス素子から絶縁する。

【図面の簡単な説明】

【図１】従来の分離技術の断面図。

【図２】本発明の第１の実施例の断面図。

【図３】本発明の第１の実施例のさまざまな製造状態を
示す断面図。

【図４】本発明の第２の実施例の断面図。

【図５】本発明の第２の実施例のさまざまな製造状態を
示す断面図。

【図６】本発明の第３の実施例の断面図。

【図７】本発明の第３の実施例のさまざまな製造状態を
示す断面図。

【符号の説明】

２０４ ウェル領域 ２０８ フィールド酸化膜領域 ２２０ チャネルストップ ２２８ フィールドプレート ２３０ 絶縁体層 ２６２ トランジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体の表面上に形成されるデバイスの
   分離構造であって、該構造は、 ａ．前記半導体内に形成される第１の導電型の第１のウ
   ェル領域と、 ｂ．前記半導体内に配置される第１および第２のデバイ
   スと、 ｃ．前記第１および第２のデバイス間で前記第１のウェ
   ル領域上に配置されるフィールド酸化膜領域と、 ｄ．前記フィールド酸化膜中に埋込まれて一部が前記フ
   ィールド酸化膜領域を貫通して前記第１のウェル領域ま
   で延長するフィールドプレート、 からなる、デバイス分離構造。
2. 【請求項２】 半導体の表面内に形成されるデバイスの
   分離方法であって、該方法は、 ａ．第１の導電型のウェル領域を前記半導体の表面内へ
   打込み、 ｂ．前記半導体の表面において前記ウェル領域の第１の
   部分上にフィールド酸化膜領域を成長させ、 ｃ．前記フィールド酸化膜領域をエッチングして前記ウ
   ェル領域の第２の部分を露出させ、前記第１の部分は前
   記第２の部分を包囲しており、 ｄ．前記半導体の表面上に導電材の層を堆積し、 ｅ．前記導電層をエッチングして前記ウェル領域の前記
   第２の部分上にフィールドプレートを形成し、前記フィ
   ールドプレートは前記フィールド酸化膜領域上へ延長し
   ないようにし、 ｆ．前記フィールドプレート上に酸化膜キャップを成長
   させる、 ステップからなる、デバイス分離方法。