KR101494808B1

KR101494808B1 - 반도체 소자의 채널 모델링 장치 및 방법

Info

Publication number: KR101494808B1
Application number: KR20130096865A
Authority: KR
Inventors: 이희철; 이민수
Original assignee: 한국과학기술원
Priority date: 2013-08-14
Filing date: 2013-08-14
Publication date: 2015-02-23

Abstract

본 발명의 실시예는 반도체 소자의 채널 모델링 장치 및 방법에 관한 것이다. 더 상세하게는 DGA(Dummy Gate Assisted) MOSFET(Mmetal-Oxide Semiconductor Field-Effect Transistor) 등의 반도체소자에서 설계 형태에 따라 채널 영역의 형태가 다양해지는 경우 그 전기적 특성을 빠르게 모델링 함으로써 반도체 설계시의 효율성을 증대하고자 하는 반도체 소자의 채널 모델링 장치 및 방법에 관한 것이다.

Description

반도체 소자의 채널 모델링 장치 및 방법{Method and Apparatus for Modelling Channel of Semiconductor Device}

이 부분에 기술된 내용은 단순히 본 발명의 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.

일반적으로 회로 설계 시 반도체 소자에 대한 W/L(Width over Length) 비율 조정을 통해 반도체 회로의 동작 특성을 결정하게 된다. 예를 들어, 소정의 형태의 채널 영역을 가지는 단위 MOSFET을 이용하여 회로 설계를 위해서는 그 채널 영역의 형태에 적합한 새로운 유효 W/L(Effective Width over Length) 비율의 모델이 필요하다. 그러나 임의의 형태의 채널 영역에 대한 해석적 해(Analytical Solution)는 존재하지 않으며 오로지 컴퓨터를 이용한 수치해석을 통해서만 구할 수 있는 경우가 많다. 그러나 임의의 형태의 구조의 채널 영역을 3차원 시뮬레이터 상에 설계하고 계산하는 데에는 많은 시간과 노력이 필요하다. 회로 설계 시에는 무수히 다양한 반도체 소자의 형태의 구조가 사용되게 되는데 매 반도체 소자 하나의 단위마다 3차원 시뮬레이션을 수행하고 회로 설계를 하는 것은 현실적으로 불가능하다.

이러한 문제점을 해결하기 위해 본 발명의 일 실시예는, DGA MOSFET 등의 반도체 단위소자에서 설계 형태에 따라 채널 영역의 형태가 다양해지는 경우 그 단위소자의 전기적 특성을 빠르게 모델링함으로써 반도체 설계시의 효율성을 증대하고자 하는 데에 주된 목적이 있다.

전술한 목적을 달성하기 위해 본 발명의 일 실시예는, 드레인 및 소스를 포함하는 반도체 소자의 채널 모델링 장치에 있어서, 상기 드레인과 상기 소스 사이의 채널 영역의 길이(L_D)에 대한 정보, 드레인 및 소스의 폭(W_D)에 대한 정보, 상기 채널 영역의 폭에 대한 정보, 및 상기 드레인 및 소스의 폭 방향의 단부로부터 전류가 확산되는 상기 채널 영역과 상기 전류가 확산되지 않는 상기 채널 영역 사이의 경계의 방향과 상기 채널 영역의 길이 방향 사이의 각도를 나타내는 확산각도(θ)에 대한 정보를 포함하는 레이아웃 정보를 수신하는 정보수신부; 및 상기 레이아웃 정보를 이용하여 소정의 수학식을 이용하여 상기 반도체 소자의 컨덕턴스 관련 정보를 산출하는 컨덕턴스 산출부를 포함하고, 상기 채널 영역의 길이(L_D) 방향은 상기 드레인 및 소스의 폭 방향에 수직한 것을 특징으로 하는 모델링 장치를 제공한다.

상기 모델링 장치는, 상기 게이트와 상기 소스 사이에 인가되는 전압 및 상기 채널영역에 흐르는 전류를 측정한 결과를 이용하여 상기 확산각도를 산출하는 확산각도 산출부를 더 포함할 수 있다.

상기 확산각도는, (L_D×tanθ)/2 값이 상기 소정길이보다 큰지 여부에 따라 다른 수학식을 이용하여 산출될 수 있으며, 상기 컨덕턴스 관련 정보는, (L_D×tanθ)/2 값이 상기 소정길이보다 큰지 여부에 따라 다른 수학식을 이용하여 산출될 수 있으며, 상기 컨덕턴스 관련 정보는, (L_D×tanθ)/2 값이 상기 소정길이보다 큰지 여부에 따라 다른 수학식을 이용하여 산출될 수 있다.

전술한 목적을 달성하기 위해 본 발명의 다른 실시예는, 채널 모델링 장치가 드레인 및 소스를 포함하는 반도체 소자의 채널을 모델링하는 방법에 있어서, 상기 드레인과 상기 소스 사이의 채널 영역의 길이(L_D)에 대한 정보, 상기 드레인 및 소스의 폭(W_D)에 대한 정보, 상기 채널 영역의 폭에 대한 정보, 및 상기 드레인 및 소스의 폭 방향의 단부로부터 전류가 확산되는 상기 채널 영역과 상기 전류가 확산되지 않는 상기 채널 영역 사이의 경계의 방향과 상기 채널 영역의 길이 방향 사이의 각도를 나타내는 확산각도(θ)에 대한 정보를 포함하는 레이아웃 정보를 수신하는 과정; 및 상기 레이아웃 정보를 이용하여 소정의 수학식을 이용하여 상기 반도체 소자의 컨덕턴스 관련 정보를 산출하는 과정을 포함하고, 상기 채널 영역의 길이(L_D) 방향은 상기 드레인 및 소스의 폭 방향에 수직한 것을 특징으로 하는 모델링 방법을 제공한다.

이상에서 설명한 바와 같이 본 발명의 실시예에 의하면, 다양한 형태의 채널 영역을 가지는 내방사선 DGA n-MOSFET 등과 같이 채널 영역의 형태가 실질적으로 확장되는 등의 원인으로 다양해지는 경우 채널영역의 W/L 비율에 대한 해석적 해가 없어 시뮬레이션을 통한 수치해석을 통해서만 W/L 비율을 도출 가능해지는 경우 이를 근사화한 유효 W/L 비율 모델을 제안함으로써 다양한 형태의 채널 영역을 가지는 내방사선 DGA n-MOSFET 등의 반도체 단위소자를 이용한 실제적인 회로 설계가 가능하도록 하는 효과 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 채널 모델링 장치(100)를 도시한 도면이다.
도 2는 모델링하고자 하는 DGA n-MOSFET 반도체 단위소자의 드레인(Drain), 소스(Source) 및 채널 영역의 레이아웃을 나타낸 도면이다.
도 3은 도 2와 같이 드레인(Drain), 소스(Source)와 함께 채널 영역이 형성되는 DGA n-MOSFET 반도체 단위소자의 구성요소를 포함하여 도시한 도면이다.
도 4의 (a)는 DGA n-MOSFET 단위 소자(300)를 자른 위치(A-A', B-B', C-C')을 도시한 도면이고, 도 4의 (b)는 DGA n-MOSFET 단위 소자(300)를 A-A'에서 자른 단면을 도시한 도면이고, 도 4의 (c)는 DGA n-MOSFET 단위 소자(300)를 B-B'에서 자른 단면을 도시한 도면이다.
도 5는 DGA n-MOSFET 단위 소자(300)를 C-C'에서 자른 단면을 도시한 도면이다.
도 6은 사다리꼴 채널 형태를 도시한 도면이다.
도 7은 다양한 채널 형태의 DGA n-MOSFET 에 대한 유효 W/L 비율의 최종 근사 모델을 도시한 도면이다.
도 8은 채널 영역에서의 전류 밀도 시뮬레이션 결과를 도시한 도면이다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 채널 모델링 방법을 도시한 도면이다.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 채널 모델링 장치(100)를 도시한 도면이고, 도 2는 모델링하고자 하는 DGA n-MOSFET 반도체 단위소자의 드레인(Drain), 소스(Source) 및 채널 영역의 레이아웃을 나타낸 도면이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 채널 모델링 장치(100)는 정보수신부(110) 및 컨덕턴스 산출부(120)를 포함할 수 있으며, 필요에 따라 확산각도 산출부(130)를 더 포함할 수 있다.

정보수신부(110)는 모델링하고자 하는 DGA n-MOSFET와 같은 반도체 소자의 드레인과 소스 사이의 채널 영역의 길이(L_D)에 대한 정보, 드레인 및 소스의 폭(W_D)에 대한 정보, 채널 영역의 폭에 대한 정보(D 또는 D+W_D), 및 드레인 및 소스의 폭 방향의 단부로부터 채널 전류가 확산되는 채널 영역과 채널 전류가 확산되지 않는 채널 영역 사이의 경계를 나타내는 확산각도(θ)에 대한 정보를 포함하는 레이아웃 정보를 수신한다. 여기서 확산각도(θ)는 드레인 및 소스의 폭 방향의 단부로부터 채널 전류가 확산되는 채널 영역과 채널 전류가 확산되지 않는 채널 영역 사이의 경계 방향과 채널영역의 길이 방향 사이의 각도를 의미한다. 이러한 레이아웃 정보는 사용자가 직접 입력할 수도 있으며, 본 발명의 일 실시예에 따른 반도체 소자의 채널 모델링 장치(100)를 이용하여 반도체를 설계하는 반도체 설계 시스템(도시하지 않음)으로부터 입력받을 수도 있다.

도 3은 도 2와 같이 드레인(Drain), 소스(Source)와 함께 채널 영역이 형성되는 DGA n-MOSFET 반도체 단위소자(300)의 구성요소를 포함하여 도시한 도면이다.

도 3에 도시한 바와 같이, DGA n-MOSFET 단위 소자(300)는 p-타입 서브스트레이트(Substrate)에 형성된 소스, 드레인 및 p+ 도핑 영역과, 게이트(Gate), 더미 게이트(Dummy Gate) 및 더미 메탈(Dummy Metal)을 포함한다.

DGA n-MOSFET 단위 소자(300)는 방사선에 강인한 특성을 갖도록 설계된 내방사선 소자로서 방사선이 조사되는 경우에 드레인 및 소스로부터 발생하는 누설전류를 최소하도록 설계된 것이다.

도 4의 (a)는 DGA n-MOSFET 단위 소자(300)를 자른 위치(A-A', B-B', C-C')을 도시한 도면이고, 도 4의 (b)는 DGA n-MOSFET 단위 소자(300)를 A-A'에서 자른 단면을 도시한 도면이고, 도 4의 (c)는 DGA n-MOSFET 단위 소자(300)를 B-B'에서 자른 단면을 도시한 도면이다.

도 5는 DGA n-MOSFET 단위 소자(300)를 C-C'에서 자른 단면을 도시한 도면이다.

이하, 도 4 및 도 5를 함께 참조하면서 설명한다.

LOCOS(LOCal Oxidation of Silicon)는 DGA n-MOSFET 단위 소자(300) 사이의 경계를 형성한다. 도 4의 (b)에 도시하듯이, 게이트의 아래에는 두개의 LOCOS 사이에 채널이 형성될 수 있는 서브스트레이트 영역이 존재한다.

또한, 도 4의 (c)에 도시한 바와 같이, LOCOS와 서브스트레이트 표면 사이의 경계영역 상부에 더미 메탈이 존재한다. p-tpye 서브스트레이트 좌우 양쪽의 두개의 LOCOS와 서브스트레이트 사이의 경계 영역(에지)에 p+ 도핑이 이루어지며 형성된 p+ 도핑영역은 드레인 및 소스 영역과는 약간의 간격을 두고 도핑이 이루어진다.

참고로, 더미 메탈과 서브스트레이트 사이에 적절한 크기의 전위차를 갖도록 전원을 공급하는 경우 LOCOS와 서브스트레이트 경계영역에서 방사선에 의해 발생할 수 있는 전자-정공 쌍을 다시 결합시키는 역할을 하여 드레인 및 소스에서 발생하는 누설전류를 감소시킨다. 또한, p+ 도핑영역은 드레인 및 소스에서 발생하는 누설전류를 더 감소시키기 위해 방사선에 의해 발생할 수 있는 전자-정공 쌍의 발생 임계전압의 크기를 높여주는 역할을 한다.

또한, 도 5에 도시하듯이, 소스 및 드레인과 LOCOS 사이에 일정 간격을 두도록 함으로써 LOCOS와 서브스트레이트 사이의 에지에 방사선에 의해 발생할 수 있는 누설전류의 영향을 최소화한다.

따라서, 도 4의 (b)에 도시한 바와 같이 DGA n-MOSFET 단위 소자(300)의 채널 영역의 폭은 드레인 및 소스의 폭이 아니라 그보다 조금 확대된 크기의 채널폭을 갖는다. 이와 같이 확대된 채널폭을 도시한 것이 서브스트레이트(Substrate)의 상측에서 바라본 레이아웃 형상이 도 2이다.

전술하였듯이, 도 2와 같은 형태의 채널 영역을 가지게 되면 기존의 단위 n-MOSFET의 채널 W/L 비율과 비교하여 상대적으로 큰 값을 가지게 된다. 양쪽으로 추가된 channel 영역(D)을 따라 채널 전류가 흐르기 때문에 채널 W/L 비율이 증가하는 것이다. 일반적으로 반도체 회로 설계 시 채널 W/L 비율 조정을 통해 회로의 동작 특성을 결정하게 되므로, 도 2와 같은 형태의 채널 영역을 가지는 단위 MOSFET을 이용하여 회로 설계를 하기 위해서는 도 2의 채널 형태에 적합한 새로운 유효 W/L 비율의 모델이 필요하다.

도 6은 사다리꼴 채널 형태를 도시한 도면이다.

그러나 도 2와 같은 형태의 채널 영역에 대한 해석적 해는 존재하지 않으므로, 본 발명의 실시예에서는 도 2의 채널영역에 대한 유효 W/L 비율 모델을 구축한다. 본 발명의 실시예에서 제안한 모델은 도 6에 나타낸 사다리꼴 채널 형태에 대한 해석적 해를 이용하여 근사화하여 구축한다. 도 6과 같은 사다리꼴 채널 형태에 대한 유효 W/L 비율 모델은 수학식 1에 나타내었다.

수학식 1에서 θ는 드레인 및 소스의 폭 방향의 단부로부터 채널 전류가 확산되는 채널 영역과 채널 전류가 확산되지 않는 채널 영역 사이의 경계의 방향과 채널의 길이방향이 이루는 확산각도를 의미한다.

도 7은 다양한 채널 형태의 DGA n-MOSFET 에 대한 유효 W/L 비율의 최종 근사 모델을 도시한 도면이다.

본 발명의 실시예서는 채널 영역은, 드레인 및 소스의 폭보다 좌측 및 우측으로 각각 소정길이(D)만큼 길다. 또한, 채널 영역의 길이(L_D) 방향은 드레인 및 소스의 폭 방향에 수직하다.

도 7에 도시하듯이, 근사 모델에서는 채널영역의 길이(L_D)와, 드레인 및 소스의 폭보다 더 측면에 추가된 채널 영역 부분의 길이(D)의 비율에 따라 3가지 형태로 분리하여 유효 W/L 비율을 계산하게 된다.

도 7의 (a)는 (L_Dtanθ)/2 값이 D 값 미만일 경우의 채널영역의 형태를 도시한 것이며, 이 경우의 유효 W/L 비율((W/L)_eff)은 수학식 2에 의해 근사화되어 계산될 수 있다.

여기서 W_D는 드레인 및 소스의 폭, L_D는 채널의 길이, θ는 확산각도를 의미한다.

또한, 도 7의 (b)는 (L_Dtanθ)/2 값이 D 값과 같은 경우의 채널영역의 형태를 도시한 것이며, 이 경우의 유효 W/L 비율((W/L)_eff)은 수학식 2로 근사화되어 계산될 수 있다.

도 7의 (c)는 (L_D*tanθ)/2 값이 D 값보다 큰 경우의 채널영역의 형태를 도시한 것이다.

도 7의 (c)와 같이 근사화된 채널 영역에서 유효 W/L 비율((W/L)_eff)의 모델은 저항의 직렬연결 시 컨덕턴스(Conductance)를 계산하는 방식으로 도출할 수 있다. DGA n-MOSFET 단위 소자(300)가 동작하게 될 때에 유효 W/L 비율((W/L)_eff)은 저항의 컨덕턴스 값과 같은 성질을 가진다. 따라서, 도 7의 (c)와 같이 구축한 형태로 채널 영역을 모델링하게 되면 각 채널 영역 구조(사다리꼴, 직사각형)의 직렬연결 형태에 대한 최종 유효 W/L 비율((W/L)_eff) 값은 각 구조의 유효 W/L 비율((W/L)_eff) 값을 저항이라고 가정하고 저항이 직렬연결 형태로 연결되어 있을 경우 컨덕턴스를 계산하는 방법과 같은 방법으로 도출한다.

예를 들어, 유효 W/L 비율이 (W/L)₁인 채널 영역과 유효 W/L 비율이 (W/L)₂인 채널영역이 서로 직렬로 연결되어 있을 시에 전체 유효 W/L 비율(W/L)_total은 수학식 [(W/L)_total = 1/(1/(W/L)₁ + 1/(W/L)₂)]와 같은 수식으로 도출할 수 있다.

따라서, 도 7의 (c)의 경우의 유효 W/L 비율((W/L)_eff)은 수학식 3으로 근사화되어 계산될 수 있다.

컨덕턴스 산출부(120)는 정보수신부(110)에서 수신한 레이아웃 정보를 이용하여 소정의 수학식(즉, 수학식 2 및 수학식 3)을 이용하여 반도체 소자의 컨덕턴스 관련 정보를 산출한다. 즉, 수학식 2 또는 수학식 3을 이용하여 산출된 유효 W/L 비율((W/L)_eff)은 DGA n-MOSFET 단위 소자(300)의 채널영역에 대한 컨덕턴스(Gm)에 비례한다. 컨덕턴스는 일반적으로 소자의 단면적에 비례하고, 소자의 길이에 반비례하므로 유효 W/L 비율((W/L)_eff)이 DGA n-MOSFET 단위 소자(300)의 채널영역에 대한 컨덕턴스(Gm)에 대응되는 정보라고 할 수 있다.

따라서, 컨덕턴스 산출부(120)는 (L_D*tanθ)/2 값이 D 값보다 큰지 여부에 따라서 다른 수학식을 이용하여 산출된다. 즉, (L_D*tanθ)/2 값이 D 값보다 큰 경우에는 수학식 3을 이용하여 DGA n-MOSFET 단위 소자(300)의 채널영역에 대한 컨덕턴스(Gm)에 대응되는 정보를 산출하고, (L_D*tanθ)/2 값이 D 값보다 크지 않은 경우에는 수학식 2를 이용하여 DGA n-MOSFET 단위 소자(300)의 채널영역에 대한 컨덕턴스(Gm)에 대응되는 정보를 산출한다.

확산각도 산출부(130)는 게이트와 소스 사이에 인가되는 게이트-소스 전압(V_GS)의 크기에 따라 채널영역에 흐르는 채널 전류(I_D)의 변화를 측정한 결과를 이용하여 확산각도를 산출한다.

확산각도 산출부(130)는, 도면에는 도시하지 않았지만 소정의 전원으로 DGA n-MOSFET 단위 소자(300)의 게이트-소스 전압을 인가하고, 채널 전류(I_D)를 측정함으로써 확산각도를 산출할 수 있다. 예를 들어, 게이트-소스 전압(V_GS)의 크기에 따라 채널영역에 흐르는 채널 전류(I_D)의 변화를 측정함으로써 해당 채널의 컨덕턴스를 산출할 수 있고, 산출된 컨덕턴스에 대응되는 W/L 비율을 수학식 2 또는 수학식 3의 좌변((W/L)_eff)에 대응시키고, 게이트-소스 전압(V_GS)을 인가하는 DGA n-MOSFET 단위 소자(300)에 대하여 드레인 및 소스의 폭(W_D), 채널 길이(L_D)를 측정하여 측정한 결과를 수학식 2 또는 수학식 3의 우변의 해당 변수에 대응시키면 남는 변수는 유일하게 확산각도(θ)만 미지수가 된다. 따라서 이 미지수인 확산각도(θ)에 대하여 시뮬레이션 또는 해석적 방법으로 확산각도(θ)에 대하여 해를 구하면 확산각도(θ)를 산출하게 된다.

이러한 확산각도는 DGA n-MOSFET 단위 소자(300)를 제조하는 공정에 따라 달라질 수 있는 파라미터이다. 따라서, 하나 또는 몇개의 DGA n-MOSFET 단위 소자(300)에 대하여 게이트-소스 전압(V_GS)의 크기 및 채널영역에 흐르는 채널 전류(I_D)를 측정한 결과를 이용하여 산출된 확산각도를 해당 공정의 다른 DGA n-MOSFET 단위 소자(300)에 대한 확산각도로 사용될 수 있다.

이러한 확산각도는 임의의 공정에 대하여 기설정되어 있을 수 있으며, 사용자가 직접 임의의 소정의 전원을 이용하여 게이트-소스 전압(V_GS)을 인가하고 채널 전류(I_D)를 측정한 후 수학식 2 또는 수학식 3에 따라 확산각도를 계산할 수도 있다.

도 8은 채널 영역에서의 전류 밀도 시뮬레이션 결과를 도시한 도면이다.

도 8에 도시한 바와 같이, 3차원 시뮬레이션 결과를 수행하여 위 가정이 타당한지 확인하기 위하여 DGA n-MOSFET 단위 소자(300)의 채널 영역에서의 전류 밀도를 확인하였다.

도 8의 (a) 및 (b)는 (L_D*tanθ)/2 값이 D 값 이하일 경우의 채널 영역에서의 채널 전류 밀도를 시뮬레이션한 결과이며, 도 8의 (c)는 (L_D*tanθ)/2 값이 D 값보다 큰 경우의 채널 영역에서의 채널 전류 밀도를 시뮬레이션한 결과를 도시한 것이다.

도 8의 (a), (b), (c)는 드레인 및 소스의 폭(W)과 D값은 일정하게 유지하고 오로지 채널 길이(L) 값만을 바꾸어가며 3가지 경우에 대해 각각의 채널 전류 밀도를 시뮬레이션 한 결과이다. 도 8의 (a), (b), (c)에서 드레인 및 소스의 폭(W)은 2 ㎛로 동일하고, D 값 또한 2 ㎛로 동일하고, 채널 길이(L)는 (a) 0.5 ㎛, (b) 1 ㎛, (c) 3 ㎛로 변화시킨 결과이다. 시뮬레이션 결과에서 알 수 있듯이 채널영역의 네 꼭지점 근처에서는 채널 전류 밀도가 현저하게 감소하는 것을 확인할 수 있다.

또한, L 값이 작을 경우(0.5 ㎛)에는 채널 전류가 드레인 및 소스의 단부에서 채널 영역의 좌측 또는 우측으로 먼 위치까지 확산되지 않음을 볼 수 있고, L 값이 일정길이 이상 증가하게 되면 채널 전류가 드레인 및 소스의 폭 방향의 양 단부에서 채널 영역의 좌측 또는 우측으로 먼 위치까지 채널 전류가 도달하는 것을 볼 수 있다. 즉, 이는 소스의 폭 방향의 양 단부에서 채널영역으로 채널 전류가 확산되는 각도가 일정하게 유지됨을 시사한다.

따라서 L 값이 특정 임계점 이상의 값을 가지게 될 경우에는 채널 영역의 형상이 소스 측에 형성된 사다리꼴 형상의 채널 영역과, 드레인 측에 형성된 사다리꼴 형상의 채널 영역과, 두 사다리꼴의 채널 영역의 사이에 직사각형 모양의 채널 영역이 추가된 형상으로 채널 영역에 전류가 분포한다는 것을 알 수 있다. 또한, 확산각도 값은 채널 영역의 형상에 관계없이 항상 일정한 값을 유지하는 것으로 가정한다.

따라서, 최종적으로 도 7과 같은 형태로 3가지로 분류하여 채널 영역을 모델링할 수 있음을 알 수 있다. 전술하였듯이, 여기서 확산각도 값 결정 방법의 하나로 주어진 반도체 소자 제조 공정 등에 의해서 결정될 수 있다.

도 9는 본 발명의 일 실시예에 따른 반도체 소자의 채널 모델링 방법을 도시한 도면이다.

이하, 도 1 내지 도 9를 함께 참조하면서 설명한다.

도 9에 도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자의 채널 모델링 장치(100)에서 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 소자의 채널 모델링 방법은, 첫번째로 확산각도 산출부(130)가 게이트와 소스 사이에 인가되는 게이트-소스 전압(V_GS)의 크기에 따라 채널영역에 흐르는 채널 전류(I_D)의 변화를 측정한 결과를 이용하여 확산각도를 산출한다(S910).

S910 과정 이후에, 정보수신부(110)는 모델링하고자 하는 DGA n-MOSFET와 같은 반도체 소자의 드레인과 소스 사이의 채널 영역의 길이(L_D)에 대한 정보, 드레인 및 소스의 폭(W_D)에 대한 정보, 채널 영역의 폭에 대한 정보(D 또는 D+W_D), 및 드레인 및 소스의 폭 방향의 단부로부터 채널 전류가 확산되는 채널 영역과 채널 전류가 확산되지 않는 채널 영역 사이의 경계를 나타내는 확산각도(θ)에 대한 정보를 포함하는 레이아웃 정보를 수신한다(S520).

S920 과정에서 레이아웃 정보를 수신한 이후에, 컨덕턴스 산출부(120)는 정보수신부(110)에서 수신한 레이아웃 정보를 이용하여 채널 영역의 형태에 대응되는 소정의 수학식(즉, 수학식 2 또는 수학식 3)을 이용하여 반도체 소자의 컨덕턴스 관련 정보를 산출한다.

또한, 도 9에 기재된 본 발명의 일 실시예에 따른 반도체 소자의 채널 모델링 방법은 프로그램으로 구현되고 컴퓨터로 읽을 수 있는 기록매체에 기록될 수 있다. 본 발명의 일 실시예에 따른 반도체 소자의 채널 모델링 방법을 구현하기 위한 프로그램이 기록되고 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 이러한 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등을 포함한다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수도 있다. 또한, 본 실시예를 구현하기 위한 기능적인(Functional) 프로그램, 코드 및 코드 세그먼트들은 본 실시예가 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있을 것이다.

이상의 설명은 본 발명 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명 실시예들은 본 발명 실시예의 기술사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명 실시예의 기술사상의 범위가 한정되는 것은 아니다. 본 발명 실시예의 보호범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술사상은 본 발명 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.

이상에서 설명한 바와 같이 본 발명은, DGA MOSFET 등의 반도체 단위소자에서 설계 형태에 따라 채널 영역의 형상이 다양해지는 경우 그 단위소자의 전기적 특성을 빠르게 모델링함으로써 반도체 설계시의 효율성을 증대하는 효과가 있는 유용한 발명이다.

Claims

드레인 및 소스를 포함하는 반도체 소자의 채널 모델링 장치에 있어서,
상기 드레인과 상기 소스 사이의 채널 영역의 길이(L_D)에 대한 정보, 드레인 및 소스의 폭(W_D)에 대한 정보, 상기 채널 영역의 폭에 대한 정보, 및 상기 드레인 및 소스의 폭 방향의 단부로부터 전류가 확산되는 상기 채널 영역과 상기 전류가 확산되지 않는 상기 채널 영역 사이의 경계의 방향과 상기 채널 영역의 길이 방향 사이의 각도를 나타내는 확산각도(θ)에 대한 정보를 포함하는 레이아웃 정보를 수신하는 정보수신부; 및
상기 레이아웃 정보를 이용하여 상기 반도체 소자의 컨덕턴스 관련 정보를 산출하는 컨덕턴스 산출부
를 포함하고, 상기 채널 영역의 길이(L_D) 방향은 상기 드레인 및 소스의 폭 방향에 수직한 것을 특징으로 하는 모델링 장치.
제 1항에 있어서,
상기 채널 영역은, 상기 드레인 및 소스의 폭보다 좌측 및 우측으로 각각 소정길이(D)만큼 긴 것을 특징으로 하는 모델링 장치.
제 2항에 있어서, 상기 모델링 장치는,
상기 반도체 소자의 게이트와 상기 소스 사이에 인가되는 전압 및 상기 채널영역에 흐르는 전류를 측정한 결과를 이용하여 상기 확산각도를 산출하는 확산각도 산출부를 더 포함하는 것을 특징으로 하는 모델링 장치.
제 3항에 있어서,
상기 확산각도는, (L_D×tanθ)/2 값이 상기 소정길이보다 큰지 여부에 따라 상기 전압 및 상기 전류를 측정한 결과와 상기 길이(L_D), 상기 폭(W_D) 및 상기 확산각도 사이의 관계를 나타내는 서로 다른 수학식을 이용하여 산출되는 것을 특징으로 하는 모델링 장치.
제 2항에 있어서,
상기 컨덕턴스 관련 정보는, (L_D×tanθ)/2 값이 상기 소정길이보다 큰지 여부에 따라 상기 길이(L_D), 상기 폭(W_D) 및 상기 확산각도를 변수로 하는 서로 다른 수학식을 이용하여 산출되는 것을 특징으로 하는 모델링 장치.
제 2항에 있어서,
상기 컨덕턴스 관련 정보는, (L_D×tanθ)/2 값이 상기 소정길이보다 작거나 같은 경우, 다음의 수학식에 따라 상기 컨덕턴스 관련 정보인 (W/L)_eff를 산출하는 것을 특징으로 하는 모델링 장치.
[수학식]
제 2항에 있어서,
상기 컨덕턴스 관련 정보는, (L_D×tanθ)/2 값이 상기 소정길이보다 큰 경우 다음의 수학식에 따라 상기 컨덕턴스 관련 정보인 (W/L)_eff를 산출하는 것을 특징으로 하는 모델링 장치.
[수학식]
채널 모델링 장치가 드레인 및 소스를 포함하는 반도체 소자의 채널을 모델링하는 방법에 있어서,
상기 드레인과 상기 소스 사이의 채널 영역의 길이(L_D)에 대한 정보, 상기 드레인 및 소스의 폭(W_D)에 대한 정보, 상기 채널 영역의 폭에 대한 정보, 및 상기 드레인 및 소스의 폭 방향의 단부로부터 전류가 확산되는 상기 채널 영역과 상기 전류가 확산되지 않는 상기 채널 영역 사이의 경계의 방향과 상기 채널 영역의 길이 방향 사이의 각도를 나타내는 확산각도(θ)에 대한 정보를 포함하는 레이아웃 정보를 수신하는 과정; 및
상기 레이아웃 정보를 이용하여 상기 반도체 소자의 컨덕턴스 관련 정보를 산출하는 과정
을 포함하고, 상기 채널 영역의 길이(L_D) 방향은 상기 드레인 및 소스의 폭 방향에 수직한 것을 특징으로 하는 모델링 방법.
제 8항에 있어서,
상기 채널 영역은, 상기 드레인 및 소스의 폭보다 좌측 및 우측으로 각각 소정길이(D)만큼 긴 것을 특징으로 하는 모델링 방법.
제 9항에 있어서, 상기 모델링 장치는,
상기 반도체 소자의 게이트와 상기 소스 사이에 인가되는 전압 및 상기 채널영역에 흐르는 전류를 측정한 결과를 이용하여 상기 확산각도를 산출하는 과정을 더 포함하는 것을 특징으로 하는 모델링 방법.
제 9항에 있어서,
상기 컨덕턴스 관련 정보는, (L_D×tanθ)/2 값이 상기 소정길이보다 작거나 같은 경우, 다음의 수학식에 따라 상기 컨덕턴스 관련 정보인 (W/L)_eff를 산출하는 것을 특징으로 하는 모델링 방법.
[수학식]
제 10항에 있어서,
상기 컨덕턴스 관련 정보는, (L_D×tanθ)/2 값이 상기 소정길이보다 큰 경우 다음의 수학식에 따라 상기 컨덕턴스 관련 정보인 (W/L)_eff를 산출하는 것을 특징으로 하는 모델링 방법.
[수학식]