KR101494808B1 - Method and Apparatus for Modelling Channel of Semiconductor Device - Google Patents

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KR101494808B1
KR101494808B1 KR20130096865A KR20130096865A KR101494808B1 KR 101494808 B1 KR101494808 B1 KR 101494808B1 KR 20130096865 A KR20130096865 A KR 20130096865A KR 20130096865 A KR20130096865 A KR 20130096865A KR 101494808 B1 KR101494808 B1 KR 101494808B1
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이희철
이민수
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한국과학기술원
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    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67276—Production flow monitoring, e.g. for increasing throughput

Abstract

An embodiment of the present invention relates to a device and a method for modeling a channel of a semiconductor device and, more specifically, to a device and a method for modeling a channel of a semiconductor device, capable of improving the efficiency of designing a semiconductor by quickly modeling an electric property when a shape of a channel area varies according to a design shape in the semiconductor device such as a dummy gate assisted (DGA) metal-oxide semiconductor field-effect translator (MOSFET). The device includes a spread angle calculating part calculating a spread angle by using a result of measuring a current flowing in the channel area and a voltage applied between a gate and a source.

Description

반도체 소자의 채널 모델링 장치 및 방법{Method and Apparatus for Modelling Channel of Semiconductor Device}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a channel modeling device for a semiconductor device,

본 발명의 실시예는 반도체 소자의 채널 모델링 장치 및 방법에 관한 것이다. 더 상세하게는 DGA(Dummy Gate Assisted) MOSFET(Mmetal-Oxide Semiconductor Field-Effect Transistor) 등의 반도체소자에서 설계 형태에 따라 채널 영역의 형태가 다양해지는 경우 그 전기적 특성을 빠르게 모델링 함으로써 반도체 설계시의 효율성을 증대하고자 하는 반도체 소자의 채널 모델링 장치 및 방법에 관한 것이다.An embodiment of the present invention relates to an apparatus and a method for channel modeling semiconductor devices. More particularly, in a semiconductor device such as a DGA (Dummy Gate Assisted) MOSFET, if a channel region has a variety of shapes according to a design type, its electrical characteristics are rapidly modeled, And more particularly, to a channel modeling apparatus and method for a semiconductor device.

이 부분에 기술된 내용은 단순히 본 발명의 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.The contents described in this section merely provide background information on the embodiment of the present invention and do not constitute the prior art.

일반적으로 회로 설계 시 반도체 소자에 대한 W/L(Width over Length) 비율 조정을 통해 반도체 회로의 동작 특성을 결정하게 된다. 예를 들어, 소정의 형태의 채널 영역을 가지는 단위 MOSFET을 이용하여 회로 설계를 위해서는 그 채널 영역의 형태에 적합한 새로운 유효 W/L(Effective Width over Length) 비율의 모델이 필요하다. 그러나 임의의 형태의 채널 영역에 대한 해석적 해(Analytical Solution)는 존재하지 않으며 오로지 컴퓨터를 이용한 수치해석을 통해서만 구할 수 있는 경우가 많다. 그러나 임의의 형태의 구조의 채널 영역을 3차원 시뮬레이터 상에 설계하고 계산하는 데에는 많은 시간과 노력이 필요하다. 회로 설계 시에는 무수히 다양한 반도체 소자의 형태의 구조가 사용되게 되는데 매 반도체 소자 하나의 단위마다 3차원 시뮬레이션을 수행하고 회로 설계를 하는 것은 현실적으로 불가능하다. Typically, circuit design determines the operating characteristics of a semiconductor circuit by adjusting the W / L ratio for semiconductor devices. For example, to design a circuit using a unit MOSFET having a channel region of a predetermined type, a new effective W / L ratio model suitable for the channel region type is required. However, there is no analytical solution for any type of channel region, and there are many cases that can be obtained only by computer numerical analysis. However, it takes much time and effort to design and calculate the channel region of arbitrary structure on the 3D simulator. In the circuit design, various structures of semiconductor elements are used. It is practically impossible to perform three-dimensional simulation and circuit design for each unit of each semiconductor element.

이러한 문제점을 해결하기 위해 본 발명의 일 실시예는, DGA MOSFET 등의 반도체 단위소자에서 설계 형태에 따라 채널 영역의 형태가 다양해지는 경우 그 단위소자의 전기적 특성을 빠르게 모델링함으로써 반도체 설계시의 효율성을 증대하고자 하는 데에 주된 목적이 있다.In order to solve such a problem, in an embodiment of the present invention, when the shape of a channel region varies according to a design form in a semiconductor unit element such as a DGA MOSFET, the electrical characteristics of the unit element are rapidly modeled, There is a main purpose in trying to increase.

전술한 목적을 달성하기 위해 본 발명의 일 실시예는, 드레인 및 소스를 포함하는 반도체 소자의 채널 모델링 장치에 있어서, 상기 드레인과 상기 소스 사이의 채널 영역의 길이(LD)에 대한 정보, 드레인 및 소스의 폭(WD)에 대한 정보, 상기 채널 영역의 폭에 대한 정보, 및 상기 드레인 및 소스의 폭 방향의 단부로부터 전류가 확산되는 상기 채널 영역과 상기 전류가 확산되지 않는 상기 채널 영역 사이의 경계의 방향과 상기 채널 영역의 길이 방향 사이의 각도를 나타내는 확산각도(θ)에 대한 정보를 포함하는 레이아웃 정보를 수신하는 정보수신부; 및 상기 레이아웃 정보를 이용하여 소정의 수학식을 이용하여 상기 반도체 소자의 컨덕턴스 관련 정보를 산출하는 컨덕턴스 산출부를 포함하고, 상기 채널 영역의 길이(LD) 방향은 상기 드레인 및 소스의 폭 방향에 수직한 것을 특징으로 하는 모델링 장치를 제공한다.One embodiment of the present invention to achieve the above object, in the channel modeling device of a semiconductor device comprising a drain and a source, the information, the drain of the length (L D) of the channel region between the drain and the source And the width of the source (W D ), information on the width of the channel region, and information on the width of the channel region between which the current is diffused from the end portion in the width direction of the drain and the source, And information on a diffusion angle (?) Indicating an angle between a direction of a boundary of the channel region and a longitudinal direction of the channel region; And a conductance calculating section for calculating conductance-related information of the semiconductor device by using a predetermined equation using the layout information, wherein a length L D of the channel region is perpendicular to a width direction of the drain and the source The modeling device being characterized in that

상기 모델링 장치는, 상기 게이트와 상기 소스 사이에 인가되는 전압 및 상기 채널영역에 흐르는 전류를 측정한 결과를 이용하여 상기 확산각도를 산출하는 확산각도 산출부를 더 포함할 수 있다.The modeling apparatus may further include a diffusion angle calculation unit that calculates the diffusion angle using a result of measuring a voltage applied between the gate and the source and a current flowing in the channel region.

상기 확산각도는, (LD×tanθ)/2 값이 상기 소정길이보다 큰지 여부에 따라 다른 수학식을 이용하여 산출될 수 있으며, 상기 컨덕턴스 관련 정보는, (LD×tanθ)/2 값이 상기 소정길이보다 큰지 여부에 따라 다른 수학식을 이용하여 산출될 수 있으며, 상기 컨덕턴스 관련 정보는, (LD×tanθ)/2 값이 상기 소정길이보다 큰지 여부에 따라 다른 수학식을 이용하여 산출될 수 있다.The diffusion angle may be calculated using another equation depending on whether (L D × tan θ) / 2 is greater than the predetermined length, and the conductance-related information is (L D × tan θ) / 2 And the conductance-related information may be calculated using another equation according to whether or not the value of (L D × tan θ) / 2 is greater than the predetermined length, .

전술한 목적을 달성하기 위해 본 발명의 다른 실시예는, 채널 모델링 장치가 드레인 및 소스를 포함하는 반도체 소자의 채널을 모델링하는 방법에 있어서, 상기 드레인과 상기 소스 사이의 채널 영역의 길이(LD)에 대한 정보, 상기 드레인 및 소스의 폭(WD)에 대한 정보, 상기 채널 영역의 폭에 대한 정보, 및 상기 드레인 및 소스의 폭 방향의 단부로부터 전류가 확산되는 상기 채널 영역과 상기 전류가 확산되지 않는 상기 채널 영역 사이의 경계의 방향과 상기 채널 영역의 길이 방향 사이의 각도를 나타내는 확산각도(θ)에 대한 정보를 포함하는 레이아웃 정보를 수신하는 과정; 및 상기 레이아웃 정보를 이용하여 소정의 수학식을 이용하여 상기 반도체 소자의 컨덕턴스 관련 정보를 산출하는 과정을 포함하고, 상기 채널 영역의 길이(LD) 방향은 상기 드레인 및 소스의 폭 방향에 수직한 것을 특징으로 하는 모델링 방법을 제공한다.Another embodiment of the present invention to achieve the above object, the channel modeling device is a method for modeling the channel of the semiconductor device comprising a drain and a source, the length (L D of the channel region between the drain and the source , Information on the width (W D ) of the drain and the source, information on the width of the channel region, and information on the width and the width of the channel region in which the current is diffused from the end in the width direction of the drain and source The method comprising: receiving layout information including information on a diffusion angle (?) Indicating an angle between a direction of a boundary between the channel regions not diffused and a longitudinal direction of the channel region; And calculating the conductance-related information of the semiconductor device by using a predetermined equation using the layout information, wherein a length L D of the channel region is perpendicular to a width direction of the drain and the source The modeling method comprising:

이상에서 설명한 바와 같이 본 발명의 실시예에 의하면, 다양한 형태의 채널 영역을 가지는 내방사선 DGA n-MOSFET 등과 같이 채널 영역의 형태가 실질적으로 확장되는 등의 원인으로 다양해지는 경우 채널영역의 W/L 비율에 대한 해석적 해가 없어 시뮬레이션을 통한 수치해석을 통해서만 W/L 비율을 도출 가능해지는 경우 이를 근사화한 유효 W/L 비율 모델을 제안함으로써 다양한 형태의 채널 영역을 가지는 내방사선 DGA n-MOSFET 등의 반도체 단위소자를 이용한 실제적인 회로 설계가 가능하도록 하는 효과 있다.As described above, according to the embodiment of the present invention, when the thickness of the channel region is varied due to the fact that the shape of the channel region is substantially expanded, for example, an inner radiation DGA n-MOSFET having various channel regions, In this paper, we propose an effective W / L ratio model that can approximate the W / L ratio only by numerical analysis through simulation because there is no analytical solution to the ratio. It is possible to realize an actual circuit design using a semiconductor unit device of the present invention.

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 채널 모델링 장치(100)를 도시한 도면이다.
도 2는 모델링하고자 하는 DGA n-MOSFET 반도체 단위소자의 드레인(Drain), 소스(Source) 및 채널 영역의 레이아웃을 나타낸 도면이다.
도 3은 도 2와 같이 드레인(Drain), 소스(Source)와 함께 채널 영역이 형성되는 DGA n-MOSFET 반도체 단위소자의 구성요소를 포함하여 도시한 도면이다.
도 4의 (a)는 DGA n-MOSFET 단위 소자(300)를 자른 위치(A-A', B-B', C-C')을 도시한 도면이고, 도 4의 (b)는 DGA n-MOSFET 단위 소자(300)를 A-A'에서 자른 단면을 도시한 도면이고, 도 4의 (c)는 DGA n-MOSFET 단위 소자(300)를 B-B'에서 자른 단면을 도시한 도면이다.
도 5는 DGA n-MOSFET 단위 소자(300)를 C-C'에서 자른 단면을 도시한 도면이다.
도 6은 사다리꼴 채널 형태를 도시한 도면이다.
도 7은 다양한 채널 형태의 DGA n-MOSFET 에 대한 유효 W/L 비율의 최종 근사 모델을 도시한 도면이다.
도 8은 채널 영역에서의 전류 밀도 시뮬레이션 결과를 도시한 도면이다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 채널 모델링 방법을 도시한 도면이다.1 is a diagram illustrating an apparatus 100 for channel modeling a semiconductor device according to an embodiment of the present invention.
2 is a diagram showing layouts of drain, source, and channel regions of a DGA n-MOSFET semiconductor unit to be modeled.
FIG. 3 is a view showing the constituent elements of a DGA n-MOSFET semiconductor unit element in which a channel region is formed together with a drain and a source as shown in FIG.
4A is a view showing the positions (A-A ', B-B', C-C ') of the DGA n-MOSFET unit element 300. FIG. -MOSFET unit device 300 is cut at A-A ', and FIG. 4C is a cross-sectional view taken along line B-B' of the DGA n-MOSFET unit device 300 .
5 is a cross-sectional view of the DGA n-MOSFET unit 300 taken along line C-C '.
6 is a view showing a shape of a trapezoidal channel.
7 shows a final approximate model of the effective W / L ratio for DGA n-MOSFETs of various channel types.
8 is a diagram showing a result of simulation of the current density in the channel region.
9 is a diagram illustrating a channel modeling method of a semiconductor device according to an embodiment of the present invention.

이하, 본 발명의 일부 실시예들을 예시적인 도면을 통해 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.Hereinafter, some embodiments of the present invention will be described in detail with reference to exemplary drawings. It should be noted that, in adding reference numerals to the constituent elements of the drawings, the same constituent elements are denoted by the same reference numerals even though they are shown in different drawings. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.

또한, 본 발명의 구성 요소를 설명하는 데 있어서, 제 1, 제 2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 또 다른 구성 요소가 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.In describing the components of the present invention, terms such as first, second, A, B, (a), and (b) may be used. These terms are intended to distinguish the constituent elements from other constituent elements, and the terms do not limit the nature, order or order of the constituent elements. When a component is described as being "connected", "coupled", or "connected" to another component, the component may be directly connected to or connected to the other component, It should be understood that an element may be "connected," "coupled," or "connected."

도 1은 본 발명의 일 실시예에 따른 반도체 소자의 채널 모델링 장치(100)를 도시한 도면이고, 도 2는 모델링하고자 하는 DGA n-MOSFET 반도체 단위소자의 드레인(Drain), 소스(Source) 및 채널 영역의 레이아웃을 나타낸 도면이다.FIG. 1 is a diagram illustrating an apparatus 100 for channel modeling a semiconductor device according to an embodiment of the present invention. FIG. 2 is a diagram illustrating a drain, a source, and a drain of a DGA n-MOSFET semiconductor unit to be modeled. And shows the layout of the channel region.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자의 채널 모델링 장치(100)는 정보수신부(110) 및 컨덕턴스 산출부(120)를 포함할 수 있으며, 필요에 따라 확산각도 산출부(130)를 더 포함할 수 있다.1, an apparatus 100 for channel modeling a semiconductor device according to an embodiment of the present invention may include an information receiving unit 110 and a conductance calculating unit 120, and may further include a diffusion angle calculating unit 130).

정보수신부(110)는 모델링하고자 하는 DGA n-MOSFET와 같은 반도체 소자의 드레인과 소스 사이의 채널 영역의 길이(LD)에 대한 정보, 드레인 및 소스의 폭(WD)에 대한 정보, 채널 영역의 폭에 대한 정보(D 또는 D+WD), 및 드레인 및 소스의 폭 방향의 단부로부터 채널 전류가 확산되는 채널 영역과 채널 전류가 확산되지 않는 채널 영역 사이의 경계를 나타내는 확산각도(θ)에 대한 정보를 포함하는 레이아웃 정보를 수신한다. 여기서 확산각도(θ)는 드레인 및 소스의 폭 방향의 단부로부터 채널 전류가 확산되는 채널 영역과 채널 전류가 확산되지 않는 채널 영역 사이의 경계 방향과 채널영역의 길이 방향 사이의 각도를 의미한다. 이러한 레이아웃 정보는 사용자가 직접 입력할 수도 있으며, 본 발명의 일 실시예에 따른 반도체 소자의 채널 모델링 장치(100)를 이용하여 반도체를 설계하는 반도체 설계 시스템(도시하지 않음)으로부터 입력받을 수도 있다.The information receiving unit 110 receives information on the length L D of the channel region between the drain and the source of the semiconductor device such as the DGA n-MOSFET to be modeled, information on the width W D of the drain and the source, (D or D + W D ), and a diffusion angle (?) Indicating a boundary between a channel region in which channel current is diffused and a channel region in which channel current is not diffused, from the end in the width direction of the drain and source, And layout information including information on the layout information. Here, the diffusion angle? Means an angle between the boundary direction between the channel region where the channel current is diffused from the end portion in the width direction of the drain and the source and the channel region where the channel current is not diffused, and the longitudinal direction of the channel region. The layout information may be input directly by a user or may be input from a semiconductor design system (not shown) for designing a semiconductor using the channel modeling apparatus 100 of a semiconductor device according to an embodiment of the present invention.

도 3은 도 2와 같이 드레인(Drain), 소스(Source)와 함께 채널 영역이 형성되는 DGA n-MOSFET 반도체 단위소자(300)의 구성요소를 포함하여 도시한 도면이다.FIG. 3 is a view including the components of a DGA n-MOSFET semiconductor unit device 300 having a channel region formed with a drain and a source as shown in FIG.

도 3에 도시한 바와 같이, DGA n-MOSFET 단위 소자(300)는 p-타입 서브스트레이트(Substrate)에 형성된 소스, 드레인 및 p+ 도핑 영역과, 게이트(Gate), 더미 게이트(Dummy Gate) 및 더미 메탈(Dummy Metal)을 포함한다.3, the DGA n-MOSFET unit 300 includes source, drain and p + doped regions formed in a p-type substrate, a gate, a dummy gate, And includes a metal (Dummy Metal).

DGA n-MOSFET 단위 소자(300)는 방사선에 강인한 특성을 갖도록 설계된 내방사선 소자로서 방사선이 조사되는 경우에 드레인 및 소스로부터 발생하는 누설전류를 최소하도록 설계된 것이다.The DGA n-MOSFET unit device 300 is an intrinsic radiation device designed to have a characteristic that is robust against radiation, and is designed to minimize the leakage current generated from the drain and the source when the radiation is irradiated.

도 4의 (a)는 DGA n-MOSFET 단위 소자(300)를 자른 위치(A-A', B-B', C-C')을 도시한 도면이고, 도 4의 (b)는 DGA n-MOSFET 단위 소자(300)를 A-A'에서 자른 단면을 도시한 도면이고, 도 4의 (c)는 DGA n-MOSFET 단위 소자(300)를 B-B'에서 자른 단면을 도시한 도면이다.4A is a view showing the positions (A-A ', B-B', C-C ') of the DGA n-MOSFET unit element 300. FIG. -MOSFET unit device 300 is cut at A-A ', and FIG. 4C is a cross-sectional view taken along line B-B' of the DGA n-MOSFET unit device 300 .

도 5는 DGA n-MOSFET 단위 소자(300)를 C-C'에서 자른 단면을 도시한 도면이다.5 is a cross-sectional view of the DGA n-MOSFET unit 300 taken along line C-C '.

이하, 도 4 및 도 5를 함께 참조하면서 설명한다.Hereinafter, FIG. 4 and FIG. 5 will be described together.

LOCOS(LOCal Oxidation of Silicon)는 DGA n-MOSFET 단위 소자(300) 사이의 경계를 형성한다. 도 4의 (b)에 도시하듯이, 게이트의 아래에는 두개의 LOCOS 사이에 채널이 형성될 수 있는 서브스트레이트 영역이 존재한다.The LOCOS (LOCal Oxidation of Silicon) forms the boundary between the DGA n-MOSFET unit devices 300. As shown in FIG. 4 (b), under the gate, there is a substrate region in which a channel can be formed between two LOCOS.

또한, 도 4의 (c)에 도시한 바와 같이, LOCOS와 서브스트레이트 표면 사이의 경계영역 상부에 더미 메탈이 존재한다. p-tpye 서브스트레이트 좌우 양쪽의 두개의 LOCOS와 서브스트레이트 사이의 경계 영역(에지)에 p+ 도핑이 이루어지며 형성된 p+ 도핑영역은 드레인 및 소스 영역과는 약간의 간격을 두고 도핑이 이루어진다.Further, as shown in Fig. 4 (c), a dummy metal is present above the boundary region between the LOCOS and the substrate surface. p + doping is performed on the boundary region (edge) between two LOCOS and substrate on both sides of the p-tpye substrate, and the formed p + -doped region is doped at a slight distance from the drain and source regions.

참고로, 더미 메탈과 서브스트레이트 사이에 적절한 크기의 전위차를 갖도록 전원을 공급하는 경우 LOCOS와 서브스트레이트 경계영역에서 방사선에 의해 발생할 수 있는 전자-정공 쌍을 다시 결합시키는 역할을 하여 드레인 및 소스에서 발생하는 누설전류를 감소시킨다. 또한, p+ 도핑영역은 드레인 및 소스에서 발생하는 누설전류를 더 감소시키기 위해 방사선에 의해 발생할 수 있는 전자-정공 쌍의 발생 임계전압의 크기를 높여주는 역할을 한다.For reference, when a power source is provided with a proper potential difference between the dummy metal and the substrate, it is possible to recombine the electron-hole pairs generated by the radiation in the boundary region between the LOCOS and the substrate, Thereby reducing the leakage current. Also, the p + doped region increases the magnitude of the threshold voltage of the electron-hole pairs that can be generated by the radiation to further reduce the leakage current generated from the drain and the source.

또한, 도 5에 도시하듯이, 소스 및 드레인과 LOCOS 사이에 일정 간격을 두도록 함으로써 LOCOS와 서브스트레이트 사이의 에지에 방사선에 의해 발생할 수 있는 누설전류의 영향을 최소화한다.In addition, as shown in FIG. 5, the spacing between the source and drain and the LOCOS minimizes the influence of the leakage current that may be caused by radiation on the edge between the LOCOS and the substrate.

따라서, 도 4의 (b)에 도시한 바와 같이 DGA n-MOSFET 단위 소자(300)의 채널 영역의 폭은 드레인 및 소스의 폭이 아니라 그보다 조금 확대된 크기의 채널폭을 갖는다. 이와 같이 확대된 채널폭을 도시한 것이 서브스트레이트(Substrate)의 상측에서 바라본 레이아웃 형상이 도 2이다.Therefore, as shown in FIG. 4B, the width of the channel region of the DGA n-MOSFET unit device 300 has a channel width that is slightly larger than the width of the drain and the source. FIG. 2 shows a layout shape of the enlarged channel width viewed from the upper side of the substrate.

전술하였듯이, 도 2와 같은 형태의 채널 영역을 가지게 되면 기존의 단위 n-MOSFET의 채널 W/L 비율과 비교하여 상대적으로 큰 값을 가지게 된다. 양쪽으로 추가된 channel 영역(D)을 따라 채널 전류가 흐르기 때문에 채널 W/L 비율이 증가하는 것이다. 일반적으로 반도체 회로 설계 시 채널 W/L 비율 조정을 통해 회로의 동작 특성을 결정하게 되므로, 도 2와 같은 형태의 채널 영역을 가지는 단위 MOSFET을 이용하여 회로 설계를 하기 위해서는 도 2의 채널 형태에 적합한 새로운 유효 W/L 비율의 모델이 필요하다.As described above, if the channel region has the shape as shown in FIG. 2, it has a relatively large value compared to the channel W / L ratio of the conventional unit n-MOSFET. The channel W / L ratio increases because the channel current flows along the channel region D added to both sides. Generally, in designing a semiconductor circuit, operating characteristics of a circuit are determined through adjustment of a channel W / L ratio. Therefore, in order to design a circuit using a unit MOSFET having a channel region of the type shown in FIG. 2, A new effective W / L ratio model is needed.

도 6은 사다리꼴 채널 형태를 도시한 도면이다.6 is a view showing a shape of a trapezoidal channel.

그러나 도 2와 같은 형태의 채널 영역에 대한 해석적 해는 존재하지 않으므로, 본 발명의 실시예에서는 도 2의 채널영역에 대한 유효 W/L 비율 모델을 구축한다. 본 발명의 실시예에서 제안한 모델은 도 6에 나타낸 사다리꼴 채널 형태에 대한 해석적 해를 이용하여 근사화하여 구축한다. 도 6과 같은 사다리꼴 채널 형태에 대한 유효 W/L 비율 모델은 수학식 1에 나타내었다.However, since there is no analytical solution for the channel region of FIG. 2, an effective W / L ratio model for the channel region of FIG. 2 is constructed in the embodiment of the present invention. The model proposed in the embodiment of the present invention is constructed by approximating using an analytic solution for the shape of the trapezoidal channel shown in FIG. The effective W / L ratio model for the trapezoidal channel type as shown in FIG. 6 is shown in Equation (1).

Figure 112013074017423-pat00001
Figure 112013074017423-pat00001

수학식 1에서 θ는 드레인 및 소스의 폭 방향의 단부로부터 채널 전류가 확산되는 채널 영역과 채널 전류가 확산되지 않는 채널 영역 사이의 경계의 방향과 채널의 길이방향이 이루는 확산각도를 의미한다.In Equation (1),? Represents a diffusion angle formed by the direction of the boundary between the channel region where the channel current is diffused from the end portion in the width direction of the drain and the source and the channel region where the channel current is not diffused, and the longitudinal direction of the channel.

도 7은 다양한 채널 형태의 DGA n-MOSFET 에 대한 유효 W/L 비율의 최종 근사 모델을 도시한 도면이다.7 shows a final approximate model of the effective W / L ratio for DGA n-MOSFETs of various channel types.

본 발명의 실시예서는 채널 영역은, 드레인 및 소스의 폭보다 좌측 및 우측으로 각각 소정길이(D)만큼 길다. 또한, 채널 영역의 길이(LD) 방향은 드레인 및 소스의 폭 방향에 수직하다.In the embodiment of the present invention, the channel region is longer than the width of the drain and the source by a predetermined length D to the left and right sides, respectively. In addition, the length (L D ) direction of the channel region is perpendicular to the width direction of the drain and the source.

도 7에 도시하듯이, 근사 모델에서는 채널영역의 길이(LD)와, 드레인 및 소스의 폭보다 더 측면에 추가된 채널 영역 부분의 길이(D)의 비율에 따라 3가지 형태로 분리하여 유효 W/L 비율을 계산하게 된다.As shown in Fig. 7, in the approximate model, the length L D of the channel region and the ratio of the length D of the channel region portion added to the side more than the width of the drain and the source, The W / L ratio is calculated.

도 7의 (a)는 (LDtanθ)/2 값이 D 값 미만일 경우의 채널영역의 형태를 도시한 것이며, 이 경우의 유효 W/L 비율((W/L)eff)은 수학식 2에 의해 근사화되어 계산될 수 있다.7A shows the shape of the channel region when the value of (L D tan θ) / 2 is less than the value of D, and the effective W / L ratio ((W / L) eff ) Can be approximated and calculated.

Figure 112013074017423-pat00002
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여기서 WD는 드레인 및 소스의 폭, LD는 채널의 길이, θ는 확산각도를 의미한다.Where W D is the width of the drain and source, L D is the length of the channel, and θ is the diffusion angle.

또한, 도 7의 (b)는 (LDtanθ)/2 값이 D 값과 같은 경우의 채널영역의 형태를 도시한 것이며, 이 경우의 유효 W/L 비율((W/L)eff)은 수학식 2로 근사화되어 계산될 수 있다.7B shows the shape of the channel region when the value of (L D tan θ) / 2 is equal to the value of D, and the effective W / L ratio ((W / L) eff ) Can be approximated by Equation (2).

도 7의 (c)는 (LD*tanθ)/2 값이 D 값보다 큰 경우의 채널영역의 형태를 도시한 것이다.7C shows the shape of the channel region when the value of (L D * tan?) / 2 is larger than the value of D.

도 7의 (c)와 같이 근사화된 채널 영역에서 유효 W/L 비율((W/L)eff)의 모델은 저항의 직렬연결 시 컨덕턴스(Conductance)를 계산하는 방식으로 도출할 수 있다. DGA n-MOSFET 단위 소자(300)가 동작하게 될 때에 유효 W/L 비율((W/L)eff)은 저항의 컨덕턴스 값과 같은 성질을 가진다. 따라서, 도 7의 (c)와 같이 구축한 형태로 채널 영역을 모델링하게 되면 각 채널 영역 구조(사다리꼴, 직사각형)의 직렬연결 형태에 대한 최종 유효 W/L 비율((W/L)eff) 값은 각 구조의 유효 W/L 비율((W/L)eff) 값을 저항이라고 가정하고 저항이 직렬연결 형태로 연결되어 있을 경우 컨덕턴스를 계산하는 방법과 같은 방법으로 도출한다. A model of the effective W / L ratio ((W / L) eff ) in the approximated channel region as shown in FIG. 7 (c) can be derived by calculating the conductance at the series connection of the resistors. The effective W / L ratio ((W / L) eff ) when the DGA n-MOSFET unit element 300 is operated has the same properties as the conductance value of the resistor. Therefore, when the channel region is modeled as shown in FIG. 7C, the final effective W / L ratio ((W / L) eff ) value for the serial connection type of each channel region structure (trapezoid, rectangle) (W / L) eff value of each structure is assumed to be a resistance, and when the resistance is connected in the form of a series connection, it is derived in the same way as the method of calculating the conductance.

예를 들어, 유효 W/L 비율이 (W/L)1인 채널 영역과 유효 W/L 비율이 (W/L)2 인 채널영역이 서로 직렬로 연결되어 있을 시에 전체 유효 W/L 비율(W/L)total은 수학식 [(W/L)total = 1/(1/(W/L)1 + 1/(W/L)2)]와 같은 수식으로 도출할 수 있다.For example, if a channel area with an effective W / L ratio of (W / L) 1 and a channel area with an effective W / L ratio of (W / L) 2 are connected in series, (W / L) total can be derived from the equation: [(W / L) total = 1 / (1 / (W / L) 1 + 1 / (W / L) 2 )].

따라서, 도 7의 (c)의 경우의 유효 W/L 비율((W/L)eff)은 수학식 3으로 근사화되어 계산될 수 있다.Therefore, the effective W / L ratio ((W / L) eff ) in the case of FIG. 7C can be approximated and calculated by Equation (3).

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컨덕턴스 산출부(120)는 정보수신부(110)에서 수신한 레이아웃 정보를 이용하여 소정의 수학식(즉, 수학식 2 및 수학식 3)을 이용하여 반도체 소자의 컨덕턴스 관련 정보를 산출한다. 즉, 수학식 2 또는 수학식 3을 이용하여 산출된 유효 W/L 비율((W/L)eff)은 DGA n-MOSFET 단위 소자(300)의 채널영역에 대한 컨덕턴스(Gm)에 비례한다. 컨덕턴스는 일반적으로 소자의 단면적에 비례하고, 소자의 길이에 반비례하므로 유효 W/L 비율((W/L)eff)이 DGA n-MOSFET 단위 소자(300)의 채널영역에 대한 컨덕턴스(Gm)에 대응되는 정보라고 할 수 있다.The conductance calculating unit 120 calculates the conductance-related information of the semiconductor device using predetermined mathematical expressions (i.e., Equations 2 and 3) using the layout information received by the information receiving unit 110. [ That is, the effective W / L ratio ((W / L) eff ) calculated using Equation 2 or Equation 3 is proportional to the conductance Gm for the channel region of the DGA n-MOSFET unit device 300. Since the conductance is generally proportional to the cross-sectional area of the device and inversely proportional to the length of the device, the effective W / L ratio (W / L) eff is less than the conductance Gm for the channel region of the DGA n-MOSFET unit device 300 It can be regarded as corresponding information.

따라서, 컨덕턴스 산출부(120)는 (LD*tanθ)/2 값이 D 값보다 큰지 여부에 따라서 다른 수학식을 이용하여 산출된다. 즉, (LD*tanθ)/2 값이 D 값보다 큰 경우에는 수학식 3을 이용하여 DGA n-MOSFET 단위 소자(300)의 채널영역에 대한 컨덕턴스(Gm)에 대응되는 정보를 산출하고, (LD*tanθ)/2 값이 D 값보다 크지 않은 경우에는 수학식 2를 이용하여 DGA n-MOSFET 단위 소자(300)의 채널영역에 대한 컨덕턴스(Gm)에 대응되는 정보를 산출한다.Therefore, the conductance calculation unit 120 is calculated using another equation according to whether (L D * tan?) / 2 is larger than the D value. That is, when the value (L D * tan?) / 2 is larger than the D value, information corresponding to the conductance Gm for the channel region of the DGA n-MOSFET unit 300 is calculated using Equation (3) (L D * tan?) / 2 is not greater than the D value, information corresponding to the conductance Gm of the channel region of the DGA n-MOSFET unit 300 is calculated using Equation (2).

확산각도 산출부(130)는 게이트와 소스 사이에 인가되는 게이트-소스 전압(VGS)의 크기에 따라 채널영역에 흐르는 채널 전류(ID)의 변화를 측정한 결과를 이용하여 확산각도를 산출한다.The diffusion angle calculating unit 130 calculates the diffusion angle using the result of measuring the change in the channel current I D flowing in the channel region according to the magnitude of the gate-source voltage V GS applied between the gate and the source do.

확산각도 산출부(130)는, 도면에는 도시하지 않았지만 소정의 전원으로 DGA n-MOSFET 단위 소자(300)의 게이트-소스 전압을 인가하고, 채널 전류(ID)를 측정함으로써 확산각도를 산출할 수 있다. 예를 들어, 게이트-소스 전압(VGS)의 크기에 따라 채널영역에 흐르는 채널 전류(ID)의 변화를 측정함으로써 해당 채널의 컨덕턴스를 산출할 수 있고, 산출된 컨덕턴스에 대응되는 W/L 비율을 수학식 2 또는 수학식 3의 좌변((W/L)eff)에 대응시키고, 게이트-소스 전압(VGS)을 인가하는 DGA n-MOSFET 단위 소자(300)에 대하여 드레인 및 소스의 폭(WD), 채널 길이(LD)를 측정하여 측정한 결과를 수학식 2 또는 수학식 3의 우변의 해당 변수에 대응시키면 남는 변수는 유일하게 확산각도(θ)만 미지수가 된다. 따라서 이 미지수인 확산각도(θ)에 대하여 시뮬레이션 또는 해석적 방법으로 확산각도(θ)에 대하여 해를 구하면 확산각도(θ)를 산출하게 된다.The diffusion angle calculating unit 130 calculates the diffusion angle by applying the gate-source voltage of the DGA n-MOSFET unit device 300 with a predetermined power source and measuring the channel current I D (not shown) . For example, the conductance of the channel can be calculated by measuring the change in the channel current I D flowing in the channel region according to the magnitude of the gate-source voltage V GS , and the W / L corresponding to the calculated conductance the left-hand side of equation (2) or equation (3) the ratio ((W / L) eff) to the corresponding and the gate-source voltage (V GS), the applied width of the drain and the source with respect to the DGA n-MOSFET unit device 300 that (W D ) and channel length (L D ) are measured and correspond to the corresponding variables on the right side of Equation (2) or Equation (3), only the spreading angle? Therefore, the diffusing angle? Is calculated by solving the diffusing angle? By simulation or analytical method with respect to the unknown diffusing angle?.

이러한 확산각도는 DGA n-MOSFET 단위 소자(300)를 제조하는 공정에 따라 달라질 수 있는 파라미터이다. 따라서, 하나 또는 몇개의 DGA n-MOSFET 단위 소자(300)에 대하여 게이트-소스 전압(VGS)의 크기 및 채널영역에 흐르는 채널 전류(ID)를 측정한 결과를 이용하여 산출된 확산각도를 해당 공정의 다른 DGA n-MOSFET 단위 소자(300)에 대한 확산각도로 사용될 수 있다.This diffusion angle is a parameter that can be changed depending on the process of manufacturing the DGA n-MOSFET unit device 300. [ Therefore, the diffusion angle calculated using the result of measuring the magnitude of the gate-source voltage (V GS ) and the channel current (I D ) flowing in the channel region with respect to one or several DGA n-MOSFET unit devices May be used as the diffusion angle for other DGA n-MOSFET unit devices 300 of the process.

이러한 확산각도는 임의의 공정에 대하여 기설정되어 있을 수 있으며, 사용자가 직접 임의의 소정의 전원을 이용하여 게이트-소스 전압(VGS)을 인가하고 채널 전류(ID)를 측정한 후 수학식 2 또는 수학식 3에 따라 확산각도를 계산할 수도 있다.The diffusion angle may be preset for an arbitrary process, and the user directly applies the gate-source voltage V GS using a predetermined power source, measures the channel current I D , 2 or < RTI ID = 0.0 > (3). ≪ / RTI >

도 8은 채널 영역에서의 전류 밀도 시뮬레이션 결과를 도시한 도면이다.8 is a diagram showing a result of simulation of the current density in the channel region.

도 8에 도시한 바와 같이, 3차원 시뮬레이션 결과를 수행하여 위 가정이 타당한지 확인하기 위하여 DGA n-MOSFET 단위 소자(300)의 채널 영역에서의 전류 밀도를 확인하였다.As shown in FIG. 8, the current density in the channel region of the DGA n-MOSFET unit device 300 is checked to confirm whether the above assumption is valid by performing a three-dimensional simulation result.

도 8의 (a) 및 (b)는 (LD*tanθ)/2 값이 D 값 이하일 경우의 채널 영역에서의 채널 전류 밀도를 시뮬레이션한 결과이며, 도 8의 (c)는 (LD*tanθ)/2 값이 D 값보다 큰 경우의 채널 영역에서의 채널 전류 밀도를 시뮬레이션한 결과를 도시한 것이다.(A) and (b) of Fig. 8 (L D * tanθ) / 2 value is the result obtained by simulating the channel current density in the channel region when D value or less, (c) of Fig. 8 (L D * (tan &thetas;) / 2 is larger than the D value, the channel current density in the channel region is simulated.

도 8의 (a), (b), (c)는 드레인 및 소스의 폭(W)과 D값은 일정하게 유지하고 오로지 채널 길이(L) 값만을 바꾸어가며 3가지 경우에 대해 각각의 채널 전류 밀도를 시뮬레이션 한 결과이다. 도 8의 (a), (b), (c)에서 드레인 및 소스의 폭(W)은 2 ㎛로 동일하고, D 값 또한 2 ㎛로 동일하고, 채널 길이(L)는 (a) 0.5 ㎛, (b) 1 ㎛, (c) 3 ㎛로 변화시킨 결과이다. 시뮬레이션 결과에서 알 수 있듯이 채널영역의 네 꼭지점 근처에서는 채널 전류 밀도가 현저하게 감소하는 것을 확인할 수 있다. 8 (a), 8 (b) and 8 (c) show that the width W and the D value of the drain and the source are kept constant and only the channel length L value is changed, This is the simulation result of the density. 8 (a), 8 (b) and 8 (c), the width W of the drain and the source is equal to 2 탆, the D value is also equal to 2 탆, and the channel length L is equal to , (b) 1 μm, and (c) 3 μm. As can be seen from the simulation results, it can be seen that the channel current density is remarkably reduced near the four vertexes of the channel region.

또한, L 값이 작을 경우(0.5 ㎛)에는 채널 전류가 드레인 및 소스의 단부에서 채널 영역의 좌측 또는 우측으로 먼 위치까지 확산되지 않음을 볼 수 있고, L 값이 일정길이 이상 증가하게 되면 채널 전류가 드레인 및 소스의 폭 방향의 양 단부에서 채널 영역의 좌측 또는 우측으로 먼 위치까지 채널 전류가 도달하는 것을 볼 수 있다. 즉, 이는 소스의 폭 방향의 양 단부에서 채널영역으로 채널 전류가 확산되는 각도가 일정하게 유지됨을 시사한다.Also, when the L value is small (0.5 mu m), it can be seen that the channel current does not diffuse to the left or right side of the channel region at the drain and source ends. When the L value increases by a predetermined length or more, The channel current reaches from the both ends in the width direction of the drain and the source to the far side of the channel region to the left or right side. That is, this implies that the angle at which the channel current spreads from both ends in the width direction of the source to the channel region is kept constant.

따라서 L 값이 특정 임계점 이상의 값을 가지게 될 경우에는 채널 영역의 형상이 소스 측에 형성된 사다리꼴 형상의 채널 영역과, 드레인 측에 형성된 사다리꼴 형상의 채널 영역과, 두 사다리꼴의 채널 영역의 사이에 직사각형 모양의 채널 영역이 추가된 형상으로 채널 영역에 전류가 분포한다는 것을 알 수 있다. 또한, 확산각도 값은 채널 영역의 형상에 관계없이 항상 일정한 값을 유지하는 것으로 가정한다.Therefore, when the L value has a value equal to or larger than a specific threshold, the channel region has a trapezoidal channel region formed on the source side, a trapezoidal channel region formed on the drain side, and a rectangular region between the two trapezoidal channel regions. The current is distributed in the channel region in a shape in which the channel region of the channel region is added. It is also assumed that the diffusion angle value always maintains a constant value regardless of the shape of the channel region.

따라서, 최종적으로 도 7과 같은 형태로 3가지로 분류하여 채널 영역을 모델링할 수 있음을 알 수 있다. 전술하였듯이, 여기서 확산각도 값 결정 방법의 하나로 주어진 반도체 소자 제조 공정 등에 의해서 결정될 수 있다. Therefore, it can be seen that the channel region can be finally modeled by classifying into three types as shown in FIG. As described above, it can be determined by a given semiconductor device manufacturing process or the like as one of the methods of determining the diffusion angle value.

도 9는 본 발명의 일 실시예에 따른 반도체 소자의 채널 모델링 방법을 도시한 도면이다.9 is a diagram illustrating a channel modeling method of a semiconductor device according to an embodiment of the present invention.

이하, 도 1 내지 도 9를 함께 참조하면서 설명한다.1 to 9 together.

도 9에 도시한 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자의 채널 모델링 장치(100)에서 구현할 수 있는 본 발명의 일 실시예에 따른 반도체 소자의 채널 모델링 방법은, 첫번째로 확산각도 산출부(130)가 게이트와 소스 사이에 인가되는 게이트-소스 전압(VGS)의 크기에 따라 채널영역에 흐르는 채널 전류(ID)의 변화를 측정한 결과를 이용하여 확산각도를 산출한다(S910).As shown in FIG. 9, a channel modeling method for a semiconductor device according to an embodiment of the present invention, which can be implemented in the channel modeling apparatus 100 for a semiconductor device according to an embodiment of the present invention, The diffusion angle is calculated using the result of measuring the change in the channel current I D flowing in the channel region according to the magnitude of the gate-source voltage V GS applied between the gate and the source (S910 ).

S910 과정 이후에, 정보수신부(110)는 모델링하고자 하는 DGA n-MOSFET와 같은 반도체 소자의 드레인과 소스 사이의 채널 영역의 길이(LD)에 대한 정보, 드레인 및 소스의 폭(WD)에 대한 정보, 채널 영역의 폭에 대한 정보(D 또는 D+WD), 및 드레인 및 소스의 폭 방향의 단부로부터 채널 전류가 확산되는 채널 영역과 채널 전류가 확산되지 않는 채널 영역 사이의 경계를 나타내는 확산각도(θ)에 대한 정보를 포함하는 레이아웃 정보를 수신한다(S520).To S910 after the process, the information receiving unit 110 is information about the length (L D) of the channel region between the DGA n-MOSFET and the drain and the source of the semiconductor element as to be modeled, the width of the drain and source (W D) Information (D or D + W D ) about the width of the channel region, and a boundary between the channel region where the channel current is diffused from the end portion in the width direction of the drain and the source and the channel region where the channel current is not diffused And receives layout information including information on the diffusion angle [theta] (S520).

S920 과정에서 레이아웃 정보를 수신한 이후에, 컨덕턴스 산출부(120)는 정보수신부(110)에서 수신한 레이아웃 정보를 이용하여 채널 영역의 형태에 대응되는 소정의 수학식(즉, 수학식 2 또는 수학식 3)을 이용하여 반도체 소자의 컨덕턴스 관련 정보를 산출한다.After receiving the layout information in step S920, the conductance calculating unit 120 calculates a predetermined mathematical expression corresponding to the shape of the channel region using the layout information received by the information receiving unit 110 (3) is used to calculate the conductance-related information of the semiconductor device.

또한, 도 9에 기재된 본 발명의 일 실시예에 따른 반도체 소자의 채널 모델링 방법은 프로그램으로 구현되고 컴퓨터로 읽을 수 있는 기록매체에 기록될 수 있다. 본 발명의 일 실시예에 따른 반도체 소자의 채널 모델링 방법을 구현하기 위한 프로그램이 기록되고 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 이러한 컴퓨터가 읽을 수 있는 기록매체의 예로는 ROM, RAM, CD-ROM, 자기 테이프, 플로피디스크, 광 데이터 저장장치 등을 포함한다. 또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수도 있다. 또한, 본 실시예를 구현하기 위한 기능적인(Functional) 프로그램, 코드 및 코드 세그먼트들은 본 실시예가 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있을 것이다.In addition, the channel modeling method of a semiconductor device according to an embodiment of the present invention illustrated in FIG. 9 may be implemented by a program and recorded in a computer-readable recording medium. A program for implementing a channel modeling method of a semiconductor device according to an embodiment of the present invention is recorded, and a computer-readable recording medium includes all kinds of recording devices for storing data that can be read by a computer system. Examples of such computer-readable recording media include ROM, RAM, CD-ROM, magnetic tape, floppy disk, optical data storage, and the like. The computer readable recording medium may also be distributed over a networked computer system so that computer readable code is stored and executed in a distributed manner. In addition, functional programs, codes, and code segments for implementing the present embodiment can be easily inferred by programmers in the technical field to which the present embodiment belongs.

이상의 설명은 본 발명 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명 실시예들은 본 발명 실시예의 기술사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명 실시예의 기술사상의 범위가 한정되는 것은 아니다. 본 발명 실시예의 보호범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술사상은 본 발명 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit and scope of the invention as defined by the appended claims. will be. Therefore, the embodiments of the present invention are not intended to limit the scope of the present invention but to limit the scope of the technical idea of the embodiment of the present invention. The scope of protection of the embodiments of the present invention should be construed according to the following claims, and all technical ideas falling within the scope of the claims should be construed as being included in the scope of the embodiments of the present invention.

이상에서 설명한 바와 같이 본 발명은, DGA MOSFET 등의 반도체 단위소자에서 설계 형태에 따라 채널 영역의 형상이 다양해지는 경우 그 단위소자의 전기적 특성을 빠르게 모델링함으로써 반도체 설계시의 효율성을 증대하는 효과가 있는 유용한 발명이다.As described above, according to the present invention, when the shape of a channel region is varied according to a design form in a semiconductor unit element such as a DGA MOSFET, the electrical characteristic of the unit element is rapidly modeled, It is a useful invention.

Claims (12)

드레인 및 소스를 포함하는 반도체 소자의 채널 모델링 장치에 있어서,
상기 드레인과 상기 소스 사이의 채널 영역의 길이(LD)에 대한 정보, 드레인 및 소스의 폭(WD)에 대한 정보, 상기 채널 영역의 폭에 대한 정보, 및 상기 드레인 및 소스의 폭 방향의 단부로부터 전류가 확산되는 상기 채널 영역과 상기 전류가 확산되지 않는 상기 채널 영역 사이의 경계의 방향과 상기 채널 영역의 길이 방향 사이의 각도를 나타내는 확산각도(θ)에 대한 정보를 포함하는 레이아웃 정보를 수신하는 정보수신부; 및
상기 레이아웃 정보를 이용하여 상기 반도체 소자의 컨덕턴스 관련 정보를 산출하는 컨덕턴스 산출부
를 포함하고, 상기 채널 영역의 길이(LD) 방향은 상기 드레인 및 소스의 폭 방향에 수직한 것을 특징으로 하는 모델링 장치.A channel modeling apparatus for a semiconductor device including a drain and a source,
Information on a length (L D ) of a channel region between the drain and the source, information on a width (W D ) of a drain and a source, information on a width of the channel region, And a diffusion angle (?) Indicating an angle between a direction of a boundary between the channel region in which current is diffused from the end portion and the channel region in which the current is not diffused and a longitudinal direction of the channel region, An information receiving unit for receiving the information; And
Calculating a conductance-related information of the semiconductor device using the layout information,
And the length (L D ) direction of the channel region is perpendicular to the width direction of the drain and the source. 제 1항에 있어서,
상기 채널 영역은, 상기 드레인 및 소스의 폭보다 좌측 및 우측으로 각각 소정길이(D)만큼 긴 것을 특징으로 하는 모델링 장치.The method according to claim 1,
Wherein the channel region is longer than a width of the drain and the source by a predetermined length (D) to the left and right sides, respectively. 제 2항에 있어서, 상기 모델링 장치는,
상기 반도체 소자의 게이트와 상기 소스 사이에 인가되는 전압 및 상기 채널영역에 흐르는 전류를 측정한 결과를 이용하여 상기 확산각도를 산출하는 확산각도 산출부를 더 포함하는 것을 특징으로 하는 모델링 장치.The apparatus of claim 2, wherein the modeling device comprises:
Further comprising a diffusion angle calculation unit for calculating the diffusion angle using a result of measuring a voltage applied between the gate of the semiconductor device and the source and a current flowing in the channel region. 제 3항에 있어서,
상기 확산각도는, (LD×tanθ)/2 값이 상기 소정길이보다 큰지 여부에 따라 상기 전압 및 상기 전류를 측정한 결과와 상기 길이(LD), 상기 폭(WD) 및 상기 확산각도 사이의 관계를 나타내는 서로 다른 수학식을 이용하여 산출되는 것을 특징으로 하는 모델링 장치.The method of claim 3,
Wherein the diffusion angle is a result of measuring the voltage and the current according to whether or not a value of (L D x tan?) / 2 is greater than the predetermined length and a result of measuring the length (L D ), the width (W D ) Wherein the modeling device calculates the modeling parameters using different mathematical expressions representing relationships between the modeling devices. 제 2항에 있어서,
상기 컨덕턴스 관련 정보는, (LD×tanθ)/2 값이 상기 소정길이보다 큰지 여부에 따라 상기 길이(LD), 상기 폭(WD) 및 상기 확산각도를 변수로 하는 서로 다른 수학식을 이용하여 산출되는 것을 특징으로 하는 모델링 장치.3. The method of claim 2,
The conductance-related information may be expressed by a different equation using the length (L D ), the width (W D ), and the diffusion angle as variables, depending on whether (L D × tan θ) / 2 value is larger than the predetermined length Wherein the modeling device is a modeling device. 제 2항에 있어서,
상기 컨덕턴스 관련 정보는, (LD×tanθ)/2 값이 상기 소정길이보다 작거나 같은 경우, 다음의 수학식에 따라 상기 컨덕턴스 관련 정보인 (W/L)eff를 산출하는 것을 특징으로 하는 모델링 장치.
[수학식]
Figure 112013074017423-pat00004
3. The method of claim 2,
(W / L) eff , which is the conductance-related information, according to the following equation when the value of (L D × tan θ) / 2 is smaller than or equal to the predetermined length, Device.
[Mathematical Expression]
Figure 112013074017423-pat00004
 제 2항에 있어서,
상기 컨덕턴스 관련 정보는, (LD×tanθ)/2 값이 상기 소정길이보다 큰 경우 다음의 수학식에 따라 상기 컨덕턴스 관련 정보인 (W/L)eff를 산출하는 것을 특징으로 하는 모델링 장치.
[수학식]
Figure 112013074017423-pat00005
3. The method of claim 2,
(W / L) eff , which is the conductance-related information, according to the following equation when the value of (L D × tan θ) / 2 is larger than the predetermined length.
[Mathematical Expression]
Figure 112013074017423-pat00005
 채널 모델링 장치가 드레인 및 소스를 포함하는 반도체 소자의 채널을 모델링하는 방법에 있어서,
상기 드레인과 상기 소스 사이의 채널 영역의 길이(LD)에 대한 정보, 상기 드레인 및 소스의 폭(WD)에 대한 정보, 상기 채널 영역의 폭에 대한 정보, 및 상기 드레인 및 소스의 폭 방향의 단부로부터 전류가 확산되는 상기 채널 영역과 상기 전류가 확산되지 않는 상기 채널 영역 사이의 경계의 방향과 상기 채널 영역의 길이 방향 사이의 각도를 나타내는 확산각도(θ)에 대한 정보를 포함하는 레이아웃 정보를 수신하는 과정; 및
상기 레이아웃 정보를 이용하여 상기 반도체 소자의 컨덕턴스 관련 정보를 산출하는 과정
을 포함하고, 상기 채널 영역의 길이(LD) 방향은 상기 드레인 및 소스의 폭 방향에 수직한 것을 특징으로 하는 모델링 방법.A method of modeling a channel of a semiconductor device, wherein the channel modeling device includes a drain and a source,
Information about the width of the information, and the channel region of the length (L D) information, and the width of the drain and source (W D) of the channel region between the drain and the source, and the width direction of the drain and source (?) Indicating the angle between the direction of the boundary between the channel region where the current is diffused from the end portion of the channel region and the channel region where the current is not diffused and the longitudinal direction of the channel region, ; And
A process of calculating conductance-related information of the semiconductor device using the layout information
And a length (L D ) of the channel region is perpendicular to a width direction of the drain and the source. 제 8항에 있어서,
상기 채널 영역은, 상기 드레인 및 소스의 폭보다 좌측 및 우측으로 각각 소정길이(D)만큼 긴 것을 특징으로 하는 모델링 방법.9. The method of claim 8,
Wherein the channel region is longer than a width of the drain and the source by a predetermined length D to the left and right sides, respectively. 제 9항에 있어서, 상기 모델링 장치는,
상기 반도체 소자의 게이트와 상기 소스 사이에 인가되는 전압 및 상기 채널영역에 흐르는 전류를 측정한 결과를 이용하여 상기 확산각도를 산출하는 과정을 더 포함하는 것을 특징으로 하는 모델링 방법.The apparatus of claim 9, wherein the modeling device comprises:
Further comprising the step of calculating the diffusion angle using a result of measuring a voltage applied between the gate of the semiconductor device and the source and a current flowing in the channel region. 제 9항에 있어서,
상기 컨덕턴스 관련 정보는, (LD×tanθ)/2 값이 상기 소정길이보다 작거나 같은 경우, 다음의 수학식에 따라 상기 컨덕턴스 관련 정보인 (W/L)eff를 산출하는 것을 특징으로 하는 모델링 방법.
[수학식]
Figure 112013074017423-pat00006
10. The method of claim 9,
(W / L) eff , which is the conductance-related information, according to the following equation when the value of (L D × tan θ) / 2 is smaller than or equal to the predetermined length, Way.
[Mathematical Expression]
Figure 112013074017423-pat00006
 제 10항에 있어서,
상기 컨덕턴스 관련 정보는, (LD×tanθ)/2 값이 상기 소정길이보다 큰 경우 다음의 수학식에 따라 상기 컨덕턴스 관련 정보인 (W/L)eff를 산출하는 것을 특징으로 하는 모델링 방법.
[수학식]
Figure 112013074017423-pat00007
11. The method of claim 10,
Wherein the conductance-related information is calculated as (W / L) eff which is the conductance-related information according to the following equation when the value of (L D × tan θ) / 2 is larger than the predetermined length.
[Mathematical Expression]
Figure 112013074017423-pat00007
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