JP2000099559A - 回路設計方法 - Google Patents
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- G06F30/36—Circuit design at the analogue level
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】
【課題】大信号シミュレーションにおいて少ないパラメ
ータで高い計算精度を得ることのできる回路設計方法を
提供する。 【解決手段】電界効果トランジスタを用いた回路の設計
方法において、電界効果トランジスタをそのゲート端子
が少なくとも使用周波数帯域において開放として電圧に
依存して電流が変化する電流源６とソース・ドレイン間
容量５との並列接続からなる２端子非線形回路モデルソ
ースとして表わして、回路のインピーダンスと入力電圧
とで決まる入力電圧の振幅が大きな大信号動作における
素子パラメータを求める。
ータで高い計算精度を得ることのできる回路設計方法を
提供する。 【解決手段】電界効果トランジスタを用いた回路の設計
方法において、電界効果トランジスタをそのゲート端子
が少なくとも使用周波数帯域において開放として電圧に
依存して電流が変化する電流源６とソース・ドレイン間
容量５との並列接続からなる２端子非線形回路モデルソ
ースとして表わして、回路のインピーダンスと入力電圧
とで決まる入力電圧の振幅が大きな大信号動作における
素子パラメータを求める。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタ（ＦＥＴ: field effect transistor）を用いた回
路の設計方法に関し、特に大信号動作におけるＦＥＴ回
路の設計方法に関する。
スタ（ＦＥＴ: field effect transistor）を用いた回
路の設計方法に関し、特に大信号動作におけるＦＥＴ回
路の設計方法に関する。
【０００２】
【従来の技術】一般に、ＦＥＴを用いた回路の設計で
は、小信号動作および大信号動作に応じて扱う素子モデ
ルが異なる。ここで、大信号とは、入力電圧とＦＥＴを
用いた回路のインピーダンスで決まる入力電圧の振幅が
大きいものをいう。例えば入力電力２０ｄＢｍ（＝１０
log（１００ｍＷ／１ｍＷ））であれば大信号である。
これに対して、入力電圧の振幅が小さいものを小信号と
いう。例えば入力電力−２０ｄＢｍ（＝１０log（０．
０１ｍＷ／１ｍＷ））であれば小信号である。
は、小信号動作および大信号動作に応じて扱う素子モデ
ルが異なる。ここで、大信号とは、入力電圧とＦＥＴを
用いた回路のインピーダンスで決まる入力電圧の振幅が
大きいものをいう。例えば入力電力２０ｄＢｍ（＝１０
log（１００ｍＷ／１ｍＷ））であれば大信号である。
これに対して、入力電圧の振幅が小さいものを小信号と
いう。例えば入力電力−２０ｄＢｍ（＝１０log（０．
０１ｍＷ／１ｍＷ））であれば小信号である。
【０００３】小信号入力の場合は、入力電圧の振幅が小
さく、電圧変化の範囲が非常に小さいため、ＦＥＴの各
パラメータを一定として取り扱うことができ、出力電流
の変化は入力電圧に対して一次の関数で変化するとして
近似できる。このことから、小信号動作では、ＦＥＴを
線形回路として取り扱うことができる。
さく、電圧変化の範囲が非常に小さいため、ＦＥＴの各
パラメータを一定として取り扱うことができ、出力電流
の変化は入力電圧に対して一次の関数で変化するとして
近似できる。このことから、小信号動作では、ＦＥＴを
線形回路として取り扱うことができる。
【０００４】一方、大信号入力の場合は、入力電圧の振
幅が大きいため、ＦＥＴの各パラメータは入力電圧依存
性を持つこととなり、出力電流の変化は入力電圧に対し
て一次関数として扱うことはできない。このように、大
信号動作では、ＦＥＴは非線形回路として取り扱うこと
になる。
幅が大きいため、ＦＥＴの各パラメータは入力電圧依存
性を持つこととなり、出力電流の変化は入力電圧に対し
て一次関数として扱うことはできない。このように、大
信号動作では、ＦＥＴは非線形回路として取り扱うこと
になる。
【０００５】ＦＥＴは、図８（ａ）のようにソース１、
ドレイン２、ゲート３の３端子を有する。このＦＥＴの
等価回路は、例えばH.Statzらによるアイ・イー・イー
・イー・トランザクション・オン・エレクトロン・デバ
イス，ED-34，pp.160-169，Feb. 1987に開示されている
ように、図９に示すような３端子の回路として表わされ
る。同様なモデルが、W.R.Curticeらによるアイ・イー
・イー・イー・トランザクション・オン・マイクロウェ
ーヴ・セオリー・アンド・テクニークス，MTT-33，pp.1
383-1394，Dec. 1985にも開示されている。
ドレイン２、ゲート３の３端子を有する。このＦＥＴの
等価回路は、例えばH.Statzらによるアイ・イー・イー
・イー・トランザクション・オン・エレクトロン・デバ
イス，ED-34，pp.160-169，Feb. 1987に開示されている
ように、図９に示すような３端子の回路として表わされ
る。同様なモデルが、W.R.Curticeらによるアイ・イー
・イー・イー・トランザクション・オン・マイクロウェ
ーヴ・セオリー・アンド・テクニークス，MTT-33，pp.1
383-1394，Dec. 1985にも開示されている。
【０００６】上述のように３端子構造のＦＥＴを３端子
の非線形ＦＥＴモデルとして表わす場合、その素子パラ
メータの数は、例えば以下の表１に示すH.Statzらのモ
デルのように３２個にも上る。
の非線形ＦＥＴモデルとして表わす場合、その素子パラ
メータの数は、例えば以下の表１に示すH.Statzらのモ
デルのように３２個にも上る。
【０００７】
【表１】 このため、３端子非線形ＦＥＴモデルを用いたＦＥＴ回
路で、大信号入力時の動作状態（大信号動作）を表現す
る場合は、３２個のパラメータを何らかの方法によって
決定する必要がある。そのため、従来は多くの時間と労
力を費やして、それらパラメータを決定していた。
路で、大信号入力時の動作状態（大信号動作）を表現す
る場合は、３２個のパラメータを何らかの方法によって
決定する必要がある。そのため、従来は多くの時間と労
力を費やして、それらパラメータを決定していた。
【０００８】
【発明が解決しようとする課題】以上述べたように、従
来のＦＥＴ回路の設計においては、非線形ＦＥＴモデル
を３端子回路モデルとして表現するため、例えば３２個
という非常に多くのパラメータを決定する必要があり、
設計に多くの時間と労力を費やすという問題がある。ま
た、そのようにして決定した非線形ＦＥＴモデルのパラ
メータ群は、実際の動作を完全に表現できる満足のいく
ものでない場合が多く、この問題点を回避すべく自家製
の非線形ＦＥＴモデルを開発している例も多い。
来のＦＥＴ回路の設計においては、非線形ＦＥＴモデル
を３端子回路モデルとして表現するため、例えば３２個
という非常に多くのパラメータを決定する必要があり、
設計に多くの時間と労力を費やすという問題がある。ま
た、そのようにして決定した非線形ＦＥＴモデルのパラ
メータ群は、実際の動作を完全に表現できる満足のいく
ものでない場合が多く、この問題点を回避すべく自家製
の非線形ＦＥＴモデルを開発している例も多い。
【０００９】ところで、ゲート端子が所用周波数帯域に
おいて開放状態に見えるように設計されたゲートバイア
ス回路を備え、例えばゲート端子に通常十分な大きさの
抵抗が接続され、ＤＣバイアスのみを印加するようなス
イッチ回路においては、所用周波数帯域においてＦＥＴ
を見ると、ＦＥＴは２端子モデルとして扱うことができ
る。このようなスイッチ回路に用いるＦＥＴは、通常ド
レイン・ソース間にＤＣバイアスを印加しないため、小
さな入力信号の領域（小信号動作）での等価回路は非常
に簡単なものとなる。例えば、オープンチャネル状態で
は、図８（ｂ）のように単なる抵抗７として表すことが
でき、ピンチオフ状態では、図８（ｃ）のように単なる
容量５として表すことができる。このような小信号等価
回路を簡単な抵抗７と容量５で表す設計方法は、例えば
M.J.Schindlerらにより、アイ・イー・イー・イー・ト
ランザクション・オン・マイクロウェーヴ・セオリー・
アンド・テクニークス，MTT-35，pp.1486-1493，Dec. 1
987に開示されている。
おいて開放状態に見えるように設計されたゲートバイア
ス回路を備え、例えばゲート端子に通常十分な大きさの
抵抗が接続され、ＤＣバイアスのみを印加するようなス
イッチ回路においては、所用周波数帯域においてＦＥＴ
を見ると、ＦＥＴは２端子モデルとして扱うことができ
る。このようなスイッチ回路に用いるＦＥＴは、通常ド
レイン・ソース間にＤＣバイアスを印加しないため、小
さな入力信号の領域（小信号動作）での等価回路は非常
に簡単なものとなる。例えば、オープンチャネル状態で
は、図８（ｂ）のように単なる抵抗７として表すことが
でき、ピンチオフ状態では、図８（ｃ）のように単なる
容量５として表すことができる。このような小信号等価
回路を簡単な抵抗７と容量５で表す設計方法は、例えば
M.J.Schindlerらにより、アイ・イー・イー・イー・ト
ランザクション・オン・マイクロウェーヴ・セオリー・
アンド・テクニークス，MTT-35，pp.1486-1493，Dec. 1
987に開示されている。
【００１０】上述のように小信号等価回路を２端子の簡
単な回路（２端子モデル）として表わす設計方法では、
決定すべき素子パラメータが前述の３端子モデルのよう
に多くなることがないため、パラメータの決定に要する
時間も短くて済む。しかし、同様な回路モデルを大信号
動作の設計に適用して回路を設計することは、これまで
になかった。
単な回路（２端子モデル）として表わす設計方法では、
決定すべき素子パラメータが前述の３端子モデルのよう
に多くなることがないため、パラメータの決定に要する
時間も短くて済む。しかし、同様な回路モデルを大信号
動作の設計に適用して回路を設計することは、これまで
になかった。
【００１１】本発明は、以上の点に鑑みてなされたもの
で、大信号シミュレーションにおいて少ないパラメータ
で高い計算精度を得ることのできる回路設計方法を提供
することを目的とする。
で、大信号シミュレーションにおいて少ないパラメータ
で高い計算精度を得ることのできる回路設計方法を提供
することを目的とする。
【００１２】
【課題を解決するための手段】上記目的を達成するた
め、本発明の回路設計方法は、電界効果トランジスタを
用いた回路の設計方法において、前記電界効果トランジ
スタをそのゲート端子が少なくとも使用周波数帯域にお
いて開放としてソースとドレイの２端子非線形回路モデ
ルとして表わして、前記電界効果トランジスタを用いた
回路のインピーダンスと入力電圧とで決まる入力電圧の
振幅が大きな大信号動作における素子パラメータを求め
ることを特徴とする。
め、本発明の回路設計方法は、電界効果トランジスタを
用いた回路の設計方法において、前記電界効果トランジ
スタをそのゲート端子が少なくとも使用周波数帯域にお
いて開放としてソースとドレイの２端子非線形回路モデ
ルとして表わして、前記電界効果トランジスタを用いた
回路のインピーダンスと入力電圧とで決まる入力電圧の
振幅が大きな大信号動作における素子パラメータを求め
ることを特徴とする。
【００１３】上記の場合、前記２端子非線形回路モデル
が、電圧に依存して電流が変化する電流源とソース・ド
レイン間容量との並列接続からなる２端子非線形回路モ
デルであるようにしてもよい。
が、電圧に依存して電流が変化する電流源とソース・ド
レイン間容量との並列接続からなる２端子非線形回路モ
デルであるようにしてもよい。
【００１４】また、前記２端子非線形回路モデルは、ピ
ンチオフ状態のとき、電圧に依存して電流が変化する電
流源とソース・ドレイン間容量とが並列接続された回路
モデルからなり、オープンチャネル状態のとき、前記電
流源のみの回路モデルからなるようにしてもよい。
ンチオフ状態のとき、電圧に依存して電流が変化する電
流源とソース・ドレイン間容量とが並列接続された回路
モデルからなり、オープンチャネル状態のとき、前記電
流源のみの回路モデルからなるようにしてもよい。
【００１５】さらに、前記電流源は、ソース・ドレイン
間の電圧に依存して変化するようにしてもよい。この場
合、オープンチャネル状態およびピンチオフ状態の各状
態におけるドレイン電流およびゲート電流をそれぞれ、
ソース・ドレイン間電圧の範囲に応じて、ソース・ドレ
イン間電圧の関数または所定の関数を用いた式で表わす
ようにし、該式を用いて前記電流源のパラメータを求め
るようにしてもよい。また、ソース・ドレイン間電圧を
Vds、ビルトイン電圧をφB、スレッショルド電圧をVT、
オープンチャネル状態のゲートバイアスをVgsO、ピンチ
オフ状態のゲートバイアスをVgsP、前記Vdsが負のとき
のドレイン電圧スケーリング・ファクタをα、トランス
コンダクタンス・パラメータをβ、前記Vdsが正のとき
のドレイン電圧スケーリング・ファクタをγ、ドレイン
耐圧をVB、ドレインおよびゲートの飽和電流パラメータ
をそれぞれIsD、IsG、電圧スケーリング・ファクタをＫ
r、Ｋｆ、ゲートアイソレーション抵抗をRIsoとし、オ
ープンチャネル状態のときのドレイン電流IdsO、ゲート
電流IgOをそれぞれ、
間の電圧に依存して変化するようにしてもよい。この場
合、オープンチャネル状態およびピンチオフ状態の各状
態におけるドレイン電流およびゲート電流をそれぞれ、
ソース・ドレイン間電圧の範囲に応じて、ソース・ドレ
イン間電圧の関数または所定の関数を用いた式で表わす
ようにし、該式を用いて前記電流源のパラメータを求め
るようにしてもよい。また、ソース・ドレイン間電圧を
Vds、ビルトイン電圧をφB、スレッショルド電圧をVT、
オープンチャネル状態のゲートバイアスをVgsO、ピンチ
オフ状態のゲートバイアスをVgsP、前記Vdsが負のとき
のドレイン電圧スケーリング・ファクタをα、トランス
コンダクタンス・パラメータをβ、前記Vdsが正のとき
のドレイン電圧スケーリング・ファクタをγ、ドレイン
耐圧をVB、ドレインおよびゲートの飽和電流パラメータ
をそれぞれIsD、IsG、電圧スケーリング・ファクタをＫ
r、Ｋｆ、ゲートアイソレーション抵抗をRIsoとし、オ
ープンチャネル状態のときのドレイン電流IdsO、ゲート
電流IgOをそれぞれ、
【００１６】
【数５】
【００１７】
【数６】 と表わし、ピンチオフ状態のときドレイン電流IdsP、ゲ
ート電流IgPをそれぞれ、
ート電流IgPをそれぞれ、
【００１８】
【数７】
【００１９】
【数８】 と表わし、これら各式により前記電流源のパラメータを
決定するようにしてもよい。
決定するようにしてもよい。
【００２０】さらに、前記ソース・ドレイン間容量は、
ソース・ドレイン間の電圧に依存して変化するようにし
てもよい。
ソース・ドレイン間の電圧に依存して変化するようにし
てもよい。
【００２１】さらに、前記ソース・ドレイン間容量に関
するパラメータを、前記電界効果トランジスタを用いた
回路のインピーダンスと入力電圧とで決まる入力電圧の
振幅が小さな小信号動作で実測した小信号パラメータに
対してフィッティングすることにより独立に決定し、前
記電流源に関するパラメータを、前記電界効果トランジ
スタの電流・電圧特性の実測値に対してフィッティング
することにより独立に決定するようにしてもよい。
するパラメータを、前記電界効果トランジスタを用いた
回路のインピーダンスと入力電圧とで決まる入力電圧の
振幅が小さな小信号動作で実測した小信号パラメータに
対してフィッティングすることにより独立に決定し、前
記電流源に関するパラメータを、前記電界効果トランジ
スタの電流・電圧特性の実測値に対してフィッティング
することにより独立に決定するようにしてもよい。
【００２２】（作用）上記のとおりの本発明において
は、従来３端子で表していた非線形ＦＥＴモデルを非線
形２端子回路モデルで表すことができるので、３端子モ
デルで３２個必要であったパラメータを例えば９個に減
らすことができる。これらパラメータの１つである容量
値は、実測した小信号パラメータ（あるいはスイッチな
どの試作結果）を用いることにより、ほぼ一義的に決定
できる。残りのパラメータ８個は電流源のパラメータ
で、これは容量値とは独立にＦＥＴの電流電圧特性にフ
ィッティングすることによって決定することができる。
このことから、本発明においては、パラメータの決定が
従来の３端子ＦＥＴモデルを用いていたときに比べてよ
り簡易となり、例えば大信号シミュレーションにおいて
９個という少ないパラメータにもかかわらず高い計算精
度を得ることが可能となる。
は、従来３端子で表していた非線形ＦＥＴモデルを非線
形２端子回路モデルで表すことができるので、３端子モ
デルで３２個必要であったパラメータを例えば９個に減
らすことができる。これらパラメータの１つである容量
値は、実測した小信号パラメータ（あるいはスイッチな
どの試作結果）を用いることにより、ほぼ一義的に決定
できる。残りのパラメータ８個は電流源のパラメータ
で、これは容量値とは独立にＦＥＴの電流電圧特性にフ
ィッティングすることによって決定することができる。
このことから、本発明においては、パラメータの決定が
従来の３端子ＦＥＴモデルを用いていたときに比べてよ
り簡易となり、例えば大信号シミュレーションにおいて
９個という少ないパラメータにもかかわらず高い計算精
度を得ることが可能となる。
【００２３】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【００２４】本発明の回路設計方法においては、電界効
果トランジスタのゲート端子が少なくとも使用周波数帯
域において開放に見えるような構成として、該電界効果
トランジスタをソースとドレインの２端子非線形回路モ
デルとして表わし、この２端子非線形回路モデルの大信
号動作における素子パラメータを求めるようになってい
る。これにより、少ないパラメータで高い計算精度を得
ることが可能になっている。以下、具体的な実施形態を
説明する。
果トランジスタのゲート端子が少なくとも使用周波数帯
域において開放に見えるような構成として、該電界効果
トランジスタをソースとドレインの２端子非線形回路モ
デルとして表わし、この２端子非線形回路モデルの大信
号動作における素子パラメータを求めるようになってい
る。これにより、少ないパラメータで高い計算精度を得
ることが可能になっている。以下、具体的な実施形態を
説明する。
【００２５】（第一の実施形態）図１に、本発明の第１
の実施形態の回路設計方法に用いる２端子非線形ＦＥＴ
モデルを示す。この２端子非線形ＦＥＴモデルは、ゲー
トバイアス回路によって所定の周波数帯域においてゲー
ト端子が開放に見えるようにゲート３にアイソレーショ
ン抵抗４を付加したＦＥＴの等価回路であって、ソース
・ドレイン間容量５と電流源（電圧に依存して電流が変
化する素子）６の並列接続からなる２端子回路モデルで
表わされる。
の実施形態の回路設計方法に用いる２端子非線形ＦＥＴ
モデルを示す。この２端子非線形ＦＥＴモデルは、ゲー
トバイアス回路によって所定の周波数帯域においてゲー
ト端子が開放に見えるようにゲート３にアイソレーショ
ン抵抗４を付加したＦＥＴの等価回路であって、ソース
・ドレイン間容量５と電流源（電圧に依存して電流が変
化する素子）６の並列接続からなる２端子回路モデルで
表わされる。
【００２６】この２端子非線形ＦＥＴモデルでは、電流
源は、ドレイン電流Idsをソース・ドレイン間電圧Vdsの
関数として表すと、双曲線関数を用いて下記の式（１）
〜（４）のように表わすことができる。すなわち、ＦＥ
Ｔがオープンチャネル状態のときのドレイン電流IdsO、
ゲート電流IgOはそれぞれ、
源は、ドレイン電流Idsをソース・ドレイン間電圧Vdsの
関数として表すと、双曲線関数を用いて下記の式（１）
〜（４）のように表わすことができる。すなわち、ＦＥ
Ｔがオープンチャネル状態のときのドレイン電流IdsO、
ゲート電流IgOはそれぞれ、
【００２７】
【数９】
【００２８】
【数１０】 と表わすことができ、ＦＥＴがピンチオフ状態のときド
レイン電流IdsP、ゲート電流IgPはそれぞれ、
レイン電流IdsP、ゲート電流IgPはそれぞれ、
【００２９】
【数１１】
【００３０】
【数１２】 と表わすことができる。ここで、φBはビルトイン電
圧、VTはスレッショルド電圧、VgsOはオープンチャネル
状態のゲートバイアス、VgsPはピンチオフ状態のゲート
バイアス、αはVdsが負のときのドレイン電圧スケーリ
ング・ファクタ、βはトランスコンダクタンス・パラメ
ータ、γはVdsが正のときのドレイン電圧スケーリング
・ファクタ、VBはドレイン耐圧、IsD、IsGはそれぞれド
レインおよびゲートの飽和電流パラメータ、Ｋr、Ｋｆ
はともに電圧スケーリング・ファクタ、RIsoはゲートア
イソレーション抵抗である。ここでは、Vdsに関する双
曲線関数を用いて表わした例について説明したが、その
他の関数、例えばVdsに関する三次曲線関数あるいは高
次の多項式関数などを用いて表わすようにしてもよい。
圧、VTはスレッショルド電圧、VgsOはオープンチャネル
状態のゲートバイアス、VgsPはピンチオフ状態のゲート
バイアス、αはVdsが負のときのドレイン電圧スケーリ
ング・ファクタ、βはトランスコンダクタンス・パラメ
ータ、γはVdsが正のときのドレイン電圧スケーリング
・ファクタ、VBはドレイン耐圧、IsD、IsGはそれぞれド
レインおよびゲートの飽和電流パラメータ、Ｋr、Ｋｆ
はともに電圧スケーリング・ファクタ、RIsoはゲートア
イソレーション抵抗である。ここでは、Vdsに関する双
曲線関数を用いて表わした例について説明したが、その
他の関数、例えばVdsに関する三次曲線関数あるいは高
次の多項式関数などを用いて表わすようにしてもよい。
【００３１】次に、この２端子非線形ＦＥＴモデルを用
いた回路の素子パラメータの決定方法について説明す
る。ここでは、図１に示した２端子非線形ＦＥＴモデル
をもとに、ゲート長が０．１５μm、ゲート幅が１００
μmのＡｌＧａＡｓ系ヘテロ接合ＦＥＴを用いた場合
の、素子パラメータの決定方法を説明する。
いた回路の素子パラメータの決定方法について説明す
る。ここでは、図１に示した２端子非線形ＦＥＴモデル
をもとに、ゲート長が０．１５μm、ゲート幅が１００
μmのＡｌＧａＡｓ系ヘテロ接合ＦＥＴを用いた場合
の、素子パラメータの決定方法を説明する。
【００３２】本形態では、ＦＥＴの容量および電流源の
パラメータはそれぞれ独立に決定される。
パラメータはそれぞれ独立に決定される。
【００３３】（１）ＦＥＴの容量 ＦＥＴの容量を決定する場合は、図８（ａ）に示したＦ
ＥＴのソースおよびドレインをネットワークアナライザ
の入出力端子に接続して、小信号Ｓパラメータを測定す
る。図２に、ネットワークアナライザを用いた小信号Ｓ
パラメータの測定の概要図を示す。
ＥＴのソースおよびドレインをネットワークアナライザ
の入出力端子に接続して、小信号Ｓパラメータを測定す
る。図２に、ネットワークアナライザを用いた小信号Ｓ
パラメータの測定の概要図を示す。
【００３４】図２に示す測定回路では、ネットワークア
ナライザには信号源１０および該信号源１０のインピー
ダンスＺS、負荷ＺLがあり、そこから入力電力｜ａ
1｜2、｜ａ2｜2が評価サンプル１１に入射する。ここ
で、ａ1、ａ2はそれぞれ入射波の規格化電圧振幅であっ
て、例えば正弦波である。小信号Ｓパラメータの測定に
おける信号レベルは、例えば−２０ｄＢｍで、これは前
述した小信号にあたる。
ナライザには信号源１０および該信号源１０のインピー
ダンスＺS、負荷ＺLがあり、そこから入力電力｜ａ
1｜2、｜ａ2｜2が評価サンプル１１に入射する。ここ
で、ａ1、ａ2はそれぞれ入射波の規格化電圧振幅であっ
て、例えば正弦波である。小信号Ｓパラメータの測定に
おける信号レベルは、例えば−２０ｄＢｍで、これは前
述した小信号にあたる。
【００３５】入射電圧と反射電圧の間は、 ｂ1＝Ｓ11ａ1＋Ｓ12ａ2 ｂ2＝Ｓ21ａ1＋Ｓ22ａ2 という式で関係づけられ、このときのＳrfを「散乱（Sc
attering）パラメータ（通称、Ｓパラメータ）」と呼
ぶ。ネットワークアナライザの負荷をＺL＝Ｚ0としたと
き、ｂ２は負荷に吸収され、負荷からの反射はａ2＝０
となる。このとき、 Ｓ11＝ｂ1／ａ1 Ｓ21＝ｂ2／ａ1 が得られる。一方、信号源１０のインピーダンスをＺS
＝Ｚ0としたとき、ｂ1は信号源１０に吸収され、負荷か
らの反射はａ1＝０となる。このとき、 Ｓ22＝ｂ2／ａ2 Ｓ12＝ｂ1／ａ2 が得られる。以上のようにして、ネットワークアナライ
ザを用いて小信号Ｓパラメータを測定することができ
る。
attering）パラメータ（通称、Ｓパラメータ）」と呼
ぶ。ネットワークアナライザの負荷をＺL＝Ｚ0としたと
き、ｂ２は負荷に吸収され、負荷からの反射はａ2＝０
となる。このとき、 Ｓ11＝ｂ1／ａ1 Ｓ21＝ｂ2／ａ1 が得られる。一方、信号源１０のインピーダンスをＺS
＝Ｚ0としたとき、ｂ1は信号源１０に吸収され、負荷か
らの反射はａ1＝０となる。このとき、 Ｓ22＝ｂ2／ａ2 Ｓ12＝ｂ1／ａ2 が得られる。以上のようにして、ネットワークアナライ
ザを用いて小信号Ｓパラメータを測定することができ
る。
【００３６】上述のネットワークアナライザを用いた小
信号Ｓパラメータの測定を、ＦＥＴがオープンチャネル
状態のときはゲートバイアスを０Ｖとし、ピンチオフ状
態のときにはゲートバイアスに−５Ｖを印加して行う。
なお、ピンチオフ状態のときのゲートバイアスは−５Ｖ
に限定されるものではなく、ピンチオフ電圧より低い値
で、ゲート耐圧より高い値であればいくらでも良い。
信号Ｓパラメータの測定を、ＦＥＴがオープンチャネル
状態のときはゲートバイアスを０Ｖとし、ピンチオフ状
態のときにはゲートバイアスに−５Ｖを印加して行う。
なお、ピンチオフ状態のときのゲートバイアスは−５Ｖ
に限定されるものではなく、ピンチオフ電圧より低い値
で、ゲート耐圧より高い値であればいくらでも良い。
【００３７】測定したＦＥＴの小信号Ｓパラメータのう
ちＳ11あるいはＳ21に関して、図８（ｃ）の回路を用い
て容量５をパラメータに計算した値と実測値が一致する
ように容量５の値を決める。このようにして、ＦＥＴの
容量を決定する。なお、ＦＥＴの容量は過去の試作結果
から抽出した経験値を用いても良い。
ちＳ11あるいはＳ21に関して、図８（ｃ）の回路を用い
て容量５をパラメータに計算した値と実測値が一致する
ように容量５の値を決める。このようにして、ＦＥＴの
容量を決定する。なお、ＦＥＴの容量は過去の試作結果
から抽出した経験値を用いても良い。
【００３８】（２）電流源のパラメータ 電流源のパラメータを決定する場合は、図８（ａ）に示
したＦＥＴのドレイン電流Idsを、ゲート・ソース間電
圧Vgsおよびドレイン・ソース間電圧Vdsをパラメータと
して、ＦＥＴの静特性（Ids-Vds、Ids-Vgsなどの電流電
圧特性）を周知の半導体パラメータアナライザを用いて
測定する。ここでは、ＦＥＴをソース接地とし、ドレイ
ン電圧を−１０Ｖから１５Ｖまで印加する。ドレイン電
圧はVgsP-VTより小さな値から、VBより大きな値まで測
定する。なお、ＦＥＴはドレイン接地でもよく、この場
合は、前出の式（１）〜（４）の添字sとdを互いに読み
替える必要がある。
したＦＥＴのドレイン電流Idsを、ゲート・ソース間電
圧Vgsおよびドレイン・ソース間電圧Vdsをパラメータと
して、ＦＥＴの静特性（Ids-Vds、Ids-Vgsなどの電流電
圧特性）を周知の半導体パラメータアナライザを用いて
測定する。ここでは、ＦＥＴをソース接地とし、ドレイ
ン電圧を−１０Ｖから１５Ｖまで印加する。ドレイン電
圧はVgsP-VTより小さな値から、VBより大きな値まで測
定する。なお、ＦＥＴはドレイン接地でもよく、この場
合は、前出の式（１）〜（４）の添字sとdを互いに読み
替える必要がある。
【００３９】半導体パラメータアナライザを用いて測定
したＦＥＴのIds-Vds特性およびIds-Vgs特性に関して、
図１の等価回路を用いて、電流源６を表わす前出の式
（１）〜（４）を用いて計算した値と実測値が一致する
ように、電流源６のパラメータの値を決める。図３に、
Ids-Vds特性の実測値（実線）とパラメータ決定後の計
算値（破線）を示す。
したＦＥＴのIds-Vds特性およびIds-Vgs特性に関して、
図１の等価回路を用いて、電流源６を表わす前出の式
（１）〜（４）を用いて計算した値と実測値が一致する
ように、電流源６のパラメータの値を決める。図３に、
Ids-Vds特性の実測値（実線）とパラメータ決定後の計
算値（破線）を示す。
【００４０】図３から分かるように、電流源６を表す前
出の式（１）〜（４）は実測値と非常によい一致を示し
ており、これは前出の式（１）〜（４）の妥当性を示し
ている。このように決定した２端子非線形ＦＥＴパラメ
ータの一覧を以下の表２に示す。ここで、容量Ｃは20ｆ
Ｆである。
出の式（１）〜（４）は実測値と非常によい一致を示し
ており、これは前出の式（１）〜（４）の妥当性を示し
ている。このように決定した２端子非線形ＦＥＴパラメ
ータの一覧を以下の表２に示す。ここで、容量Ｃは20ｆ
Ｆである。
【００４１】
【表２】 なお、本実施形態において、２端子非線形ＦＥＴモデル
として、図４に示したような電圧依存容量８と電流源６
の並列回路からなる等価回路を用いても構わない。
として、図４に示したような電圧依存容量８と電流源６
の並列回路からなる等価回路を用いても構わない。
【００４２】（第２の実施形態）本実施形態の回路設計
方法に用いる２端子非線形ＦＥＴモデルは、ＦＥＴがオ
ープンチャネル状態のときは、図５（ａ）に示すように
２端子の電流源６で表わされ、ＦＥＴがピンチオフ状態
のときは、図５（ｂ）に示すように容量５と電流源６か
らなる２端子の並列回路で表わされる。この２端子非線
形ＦＥＴパラメータも、上述した第１の実施形態の方法
の場合と同様に決定する。ここで求める電流源および容
量の値は、第１の実施形態の場合と同じ値である。
方法に用いる２端子非線形ＦＥＴモデルは、ＦＥＴがオ
ープンチャネル状態のときは、図５（ａ）に示すように
２端子の電流源６で表わされ、ＦＥＴがピンチオフ状態
のときは、図５（ｂ）に示すように容量５と電流源６か
らなる２端子の並列回路で表わされる。この２端子非線
形ＦＥＴパラメータも、上述した第１の実施形態の方法
の場合と同様に決定する。ここで求める電流源および容
量の値は、第１の実施形態の場合と同じ値である。
【００４３】以下、図６（ａ）に示すスイッチ回路を例
にとり、そのスイッチ回路のオン状態、オフ状態の各状
態における等価回路について説明する。
にとり、そのスイッチ回路のオン状態、オフ状態の各状
態における等価回路について説明する。
【００４４】図６（ａ）に示すスイッチ回路は、ソース
が入出力端子１０ａに接続され、ゲートがアイソレーシ
ョン抵抗１４ａを介して端子１３ａ（ゲートコントロー
ル電圧が印加される。）に接続されたＦＥＴ１１のドレ
インと、ソースが接地され、ゲートがアイソレーション
抵抗１４ｂを介して端子１３ｂ（ゲートコントロール電
圧が印加される。）に接続されたＦＥＴ１２のドレイン
とが共通に入出力端子１０ｂに接続されたスイッチ回路
である。ＦＥＴ１１，１２は、ゲート長が０．１５μ
m、ゲート幅が１００μmのＡｌＧａＡｓ系ヘテロ接合Ｆ
ＥＴである。
が入出力端子１０ａに接続され、ゲートがアイソレーシ
ョン抵抗１４ａを介して端子１３ａ（ゲートコントロー
ル電圧が印加される。）に接続されたＦＥＴ１１のドレ
インと、ソースが接地され、ゲートがアイソレーション
抵抗１４ｂを介して端子１３ｂ（ゲートコントロール電
圧が印加される。）に接続されたＦＥＴ１２のドレイン
とが共通に入出力端子１０ｂに接続されたスイッチ回路
である。ＦＥＴ１１，１２は、ゲート長が０．１５μ
m、ゲート幅が１００μmのＡｌＧａＡｓ系ヘテロ接合Ｆ
ＥＴである。
【００４５】スイッチ回路がオン状態における等価回路
は、図６（ｂ）に示すようになる。すなわち、入出力端
子１０ａ，１０ｂの間に、オープンチャネル状態のＦＥ
Ｔ１１の等価回路である２端子の電流源２１を直列に接
続し、さらにピンチオフ状態のＦＥＴ１２の等価回路で
ある容量と電流源からなる２端子の並列回路２２を並列
に接続した回路となる。図６（ｂ）において、寄生容量
１７および寄生容量１８は、試作したマイクロ波単一集
積回路（ＭＭＩＣ）において考慮すべきソース電極およ
びドレイン電極に起因する寄生容量を示す。
は、図６（ｂ）に示すようになる。すなわち、入出力端
子１０ａ，１０ｂの間に、オープンチャネル状態のＦＥ
Ｔ１１の等価回路である２端子の電流源２１を直列に接
続し、さらにピンチオフ状態のＦＥＴ１２の等価回路で
ある容量と電流源からなる２端子の並列回路２２を並列
に接続した回路となる。図６（ｂ）において、寄生容量
１７および寄生容量１８は、試作したマイクロ波単一集
積回路（ＭＭＩＣ）において考慮すべきソース電極およ
びドレイン電極に起因する寄生容量を示す。
【００４６】他方、スイッチ回路がオフ状態における等
価回路は、図６（ｃ）に示すようになる。すなわち、オ
ン状態のときにおけるオープンチャネル状態のＦＥＴの
等価回路である２端子の電流源２１とピンチオフ状態の
ＦＥＴの等価回路である２端子の並列回路２２が入れ替
わった回路となる。
価回路は、図６（ｃ）に示すようになる。すなわち、オ
ン状態のときにおけるオープンチャネル状態のＦＥＴの
等価回路である２端子の電流源２１とピンチオフ状態の
ＦＥＴの等価回路である２端子の並列回路２２が入れ替
わった回路となる。
【００４７】上述の図６（ｂ）、（ｃ）に示した回路を
用いて、周知のハーモニックバランス法を用いた電力入
出力特性をシミュレーションすると、４０ＧＨｚにおい
て図７の破線のような結果を得られる。図７中、実線は
試作したＭＭＩＣを実測した電力透過特性である。この
実測値とシミュレーション結果は非常によい一致を示
し、このことから、本実施形態の２端子非線形ＦＥＴモ
デルを用いる回路設計法の正当性が示される。
用いて、周知のハーモニックバランス法を用いた電力入
出力特性をシミュレーションすると、４０ＧＨｚにおい
て図７の破線のような結果を得られる。図７中、実線は
試作したＭＭＩＣを実測した電力透過特性である。この
実測値とシミュレーション結果は非常によい一致を示
し、このことから、本実施形態の２端子非線形ＦＥＴモ
デルを用いる回路設計法の正当性が示される。
【００４８】
【発明の効果】以上説明したように、本発明によれば、
ＦＥＴが２端子モデルとして表現されるので、パラメー
タ数を少なくすることができるとともにその決定も簡易
となり、パラメータの計算精度が向上するという効果が
ある。
ＦＥＴが２端子モデルとして表現されるので、パラメー
タ数を少なくすることができるとともにその決定も簡易
となり、パラメータの計算精度が向上するという効果が
ある。
【図１】本発明の第１の実施形態の回路設計方法に用い
られる２端子非線形ＦＥＴモデルを示す等価回路図であ
る。
られる２端子非線形ＦＥＴモデルを示す等価回路図であ
る。
【図２】ネットワークアナライザを用いた小信号Ｓパラ
メータの測定の概要図である。
メータの測定の概要図である。
【図３】図１に示す電流源の電流電圧特性図である。
【図４】本発明の第１の実施形態の回路設計方法に適用
可能な他の２端子非線形ＦＥＴモデルの等価回路図であ
る。
可能な他の２端子非線形ＦＥＴモデルの等価回路図であ
る。
【図５】本発明の第２の実施形態の回路設計方法に用い
る２端子非線形ＦＥＴモデルを説明するための図で、
（ａ）はオープンチャネル状態での２端子ＦＥＴモデル
の等価回路図、（ｂ）はピンチオフ状態での２端子ＦＥ
Ｔモデルの等価回路図である。
る２端子非線形ＦＥＴモデルを説明するための図で、
（ａ）はオープンチャネル状態での２端子ＦＥＴモデル
の等価回路図、（ｂ）はピンチオフ状態での２端子ＦＥ
Ｔモデルの等価回路図である。
【図６】本発明の第２の実施形態の回路設計方法を適用
した２端子非線形ＦＥＴモデルの一例で、（ａ）はＦＥ
Ｔを用いたスイッチ回路の一例を示す回路図、（ｂ）は
オープンチャネル状態のＦＥＴの等価回路図、（ｃ）は
ピンチオフ状態のＦＥＴの等価回路図である。
した２端子非線形ＦＥＴモデルの一例で、（ａ）はＦＥ
Ｔを用いたスイッチ回路の一例を示す回路図、（ｂ）は
オープンチャネル状態のＦＥＴの等価回路図、（ｃ）は
ピンチオフ状態のＦＥＴの等価回路図である。
【図７】図６（ｂ）、（ｃ）に示す回路を用いた場合の
電力透過特性図である。
電力透過特性図である。
【図８】小信号動作における２端子ＦＥＴモデルを説明
するための図で、（ａ）はＦＥＴの等価回路図、（ｂ）
はオープンチャネル状態での２端子ＦＥＴモデルの等価
回路図、（ｃ）はピンチオフ状態での２端子ＦＥＴモデ
ルの等価回路図である。
するための図で、（ａ）はＦＥＴの等価回路図、（ｂ）
はオープンチャネル状態での２端子ＦＥＴモデルの等価
回路図、（ｃ）はピンチオフ状態での２端子ＦＥＴモデ
ルの等価回路図である。
【図９】３端子非線形ＦＥＴモデルの等価回路図であ
る。
る。
１ ソース ２ ドレイン ３ ゲート ４ アイソレーション抵抗 ５ 容量 ６ 電流源 ７ 抵抗 ８ 電圧依存容量
Claims (8)
- 【請求項１】 電界効果トランジスタを用いた回路の設
計方法において、 前記電界効果トランジスタをそのゲート端子が少なくと
も使用周波数帯域において開放としてソースとドレイの
２端子非線形回路モデルとして表わして、前記電界効果
トランジスタを用いた回路のインピーダンスと入力電圧
とで決まる入力電圧の振幅が大きな大信号動作における
素子パラメータを求めることを特徴とする回路設計方
法。 - 【請求項２】 請求項１に記載の回路設計方法におい
て、 前記２端子非線形回路モデルが、電圧に依存して電流が
変化する電流源とソース・ドレイン間容量との並列接続
からなる２端子非線形回路モデルであることを特徴とす
る回路設計方法。 - 【請求項３】 請求項１に記載の回路設計方法におい
て、 前記２端子非線形回路モデルは、ピンチオフ状態のと
き、電圧に依存して電流が変化する電流源とソース・ド
レイン間容量とが並列接続された回路モデルからなり、
オープンチャネル状態のとき、前記電流源のみの回路モ
デルからなることを特徴とする回路設計方法。 - 【請求項４】 請求項２または請求項３に記載の回路設
計方法において、 前記電流源は、ソース・ドレイン間の電圧に依存して変
化することを特徴とする回路設計方法。 - 【請求項５】 請求項４に記載の回路設計方法におい
て、 オープンチャネル状態およびピンチオフ状態の各状態に
おけるドレイン電流およびゲート電流をそれぞれ、ソー
ス・ドレイン間電圧の範囲に応じて、ソース・ドレイン
間電圧の関数または所定の関数を用いた式で表わすよう
にし、該式を用いて前記電流源のパラメータを求めるこ
とを特徴とする回路設計方法。 - 【請求項６】 請求項４に記載の回路設計方法におい
て、 ソース・ドレイン間電圧をVds、ビルトイン電圧をφB、
スレッショルド電圧をVT、オープンチャネル状態のゲー
トバイアスをVgsO、ピンチオフ状態のゲートバイアスを
VgsP、前記Vdsが負のときのドレイン電圧スケーリング
・ファクタをα、トランスコンダクタンス・パラメータ
をβ、前記Vdsが正のときのドレイン電圧スケーリング
・ファクタをγ、ドレイン耐圧をVB、ドレインおよびゲ
ートの飽和電流パラメータをそれぞれIsD、IsG、電圧ス
ケーリング・ファクタをＫr、Ｋ ｆ、ゲートアイソレー
ション抵抗をRIsoとし、 オープンチャネル状態のときのドレイン電流IdsO、ゲー
ト電流IgOをそれぞれ、 【数１】 【数２】 と表わし、ピンチオフ状態のときドレイン電流IdsP、ゲ
ート電流IgPをそれぞれ、 【数３】 【数４】 と表わし、これら各式により前記電流源のパラメータを
決定することを特徴とする回路設計方法。 - 【請求項７】 請求項２または請求項３に記載の回路設
計方法において、 前記ソース・ドレイン間容量は、ソース・ドレイン間の
電圧に依存して変化することを特徴とする回路設計方
法。 - 【請求項８】 請求項２または請求項３に記載の回路設
計方法において、 前記ソース・ドレイン間容量に関するパラメータを、前
記電界効果トランジスタを用いた回路のインピーダンス
と入力電圧とで決まる入力電圧の振幅が小さな小信号動
作で実測した小信号パラメータに対してフィッティング
することにより独立に決定し、 前記電流源に関するパラメータを、前記電界効果トラン
ジスタの電流・電圧特性の実測値に対してフィッティン
グすることにより独立に決定することを特徴とする回路
設計方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10271429A JP3068065B2 (ja) | 1998-09-25 | 1998-09-25 | 回路設計方法 |
| US09/405,690 US6408425B1 (en) | 1998-09-25 | 1999-09-24 | Method of designing circuit with field effect transistor and method of determining parameters of model used in such designing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10271429A JP3068065B2 (ja) | 1998-09-25 | 1998-09-25 | 回路設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000099559A true JP2000099559A (ja) | 2000-04-07 |
| JP3068065B2 JP3068065B2 (ja) | 2000-07-24 |
Family
ID=17499920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10271429A Expired - Fee Related JP3068065B2 (ja) | 1998-09-25 | 1998-09-25 | 回路設計方法 |
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| Country | Link |
|---|---|
| US (1) | US6408425B1 (ja) |
| JP (1) | JP3068065B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6967517B2 (en) | 2002-06-20 | 2005-11-22 | Matsushita Electric Industrial Co., Ltd. | Switching device |
| JP2010211387A (ja) * | 2009-03-09 | 2010-09-24 | Mitsubishi Electric Corp | Ｍｏｓｆｅｔモデル及びそのパラメータ抽出方法 |
| KR101494808B1 (ko) | 2013-08-14 | 2015-02-23 | 한국과학기술원 | 반도체 소자의 채널 모델링 장치 및 방법 |
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|---|---|---|---|---|
| US6711723B2 (en) * | 2000-04-28 | 2004-03-23 | Northrop Grumman Corporation | Hybrid semi-physical and data fitting HEMT modeling approach for large signal and non-linear microwave/millimeter wave circuit CAD |
| US6502223B1 (en) * | 2001-04-30 | 2002-12-31 | Hewlett-Packard Company | Method for simulating noise on the input of a static gate and determining noise on the output |
| US7552040B2 (en) * | 2003-02-13 | 2009-06-23 | International Business Machines Corporation | Method and system for modeling logical circuit blocks including transistor gate capacitance loading effects |
| JP2005229069A (ja) * | 2004-02-16 | 2005-08-25 | Matsushita Electric Ind Co Ltd | 半導体装置の評価方法 |
| US8489357B2 (en) * | 2008-07-25 | 2013-07-16 | Delphi Technologies, Inc. | Current and temperature sensing of standard field-effect transistors |
| JP5471568B2 (ja) * | 2010-02-17 | 2014-04-16 | 富士通セミコンダクター株式会社 | 検証プログラム、検証方法、および検証装置 |
| CN105243225A (zh) * | 2015-10-29 | 2016-01-13 | 中国科学院国家空间科学中心 | 一种基于场效应管的低噪声源的电路设计方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5467291A (en) * | 1991-09-09 | 1995-11-14 | Hewlett-Packard Company | Measurement-based system for modeling and simulation of active semiconductor devices over an extended operating frequency range |
-
1998
- 1998-09-25 JP JP10271429A patent/JP3068065B2/ja not_active Expired - Fee Related
-
1999
- 1999-09-24 US US09/405,690 patent/US6408425B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6967517B2 (en) | 2002-06-20 | 2005-11-22 | Matsushita Electric Industrial Co., Ltd. | Switching device |
| JP2010211387A (ja) * | 2009-03-09 | 2010-09-24 | Mitsubishi Electric Corp | Ｍｏｓｆｅｔモデル及びそのパラメータ抽出方法 |
| KR101494808B1 (ko) | 2013-08-14 | 2015-02-23 | 한국과학기술원 | 반도체 소자의 채널 모델링 장치 및 방법 |
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| Publication number | Publication date |
|---|---|
| JP3068065B2 (ja) | 2000-07-24 |
| US6408425B1 (en) | 2002-06-18 |
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