JP2010211387A - Mosfetモデル及びそのパラメータ抽出方法 - Google Patents
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Abstract
【解決手段】この発明に係るMOSFETモデルは、MOSFETのSPICEモデルと、前記MOSFETのSPICEモデルの電極端子間に接続した電圧依存性の可変キャパシタからなるMOSFETモデルであって、前記可変キャパシタのうちの前記MOSFETのドレイン―ゲート間の静電容量Cdgは、
前記MOSFETのターンオフのミラー期間における前記MOSFETのドレイン―ソース間の出力電圧Vdsの実測値から抽出して補正する。
【選択図】図1
Description
したがって、基本的に購入品であるデバイスについてその内部の物理的または構造的情報はまったく入手できず、また一般に電源装置の回路設計者に高度な半導体物理の知識は必要がないため、デバイスモデルの物理的パラメータの抽出は困難である。第2にパワーデバイスは従来の半導体集積回路と違って耐圧が数十ボルト以上のデバイスであり、一般の回路シミュレータに標準的に搭載されている小信号モデルとは動作が異なる。したがって、既存モデルでは精度が低く、設計仕様を満足する回路シミュレーションの検討は不十分なものとなる。
一方「縦型」では、ドレイン端子とゲート・ソース端子が対向しているため、ドレイン―ソース間に電圧が印加された場合はドレイン―ゲート間にも空乏層が形成される。そのため、ドレイン―ゲート間の静電容量は酸化膜の静電容量から電圧の増加に伴って減少する(非特許文献1、図3(b)参照)。
前記静電容量Cdgの抽出において、前記静電容量Cdgが前記MOSFETのドレイン―ゲート間電圧Vdgの増加に伴って減少する関係から前記静電容量Cdgの前記ドレイン―ゲート間電圧Vdgに対する電圧特性式または電圧特性テーブルを求める第1のステップと、前記MOSFETのターンオフ時の前記出力電圧Vdsの実測波形から前記出力電圧Vdsの時間関数の近似式を求める第2のステップと、前記出力電圧Vdsの時間関数の近似式を時間で微分して得たdVds/dtと前記MOSFETのゲート電圧Vgsと前記MOSFETのゲート入力抵抗とに基づいて前記静電容量Cdgを求め、さらに前記MOSFETの端子間電圧の関係から前記出力電圧Vdsの時間関数の近似式と前記ミラー期間の前記MOSFETのゲート電圧Vgsの実測値とに基づいて前記ドレイン―ゲート間電圧Vdgを求める第3のステップと、前記第3のステップで求めた前記静電容量Cdgおよび前記ドレイン―ゲート間電圧Vdgによって前記静電容量Cdgの前記ドレイン―ゲート間電圧Vdgに対する電圧特性式または電圧特性テーブルを求め、該電圧特性式または電圧特性テーブルを前記第1のステップで求めた電圧特性式または電圧特性テーブルの相当部分と置き換え、前記静電容量Cdgの前記ドレイン―ゲート間電圧Vdgに対する電圧特性式または電圧特性テーブルを補正する第4のステップとを含むものである。
以下、この発明の実施の形態に係るMOSFETモデルによるシミュレーション方法を、N型MOSFETを例にとって説明する。
図1はこの発明の実施の形態1によるMOSFETモデルの回路構成図である。MOSFETのSPICEモデル1はNMOS LEVEL 1〜3のいずれかであり、ゲート端子G、ソース端子S、ドレイン端子Dの3種類の電極端子を有する。また、ドレイン端子Dとソース端子Sの間に静電容量Cdsのキャパシタ2、ゲート端子Gとドレイン端子Dの間に静電容量Cdgのキャパシタ3、ゲート端子Gとソース端子Sの間に静電容量Cgsのキャパシタ4を接続している。キャパシタ2〜4はそれぞれにかかる端子間電圧Vds、Vdg、Vgsにしたがって端子間静電容量Cds、Cdg、Cgsが変化する、電圧依存性を持つ可変キャパシタである。
以上のように構成されるMOSFETモデルは、後述するパラメータ抽出法によって抽出したパラメータを抽出することにより、SPICEモデル1によってMOSFETの静特性を模擬し、可変キャパシタ2〜4によって動特性を模擬する。
SPICEモデル1には抽出するパラメータが多数用意されているが、この発明によるMOSFETモデルでは、NMOS LEVEL 1〜3で抽出可能なパラメータのうち、RD(Drain Ohmic Resistance:ドレイン抵抗)、KP(Transconductance Parameter:相互コンダクタンス・パラメータ)、VTO(Threshold Voltage:閾値値電圧)の3種類のパラメータのみ抽出し、その他のパラメータは抽出せずにデフォルト値のままとする。
温度Tを変えて出力特性を実測すると図3のような傾向を示し、各温度についてパラメータRDを抽出した結果は図4のようになる。すなわち、温度Tが上昇するとパラメータRDも上昇し、導通抵抗Ronが温度Tと共に上昇する特性を表す。図4からパラメータRDの温度Tに対する近似式を求め、パラメータRDの温度特性式または温度特性のテーブルを得る(図2:ステップS11,S12)。
次に、図5に示すようにシミュレーションと実測による伝達特性を同一グラフに表示する。パラメータKPは伝達特性の傾きであるので、定格電流付近で実測と傾きが一致するパラメータKPの値を求める(図2:ステップS14)。図5の例ではKP=bである。
次に、図5から実測とKP=b時の伝達特性を比較してゲート電圧Vgsの差ΔVを求める。よってパラメータVTOは仮の閾値電圧V0にこの差ΔVを足してVTO=V0+ΔVとする(図2:ステップS15)。
なお、SPICEモデル1のその他のパラメータは抽出しないので、SPICEモデル1はMOSFETの静特性を模擬するのみであり、動特性は模擬しない。
この発明によるMOSFETモデルでは、MOSFETの端子間静電容量Cds、Cdg、Cgsはそれぞれにかかる端子間電圧Vds、Vdg、Vgsに依存すると考える。MOSFETの端子間静電容量は、データシートに記載されている容量特性から計算することができる。
Vds=Vdg+Vgs ……(1)
からVds=Vdgとなる。したがって、図9の容量特性からCrss=Cdg、Vds=Vdgと置き換えると図11のようになり、ドレイン―ゲート間電圧Vdgに対する静電容量Cdgの特性を表す。すなわち、静電容量Cdgがドレイン―ゲート間電圧Vdgの増加に伴って減少する特性を表す。図11から静電容量Cdgのドレイン―ゲート間電圧Vdgに対する電圧特性式または電圧特性テーブルを得る(図8:ステップS22)。
まず電流の関係として、ゲート電流Igは静電容量Cdgを通ってドレイン端子Dへ流れる電流Igdと、静電容量Cgsを通ってソース端子Sへ流れる電流Igsに分かれる。したがって、次式が成り立つ。
Ig=Igd+Igs ……(2)
ここで、各電流は図12から次式で与えられる。
Ig=(Vgsmin−Vgs)/Rg ……(3)
但し、Rgはゲート入力抵抗
Igs=Cgs・dVgs/dt ……(4)
Igd=−Cdg・dVdg/dt=Cdg・d(Vgs−Vds)/dt ……(5)
MOSFETのターンオフで出力電圧Vdsの上昇時に、ゲート電圧Vgsが一定になるミラー期間では、その傾きであるdVgs/dtは0となり、次式が得られる。
Cdg=−(Vgsmin−Vgs)/Rg/dVds/dt ……(6)
したがって、図15の容量特性からCiss−CrssでCgsを求めた結果は図16のようになり、ゲート電圧Vgsに対する静電容量Cgsの特性を表す。図16から静電容量Cgsのゲート電圧Vgsに対する関係式を求め、可変キャパシタ4の静電容量Cgsの電圧特性式または電圧特性のテーブルを得る(図8:ステップS26)。
図17はこの発明の実施の形態2によるMOSFETモデルの回路構成図である。実施の形態1と異なる点は、ゲート端子Gに寄生抵抗を接続し、ソース端子Sに寄生インダクタンスを接続している点である。
図17において、ゲート端子G、ソース端子S、ドレイン端子Dの3種類の端子を有する。MOSFETのSPICEモデル1はNMOS LEVEL 1〜3のいずれかであり、ゲート端子G’、ソース端子S’、ドレイン端子Dの3種類の電極端子を有する。また、ドレイン端子Dとソース端子S’の間に静電容量Cdsのキャパシタ2、ゲート端子G’とドレイン端子Dの間に静電容量Cdgのキャパシタ3、ゲート端子G’とソース端子S’の間に静電容量Cgsのキャパシタ4を接続している。キャパシタ2〜4はそれぞれにかかる端子間電圧Vds、Vdg、Vgsにしたがって端子間静電容量Cds、Cdg、Cgsが変化する、電圧依存性を持つ可変キャパシタである。さらに、ゲート端子GとG’の間に抵抗値Rpの寄生抵抗7、ソース端子SとS’の間にインダクタンス値Lpの寄生インダクタンス8を接続している。以上のように構成されるMOSFETモデルは、後述するパラメータ抽出法によって抽出したパラメータを抽出することにより、SPICEモデル1によってMOSFETの静特性を模擬し、可変キャパシタ2〜4および寄生抵抗7、寄生インダクタンス8によって動特性を模擬する。
Rp=(Vmsw−Vmt)/Ig ……(7)
Ig=(Vgsmax−Vmsw)/Rg ……(8)
Rp=Rg・(Vmsw−Vmt)/(Vgsmax−Vmsw) ……(9)
Lp・dId/dt=Vml−Vmsw ……(10)
まず電流の関係として、ゲート電流Igは静電容量Cdgを通ってドレイン端子Dへ流れる電流Igdと、静電容量Cgsを通ってソース端子S’へ流れる電流Igsに分かれる。したがって、実施の形態1の式(2)と同様に、Ig=Igd+Igsの関係が次式が成り立つ。
Ig=(Vgsmin−Vgs)/(Rg+Rp) ……(11)
Igs=Cgs・dVgs/dt ……(12)
Igd=−Cdg・dVdg/dt=Cdg・d(Vgs−Vds)/dt ……(13)
MOSFETのターンオフで出力電圧Vdsの上昇時に、ゲート電圧Vgsが一定になるミラー期間では、その傾きであるdVgs/dtは0となり、式(14)が得られる。
Cdg=−(Vgsmin−Vgs)/(Rg+Rp)/dVds/dt ……(14)
2 ドレイン―ソース間可変キャパシタCds
3 ドレイン―ゲート間可変キャパシタCdg
4 ゲート―ソース間可変キャパシタCgs
5 ゲート電源
6 ゲート入力抵抗
7 寄生抵抗
8 寄生インダクタンス
Claims (8)
- MOSFETのSPICEモデルと、前記MOSFETのSPICEモデルの電極端子間に接続した電圧依存性の可変キャパシタからなるMOSFETモデルであって、前記可変キャパシタのうちの前記MOSFETのドレイン―ゲート間の静電容量Cdgは、前記MOSFETのターンオフのミラー期間におけ
る前記MOSFETのドレイン―ソース間の出力電圧Vdsの実測値から抽出して補正することを
特徴とするMOSFETモデル。 - MOSFETのSPICEモデルと、前記MOSFETのSPICEモデルの電極端子間に接続した電圧依存性の可変キャパシタからなるMOSFETモデルであって、前記可変キャパシタのうちの前記MOSFETのドレイン―ゲート間の静電容量Cdgは、前記ドレイン―ゲート間の電圧が0Vの場合
の温度に依存した温度特性値を有することを特徴とするMOSFETモデル。 - 前記MOSFETのゲート端子に寄生抵抗を接続し、前記MOSFETのソース端子に寄生インダクタンスを接続し、実測した前記MOSFETのゲート電圧の電圧波形から抽出したゲート端子の寄生抵抗Rpをパラメータに含めたことを特徴とする請求項1または2記載のMOSFETモデル。
- MOSFETのSPICEモデルと、前記MOSFETのSPICEモデルの電極端子間に接続した電圧依存性の可変キャパシタからなり、前記可変キャパシタのうちの前記MOSFETのドレイン―ゲート間の静電容量Cdgは、前記MOSFETのターンオフのミラー期間における前記MOSFETのドレイ
ン―ソース間の出力電圧Vdsの実測値から抽出して補正するMOSFETモデルのパラメータ抽
出方法であって、
前記静電容量Cdgの抽出において、
前記静電容量Cdgが前記MOSFETのドレイン―ゲート間電圧Vdgの増加に伴って減少する関係から前記静電容量Cdgの前記ドレイン―ゲート間電圧Vdgに対する電圧特性式または電圧特性テーブルを求める第1のステップと、
前記MOSFETのターンオフ時の前記出力電圧Vdsの実測波形から前記出力電圧Vdsの時間関数の近似式を求める第2のステップと、
前記出力電圧Vdsの時間関数の近似式を時間で微分して得たdVds/dtと前記MOSFETのゲート電圧Vgsと前記MOSFETのゲート入力抵抗とに基づいて前記静電容量Cdgを求め、さらに前記MOSFETの端子間電圧の関係から前記出力電圧Vdsの時間関数の近似式と前記ミラー期間の
前記MOSFETのゲート電圧Vgsの実測値とに基づいて前記ドレイン―ゲート間電圧Vdgを求める第3のステップと、
前記第3のステップで求めた前記静電容量Cdgおよび前記ドレイン―ゲート間電圧Vdgによって前記静電容量Cdgの前記ドレイン―ゲート間電圧Vdgに対する電圧特性式または電圧特性テーブルを求め、該電圧特性式または電圧特性テーブルを前記第1のステップで求めた電圧特性式または電圧特性テーブルの相当部分と置き換え、前記静電容量Cdgの前記ドレ
イン―ゲート間電圧Vdgに対する電圧特性式または電圧特性テーブルを補正する第4のス
テップとを
含むことを特徴とするMOSFETモデルのパラメータ抽出方法。 - 前記静電容量Cdgを式(A)によって求めることを特徴とする請求項4記載のMOSFETモ
デルのパラメータ抽出方法。
Cdg=−(Vgsmin−Vgs)/Rg/(dVds/dt) −−−(A)
但し、VgsminはMOSFETのオフ時のゲート電圧 - MOSFETのSPICEモデルと、前記MOSFETのSPICEモデルの電極端子間に接続した電圧依存性の可変キャパシタからなり、前記可変キャパシタのうちの前記MOSFETのドレイン―ゲート間の静電容量Cdgは、前記ドレイン―ゲート間の電圧が0Vの場合の温度に依存した温度
特性値を有するMOSFETモデルのパラメータ抽出方法であって、
前記静電容量Cdgの抽出において、
前記静電容量Cdgが前記MOSFETのドレイン―ゲート間電圧Vdgの増加に伴って減少する関係から前記静電容量Cdgの前記ドレイン―ゲート間電圧Vdgに対する電圧・温度特性式または電圧・温度特性テーブルを求める第1のステップと、
前記MOSFETのターンオン時の温度を変えた場合の前記MOSFETのゲート電圧Vgsの実測波形
とシミュレーション波形とを比較して、前記MOSFETミラー期間の長さが一致するように前記ゲート電圧Vdgが0Vにおける前記静電容量Cdgの温度特性値を決定する第2のステップと、
前記静電容量Cdgの温度特性値によって前記静電容量Cdgの前記ドレイン―ゲート間電圧Vdgに対する電圧・温度特性式または電圧・温度特性テーブルを求め、該電圧・温度特性式
または電圧・温度特性テーブルを前記第1のステップで求めた電圧・温度特性式または電圧・温度特性テーブルの相当部分と置き換え、前記静電容量Cdgの前記ドレイン―ゲート
間電圧Vdgに対する電圧・温度特性式または電圧・温度特性テーブルを補正する第3のス
テップとを
含むことを特徴とするMOSFETモデルのパラメータ抽出方法。 - 前記MOSFETモデルは、前記MOSFETのゲート端子に寄生抵抗を接続し、前記MOSFETのソース端子に寄生インダクタンスを接続し、実測した前記MOSFETのゲート電圧の電圧波形から抽出したゲート端子の寄生抵抗Rpをパラメータとし、
前記ゲート端子の寄生抵抗Rpの抽出において、
前記MOSFETのターンオン時のドレイン電流Idに対応する前記MOSFETのゲート電圧値Vmtを
伝達特性から読み取るステップと、
前記MOSFETのターンオン時のミラー電圧Vmswを実測し、前記ゲート電圧値Vmtと前記ミラ
ー電圧Vmswと前記MOSFETのターンオン時のゲート電源電圧Vgsmaxと前記MOSFETのゲート入力抵抗Rgとに基づいて、または前記ゲート電圧値Vmtと前記ミラー電圧Vmswと実測された
ゲート電流Igとに基づいて前記寄生抵抗Rpを求めるステップとを
含むことを特徴とする請求項4または6記載のMOSFETモデルのパラメータ抽出方法。 - 前記寄生抵抗Rpを、前記ゲート入力抵抗Rgに基づく式(B)または前記ゲート電流Igに基づく式(C)によって求め、前記静電容量Cdgを式(D)によって求めることを特徴と
する請求項7記載のMOSFETモデルのパラメータ抽出方法。
Rp=Rg・(Vmsw−Vmt)/(Vgsmax−Vmsw) −−−(B)
Rp=(Vmsw−Vmt)/Ig −−−(C)
Cdg=−(Vgsmin−Vgs)/(Rg+Rp)/dVds/dt −−−(D)
但し、VgsminはMOSFETのオフ時のゲート電圧
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Wei et al. | Investigating the Dynamic Performance of Power Semiconductors in Parallel Connection |
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