JP2001036393A - 電源供給制御装置および電源供給制御方法 - Google Patents
電源供給制御装置および電源供給制御方法Info
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Abstract
(57)【要約】
【課題】 装置の熱損失を抑え、不完全短絡（レアショ
ート）発生時の異常電流に対しても高速応答を可能とし
た電源供給制御装置および電源供給制御方法を提供す
る。 【解決手段】 電源１０１から負荷１０２への電力供給
を半導体スイッチＱＡによってスイッチング制御する際
に、基準電圧生成手段（ＱＢ，Ｒｒ）により半導体スイ
ッチＱＡに所定の負荷を接続した状態における該半導体
スイッチＱＡの端子間電圧の電圧特性とほぼ等価な電圧
特性を持つ基準電圧（ＶDSB ）を生成し、半導体スイッ
チＱＡの端子間電圧（ＶDSA ）と基準電圧との差を検出
手段ＣＭＰ１によって検出し、制御手段１１１により該
検出された端子間電圧（ＶDSA ）と基準電圧（ＶDSB ）
との差に応じて半導体スイッチＱＡをオン／オフ制御す
る。
ート）発生時の異常電流に対しても高速応答を可能とし
た電源供給制御装置および電源供給制御方法を提供す
る。 【解決手段】 電源１０１から負荷１０２への電力供給
を半導体スイッチＱＡによってスイッチング制御する際
に、基準電圧生成手段（ＱＢ，Ｒｒ）により半導体スイ
ッチＱＡに所定の負荷を接続した状態における該半導体
スイッチＱＡの端子間電圧の電圧特性とほぼ等価な電圧
特性を持つ基準電圧（ＶDSB ）を生成し、半導体スイッ
チＱＡの端子間電圧（ＶDSA ）と基準電圧との差を検出
手段ＣＭＰ１によって検出し、制御手段１１１により該
検出された端子間電圧（ＶDSA ）と基準電圧（ＶDSB ）
との差に応じて半導体スイッチＱＡをオン／オフ制御す
る。
Description
【０００１】
【発明の属する技術分野】本発明は電源供給制御装置お
よび電源供給制御方法に関し、より詳しくは、制御信号
に応じてスイッチング制御により、電源から負荷への電
力供給を制御する半導体スイッチを備えた電源供給制御
装置および電源供給制御方法に関する。
よび電源供給制御方法に関し、より詳しくは、制御信号
に応じてスイッチング制御により、電源から負荷への電
力供給を制御する半導体スイッチを備えた電源供給制御
装置および電源供給制御方法に関する。
【０００２】
【従来の技術】従来の半導体スイッチを備えた電源供給
制御装置としては、例えば図１９に示すようなものがあ
る。本従来例の電源供給制御装置は、自動車においてバ
ッテリからの電源を選択的に各負荷に供給して、負荷へ
の電力供給を制御する装置である。
制御装置としては、例えば図１９に示すようなものがあ
る。本従来例の電源供給制御装置は、自動車においてバ
ッテリからの電源を選択的に各負荷に供給して、負荷へ
の電力供給を制御する装置である。
【０００３】同図において、本従来例の電源供給制御装
置は、電源１０１の出力電圧ＶＢをヘッドライトやパワ
ーウィンドウの駆動モータ等々の負荷１０２に供給する
経路にシャント抵抗ＲＳおよびサーマルＦＥＴＱＦのド
レインＤ−ソースＳを直列接続した構成である。また、
シャント抵抗ＲＳを流れる電流を検出してハードウェア
回路によりサーマルＦＥＴＱＦの駆動を制御するドライ
バ９０１と、ドライバ９０１でモニタした電流値に基づ
いてサーマルＦＥＴＱＦの駆動信号をオン／オフ制御す
るＡ／Ｄ変換器９０２およびマイコン（ＣＰＵ）９０３
とを備えている。
置は、電源１０１の出力電圧ＶＢをヘッドライトやパワ
ーウィンドウの駆動モータ等々の負荷１０２に供給する
経路にシャント抵抗ＲＳおよびサーマルＦＥＴＱＦのド
レインＤ−ソースＳを直列接続した構成である。また、
シャント抵抗ＲＳを流れる電流を検出してハードウェア
回路によりサーマルＦＥＴＱＦの駆動を制御するドライ
バ９０１と、ドライバ９０１でモニタした電流値に基づ
いてサーマルＦＥＴＱＦの駆動信号をオン／オフ制御す
るＡ／Ｄ変換器９０２およびマイコン（ＣＰＵ）９０３
とを備えている。
【０００４】半導体スイッチとしてのサーマルＦＥＴＱ
Ｆは、図示しない温度センサを内蔵してサーマルＦＥＴ
ＱＦが規定以上の温度まで上昇した場合には、内蔵する
ゲート遮断回路によってサーマルＦＥＴＱＦを強制的に
オフ制御する過熱遮断機能を備えている。また、図中の
ＲＧは抵抗であり、ＺＤ１はゲートＧ−ソースＳ間を１
２［Ｖ］に保ってゲートＧに過電圧が印加されようとし
た場合にこれをバイパスさせるツェナーダイオードであ
る。
Ｆは、図示しない温度センサを内蔵してサーマルＦＥＴ
ＱＦが規定以上の温度まで上昇した場合には、内蔵する
ゲート遮断回路によってサーマルＦＥＴＱＦを強制的に
オフ制御する過熱遮断機能を備えている。また、図中の
ＲＧは抵抗であり、ＺＤ１はゲートＧ−ソースＳ間を１
２［Ｖ］に保ってゲートＧに過電圧が印加されようとし
た場合にこれをバイパスさせるツェナーダイオードであ
る。
【０００５】また、本従来例の電源供給制御装置では、
負荷１０２またはサーマルＦＥＴＱＦのドレインＤ−ソ
ースＳ間における過電流に対する保護機能をも備えてい
る。即ち、ドライバ９０１は、電流モニタ回路としての
差動増幅器９１１，９１３と、電流制限回路としての差
動増幅器９１２と、チャージポンプ回路９１５と、マイ
コン９０３からのオン／オフ制御信号および電流制限回
路からの過電流判定結果に基づき、抵抗ＲＧを介してサ
ーマルＦＥＴＱＦのゲートＧを駆動する駆動回路９１４
を備えて構成されている。
負荷１０２またはサーマルＦＥＴＱＦのドレインＤ−ソ
ースＳ間における過電流に対する保護機能をも備えてい
る。即ち、ドライバ９０１は、電流モニタ回路としての
差動増幅器９１１，９１３と、電流制限回路としての差
動増幅器９１２と、チャージポンプ回路９１５と、マイ
コン９０３からのオン／オフ制御信号および電流制限回
路からの過電流判定結果に基づき、抵抗ＲＧを介してサ
ーマルＦＥＴＱＦのゲートＧを駆動する駆動回路９１４
を備えて構成されている。
【０００６】シャント抵抗ＲＳの電圧降下に基づき差動
増幅器９１２を介して、電流が判定値（上限）を超えた
として過電流が検出された場合には、駆動回路９１４に
よってサーマルＦＥＴＱＦをオフ動作とし、その後電流
が低下して判定値（下限）を下回ったらサーマルＦＥＴ
ＱＦをオン動作させる。
増幅器９１２を介して、電流が判定値（上限）を超えた
として過電流が検出された場合には、駆動回路９１４に
よってサーマルＦＥＴＱＦをオフ動作とし、その後電流
が低下して判定値（下限）を下回ったらサーマルＦＥＴ
ＱＦをオン動作させる。
【０００７】一方、マイコン９０３は、電流モニタ回路
（差動増幅器９１１，９１３）を介して電流を常時モニ
タしており、正常値を上回る異常電流が流れていれば、
サーマルＦＥＴＱＦの駆動信号をオフすることによりサ
ーマルＦＥＴＱＦをオフ動作させる。なお、マイコン９
０３からオフ制御の駆動信号が出力される前に、サーマ
ルＦＥＴＱＦの温度が規定値を超えていれば、過熱遮断
機能によってサーマルＦＥＴＱＦはオフ動作となる。
（差動増幅器９１１，９１３）を介して電流を常時モニ
タしており、正常値を上回る異常電流が流れていれば、
サーマルＦＥＴＱＦの駆動信号をオフすることによりサ
ーマルＦＥＴＱＦをオフ動作させる。なお、マイコン９
０３からオフ制御の駆動信号が出力される前に、サーマ
ルＦＥＴＱＦの温度が規定値を超えていれば、過熱遮断
機能によってサーマルＦＥＴＱＦはオフ動作となる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記従
来の電源供給制御装置にあっては、電流検出を行うため
に電力の供給経路に直列接続されるシャント抵抗ＲＳを
必要とした構成であり、近年のサーマルＦＥＴＱＦのオ
ン抵抗の低減に伴う負荷の大電流化により、シャント抵
抗の熱損失が無視できないという問題点がある。
来の電源供給制御装置にあっては、電流検出を行うため
に電力の供給経路に直列接続されるシャント抵抗ＲＳを
必要とした構成であり、近年のサーマルＦＥＴＱＦのオ
ン抵抗の低減に伴う負荷の大電流化により、シャント抵
抗の熱損失が無視できないという問題点がある。
【０００９】また、上述の過熱遮断機能や過電流制限回
路は、負荷１０２や配線にほぼ完全な短絡状態が発生し
て大電流が流れる場合には機能するが、ある程度の短絡
抵抗を持つ不完全短絡などのレアショートが発生して小
さい短絡電流が流れた場合には機能せず、電流のモニタ
回路を介してマイコン９０３により異常電流を検出して
サーマルＦＥＴＱＦをオフ制御するしかなく、このよう
な異常電流に対するマイコン制御による応答性が悪いと
いう事情もあった。
路は、負荷１０２や配線にほぼ完全な短絡状態が発生し
て大電流が流れる場合には機能するが、ある程度の短絡
抵抗を持つ不完全短絡などのレアショートが発生して小
さい短絡電流が流れた場合には機能せず、電流のモニタ
回路を介してマイコン９０３により異常電流を検出して
サーマルＦＥＴＱＦをオフ制御するしかなく、このよう
な異常電流に対するマイコン制御による応答性が悪いと
いう事情もあった。
【００１０】また、シャント抵抗ＲＳ、マイコン９０３
等が必要であるため、大きな実装スペースが必要であ
り、またこれらの比較的高価な部品により装置コストが
高くなってしまうという問題点もある。
等が必要であるため、大きな実装スペースが必要であ
り、またこれらの比較的高価な部品により装置コストが
高くなってしまうという問題点もある。
【００１１】本発明の目的は、上記従来の問題点や事情
を解決することにあり、電流検出を行うために電力の供
給経路に直列接続されるシャント抵抗を不要として装置
の熱損失を抑え、ある程度の短絡抵抗を持つ不完全短絡
などのレアショートが発生した場合の異常電流に対して
も高速応答を可能とし、集積化が容易で安価な電源供給
制御装置および電源供給制御方法を提供することにあ
る。
を解決することにあり、電流検出を行うために電力の供
給経路に直列接続されるシャント抵抗を不要として装置
の熱損失を抑え、ある程度の短絡抵抗を持つ不完全短絡
などのレアショートが発生した場合の異常電流に対して
も高速応答を可能とし、集積化が容易で安価な電源供給
制御装置および電源供給制御方法を提供することにあ
る。
【００１２】
【課題を解決するための手段】上記目的を解決するため
に、本発明の請求項１に係る電源供給制御装置は、制御
信号入力端子へ供給される制御信号に応じてスイッチン
グ制御され電源から負荷への電力供給を制御する半導体
スイッチと、前記半導体スイッチの端子間電圧の電圧特
性とほぼ等価な電圧特性を持つ基準電圧を生成する基準
電圧生成手段と、前記半導体スイッチの端子間電圧と前
記基準電圧との差を検出する検出手段と、検出された端
子間電圧と基準電圧との差に応じて前記半導体スイッチ
をオン／オフ制御する制御手段とを具備するものであ
る。
に、本発明の請求項１に係る電源供給制御装置は、制御
信号入力端子へ供給される制御信号に応じてスイッチン
グ制御され電源から負荷への電力供給を制御する半導体
スイッチと、前記半導体スイッチの端子間電圧の電圧特
性とほぼ等価な電圧特性を持つ基準電圧を生成する基準
電圧生成手段と、前記半導体スイッチの端子間電圧と前
記基準電圧との差を検出する検出手段と、検出された端
子間電圧と基準電圧との差に応じて前記半導体スイッチ
をオン／オフ制御する制御手段とを具備するものであ
る。
【００１３】また、請求項２に係る電源供給制御装置
は、請求項１に記載の電源供給制御装置において、前記
基準電圧生成手段は、前記半導体スイッチおよび前記負
荷に並列接続され、前記制御信号に応じてスイッチング
制御される第２半導体スイッチと第２負荷とを直列接続
した回路を備え、前記第２半導体スイッチの端子間電圧
を前記基準電圧として生成するものである。
は、請求項１に記載の電源供給制御装置において、前記
基準電圧生成手段は、前記半導体スイッチおよび前記負
荷に並列接続され、前記制御信号に応じてスイッチング
制御される第２半導体スイッチと第２負荷とを直列接続
した回路を備え、前記第２半導体スイッチの端子間電圧
を前記基準電圧として生成するものである。
【００１４】また、請求項３に係る電源供給制御装置
は、請求項１または２に記載の電源供給制御装置におい
て、前記基準電圧生成手段の基準電圧が持つ電圧特性
を、前記半導体スイッチおよび前記負荷に正常動作範囲
での最大電流を超える目標電流が流れる状態における電
圧特性とほぼ等価としたものである。
は、請求項１または２に記載の電源供給制御装置におい
て、前記基準電圧生成手段の基準電圧が持つ電圧特性
を、前記半導体スイッチおよび前記負荷に正常動作範囲
での最大電流を超える目標電流が流れる状態における電
圧特性とほぼ等価としたものである。
【００１５】また、請求項４に係る電源供給制御装置
は、請求項２または３に記載の電源供給制御装置におい
て、前記半導体スイッチと前記第２半導体スイッチは、
オフ状態からオン状態へ遷移する際の端子間電圧の過渡
的な電圧特性について等価な特性を持つものである。
は、請求項２または３に記載の電源供給制御装置におい
て、前記半導体スイッチと前記第２半導体スイッチは、
オフ状態からオン状態へ遷移する際の端子間電圧の過渡
的な電圧特性について等価な特性を持つものである。
【００１６】また、請求項５に係る電源供給制御装置
は、請求項２、３または４に記載の電源供給制御装置に
おいて、前記第２半導体スイッチの電流容量は前記半導
体スイッチの電流容量よりも小さく、前記負荷および前
記第２負荷の抵抗値比は前記半導体スイッチおよび第２
半導体スイッチの電流容量比と極力反比例するように設
定したものである。
は、請求項２、３または４に記載の電源供給制御装置に
おいて、前記第２半導体スイッチの電流容量は前記半導
体スイッチの電流容量よりも小さく、前記負荷および前
記第２負荷の抵抗値比は前記半導体スイッチおよび第２
半導体スイッチの電流容量比と極力反比例するように設
定したものである。
【００１７】また、請求項６に係る電源供給制御装置
は、請求項１、２、３、４または５に記載の電源供給制
御装置において、前記半導体スイッチおよび前記負荷に
並列接続され、前記制御信号に応じてスイッチング制御
される第３半導体スイッチと第３負荷とを直列接続した
回路を備え、前記第３半導体スイッチの端子間電圧を、
前記半導体スイッチの端子間電圧の電圧特性とほぼ等価
な電圧特性を持つ第２基準電圧として生成する第２基準
電圧生成手段と、前記半導体スイッチの端子間電圧と前
記第２基準電圧との差を検出する第２検出手段とを具備
するものである。
は、請求項１、２、３、４または５に記載の電源供給制
御装置において、前記半導体スイッチおよび前記負荷に
並列接続され、前記制御信号に応じてスイッチング制御
される第３半導体スイッチと第３負荷とを直列接続した
回路を備え、前記第３半導体スイッチの端子間電圧を、
前記半導体スイッチの端子間電圧の電圧特性とほぼ等価
な電圧特性を持つ第２基準電圧として生成する第２基準
電圧生成手段と、前記半導体スイッチの端子間電圧と前
記第２基準電圧との差を検出する第２検出手段とを具備
するものである。
【００１８】また、請求項７に係る電源供給制御装置
は、請求項６に記載の電源供給制御装置において、前記
第２基準電圧生成手段の基準電圧が持つ電圧特性を、前
記半導体スイッチおよび前記負荷に正常動作範囲での最
小電流を下回る目標電流が流れる状態における電圧特性
とほぼ等価としたものである。
は、請求項６に記載の電源供給制御装置において、前記
第２基準電圧生成手段の基準電圧が持つ電圧特性を、前
記半導体スイッチおよび前記負荷に正常動作範囲での最
小電流を下回る目標電流が流れる状態における電圧特性
とほぼ等価としたものである。
【００１９】また、請求項８に係る電源供給制御装置
は、請求項６または７に記載の電源供給制御装置におい
て、前記半導体スイッチと前記第３半導体スイッチは、
オフ状態からオン状態へ遷移する際の端子間電圧の過渡
的な電圧特性について等価な特性を持つものである。
は、請求項６または７に記載の電源供給制御装置におい
て、前記半導体スイッチと前記第３半導体スイッチは、
オフ状態からオン状態へ遷移する際の端子間電圧の過渡
的な電圧特性について等価な特性を持つものである。
【００２０】また、請求項９に係る電源供給制御装置
は、請求項６、７または８に記載の電源供給制御装置に
おいて、前記第３半導体スイッチの電流容量は前記半導
体スイッチの電流容量よりも小さく、前記負荷および前
記第３負荷の抵抗値比は前記半導体スイッチおよび第３
半導体スイッチの電流容量比と極力反比例するように設
定したものである。
は、請求項６、７または８に記載の電源供給制御装置に
おいて、前記第３半導体スイッチの電流容量は前記半導
体スイッチの電流容量よりも小さく、前記負荷および前
記第３負荷の抵抗値比は前記半導体スイッチおよび第３
半導体スイッチの電流容量比と極力反比例するように設
定したものである。
【００２１】また、請求項１０に係る電源供給制御装置
は、請求項２、３、４、５、６、７、８または９に記載
の電源供給制御装置において、前記第２負荷または前記
第３負荷は、複数個の抵抗を備え、前記第２負荷または
前記第３負荷の抵抗値は、前記複数個の抵抗の選択接続
により可変設定されるものである。
は、請求項２、３、４、５、６、７、８または９に記載
の電源供給制御装置において、前記第２負荷または前記
第３負荷は、複数個の抵抗を備え、前記第２負荷または
前記第３負荷の抵抗値は、前記複数個の抵抗の選択接続
により可変設定されるものである。
【００２２】また、請求項１１に係る電源供給制御装置
は、請求項２、３、４、５、６、７、８、９または１０
に記載の電源供給制御装置において、前記第２負荷また
は前記第３負荷に並列接続された可変抵抗を具備し、前
記第２負荷または前記第３負荷の抵抗値は、前記可変抵
抗により可変設定されるものである。
は、請求項２、３、４、５、６、７、８、９または１０
に記載の電源供給制御装置において、前記第２負荷また
は前記第３負荷に並列接続された可変抵抗を具備し、前
記第２負荷または前記第３負荷の抵抗値は、前記可変抵
抗により可変設定されるものである。
【００２３】また、請求項１２に係る電源供給制御装置
は、請求項２、３、４、５、６、７、８、９、１０また
は１１に記載の電源供給制御装置において、前記半導体
スイッチの端子間電圧を抵抗値の比に基づく分圧比で分
圧して前記検出手段に供給する分圧手段を具備し、前記
分圧手段の分圧比は、抵抗値の可変設定により調整され
るものである。
は、請求項２、３、４、５、６、７、８、９、１０また
は１１に記載の電源供給制御装置において、前記半導体
スイッチの端子間電圧を抵抗値の比に基づく分圧比で分
圧して前記検出手段に供給する分圧手段を具備し、前記
分圧手段の分圧比は、抵抗値の可変設定により調整され
るものである。
【００２４】また、請求項１３に係る電源供給制御装置
は、請求項１、２、３、４、５、６、７、８、９、１
０、１１または１２に記載の電源供給制御装置におい
て、前記制御手段は、検出された端子間電圧と基準電圧
との差が第１しきい値を超えたときに前記半導体スイッ
チをオフ制御し、検出された端子間電圧と基準電圧との
差が第２しきい値を下回ったときに前記半導体スイッチ
をオン制御するものである。
は、請求項１、２、３、４、５、６、７、８、９、１
０、１１または１２に記載の電源供給制御装置におい
て、前記制御手段は、検出された端子間電圧と基準電圧
との差が第１しきい値を超えたときに前記半導体スイッ
チをオフ制御し、検出された端子間電圧と基準電圧との
差が第２しきい値を下回ったときに前記半導体スイッチ
をオン制御するものである。
【００２５】また、請求項１４に係る電源供給制御装置
は、請求項１、２、３、４、５、６、７、８、９、１
０、１１、１２または１３に記載の電源供給制御装置に
おいて、前記半導体スイッチが過熱した場合に該半導体
スイッチをオフ制御して保護する過熱保護手段を具備す
るものである。
は、請求項１、２、３、４、５、６、７、８、９、１
０、１１、１２または１３に記載の電源供給制御装置に
おいて、前記半導体スイッチが過熱した場合に該半導体
スイッチをオフ制御して保護する過熱保護手段を具備す
るものである。
【００２６】また、請求項１５に係る電源供給制御装置
は、請求項１、２、３、４、５、６、７、８、９、１
０、１１、１２、１３または１４に記載の電源供給制御
装置において、前記半導体スイッチ、前記基準電圧生成
手段、前記検出手段、前記制御手段、前記第２基準電圧
生成手段、前記第２検出手段または前記過熱保護手段
を、同一チップ上に形成したものである。
は、請求項１、２、３、４、５、６、７、８、９、１
０、１１、１２、１３または１４に記載の電源供給制御
装置において、前記半導体スイッチ、前記基準電圧生成
手段、前記検出手段、前記制御手段、前記第２基準電圧
生成手段、前記第２検出手段または前記過熱保護手段
を、同一チップ上に形成したものである。
【００２７】また、請求項１６に係る電源供給制御装置
は、請求項１５に記載の電源供給制御装置において、前
記基準電圧生成手段内の前記第２負荷または前記第２基
準電圧生成手段内の前記第３負荷を、前記チップ外部に
設置したものである。
は、請求項１５に記載の電源供給制御装置において、前
記基準電圧生成手段内の前記第２負荷または前記第２基
準電圧生成手段内の前記第３負荷を、前記チップ外部に
設置したものである。
【００２８】また、請求項１７に係る電源供給制御装置
は、請求項１、２、３、４、５、６、７、８、９、１
０、１１、１２、１３、１４、１５または１６に記載の
電源供給制御装置において、前記制御手段による前記半
導体スイッチのオン／オフ制御の周期を制御用クロック
として使用するものである。
は、請求項１、２、３、４、５、６、７、８、９、１
０、１１、１２、１３、１４、１５または１６に記載の
電源供給制御装置において、前記制御手段による前記半
導体スイッチのオン／オフ制御の周期を制御用クロック
として使用するものである。
【００２９】また、請求項１８に係る電源供給制御装置
は、請求項１、２、３、４、５、６、７、８、９、１
０、１１、１２、１３、１４、１５、１６または１７に
記載の電源供給制御装置において、前記半導体スイッチ
がオン状態となった後の一定期間、前記制御手段による
前記半導体スイッチのオン／オフ制御を禁止する禁止手
段を具備するものである。
は、請求項１、２、３、４、５、６、７、８、９、１
０、１１、１２、１３、１４、１５、１６または１７に
記載の電源供給制御装置において、前記半導体スイッチ
がオン状態となった後の一定期間、前記制御手段による
前記半導体スイッチのオン／オフ制御を禁止する禁止手
段を具備するものである。
【００３０】また、請求項１９に係る電源供給制御装置
は、請求項１４、１５、１６、１７または１８に記載の
電源供給制御装置において、前記制御手段による前記半
導体スイッチのオン／オフ制御時に、前記過熱保護手段
によるオフ制御を速める過熱遮断促進手段を具備するも
のである。
は、請求項１４、１５、１６、１７または１８に記載の
電源供給制御装置において、前記制御手段による前記半
導体スイッチのオン／オフ制御時に、前記過熱保護手段
によるオフ制御を速める過熱遮断促進手段を具備するも
のである。
【００３１】また、請求項２０に係る電源供給制御装置
は、請求項請求項１、２、３、４、５、６、７、８、
９、１０、１１、１２、１３、１４、１５、１６、１
７、１８または１９に記載の電源供給制御装置におい
て、前記制御手段による前記半導体スイッチのオン／オ
フ制御回数を積算し、該制御回数が所定回数に達したと
きに前記半導体スイッチをオフ制御する回数制御手段を
具備するものである。
は、請求項請求項１、２、３、４、５、６、７、８、
９、１０、１１、１２、１３、１４、１５、１６、１
７、１８または１９に記載の電源供給制御装置におい
て、前記制御手段による前記半導体スイッチのオン／オ
フ制御回数を積算し、該制御回数が所定回数に達したと
きに前記半導体スイッチをオフ制御する回数制御手段を
具備するものである。
【００３２】また、請求項２１に係る電源供給制御方法
は、制御信号入力端子へ供給される制御信号に応じてス
イッチング制御され電源から負荷への電力供給を制御す
る半導体スイッチを備えた電源供給制御装置の電源供給
制御方法において、前記半導体スイッチの端子間電圧の
電圧特性とほぼ等価な電圧特性を持つ基準電圧を生成す
る基準電圧生成ステップと、前記半導体スイッチの端子
間電圧と前記基準電圧との差を検出する電圧検出ステッ
プと、検出された端子間電圧と基準電圧との差に応じて
前記半導体スイッチをオン／オフ制御する制御ステップ
とを具備するものである。
は、制御信号入力端子へ供給される制御信号に応じてス
イッチング制御され電源から負荷への電力供給を制御す
る半導体スイッチを備えた電源供給制御装置の電源供給
制御方法において、前記半導体スイッチの端子間電圧の
電圧特性とほぼ等価な電圧特性を持つ基準電圧を生成す
る基準電圧生成ステップと、前記半導体スイッチの端子
間電圧と前記基準電圧との差を検出する電圧検出ステッ
プと、検出された端子間電圧と基準電圧との差に応じて
前記半導体スイッチをオン／オフ制御する制御ステップ
とを具備するものである。
【００３３】また、請求項２２に係る電源供給制御方法
は、請求項２１に記載の電源供給制御方法において、前
記基準電圧生成ステップにおいて前記基準電圧が持つ電
圧特性を、前記半導体スイッチおよび前記負荷に正常動
作範囲での最大電流を超える目標電流が流れる状態にお
ける電圧特性とほぼ等価としたものである。
は、請求項２１に記載の電源供給制御方法において、前
記基準電圧生成ステップにおいて前記基準電圧が持つ電
圧特性を、前記半導体スイッチおよび前記負荷に正常動
作範囲での最大電流を超える目標電流が流れる状態にお
ける電圧特性とほぼ等価としたものである。
【００３４】また、請求項２３に係る電源供給制御方法
は、請求項２１または２２に記載の電源供給制御方法に
おいて、前記制御ステップは、検出された端子間電圧と
基準電圧との差が第１しきい値を超えたときに前記半導
体スイッチをオフ制御するオフ制御ステップと、検出さ
れた端子間電圧と基準電圧との差が第２しきい値を下回
ったときに前記半導体スイッチをオン制御するオン制御
ステップとを具備するものである。
は、請求項２１または２２に記載の電源供給制御方法に
おいて、前記制御ステップは、検出された端子間電圧と
基準電圧との差が第１しきい値を超えたときに前記半導
体スイッチをオフ制御するオフ制御ステップと、検出さ
れた端子間電圧と基準電圧との差が第２しきい値を下回
ったときに前記半導体スイッチをオン制御するオン制御
ステップとを具備するものである。
【００３５】また、請求項２４に係る電源供給制御方法
は、請求項２１、２２または２３に記載の電源供給制御
方法において、前記半導体スイッチが過熱した場合に該
半導体スイッチをオフ制御して保護する過熱保護ステッ
プを具備するものである。
は、請求項２１、２２または２３に記載の電源供給制御
方法において、前記半導体スイッチが過熱した場合に該
半導体スイッチをオフ制御して保護する過熱保護ステッ
プを具備するものである。
【００３６】また、請求項２５に係る電源供給制御方法
は、請求項２１、２２、２３または２４に記載の電源供
給制御方法において、前記半導体スイッチがオン状態と
なった後の一定期間、前記制御ステップによる前記半導
体スイッチのオン／オフ制御を禁止する禁止ステップを
具備するものである。
は、請求項２１、２２、２３または２４に記載の電源供
給制御方法において、前記半導体スイッチがオン状態と
なった後の一定期間、前記制御ステップによる前記半導
体スイッチのオン／オフ制御を禁止する禁止ステップを
具備するものである。
【００３７】また、請求項２６に係る電源供給制御方法
は、請求項２４または２５に記載の電源供給制御方法に
おいて、前記制御ステップによる前記半導体スイッチの
オン／オフ制御時に、前記過熱保護ステップによるオフ
制御を速めるものである。
は、請求項２４または２５に記載の電源供給制御方法に
おいて、前記制御ステップによる前記半導体スイッチの
オン／オフ制御時に、前記過熱保護ステップによるオフ
制御を速めるものである。
【００３８】さらに、請求項２７に係る電源供給制御方
法は、請求項２１、２２、２３、２４、２５または２６
に記載の電源供給制御方法において、前記制御ステップ
による前記半導体スイッチのオン／オフ制御回数を積算
し、該制御回数が所定回数に達したときに前記半導体ス
イッチをオフ制御する回数制御ステップを具備するもの
である。
法は、請求項２１、２２、２３、２４、２５または２６
に記載の電源供給制御方法において、前記制御ステップ
による前記半導体スイッチのオン／オフ制御回数を積算
し、該制御回数が所定回数に達したときに前記半導体ス
イッチをオフ制御する回数制御ステップを具備するもの
である。
【００３９】本発明の請求項１、２、３、４、５、６、
７、８、９、１０、１１、１２、１３、１４に係る電源
供給制御装置および請求項２１、２２、２３、２４に係
る電源供給制御方法では、電源から負荷への電力供給を
半導体スイッチによってスイッチング制御する際に、基
準電圧生成手段（基準電圧生成ステップ）により半導体
スイッチの端子間電圧の電圧特性とほぼ等価な電圧特性
を持つ基準電圧を生成し、半導体スイッチの端子間電圧
と基準電圧との差を検出手段（検出ステップ）によって
検出し、制御手段（制御ステップ）により該検出された
端子間電圧と基準電圧との差に応じて半導体スイッチを
オン／オフ制御する。
７、８、９、１０、１１、１２、１３、１４に係る電源
供給制御装置および請求項２１、２２、２３、２４に係
る電源供給制御方法では、電源から負荷への電力供給を
半導体スイッチによってスイッチング制御する際に、基
準電圧生成手段（基準電圧生成ステップ）により半導体
スイッチの端子間電圧の電圧特性とほぼ等価な電圧特性
を持つ基準電圧を生成し、半導体スイッチの端子間電圧
と基準電圧との差を検出手段（検出ステップ）によって
検出し、制御手段（制御ステップ）により該検出された
端子間電圧と基準電圧との差に応じて半導体スイッチを
オン／オフ制御する。
【００４０】ここで、半導体スイッチ（並びに、後述の
第２半導体スイッチおよび第３半導体スイッチ）には、
電界効果型トランジスタ（ＦＥＴ：Field-Effect Trans
istor）や静電誘導型トランジスタ（ＳＩＴ：Static In
ducted Transistor）、或いは、エミッタスイッチド・
サイリスタ（ＥＳＴ）、ＭＯＳ制御サイリスタ（ＭＣ
Ｔ）等のＭＯＳ複合型デバイスやＩＧＢＴ（Insulated
Gate Bipolar Transistor）等の他の絶縁ゲート型パワ
ーデバイス等のスイッチング素子が該当する。なお、こ
れらのスイッチング素子はｎチャネル型、ｐチャネル型
の何れであってもかまわない。
第２半導体スイッチおよび第３半導体スイッチ）には、
電界効果型トランジスタ（ＦＥＴ：Field-Effect Trans
istor）や静電誘導型トランジスタ（ＳＩＴ：Static In
ducted Transistor）、或いは、エミッタスイッチド・
サイリスタ（ＥＳＴ）、ＭＯＳ制御サイリスタ（ＭＣ
Ｔ）等のＭＯＳ複合型デバイスやＩＧＢＴ（Insulated
Gate Bipolar Transistor）等の他の絶縁ゲート型パワ
ーデバイス等のスイッチング素子が該当する。なお、こ
れらのスイッチング素子はｎチャネル型、ｐチャネル型
の何れであってもかまわない。
【００４１】特に、請求項２に係る電源供給制御装置で
は、基準電圧生成手段を、第２半導体スイッチと第２負
荷とを直列接続した回路を半導体スイッチおよび負荷に
並列に接続して構成し、第２半導体スイッチの端子間電
圧を基準電圧として生成するのが望ましく、また、請求
項６に係る電源供給制御装置では、第２基準電圧生成手
段を、第３半導体スイッチと第３負荷とを直列接続した
回路を半導体スイッチおよび負荷に並列に接続して構成
し、第３半導体スイッチの端子間電圧を第２基準電圧と
して生成し、第２検出手段によって半導体スイッチの端
子間電圧と第２基準電圧との差を検出するのが望まし
い。
は、基準電圧生成手段を、第２半導体スイッチと第２負
荷とを直列接続した回路を半導体スイッチおよび負荷に
並列に接続して構成し、第２半導体スイッチの端子間電
圧を基準電圧として生成するのが望ましく、また、請求
項６に係る電源供給制御装置では、第２基準電圧生成手
段を、第３半導体スイッチと第３負荷とを直列接続した
回路を半導体スイッチおよび負荷に並列に接続して構成
し、第３半導体スイッチの端子間電圧を第２基準電圧と
して生成し、第２検出手段によって半導体スイッチの端
子間電圧と第２基準電圧との差を検出するのが望まし
い。
【００４２】また、請求項３に係る電源供給制御装置お
よび請求項２１に係る電源供給制御方法では、基準電圧
生成手段（基準電圧生成ステップ）における基準電圧が
持つ電圧特性を、半導体スイッチおよび負荷に正常動作
範囲での最大電流を超える目標電流が流れる状態におけ
る電圧特性とほぼ等価とするのが望ましく、また、請求
項７に係る電源供給制御装置では、第２基準電圧生成手
段の基準電圧が持つ電圧特性を、半導体スイッチおよび
負荷に正常動作範囲での最小電流を下回る目標電流が流
れる状態における電圧特性とほぼ等価とするのが望まし
く、さらに、請求項４、８に係る電源供給制御装置で
は、半導体スイッチと第２半導体スイッチまたは第３半
導体スイッチは、オフ状態からオン状態へ遷移する際の
端子間電圧の過渡的な電圧特性について等価な特性を持
つのが望ましい。
よび請求項２１に係る電源供給制御方法では、基準電圧
生成手段（基準電圧生成ステップ）における基準電圧が
持つ電圧特性を、半導体スイッチおよび負荷に正常動作
範囲での最大電流を超える目標電流が流れる状態におけ
る電圧特性とほぼ等価とするのが望ましく、また、請求
項７に係る電源供給制御装置では、第２基準電圧生成手
段の基準電圧が持つ電圧特性を、半導体スイッチおよび
負荷に正常動作範囲での最小電流を下回る目標電流が流
れる状態における電圧特性とほぼ等価とするのが望まし
く、さらに、請求項４、８に係る電源供給制御装置で
は、半導体スイッチと第２半導体スイッチまたは第３半
導体スイッチは、オフ状態からオン状態へ遷移する際の
端子間電圧の過渡的な電圧特性について等価な特性を持
つのが望ましい。
【００４３】半導体スイッチとして例えばＦＥＴを使用
した場合、電力供給経路の一部を成すＦＥＴの端子間電
圧（ドレイン−ソース間電圧）は、オフ状態からオン状
態へ遷移する際の（例えば、ｎチャネル型ＦＥＴの場合
の立ち下がり）電圧特性において、電力供給経路および
負荷の状態、即ち、経路が持つ配線インダクタンス並び
に配線抵抗および短絡抵抗に基づく時定数に応じて変化
する。例えば、短絡が発生していない通常動作では所定
電圧以下に速やかに収れんするが、完全短絡が発生して
いる場合には該所定電圧以下にならない。また、ある程
度の短絡抵抗を持つ不完全短絡が発生している場合に
は、該所定電圧に収れんするものの収れんするまでに長
い時間を要する。
した場合、電力供給経路の一部を成すＦＥＴの端子間電
圧（ドレイン−ソース間電圧）は、オフ状態からオン状
態へ遷移する際の（例えば、ｎチャネル型ＦＥＴの場合
の立ち下がり）電圧特性において、電力供給経路および
負荷の状態、即ち、経路が持つ配線インダクタンス並び
に配線抵抗および短絡抵抗に基づく時定数に応じて変化
する。例えば、短絡が発生していない通常動作では所定
電圧以下に速やかに収れんするが、完全短絡が発生して
いる場合には該所定電圧以下にならない。また、ある程
度の短絡抵抗を持つ不完全短絡が発生している場合に
は、該所定電圧に収れんするものの収れんするまでに長
い時間を要する。
【００４４】本発明は、このような半導体スイッチにお
けるオフ状態からオン状態に遷移する際の過渡的な半導
体スイッチの電圧特性を利用している。つまり、半導体
スイッチの端子間電圧と基準電圧生成手段（基準電圧生
成ステップ）または第２基準電圧生成手段によって生成
された基準電圧または第２基準電圧（正常状態）との差
を検出することによって、電力供給経路の一部を成す半
導体スイッチの端子間電圧（即ち、電力供給経路の電
流）が正常状態から逸脱している程度を判定するもので
ある。すなわち、基準電圧が持つ電圧特性を負荷に正常
動作範囲での最大電流を超える目標電流が流れる状態に
おける電圧特性と極力等価となるように設定すれば、検
出手段（検出ステップ）によって過大電流を検出するこ
とができ、また、第２基準電圧が持つ電圧特性を負荷に
正常動作範囲での最小電流を下回る目標電流が流れる状
態における電圧特性と極力等価となるように設定すれ
ば、第２検出手段によって過小電流を検出することがで
きる。
けるオフ状態からオン状態に遷移する際の過渡的な半導
体スイッチの電圧特性を利用している。つまり、半導体
スイッチの端子間電圧と基準電圧生成手段（基準電圧生
成ステップ）または第２基準電圧生成手段によって生成
された基準電圧または第２基準電圧（正常状態）との差
を検出することによって、電力供給経路の一部を成す半
導体スイッチの端子間電圧（即ち、電力供給経路の電
流）が正常状態から逸脱している程度を判定するもので
ある。すなわち、基準電圧が持つ電圧特性を負荷に正常
動作範囲での最大電流を超える目標電流が流れる状態に
おける電圧特性と極力等価となるように設定すれば、検
出手段（検出ステップ）によって過大電流を検出するこ
とができ、また、第２基準電圧が持つ電圧特性を負荷に
正常動作範囲での最小電流を下回る目標電流が流れる状
態における電圧特性と極力等価となるように設定すれ
ば、第２検出手段によって過小電流を検出することがで
きる。
【００４５】したがって、電流検出を行うために電力の
供給経路に直列接続される従来のようなシャント抵抗を
不要として装置の熱損失を抑えることができ、また、完
全短絡による過電流のみならず、ある程度の短絡抵抗を
持つ不完全短絡などのレアショートが発生した場合の異
常電流をもハードウェア回路またはマイコン等のプログ
ラム処理によって連続的に検出可能である。さらに、シ
ャント抵抗を用いずに過電流の検出が可能であり、特に
半導体スイッチのオン／オフ制御をハードウェア回路で
構成した場合はマイコンも不要であるため、実装スペー
スを縮小できるとともに、装置コストを大幅に削減可能
である。
供給経路に直列接続される従来のようなシャント抵抗を
不要として装置の熱損失を抑えることができ、また、完
全短絡による過電流のみならず、ある程度の短絡抵抗を
持つ不完全短絡などのレアショートが発生した場合の異
常電流をもハードウェア回路またはマイコン等のプログ
ラム処理によって連続的に検出可能である。さらに、シ
ャント抵抗を用いずに過電流の検出が可能であり、特に
半導体スイッチのオン／オフ制御をハードウェア回路で
構成した場合はマイコンも不要であるため、実装スペー
スを縮小できるとともに、装置コストを大幅に削減可能
である。
【００４６】また特に、請求項５に係る電源供給制御装
置では、第２半導体スイッチの電流容量が半導体スイッ
チの電流容量よりも小さくなるように設定し、負荷およ
び第２負荷の抵抗値比が半導体スイッチおよび第２半導
体スイッチの電流容量比と極力反比例するように設定す
る。ここで、半導体スイッチおよび第２半導体スイッチ
の電流容量比の取り方は、例えば、半導体スイッチおよ
び第２半導体スイッチがＦＥＴで形成される場合には該
スイッチを並列接続して形成するトランジスタ数の比に
よって実現すればよい。またこの時、第２負荷の抵抗値
は、負荷の抵抗値×（半導体スイッチの電流容量／第２
半導体スイッチの電流容量）として決定される。なお、
第２負荷に例えば固定抵抗を用いるとき、ランプ負荷の
ようにフィラメントが冷えている時と熱せられている時
とで負荷の抵抗値が異なる場合には、負荷および第２負
荷の抵抗値比を半導体スイッチおよび第２半導体スイッ
チの電流容量比にぴったりと合わせることができないこ
とから、このような場合には、ランプ負荷が連続点灯し
ている時の負荷抵抗値に合わせて第２負荷の抵抗値を設
定するなどして極力合わせるようにするのが望ましい。
このような回路規定を設定することにより、第２半導体
スイッチおよび第２負荷を持つ基準電圧生成手段の回路
構成を小型化でき、実装スペースを縮小できるととも
に、装置コストを削減できる。
置では、第２半導体スイッチの電流容量が半導体スイッ
チの電流容量よりも小さくなるように設定し、負荷およ
び第２負荷の抵抗値比が半導体スイッチおよび第２半導
体スイッチの電流容量比と極力反比例するように設定す
る。ここで、半導体スイッチおよび第２半導体スイッチ
の電流容量比の取り方は、例えば、半導体スイッチおよ
び第２半導体スイッチがＦＥＴで形成される場合には該
スイッチを並列接続して形成するトランジスタ数の比に
よって実現すればよい。またこの時、第２負荷の抵抗値
は、負荷の抵抗値×（半導体スイッチの電流容量／第２
半導体スイッチの電流容量）として決定される。なお、
第２負荷に例えば固定抵抗を用いるとき、ランプ負荷の
ようにフィラメントが冷えている時と熱せられている時
とで負荷の抵抗値が異なる場合には、負荷および第２負
荷の抵抗値比を半導体スイッチおよび第２半導体スイッ
チの電流容量比にぴったりと合わせることができないこ
とから、このような場合には、ランプ負荷が連続点灯し
ている時の負荷抵抗値に合わせて第２負荷の抵抗値を設
定するなどして極力合わせるようにするのが望ましい。
このような回路規定を設定することにより、第２半導体
スイッチおよび第２負荷を持つ基準電圧生成手段の回路
構成を小型化でき、実装スペースを縮小できるととも
に、装置コストを削減できる。
【００４７】また特に、請求項９に係る電源供給制御装
置では、第３半導体スイッチの電流容量が半導体スイッ
チの電流容量よりも小さくなるように設定し、負荷およ
び第３負荷の抵抗値比が半導体スイッチおよび第３半導
体スイッチの電流容量比と極力反比例するように設定す
る。請求項５に係る電源供給制御装置と同様に、回路規
定を設定することにより、第３半導体スイッチおよび第
３負荷を持つ第２基準電圧生成手段の回路構成を小型化
でき、実装スペースを縮小できるとともに、装置コスト
を削減できる。
置では、第３半導体スイッチの電流容量が半導体スイッ
チの電流容量よりも小さくなるように設定し、負荷およ
び第３負荷の抵抗値比が半導体スイッチおよび第３半導
体スイッチの電流容量比と極力反比例するように設定す
る。請求項５に係る電源供給制御装置と同様に、回路規
定を設定することにより、第３半導体スイッチおよび第
３負荷を持つ第２基準電圧生成手段の回路構成を小型化
でき、実装スペースを縮小できるとともに、装置コスト
を削減できる。
【００４８】また特に、請求項１０に係る電源供給制御
装置では、第２負荷または第３負荷に複数個の抵抗を具
備して、該複数個の抵抗を選択的に接続することにより
第２負荷または第３負荷の抵抗値を可変設定する。半導
体スイッチの端子間電圧（即ち、電力供給経路の電流）
が正常状態から逸脱している程度を判定する際の基準電
圧生成手段または第２基準電圧生成手段の設定値、換言
すれば、短絡故障等による過電流判定を行うための基準
は第２負荷の抵抗値を変えることによって、また微小電
流判定を行うための基準は第３負荷の抵抗値を変えるこ
とによって、それぞれ行うことができる。例えば、第２
負荷または第３負荷をチップ上に形成する場合には、チ
ップ内部に複数個の抵抗を設置し、チップをパッケージ
するとき、またはベアチップ実装するときに選択接続す
ることにより上記基準電圧生成手段または第２基準電圧
生成手段の設定値（基準）を目標の仕様に設定すること
が可能となる。これにより、電源供給制御装置を集積化
する場合でも１種類のチップで複数の仕様をカバーする
ことが可能となる。また抵抗の可変設定により、負荷の
種別（ヘッドランプ、駆動モータ等）に応じた完全短
絡、不完全短絡の切り分けを確実に検出することが可能
となり、短絡故障に対する保護を精度良く行うことがで
きる。
装置では、第２負荷または第３負荷に複数個の抵抗を具
備して、該複数個の抵抗を選択的に接続することにより
第２負荷または第３負荷の抵抗値を可変設定する。半導
体スイッチの端子間電圧（即ち、電力供給経路の電流）
が正常状態から逸脱している程度を判定する際の基準電
圧生成手段または第２基準電圧生成手段の設定値、換言
すれば、短絡故障等による過電流判定を行うための基準
は第２負荷の抵抗値を変えることによって、また微小電
流判定を行うための基準は第３負荷の抵抗値を変えるこ
とによって、それぞれ行うことができる。例えば、第２
負荷または第３負荷をチップ上に形成する場合には、チ
ップ内部に複数個の抵抗を設置し、チップをパッケージ
するとき、またはベアチップ実装するときに選択接続す
ることにより上記基準電圧生成手段または第２基準電圧
生成手段の設定値（基準）を目標の仕様に設定すること
が可能となる。これにより、電源供給制御装置を集積化
する場合でも１種類のチップで複数の仕様をカバーする
ことが可能となる。また抵抗の可変設定により、負荷の
種別（ヘッドランプ、駆動モータ等）に応じた完全短
絡、不完全短絡の切り分けを確実に検出することが可能
となり、短絡故障に対する保護を精度良く行うことがで
きる。
【００４９】また特に、請求項１１に係る電源供給制御
装置では、第２負荷または第３負荷に並列接続された可
変抵抗を具備し、該可変抵抗の抵抗値を変えることによ
り第２負荷または第３負荷の抵抗値を等価的に可変設定
する。例えば、第２負荷または第３負荷をチップ上に形
成する場合には、チップ外部に並列接続の可変抵抗を設
置し、該可変抵抗を調整することにより上記基準電圧生
成手段または第２基準電圧生成手段の設定値（基準）を
目標の仕様に設定することが可能となる。これにより、
電源供給制御装置を集積化する場合でも１種類のチップ
で複数の仕様をカバーすることが可能となる。また抵抗
の可変設定により、負荷の種別（ヘッドランプ、駆動モ
ータ等）に応じた完全短絡、不完全短絡の切り分けを確
実に検出することが可能となり、短絡故障に対する保護
を精度良く行うことができる。第２負荷抵抗をチップ上
に形成すると、チップの温度上昇に伴う抵抗値の温度ド
リフトが発生し、負荷抵抗に対して電流容量比で決めた
抵抗値からずれてくる。これを防止するために、第２負
荷抵抗をチップの外部に設置して、チップの温度変化の
影響を受け難くする構成とすることも可能である。この
場合、仕様に合わせて抵抗値を選択設定することによ
り、１種類のチップで複数の仕様をカバーすることがで
きる。
装置では、第２負荷または第３負荷に並列接続された可
変抵抗を具備し、該可変抵抗の抵抗値を変えることによ
り第２負荷または第３負荷の抵抗値を等価的に可変設定
する。例えば、第２負荷または第３負荷をチップ上に形
成する場合には、チップ外部に並列接続の可変抵抗を設
置し、該可変抵抗を調整することにより上記基準電圧生
成手段または第２基準電圧生成手段の設定値（基準）を
目標の仕様に設定することが可能となる。これにより、
電源供給制御装置を集積化する場合でも１種類のチップ
で複数の仕様をカバーすることが可能となる。また抵抗
の可変設定により、負荷の種別（ヘッドランプ、駆動モ
ータ等）に応じた完全短絡、不完全短絡の切り分けを確
実に検出することが可能となり、短絡故障に対する保護
を精度良く行うことができる。第２負荷抵抗をチップ上
に形成すると、チップの温度上昇に伴う抵抗値の温度ド
リフトが発生し、負荷抵抗に対して電流容量比で決めた
抵抗値からずれてくる。これを防止するために、第２負
荷抵抗をチップの外部に設置して、チップの温度変化の
影響を受け難くする構成とすることも可能である。この
場合、仕様に合わせて抵抗値を選択設定することによ
り、１種類のチップで複数の仕様をカバーすることがで
きる。
【００５０】また特に、請求項１２に係る電源供給制御
装置では、半導体スイッチの端子間電圧を分圧手段によ
り抵抗値の比に基づく分圧比で分圧して検出手段に供給
するようにし、該分圧手段の分圧比を抵抗値の可変設定
により調整する。例えば、第２負荷をチップ上に形成す
る場合には、チップ外部に分圧比調整用の可変抵抗を設
置し、該可変抵抗を調整することにより上記基準電圧生
成手段の設定値（基準）を目標の仕様に設定することが
可能となる。これにより、電源供給制御装置を集積化す
る場合でも１種類のチップで複数の仕様をカバーするこ
とが可能となる。また抵抗の可変設定により、負荷の種
別（ヘッドランプ、駆動モータ等）に応じた完全短絡、
不完全短絡の切り分けを確実に検出することが可能とな
り、短絡故障に対する保護を精度良く行うことができ
る。
装置では、半導体スイッチの端子間電圧を分圧手段によ
り抵抗値の比に基づく分圧比で分圧して検出手段に供給
するようにし、該分圧手段の分圧比を抵抗値の可変設定
により調整する。例えば、第２負荷をチップ上に形成す
る場合には、チップ外部に分圧比調整用の可変抵抗を設
置し、該可変抵抗を調整することにより上記基準電圧生
成手段の設定値（基準）を目標の仕様に設定することが
可能となる。これにより、電源供給制御装置を集積化す
る場合でも１種類のチップで複数の仕様をカバーするこ
とが可能となる。また抵抗の可変設定により、負荷の種
別（ヘッドランプ、駆動モータ等）に応じた完全短絡、
不完全短絡の切り分けを確実に検出することが可能とな
り、短絡故障に対する保護を精度良く行うことができ
る。
【００５１】また特に、請求項１３に係る電源供給制御
装置および請求項２３に係る電源供給制御方法では、制
御手段（制御ステップ）において、（オフ制御ステップ
により、）検出された端子間電圧と基準電圧との差が第
１しきい値を超えたときに半導体スイッチをオフ制御
し、（オン制御ステップにより、）検出された端子間電
圧と基準電圧との差が第２しきい値を下回ったときに半
導体スイッチをオン制御することにより、簡単な制御回
路で周期の安定したオン／オフ動作を実現できる。
装置および請求項２３に係る電源供給制御方法では、制
御手段（制御ステップ）において、（オフ制御ステップ
により、）検出された端子間電圧と基準電圧との差が第
１しきい値を超えたときに半導体スイッチをオフ制御
し、（オン制御ステップにより、）検出された端子間電
圧と基準電圧との差が第２しきい値を下回ったときに半
導体スイッチをオン制御することにより、簡単な制御回
路で周期の安定したオン／オフ動作を実現できる。
【００５２】特に、請求項１４に係る電源供給制御装置
および請求項２４に係る電源供給制御方法のように、半
導体スイッチが過熱した場合に該半導体スイッチをオフ
制御して保護する過熱保護手段（過熱保護ステップ）を
備える場合には、ある程度の短絡抵抗を持つ不完全短絡
が発生したとき、制御手段（制御ステップ、即ちオフ制
御ステップおよびオン制御ステップ）により、半導体ス
イッチのオン／オフ制御を繰り返し行って電流を大きく
変動させ、半導体スイッチの周期的な発熱作用によって
過熱保護手段（過熱保護ステップ）による半導体スイッ
チの遮断を速めることができる。とりわけ電源供給制御
装置によれば、従来マイコン等のプログラム処理によっ
てしか行えなかった不完全短絡（レアショート）発生時
の異常電流に対して、マイコン等の外部からの制御無し
に電源供給制御装置自身のハードウェア回路のみによる
対処が可能であり、回路のシンプル化、並びにそれによ
るコスト低減を実現できる。
および請求項２４に係る電源供給制御方法のように、半
導体スイッチが過熱した場合に該半導体スイッチをオフ
制御して保護する過熱保護手段（過熱保護ステップ）を
備える場合には、ある程度の短絡抵抗を持つ不完全短絡
が発生したとき、制御手段（制御ステップ、即ちオフ制
御ステップおよびオン制御ステップ）により、半導体ス
イッチのオン／オフ制御を繰り返し行って電流を大きく
変動させ、半導体スイッチの周期的な発熱作用によって
過熱保護手段（過熱保護ステップ）による半導体スイッ
チの遮断を速めることができる。とりわけ電源供給制御
装置によれば、従来マイコン等のプログラム処理によっ
てしか行えなかった不完全短絡（レアショート）発生時
の異常電流に対して、マイコン等の外部からの制御無し
に電源供給制御装置自身のハードウェア回路のみによる
対処が可能であり、回路のシンプル化、並びにそれによ
るコスト低減を実現できる。
【００５３】また、請求項１５に係る電源供給制御装置
では、半導体スイッチ、第２半導体スイッチおよび第２
負荷を含む基準電圧生成手段、検出手段、制御手段、第
２基準電圧生成手段、第２検出手段または過熱保護手段
を、同一チップ上に形成するのが望ましく、請求項１６
に係る電源供給制御装置では、基準電圧生成手段内の第
２負荷または第２基準電圧生成手段内の第３負荷を該チ
ップ外部に設置するのが望ましい。このように同一チッ
プ上で集積化することにより、装置の回路構成を小型化
でき、実装スペースを縮小できるとともに、装置コスト
を削減できる。また、本発明の電流検出手法は、検出手
段または第２検出手段による半導体スイッチの端子間電
圧と基準電圧または第２基準電圧との差の検出によって
行われることから、同一チップ上に半導体スイッチおよ
び第２半導体スイッチまたは第３半導体スイッチを形成
することにより、電流検出における同相的誤差要因、即
ち電源電圧、温度ドリフトやロット間のバラツキによる
影響を除去（削減）することができる。さらに、第２負
荷または第３負荷をチップ外部に設置することにより、
基準電圧または第２基準電圧へのチップの温度変化の影
響を受け難くすることができ、高精度の電流検出を実現
することが可能となる。
では、半導体スイッチ、第２半導体スイッチおよび第２
負荷を含む基準電圧生成手段、検出手段、制御手段、第
２基準電圧生成手段、第２検出手段または過熱保護手段
を、同一チップ上に形成するのが望ましく、請求項１６
に係る電源供給制御装置では、基準電圧生成手段内の第
２負荷または第２基準電圧生成手段内の第３負荷を該チ
ップ外部に設置するのが望ましい。このように同一チッ
プ上で集積化することにより、装置の回路構成を小型化
でき、実装スペースを縮小できるとともに、装置コスト
を削減できる。また、本発明の電流検出手法は、検出手
段または第２検出手段による半導体スイッチの端子間電
圧と基準電圧または第２基準電圧との差の検出によって
行われることから、同一チップ上に半導体スイッチおよ
び第２半導体スイッチまたは第３半導体スイッチを形成
することにより、電流検出における同相的誤差要因、即
ち電源電圧、温度ドリフトやロット間のバラツキによる
影響を除去（削減）することができる。さらに、第２負
荷または第３負荷をチップ外部に設置することにより、
基準電圧または第２基準電圧へのチップの温度変化の影
響を受け難くすることができ、高精度の電流検出を実現
することが可能となる。
【００５４】なお、半導体スイッチの電源側端子および
制御信号入力端子と、基準電圧生成手段の第２半導体ス
イッチまたは第２基準電圧生成手段の第３半導体スイッ
チの電源側端子および制御信号入力端子とをそれぞれ互
いに接続し、第２半導体スイッチまたは第３半導体スイ
ッチの負荷側端子を負荷とは独立した第２負荷または第
３負荷に接続した構成とすれば、半導体スイッチの負荷
側端子電位と第２半導体スイッチまたは第３半導体スイ
ッチの負荷側端子電位を比較することにより、電力供給
経路に流れる電流が正常範囲か異常範囲かの判定を行う
ことができる。このように、半導体スイッチおよび第２
半導体スイッチまたは第３半導体スイッチの端子を共通
化することにより、同一チップへの集積化を容易に実現
することが可能となる。
制御信号入力端子と、基準電圧生成手段の第２半導体ス
イッチまたは第２基準電圧生成手段の第３半導体スイッ
チの電源側端子および制御信号入力端子とをそれぞれ互
いに接続し、第２半導体スイッチまたは第３半導体スイ
ッチの負荷側端子を負荷とは独立した第２負荷または第
３負荷に接続した構成とすれば、半導体スイッチの負荷
側端子電位と第２半導体スイッチまたは第３半導体スイ
ッチの負荷側端子電位を比較することにより、電力供給
経路に流れる電流が正常範囲か異常範囲かの判定を行う
ことができる。このように、半導体スイッチおよび第２
半導体スイッチまたは第３半導体スイッチの端子を共通
化することにより、同一チップへの集積化を容易に実現
することが可能となる。
【００５５】また、請求項１７に係る電源供給制御装置
では、制御手段による半導体スイッチのオン／オフ制御
の周期を制御用クロックとして使用する。これにより、
制御用クロックに専用の発振回路が不要となる。また、
半導体スイッチをＦＥＴで実現した場合、負荷電流の変
化に対するドレイン−ソース間電圧の変化はピンチオフ
領域の方がオーミック領域より大きいので、ＦＥＴがオ
ン／オフ制御の間はピンチオフ領域でオフ状態に遷移す
る（ピンチオフ領域をパスしてオーミック領域でオフ状
態に遷移することはない）こととなり、したがって、Ｆ
ＥＴのオン／オフ制御の周期が安定したものとなり、制
御クロックとして安定したクロックが得られることにな
る。なお、本明細書中では、ＦＥＴの素子特性における
「ピンチオフ領域」および「オーミック領域」という語
を用いるが、これら語の正確な定義については、“Anal
ysis and Design of ANALOG INTEGRATED CIRCUITS"（Th
ird Edition），PAUL R. GRAY，ROBERT G MEYER著の６
６頁を参照されたい。
では、制御手段による半導体スイッチのオン／オフ制御
の周期を制御用クロックとして使用する。これにより、
制御用クロックに専用の発振回路が不要となる。また、
半導体スイッチをＦＥＴで実現した場合、負荷電流の変
化に対するドレイン−ソース間電圧の変化はピンチオフ
領域の方がオーミック領域より大きいので、ＦＥＴがオ
ン／オフ制御の間はピンチオフ領域でオフ状態に遷移す
る（ピンチオフ領域をパスしてオーミック領域でオフ状
態に遷移することはない）こととなり、したがって、Ｆ
ＥＴのオン／オフ制御の周期が安定したものとなり、制
御クロックとして安定したクロックが得られることにな
る。なお、本明細書中では、ＦＥＴの素子特性における
「ピンチオフ領域」および「オーミック領域」という語
を用いるが、これら語の正確な定義については、“Anal
ysis and Design of ANALOG INTEGRATED CIRCUITS"（Th
ird Edition），PAUL R. GRAY，ROBERT G MEYER著の６
６頁を参照されたい。
【００５６】また、請求項１８に係る電源供給制御装置
および請求項２５に係る電源供給制御方法では、半導体
スイッチがオン状態となった後の一定期間、制御手段
（制御ステップ）による半導体スイッチのオン／オフ制
御を禁止手段（禁止ステップ）によって禁止する。通
常、負荷立ち上げ時には、定常状態の何倍もの突入電流
が電力供給経路に流れることとなるが、この突入電流に
対して制御手段（制御ステップ）による過電流制御が行
われると、負荷が定常状態に至るまでに時間を要してし
まい、負荷自身の応答が遅れてしまう場合がある。本発
明では、禁止手段（禁止ステップ）の禁止制御によって
このような問題を解消することができる。
および請求項２５に係る電源供給制御方法では、半導体
スイッチがオン状態となった後の一定期間、制御手段
（制御ステップ）による半導体スイッチのオン／オフ制
御を禁止手段（禁止ステップ）によって禁止する。通
常、負荷立ち上げ時には、定常状態の何倍もの突入電流
が電力供給経路に流れることとなるが、この突入電流に
対して制御手段（制御ステップ）による過電流制御が行
われると、負荷が定常状態に至るまでに時間を要してし
まい、負荷自身の応答が遅れてしまう場合がある。本発
明では、禁止手段（禁止ステップ）の禁止制御によって
このような問題を解消することができる。
【００５７】また、請求項１９に係る電源供給制御装置
および請求項２６に係る電源供給制御方法では、制御手
段（制御ステップ）による半導体スイッチのオン／オフ
制御時に、過熱保護手段（過熱保護ステップ）によるオ
フ制御を過熱遮断促進手段によって速める。完全短絡に
よる過電流が検出された場合には、すぐに過熱保護手段
が機能して半導体スイッチを過熱遮断（オフ制御）する
ことが可能であるが、不完全短絡の場合には、半導体ス
イッチのオン／オフ制御を繰り返し行って、半導体スイ
ッチの周期的な発熱作用によって過熱保護手段を機能さ
せるので、過熱遮断までの時間が相対的に長くなること
が考えられる。本発明では、過熱遮断促進手段によって
不完全短絡の場合でも半導体スイッチの遮断を速めるこ
とができる。
および請求項２６に係る電源供給制御方法では、制御手
段（制御ステップ）による半導体スイッチのオン／オフ
制御時に、過熱保護手段（過熱保護ステップ）によるオ
フ制御を過熱遮断促進手段によって速める。完全短絡に
よる過電流が検出された場合には、すぐに過熱保護手段
が機能して半導体スイッチを過熱遮断（オフ制御）する
ことが可能であるが、不完全短絡の場合には、半導体ス
イッチのオン／オフ制御を繰り返し行って、半導体スイ
ッチの周期的な発熱作用によって過熱保護手段を機能さ
せるので、過熱遮断までの時間が相対的に長くなること
が考えられる。本発明では、過熱遮断促進手段によって
不完全短絡の場合でも半導体スイッチの遮断を速めるこ
とができる。
【００５８】さらに、請求項２０に係る電源供給制御装
置および請求項２７に係る電源供給制御方法では、回数
制御手段（回数制御ステップ）により、制御手段（制御
ステップ）による半導体スイッチのオン／オフ制御回数
を積算し、該制御回数が所定回数に達したときに半導体
スイッチをオフ制御する。完全短絡による過電流が検出
された場合には、すぐに過熱保護手段が機能して半導体
スイッチを過熱遮断（オフ制御）することが可能である
が、不完全短絡の場合には、半導体スイッチのオン／オ
フ制御を繰り返し行って、半導体スイッチの周期的な発
熱作用によって過熱保護手段を機能させるので、過熱遮
断までの時間が相対的に長くなることが考えられる。本
発明では、半導体スイッチのオン／オフ制御回数が所定
回数に達したときにオフ制御させるので、不完全短絡の
場合でも半導体スイッチの遮断を任意に設定した時間ま
で速めることができる。
置および請求項２７に係る電源供給制御方法では、回数
制御手段（回数制御ステップ）により、制御手段（制御
ステップ）による半導体スイッチのオン／オフ制御回数
を積算し、該制御回数が所定回数に達したときに半導体
スイッチをオフ制御する。完全短絡による過電流が検出
された場合には、すぐに過熱保護手段が機能して半導体
スイッチを過熱遮断（オフ制御）することが可能である
が、不完全短絡の場合には、半導体スイッチのオン／オ
フ制御を繰り返し行って、半導体スイッチの周期的な発
熱作用によって過熱保護手段を機能させるので、過熱遮
断までの時間が相対的に長くなることが考えられる。本
発明では、半導体スイッチのオン／オフ制御回数が所定
回数に達したときにオフ制御させるので、不完全短絡の
場合でも半導体スイッチの遮断を任意に設定した時間ま
で速めることができる。
【００５９】
【発明の実施の形態】以下、本発明に係る電源供給制御
装置および電源供給制御方法の実施の形態例について、
〔第１の実施形態〕、〔第２の実施形態〕、〔第３の実
施形態〕、〔第４の実施形態〕、〔第５の実施形態〕、
〔第６の実施形態〕、〔変形例〕、〔第７の実施形
態〕、〔第８の実施形態〕を、順に図１乃至図１８を参
照して詳細に説明する。以下の説明では、電源供給制御
装置および電源供給制御方法は、例えば自動車において
バッテリからの電源を選択的にランプ等の各負荷に供給
して、負荷への電力供給を制御する装置に適用した実施
の形態例について説明するが、本発明はこのような形態
に限定されるものではなく、電源から負荷への電力供給
をスイッチング制御する電源供給制御装置および電源供
給制御方法であればどのような形態であっても適用可能
である。
装置および電源供給制御方法の実施の形態例について、
〔第１の実施形態〕、〔第２の実施形態〕、〔第３の実
施形態〕、〔第４の実施形態〕、〔第５の実施形態〕、
〔第６の実施形態〕、〔変形例〕、〔第７の実施形
態〕、〔第８の実施形態〕を、順に図１乃至図１８を参
照して詳細に説明する。以下の説明では、電源供給制御
装置および電源供給制御方法は、例えば自動車において
バッテリからの電源を選択的にランプ等の各負荷に供給
して、負荷への電力供給を制御する装置に適用した実施
の形態例について説明するが、本発明はこのような形態
に限定されるものではなく、電源から負荷への電力供給
をスイッチング制御する電源供給制御装置および電源供
給制御方法であればどのような形態であっても適用可能
である。
【００６０】ここで、図１は本発明の第１の実施形態の
電源供給制御装置の回路構成図、図２は実施形態で使用
する半導体スイッチ（主制御ＦＥＴ）の詳細な回路構成
図、図３、図４および図５は実施形態の電源供給制御装
置および電源供給制御方法が利用する原理を説明する説
明図、図６は短絡故障時および通常動作時の実施形態の
電源供給制御装置における半導体スイッチの電流と電圧
を例示する波形図、図７は本発明の第２の実施形態の電
源供給制御装置の回路構成図、図８は本発明の第３の実
施形態の電源供給制御装置の回路構成図、図９および図
１０は本発明の第４の実施形態の電源供給制御装置の回
路構成図、図１１および図１２は本発明の第５の実施形
態の電源供給制御装置の回路構成図、図１３および図１
４は本発明の第６の実施形態の電源供給制御装置の回路
構成図、図１５は変形例の電源供給制御装置における第
２負荷（抵抗）の構成を説明する回路図、図１６および
図１７は本発明の第７の実施形態の電源供給制御装置の
回路構成図、図１８は本発明の第８の実施形態の電源供
給制御装置の回路構成図である。
電源供給制御装置の回路構成図、図２は実施形態で使用
する半導体スイッチ（主制御ＦＥＴ）の詳細な回路構成
図、図３、図４および図５は実施形態の電源供給制御装
置および電源供給制御方法が利用する原理を説明する説
明図、図６は短絡故障時および通常動作時の実施形態の
電源供給制御装置における半導体スイッチの電流と電圧
を例示する波形図、図７は本発明の第２の実施形態の電
源供給制御装置の回路構成図、図８は本発明の第３の実
施形態の電源供給制御装置の回路構成図、図９および図
１０は本発明の第４の実施形態の電源供給制御装置の回
路構成図、図１１および図１２は本発明の第５の実施形
態の電源供給制御装置の回路構成図、図１３および図１
４は本発明の第６の実施形態の電源供給制御装置の回路
構成図、図１５は変形例の電源供給制御装置における第
２負荷（抵抗）の構成を説明する回路図、図１６および
図１７は本発明の第７の実施形態の電源供給制御装置の
回路構成図、図１８は本発明の第８の実施形態の電源供
給制御装置の回路構成図である。
【００６１】〔第１の実施形態〕本発明の第１の実施形
態の電源供給制御装置について、図１を参照して説明す
ると、本実施形態の電源供給制御装置は、電源１０１の
出力電圧ＶＢを負荷１０２に供給する経路に、半導体ス
イッチとしての主制御ＦＥＴＱＡのドレインＤ−ソース
ＳＡを直列接続した構成である。ここで、主制御ＦＥＴ
ＱＡにはＤＭＯＳ構造のＮＭＯＳ型を使用しているがＰ
ＭＯＳ型でも実現可能である。
態の電源供給制御装置について、図１を参照して説明す
ると、本実施形態の電源供給制御装置は、電源１０１の
出力電圧ＶＢを負荷１０２に供給する経路に、半導体ス
イッチとしての主制御ＦＥＴＱＡのドレインＤ−ソース
ＳＡを直列接続した構成である。ここで、主制御ＦＥＴ
ＱＡにはＤＭＯＳ構造のＮＭＯＳ型を使用しているがＰ
ＭＯＳ型でも実現可能である。
【００６２】また同図において、主制御ＦＥＴＱＡを駆
動制御する部分については、リファレンスＦＥＴＱＢ、
抵抗Ｒ１，Ｒ２，Ｒ５，Ｒ８，Ｒ１０，ＲＧ，Ｒｒ，Ｒ
Ｖ、ツェナーダイオードＺＤ１、ダイオードＤ１、コン
パレータＣＭＰ１、駆動回路１１１およびスイッチＳＷ
１を備えた構成である。なお、参照符号として抵抗には
“Ｒ"とそれに続く数字および文字を使用しているが、
以下の説明では参照符号として使用すると共に、それぞ
れ該抵抗の抵抗値をも表すものとする。また、図１中の
点線で囲った部分１１０ａはアナログ集積化されるチッ
プ部分を示す。
動制御する部分については、リファレンスＦＥＴＱＢ、
抵抗Ｒ１，Ｒ２，Ｒ５，Ｒ８，Ｒ１０，ＲＧ，Ｒｒ，Ｒ
Ｖ、ツェナーダイオードＺＤ１、ダイオードＤ１、コン
パレータＣＭＰ１、駆動回路１１１およびスイッチＳＷ
１を備えた構成である。なお、参照符号として抵抗には
“Ｒ"とそれに続く数字および文字を使用しているが、
以下の説明では参照符号として使用すると共に、それぞ
れ該抵抗の抵抗値をも表すものとする。また、図１中の
点線で囲った部分１１０ａはアナログ集積化されるチッ
プ部分を示す。
【００６３】負荷１０２は例えばヘッドライトやパワー
ウィンドウの駆動モータ等々であり、ユーザ等がスイッ
チＳＷ１をオンさせることにより機能する。駆動回路１
１１には、コレクタ側が電位ＶＰに接続されたソースト
ランジスタＱ５と、エミッタ側が接地電位（ＧＮＤ）に
接続されたシンクトランジスタＱ６とを直列接続して備
え、スイッチＳＷ１のオン／オフ切換えによる切換え信
号に基づき、ソーストランジスタＱ５およびシンクトラ
ンジスタＱ６をオン／オフ制御して、主制御ＦＥＴＱＡ
を駆動制御する信号を出力する。なお図中、ＶＢは電源
１０１の出力電圧であり、例えば１２［Ｖ］である。ま
た、ＶＰはチャージポンプの出力電圧であり、例えばＶ
Ｂ＋１０［Ｖ］である。
ウィンドウの駆動モータ等々であり、ユーザ等がスイッ
チＳＷ１をオンさせることにより機能する。駆動回路１
１１には、コレクタ側が電位ＶＰに接続されたソースト
ランジスタＱ５と、エミッタ側が接地電位（ＧＮＤ）に
接続されたシンクトランジスタＱ６とを直列接続して備
え、スイッチＳＷ１のオン／オフ切換えによる切換え信
号に基づき、ソーストランジスタＱ５およびシンクトラ
ンジスタＱ６をオン／オフ制御して、主制御ＦＥＴＱＡ
を駆動制御する信号を出力する。なお図中、ＶＢは電源
１０１の出力電圧であり、例えば１２［Ｖ］である。ま
た、ＶＰはチャージポンプの出力電圧であり、例えばＶ
Ｂ＋１０［Ｖ］である。
【００６４】半導体スイッチとしての主制御ＦＥＴＱＡ
は、より詳しくは図２に示すような構成を備えている。
図２において、主制御ＦＥＴＱＡは、内蔵抵抗ＲＧ、温
度センサ１２１、ラッチ回路１２２および過熱遮断用Ｆ
ＥＴＱＳを備えている。なお、ＺＤ１はゲートＧ−ソー
スＳＡ間を１２［Ｖ］に保ってゲートＧに過電圧が印加
されようとした場合にこれをバイパスさせるツェナーダ
イオードである。
は、より詳しくは図２に示すような構成を備えている。
図２において、主制御ＦＥＴＱＡは、内蔵抵抗ＲＧ、温
度センサ１２１、ラッチ回路１２２および過熱遮断用Ｆ
ＥＴＱＳを備えている。なお、ＺＤ１はゲートＧ−ソー
スＳＡ間を１２［Ｖ］に保ってゲートＧに過電圧が印加
されようとした場合にこれをバイパスさせるツェナーダ
イオードである。
【００６５】つまり、本実施形態で使用する主制御ＦＥ
ＴＱＡは、主制御ＦＥＴＱＡが規定以上の温度まで上昇
したことが温度センサ１２１によって検出された場合に
は、その旨の検出情報がラッチ回路１２２に保持され、
ゲート遮断回路としての過熱遮断用ＦＥＴＱＳがオン動
作となることによって、主制御ＦＥＴＱＡを強制的にオ
フ制御する過熱遮断機能を備えている。
ＴＱＡは、主制御ＦＥＴＱＡが規定以上の温度まで上昇
したことが温度センサ１２１によって検出された場合に
は、その旨の検出情報がラッチ回路１２２に保持され、
ゲート遮断回路としての過熱遮断用ＦＥＴＱＳがオン動
作となることによって、主制御ＦＥＴＱＡを強制的にオ
フ制御する過熱遮断機能を備えている。
【００６６】温度センサ１２１は４個のダイオードが縦
続接続されてなり、実装上、温度センサ１２１は主制御
ＦＥＴＱＡの近傍に配置形成されている。主制御ＦＥＴ
ＱＡの温度が上昇するにつれて温度センサ１２１の各ダ
イオードの抵抗値が減少するので、ＦＥＴＱ５１のゲー
ト電位が“Ｌ"レベルとされる電位まで下がると、ＦＥ
ＴＱ５１がオン状態からオフ状態に遷移する。これによ
り、ＦＥＴＱ５４のゲート電位が主制御ＦＥＴＱＡのゲ
ート制御端子（Ｇ）の電位にプルアップされ、ＦＥＴＱ
５４がオフ状態からオン状態に遷移して、ラッチ回路１
２２に“１"がラッチされることとなる。このとき、ラ
ッチ回路１２２の出力が“Ｈ"レベルとなって過熱遮断
用ＦＥＴＱＳがオフ状態からオン状態に遷移するので、
主制御ＦＥＴＱＡの真のゲート（ＴＧ）と主制御ＦＥＴ
ＱＡのソース（ＳＡ）が同電位になって、主制御ＦＥＴ
ＱＡがオン状態からオフ状態に遷移して、過熱遮断され
ることとなる。
続接続されてなり、実装上、温度センサ１２１は主制御
ＦＥＴＱＡの近傍に配置形成されている。主制御ＦＥＴ
ＱＡの温度が上昇するにつれて温度センサ１２１の各ダ
イオードの抵抗値が減少するので、ＦＥＴＱ５１のゲー
ト電位が“Ｌ"レベルとされる電位まで下がると、ＦＥ
ＴＱ５１がオン状態からオフ状態に遷移する。これによ
り、ＦＥＴＱ５４のゲート電位が主制御ＦＥＴＱＡのゲ
ート制御端子（Ｇ）の電位にプルアップされ、ＦＥＴＱ
５４がオフ状態からオン状態に遷移して、ラッチ回路１
２２に“１"がラッチされることとなる。このとき、ラ
ッチ回路１２２の出力が“Ｈ"レベルとなって過熱遮断
用ＦＥＴＱＳがオフ状態からオン状態に遷移するので、
主制御ＦＥＴＱＡの真のゲート（ＴＧ）と主制御ＦＥＴ
ＱＡのソース（ＳＡ）が同電位になって、主制御ＦＥＴ
ＱＡがオン状態からオフ状態に遷移して、過熱遮断され
ることとなる。
【００６７】また、本実施形態の電源供給制御装置で
は、負荷１０２または主制御ＦＥＴＱＡのソース（Ｓ
Ａ）と負荷１０２間において発生する短絡故障による過
電流、或いは不完全短絡故障による異常電流に対する保
護機能をも備えている。以下、図１を参照して、この保
護機能を実現する構成について説明する。
は、負荷１０２または主制御ＦＥＴＱＡのソース（Ｓ
Ａ）と負荷１０２間において発生する短絡故障による過
電流、或いは不完全短絡故障による異常電流に対する保
護機能をも備えている。以下、図１を参照して、この保
護機能を実現する構成について説明する。
【００６８】先ず、特許請求の範囲にいう基準電圧発生
手段は、リファレンスＦＥＴ（第２半導体スイッチ）Ｑ
Ｂおよび抵抗（第２負荷）Ｒｒで構成されている。リフ
ァレンスＦＥＴＱＢのドレインおよびゲートはそれぞれ
主制御ＦＥＴＱＡのドレイン（Ｄ）および真のゲート
（ＴＧ）に接続され、リファレンスＦＥＴＱＢのソース
（ＳＢ）は抵抗Ｒｒの一方の端子に接続され、抵抗Ｒｒ
の他の端子は接地電位（ＧＮＤ）に接続されている。こ
のように、リファレンスＦＥＴＱＢおよび主制御ＦＥＴ
ＱＡのドレイン（Ｄ）およびゲート（ＴＧ）を共通化す
ることにより同一チップ（１１０ａ）への集積化を容易
にすることができる。
手段は、リファレンスＦＥＴ（第２半導体スイッチ）Ｑ
Ｂおよび抵抗（第２負荷）Ｒｒで構成されている。リフ
ァレンスＦＥＴＱＢのドレインおよびゲートはそれぞれ
主制御ＦＥＴＱＡのドレイン（Ｄ）および真のゲート
（ＴＧ）に接続され、リファレンスＦＥＴＱＢのソース
（ＳＢ）は抵抗Ｒｒの一方の端子に接続され、抵抗Ｒｒ
の他の端子は接地電位（ＧＮＤ）に接続されている。こ
のように、リファレンスＦＥＴＱＢおよび主制御ＦＥＴ
ＱＡのドレイン（Ｄ）およびゲート（ＴＧ）を共通化す
ることにより同一チップ（１１０ａ）への集積化を容易
にすることができる。
【００６９】また、リファレンスＦＥＴＱＢおよび主制
御ＦＥＴＱＡは同一プロセスで同一チップ（１１０ａ）
上に形成されたものを使用している。本実施形態におけ
る電流検出手法は、コンパレータＣＭＰ１による主制御
ＦＥＴＱＡのドレイン−ソース間電圧ＶDSA と基準電圧
との差の検出によって行われることから、同一チップ上
にリファレンスＦＥＴＱＢおよび主制御ＦＥＴＱＡを形
成することにより、電流検出における同相的誤差要因、
即ち電源電圧、温度ドリフトやロット間のバラツキによ
る影響を除去（削減）することができる。さらに、抵抗
Ｒｒ（第２負荷）をチップ１１０ａの外部に設置してい
るので、基準電圧へのチップ１１０ａの温度変化の影響
を受け難くすることができ、高精度の電流検出を実現す
ることが可能となる。
御ＦＥＴＱＡは同一プロセスで同一チップ（１１０ａ）
上に形成されたものを使用している。本実施形態におけ
る電流検出手法は、コンパレータＣＭＰ１による主制御
ＦＥＴＱＡのドレイン−ソース間電圧ＶDSA と基準電圧
との差の検出によって行われることから、同一チップ上
にリファレンスＦＥＴＱＢおよび主制御ＦＥＴＱＡを形
成することにより、電流検出における同相的誤差要因、
即ち電源電圧、温度ドリフトやロット間のバラツキによ
る影響を除去（削減）することができる。さらに、抵抗
Ｒｒ（第２負荷）をチップ１１０ａの外部に設置してい
るので、基準電圧へのチップ１１０ａの温度変化の影響
を受け難くすることができ、高精度の電流検出を実現す
ることが可能となる。
【００７０】また、リファレンスＦＥＴＱＢの電流容量
が主制御ＦＥＴＱＡの電流容量よりも小さくなるよう
に、それぞれのＦＥＴを構成する並列接続のトランジス
タ数の比を（リファレンスＦＥＴＱＢのトランジスタ
数：１個）＜（主制御ＦＥＴＱＡのトランジスタ数：１
０００個）となるように構成している。
が主制御ＦＥＴＱＡの電流容量よりも小さくなるよう
に、それぞれのＦＥＴを構成する並列接続のトランジス
タ数の比を（リファレンスＦＥＴＱＢのトランジスタ
数：１個）＜（主制御ＦＥＴＱＡのトランジスタ数：１
０００個）となるように構成している。
【００７１】さらに、抵抗Ｒｒの抵抗値は、後述のよう
に負荷１０２の抵抗値×（主制御ＦＥＴＱＡのトランジ
スタ数：１０００個／リファレンスＦＥＴＱＢのトラン
ジスタ数：１個）の値となるように設定される。この抵
抗Ｒｒの設定により、主制御ＦＥＴＱＡに負荷電流（５
［Ａ］）が流れたときに抵抗Ｒｒに５［ｍＡ］の電流が
流れると、主制御ＦＥＴＱＡと同じドレイン−ソース間
電圧ＶDSをリファレンスＦＥＴＱＢに発生させることが
できる。また、以上のような回路規定により、リファレ
ンスＦＥＴＱＢおよび抵抗Ｒｒで構成される基準電圧発
生手段の構成を極力小型化することができ、実装スペー
スを縮小して装置コストを低減することができる。
に負荷１０２の抵抗値×（主制御ＦＥＴＱＡのトランジ
スタ数：１０００個／リファレンスＦＥＴＱＢのトラン
ジスタ数：１個）の値となるように設定される。この抵
抗Ｒｒの設定により、主制御ＦＥＴＱＡに負荷電流（５
［Ａ］）が流れたときに抵抗Ｒｒに５［ｍＡ］の電流が
流れると、主制御ＦＥＴＱＡと同じドレイン−ソース間
電圧ＶDSをリファレンスＦＥＴＱＢに発生させることが
できる。また、以上のような回路規定により、リファレ
ンスＦＥＴＱＢおよび抵抗Ｒｒで構成される基準電圧発
生手段の構成を極力小型化することができ、実装スペー
スを縮小して装置コストを低減することができる。
【００７２】可変抵抗ＲＶはチップ外部に設置され、抵
抗Ｒ２に並列に接続される。可変抵抗ＲＶの抵抗値を変
えることにより抵抗Ｒ２の抵抗値を等価的に可変設定す
る。すなわち、抵抗Ｒ１，Ｒ２，ＲＶは、主制御ＦＥＴ
ＱＡのドレイン−ソース間電圧ＶDSA を抵抗値の比に基
づく分圧比で分圧してコンパレータＣＭＰ１に供給する
分圧手段に該当しており、該分圧比を抵抗ＲＶの可変設
定により調整する。これにより、基準電圧生成手段の固
定された設定値（基準）に対してコンパレータＣＭＰ１
の出力を“Ｈ"レベルから“Ｌ"レベルに切替えるドレイ
ン−ソース間電圧ＶDSのしきい値を変えることが可能と
なる。これにより、アナログ集積化する場合でも１種類
のチップ１１０ａで複数の仕様をカバーすることが可能
となる。
抗Ｒ２に並列に接続される。可変抵抗ＲＶの抵抗値を変
えることにより抵抗Ｒ２の抵抗値を等価的に可変設定す
る。すなわち、抵抗Ｒ１，Ｒ２，ＲＶは、主制御ＦＥＴ
ＱＡのドレイン−ソース間電圧ＶDSA を抵抗値の比に基
づく分圧比で分圧してコンパレータＣＭＰ１に供給する
分圧手段に該当しており、該分圧比を抵抗ＲＶの可変設
定により調整する。これにより、基準電圧生成手段の固
定された設定値（基準）に対してコンパレータＣＭＰ１
の出力を“Ｈ"レベルから“Ｌ"レベルに切替えるドレイ
ン−ソース間電圧ＶDSのしきい値を変えることが可能と
なる。これにより、アナログ集積化する場合でも１種類
のチップ１１０ａで複数の仕様をカバーすることが可能
となる。
【００７３】コンパレータＣＭＰ１は、特許請求の範囲
にいう検出手段の一部を成す。コンパレータＣＭＰ１の
“＋"入力端子には、主制御ＦＥＴＱＡのドレインＤ−
ソースＳＡ間電圧ＶDSAを抵抗Ｒ１と抵抗Ｒ２および可
変抵抗ＲＶの並列抵抗（Ｒ２‖ＲＶ）とで分圧した電圧
が抵抗Ｒ５を介して供給されている。また、コンパレー
タＣＭＰ１の“−"入力端子には、リファレンスＦＥＴ
ＱＢのドレイン−ソース間電圧ＶDSBが供給されてい
る。つまり、“−"入力端子に供給される電位より“＋"
入力端子に供給される電位が大きいときに出力は有効
（“Ｈ"レベル）となり、“−"入力端子に供給される電
位より“＋"入力端子に供給される電位が小さいときに
無効（“Ｌ"レベル）となる。なお、後述のように、コ
ンパレータＣＭＰ１は一定のヒステリシスを持ってい
る。
にいう検出手段の一部を成す。コンパレータＣＭＰ１の
“＋"入力端子には、主制御ＦＥＴＱＡのドレインＤ−
ソースＳＡ間電圧ＶDSAを抵抗Ｒ１と抵抗Ｒ２および可
変抵抗ＲＶの並列抵抗（Ｒ２‖ＲＶ）とで分圧した電圧
が抵抗Ｒ５を介して供給されている。また、コンパレー
タＣＭＰ１の“−"入力端子には、リファレンスＦＥＴ
ＱＢのドレイン−ソース間電圧ＶDSBが供給されてい
る。つまり、“−"入力端子に供給される電位より“＋"
入力端子に供給される電位が大きいときに出力は有効
（“Ｈ"レベル）となり、“−"入力端子に供給される電
位より“＋"入力端子に供給される電位が小さいときに
無効（“Ｌ"レベル）となる。なお、後述のように、コ
ンパレータＣＭＰ１は一定のヒステリシスを持ってい
る。
【００７４】次に、以上説明した本実施形態の電源供給
制御装置の回路構成を踏まえて、電源供給制御方法を説
明する。具体的な動作説明を行う前に、図３、図４およ
び図５を参照して、本実施形態の電源供給制御装置およ
び電源供給制御方法が利用する原理について説明する。
ここで、図３はオフ状態からオン状態への遷移時のドレ
イン−ソース間電圧の立ち下がり特性の説明図、図４は
概念的回路図、図５は主制御ＦＥＴのドレイン電流とゲ
ート−ソース間電圧との特性を説明する説明図である。
制御装置の回路構成を踏まえて、電源供給制御方法を説
明する。具体的な動作説明を行う前に、図３、図４およ
び図５を参照して、本実施形態の電源供給制御装置およ
び電源供給制御方法が利用する原理について説明する。
ここで、図３はオフ状態からオン状態への遷移時のドレ
イン−ソース間電圧の立ち下がり特性の説明図、図４は
概念的回路図、図５は主制御ＦＥＴのドレイン電流とゲ
ート−ソース間電圧との特性を説明する説明図である。
【００７５】半導体スイッチとして主制御ＦＥＴＱＡを
使用した場合、電源１０１から負荷１０２への電力供給
経路は、概念的に図４に示すような回路として表され
る。負荷１０２には電力供給経路の配線インダクタンス
Ｌ０と配線抵抗Ｒ０とを含む。なお、経路または負荷１
０２において短絡故障が発生した場合にはＲ０には短絡
抵抗も含まれることとなる。ここで短絡抵抗は、本実施
形態が適用対象としている自動車において負荷１０２を
ヘッドライトと仮定した場合には、上述の完全短絡（デ
ッドショート）の場合に約４０［ｍΩ］以下であり、不
完全短絡の場合は約４０〜５００［ｍΩ］である。
使用した場合、電源１０１から負荷１０２への電力供給
経路は、概念的に図４に示すような回路として表され
る。負荷１０２には電力供給経路の配線インダクタンス
Ｌ０と配線抵抗Ｒ０とを含む。なお、経路または負荷１
０２において短絡故障が発生した場合にはＲ０には短絡
抵抗も含まれることとなる。ここで短絡抵抗は、本実施
形態が適用対象としている自動車において負荷１０２を
ヘッドライトと仮定した場合には、上述の完全短絡（デ
ッドショート）の場合に約４０［ｍΩ］以下であり、不
完全短絡の場合は約４０〜５００［ｍΩ］である。
【００７６】このような電力供給経路の一部を成す主制
御ＦＥＴＱＡのドレイン−ソース間電圧ＶDSは、主制御
ＦＥＴＱＡがオフ状態からオン状態へ遷移する際の立ち
下がり電圧特性として、図３に示す如くなる。即ち、短
絡の場合、基準負荷（通常動作）の場合、負荷１０２が
抵抗１［ＫΩ］の場合についての立ち下がり電圧特性で
ある。このように、立ち下がり特性は、電力供給経路お
よび負荷の状態、即ち、経路が持つ配線インダクタンス
並びに配線抵抗および短絡抵抗に基づく時定数に応じて
変化する。
御ＦＥＴＱＡのドレイン−ソース間電圧ＶDSは、主制御
ＦＥＴＱＡがオフ状態からオン状態へ遷移する際の立ち
下がり電圧特性として、図３に示す如くなる。即ち、短
絡の場合、基準負荷（通常動作）の場合、負荷１０２が
抵抗１［ＫΩ］の場合についての立ち下がり電圧特性で
ある。このように、立ち下がり特性は、電力供給経路お
よび負荷の状態、即ち、経路が持つ配線インダクタンス
並びに配線抵抗および短絡抵抗に基づく時定数に応じて
変化する。
【００７７】このようなドレイン−ソース間電圧ＶDSの
特性の変化を利用して過電流検出を行う手法として、以
下で説明する手法の他に、所定タイミングで所定しきい
値との比較を行って過電流検出を行う手法が考えられる
が、所定タイミングを規定する手段および所定しきい値
との比較手段を構成するために、コンデンサや複数の抵
抗といった部品を必要とし、これらの部品がばらつくと
検出誤差となってしまうという問題がある。また、コン
デンサが必要であり、該コンデンサはチップ内に搭載で
きないことから、外付け部品が必要となり、装置コスト
のアップ要因となってしまうという問題もあった。
特性の変化を利用して過電流検出を行う手法として、以
下で説明する手法の他に、所定タイミングで所定しきい
値との比較を行って過電流検出を行う手法が考えられる
が、所定タイミングを規定する手段および所定しきい値
との比較手段を構成するために、コンデンサや複数の抵
抗といった部品を必要とし、これらの部品がばらつくと
検出誤差となってしまうという問題がある。また、コン
デンサが必要であり、該コンデンサはチップ内に搭載で
きないことから、外付け部品が必要となり、装置コスト
のアップ要因となってしまうという問題もあった。
【００７８】図３において、主制御ＦＥＴＱＡがオン状
態に遷移してドレイン−ソース間電圧ＶDSが飽和するま
での期間は、主制御ＦＥＴＱＡはピンチオフ領域で動作
する。
態に遷移してドレイン−ソース間電圧ＶDSが飽和するま
での期間は、主制御ＦＥＴＱＡはピンチオフ領域で動作
する。
【００７９】また、負荷１０２の抵抗が１［ＫΩ］のと
きのドレイン−ソース間電圧ＶDSの変化について、次の
ように考察できる。つまり、第１に、例えば主制御ＦＥ
ＴＱＡに日立製の「ＨＡＦ２００１」を使用した場合、
電源電圧１２［Ｖ］のとき、ドレイン電流ＩＤ＝１２
［ｍＡ］だから、ゲート−ソース間電圧ＶTGS は、ほぼ
しきい値電圧１．６［Ｖ］に維持される。第２に、駆動
回路１１１によるゲート（Ｇ）への充電は継続されるか
ら、このまま行くとゲート−ソース間電圧ＶTGSは上昇
して行ってしまうが、ドレイン−ソース間電圧ＶDSが低
下して、ゲートードレイン間の容量ＣGDの電荷を放電さ
せるので、ゲート−ソース間電圧ＶTGS に達する電荷を
吸収してしまうことになる。即ち、ドレイン−ソース間
電圧ＶDSはゲート−ソース間電圧ＶTGS に達した電荷が
電位上昇を生じさせないだけの電荷をゲート−ドレイン
間の容量ＣGDから放電させるような速度で降下すること
になる。これにより、ゲート−ソース間電圧ＶTGS は約
１．６［Ｖ］に維持される。そして、ゲート−ドレイン
間電圧ＶTGD の低下につられてドレイン−ソース間電圧
ＶDSも低下する。なお、この時、電荷を吸収する要因は
２つあり、第１はゲート−ドレイン間電圧ＶTGD の低下
によるゲートードレイン間容量ＣGDの放電（ミラー容
量）であり、第２はｎ領域の空乏層減少によるゲートー
ドレイン間容量ＣGDの容量増大である。
きのドレイン−ソース間電圧ＶDSの変化について、次の
ように考察できる。つまり、第１に、例えば主制御ＦＥ
ＴＱＡに日立製の「ＨＡＦ２００１」を使用した場合、
電源電圧１２［Ｖ］のとき、ドレイン電流ＩＤ＝１２
［ｍＡ］だから、ゲート−ソース間電圧ＶTGS は、ほぼ
しきい値電圧１．６［Ｖ］に維持される。第２に、駆動
回路１１１によるゲート（Ｇ）への充電は継続されるか
ら、このまま行くとゲート−ソース間電圧ＶTGSは上昇
して行ってしまうが、ドレイン−ソース間電圧ＶDSが低
下して、ゲートードレイン間の容量ＣGDの電荷を放電さ
せるので、ゲート−ソース間電圧ＶTGS に達する電荷を
吸収してしまうことになる。即ち、ドレイン−ソース間
電圧ＶDSはゲート−ソース間電圧ＶTGS に達した電荷が
電位上昇を生じさせないだけの電荷をゲート−ドレイン
間の容量ＣGDから放電させるような速度で降下すること
になる。これにより、ゲート−ソース間電圧ＶTGS は約
１．６［Ｖ］に維持される。そして、ゲート−ドレイン
間電圧ＶTGD の低下につられてドレイン−ソース間電圧
ＶDSも低下する。なお、この時、電荷を吸収する要因は
２つあり、第１はゲート−ドレイン間電圧ＶTGD の低下
によるゲートードレイン間容量ＣGDの放電（ミラー容
量）であり、第２はｎ領域の空乏層減少によるゲートー
ドレイン間容量ＣGDの容量増大である。
【００８０】また、負荷抵抗＝１［ＫΩ］時のドレイン
−ソース間電圧ＶDSの変化について、次のような解釈も
可能である。つまり、主制御ＦＥＴＱＡがオン状態に遷
移した後の各経過時点で、駆動回路１１１によってゲー
ト（Ｇ）に送られる充電電荷を吸収し、真のゲート（Ｔ
Ｇ）の電圧ＶTGS を一定に保つようなドレイン−ソース
間電圧ＶDSの値を表している。したがって、ある経過時
間の後にドレイン−ソース間電圧ＶDSが図３の負荷抵抗
＝１［ＫΩ］時の曲線より上側にあれば、ゲート−ソー
ス間電圧ＶTGS は１．６［Ｖ］よりも高くなっているこ
とを意味する。
−ソース間電圧ＶDSの変化について、次のような解釈も
可能である。つまり、主制御ＦＥＴＱＡがオン状態に遷
移した後の各経過時点で、駆動回路１１１によってゲー
ト（Ｇ）に送られる充電電荷を吸収し、真のゲート（Ｔ
Ｇ）の電圧ＶTGS を一定に保つようなドレイン−ソース
間電圧ＶDSの値を表している。したがって、ある経過時
間の後にドレイン−ソース間電圧ＶDSが図３の負荷抵抗
＝１［ＫΩ］時の曲線より上側にあれば、ゲート−ソー
ス間電圧ＶTGS は１．６［Ｖ］よりも高くなっているこ
とを意味する。
【００８１】さらに、同一経過時間における図３の負荷
抵抗＝１［ＫΩ］時の曲線からの距離をΔＶDSGAP とす
ると、ΔＶDSGAP ×ＣGD分の電荷をゲート−ソース間電
圧ＶTGS から引き去れば、ゲート−ソース間電圧ＶTGS
は１．６［Ｖ］になることを意味する。換言すれば、ゲ
ート−ソース間電圧ＶTGS は１．６［Ｖ］からこの電荷
分だけ電位が上昇していることを意味する。このことを
式で示せば次式となる。 ＶTGS −１．６＝ΔＶDSGAP ×２ＣGD／（ＣGS＋２ＣG
D） 即ち、ΔＶDSGAP は（ゲート−ソース間電圧ＶTGS −
１．６［Ｖ］）に比例する。
抵抗＝１［ＫΩ］時の曲線からの距離をΔＶDSGAP とす
ると、ΔＶDSGAP ×ＣGD分の電荷をゲート−ソース間電
圧ＶTGS から引き去れば、ゲート−ソース間電圧ＶTGS
は１．６［Ｖ］になることを意味する。換言すれば、ゲ
ート−ソース間電圧ＶTGS は１．６［Ｖ］からこの電荷
分だけ電位が上昇していることを意味する。このことを
式で示せば次式となる。 ＶTGS −１．６＝ΔＶDSGAP ×２ＣGD／（ＣGS＋２ＣG
D） 即ち、ΔＶDSGAP は（ゲート−ソース間電圧ＶTGS −
１．６［Ｖ］）に比例する。
【００８２】また、ゲート−ソース間電圧ＶTGS とドレ
イン電流ＩＤとの間には、図５の特性に示すように、比
例に近い１対１の関係がある。ここで、図５の特性は日
立製の「ＨＡＦ２００１」のものであり、図中のＶGSは
ここではゲート−ソース間電圧ＶTGS に相当する。した
がって、ΔＶDSGAP は図５の特性に示されるような対応
関係に基づいてドレイン電流ＩＤを表すということがで
きる。図５において、ドレイン電流ＩＤ＝１０［Ａ］近
辺の分解能は約６０［ｍＶ／Ａ］である。即ち、１
［Ａ］のドレイン電流ＩＤの変化が６０［ｍＶ］のゲー
ト−ソース間電圧ＶTGS の変化に対応し、±５［Ａ］の
ドレイン電流ＩＤの変化に対して±０．３［Ｖ］のゲー
ト−ソース間電圧ＶTGS の変化が対応する。なお、この
分解能は従来例においてシャント抵抗ＲＳ＝６０［ｍ
Ω］相当の分解能に相当する。
イン電流ＩＤとの間には、図５の特性に示すように、比
例に近い１対１の関係がある。ここで、図５の特性は日
立製の「ＨＡＦ２００１」のものであり、図中のＶGSは
ここではゲート−ソース間電圧ＶTGS に相当する。した
がって、ΔＶDSGAP は図５の特性に示されるような対応
関係に基づいてドレイン電流ＩＤを表すということがで
きる。図５において、ドレイン電流ＩＤ＝１０［Ａ］近
辺の分解能は約６０［ｍＶ／Ａ］である。即ち、１
［Ａ］のドレイン電流ＩＤの変化が６０［ｍＶ］のゲー
ト−ソース間電圧ＶTGS の変化に対応し、±５［Ａ］の
ドレイン電流ＩＤの変化に対して±０．３［Ｖ］のゲー
ト−ソース間電圧ＶTGS の変化が対応する。なお、この
分解能は従来例においてシャント抵抗ＲＳ＝６０［ｍ
Ω］相当の分解能に相当する。
【００８３】なお、ドレイン電流ＩＤがゼロの時はゲー
トを充電する回路およびミラー容量だけでドレイン−ソ
ース間電圧ＶDSの曲線は決まるが、ドレイン電流ＩＤが
流れると、回路のインダクタンスＬC および回路全体の
抵抗ＲC の影響を受けることになる。ドレイン電流ＩＤ
が増大するに連れてドレイン−ソース間電圧ＶDSの曲線
は浮き上がって行くが、完全短絡（デッドショート）の
ようにドレイン電流ＩＤが大きくなると、ドレイン電流
ＩＤの立ち上り勾配はゲートを充電する回路による充電
速度で決まる一定値に収れんし、したがってゲート−ソ
ース間電圧ＶTGS の曲線も収れんすることとなる。な
お、ゲート−ドレイン間電圧ＶTGD が変化ゼロであると
きのゲート−ソース間電圧ＶTGS の曲線の立ち上りで決
まるドレイン電流ＩＤの立ち上り勾配が極限勾配であ
る。
トを充電する回路およびミラー容量だけでドレイン−ソ
ース間電圧ＶDSの曲線は決まるが、ドレイン電流ＩＤが
流れると、回路のインダクタンスＬC および回路全体の
抵抗ＲC の影響を受けることになる。ドレイン電流ＩＤ
が増大するに連れてドレイン−ソース間電圧ＶDSの曲線
は浮き上がって行くが、完全短絡（デッドショート）の
ようにドレイン電流ＩＤが大きくなると、ドレイン電流
ＩＤの立ち上り勾配はゲートを充電する回路による充電
速度で決まる一定値に収れんし、したがってゲート−ソ
ース間電圧ＶTGS の曲線も収れんすることとなる。な
お、ゲート−ドレイン間電圧ＶTGD が変化ゼロであると
きのゲート−ソース間電圧ＶTGS の曲線の立ち上りで決
まるドレイン電流ＩＤの立ち上り勾配が極限勾配であ
る。
【００８４】次に、再び図４に示す概念的回路図を参照
しながら、駆動回路１１１がオフ制御を行う時の主制御
ＦＥＴＱＡにおける動作（ドレイン−ソース間電圧ＶDS
およびドレイン電流ＩＤの力関係）について詳細に説明
する。
しながら、駆動回路１１１がオフ制御を行う時の主制御
ＦＥＴＱＡにおける動作（ドレイン−ソース間電圧ＶDS
およびドレイン電流ＩＤの力関係）について詳細に説明
する。
【００８５】駆動回路１１１のソーストランジスタＱ５
がオフ状態に遷移してシンクトランジスタＱ６がオン状
態に遷移すると、真のゲート（ＴＧ）に蓄積された電荷
は抵抗ＲＧおよびＲ８並びにシンクトランジスタＱ６を
介して放電する。この時、主制御ＦＥＴＱＡがオーミッ
ク領域にある間は、ゲート電荷が放電し、ゲート−ソー
ス間電圧ＶTGS が低下してもドレイン電流ＩＤには殆ど
影響を受けない。またドレイン−ソース間電圧ＶDSも殆
ど変化しない。
がオフ状態に遷移してシンクトランジスタＱ６がオン状
態に遷移すると、真のゲート（ＴＧ）に蓄積された電荷
は抵抗ＲＧおよびＲ８並びにシンクトランジスタＱ６を
介して放電する。この時、主制御ＦＥＴＱＡがオーミッ
ク領域にある間は、ゲート電荷が放電し、ゲート−ソー
ス間電圧ＶTGS が低下してもドレイン電流ＩＤには殆ど
影響を受けない。またドレイン−ソース間電圧ＶDSも殆
ど変化しない。
【００８６】主制御ＦＥＴＱＡがピンチオフ領域に入る
と、ゲート電荷の放電はゲート−ソース間電圧ＶTGS を
低下させてドレイン電流ＩＤを減少させようとするが、
ドレイン電流ＩＤは外部回路で決まる条件で動作を続け
ようとするので、ドレイン−ソース間電圧ＶDSが増加し
てゲートードレイン間容量ＣGDを充電することにより、
ゲートの放電電荷量をキャンセルしてドレイン電流ＩＤ
への影響を無くす働きをする。なお、ドレイン−ソース
間電圧ＶDSが変化できる範囲でこのようなカバー動作が
続くことになる。また、この現象は、ドレイン電流ＩＤ
を変化させる力とドレイン−ソース間電圧ＶDSを変化さ
せる力の大小関係から生じるものであり、ドレイン電流
ＩＤを変化させる力に比べてドレイン−ソース間電圧Ｖ
DSを変化させる力が圧倒的に弱いことによるものであ
る。
と、ゲート電荷の放電はゲート−ソース間電圧ＶTGS を
低下させてドレイン電流ＩＤを減少させようとするが、
ドレイン電流ＩＤは外部回路で決まる条件で動作を続け
ようとするので、ドレイン−ソース間電圧ＶDSが増加し
てゲートードレイン間容量ＣGDを充電することにより、
ゲートの放電電荷量をキャンセルしてドレイン電流ＩＤ
への影響を無くす働きをする。なお、ドレイン−ソース
間電圧ＶDSが変化できる範囲でこのようなカバー動作が
続くことになる。また、この現象は、ドレイン電流ＩＤ
を変化させる力とドレイン−ソース間電圧ＶDSを変化さ
せる力の大小関係から生じるものであり、ドレイン電流
ＩＤを変化させる力に比べてドレイン−ソース間電圧Ｖ
DSを変化させる力が圧倒的に弱いことによるものであ
る。
【００８７】ドレイン電流ＩＤの増加過程で駆動回路１
１１がオフ制御を行うようになっても、ドレイン電流Ｉ
Ｄはドレイン−ソース間電圧ＶDSが変化（増加）できる
間は、該ドレイン−ソース間電圧ＶDSの変化によってカ
バーされ、ドレイン電流ＩＤは増加し続ける。ドレイン
−ソース間電圧ＶDSが増加できなくなった時点で、ドレ
イン電流ＩＤはゲート電荷の放電のみで決まる電位（ゲ
ート−ソース間電圧ＶTGS ）に従って減少する。すなわ
ち、駆動回路１１１がオフ制御を行うようになっても、
ドレイン電流ＩＤはドレイン−ソース間電圧ＶDSの変化
が終わるまではあまり影響を受けないこととなる。以上
のメカニズムが主制御ＦＥＴＱＡのオン／オフ動作の根
源になっている。
１１がオフ制御を行うようになっても、ドレイン電流Ｉ
Ｄはドレイン−ソース間電圧ＶDSが変化（増加）できる
間は、該ドレイン−ソース間電圧ＶDSの変化によってカ
バーされ、ドレイン電流ＩＤは増加し続ける。ドレイン
−ソース間電圧ＶDSが増加できなくなった時点で、ドレ
イン電流ＩＤはゲート電荷の放電のみで決まる電位（ゲ
ート−ソース間電圧ＶTGS ）に従って減少する。すなわ
ち、駆動回路１１１がオフ制御を行うようになっても、
ドレイン電流ＩＤはドレイン−ソース間電圧ＶDSの変化
が終わるまではあまり影響を受けないこととなる。以上
のメカニズムが主制御ＦＥＴＱＡのオン／オフ動作の根
源になっている。
【００８８】最後に、ゲートを充電する回路が異なる
と、同じ負荷電流に対してドレイン−ソース間電圧ＶDS
の曲線は変わってくる。したがって、ゲート充電電流は
常に同じ条件に保つ必要がある。なお、ゲート充電電流
を減らせばドレイン−ソース間電圧ＶDSの曲線は上方に
シフトすることになる。この性質を利用して、同じドレ
イン電流ＩＤに対してドレイン−ソース間電圧ＶDSを増
大させるようにすれば、過熱遮断保護機能による過熱遮
断を促進させることができる。後述の過熱遮断促進回路
（過熱遮断促進手段）はこれを利用したものである。
と、同じ負荷電流に対してドレイン−ソース間電圧ＶDS
の曲線は変わってくる。したがって、ゲート充電電流は
常に同じ条件に保つ必要がある。なお、ゲート充電電流
を減らせばドレイン−ソース間電圧ＶDSの曲線は上方に
シフトすることになる。この性質を利用して、同じドレ
イン電流ＩＤに対してドレイン−ソース間電圧ＶDSを増
大させるようにすれば、過熱遮断保護機能による過熱遮
断を促進させることができる。後述の過熱遮断促進回路
（過熱遮断促進手段）はこれを利用したものである。
【００８９】次に、以上の考察を踏まえて、本実施形態
の電源供給制御装置の動作を説明する。先ず、主制御Ｆ
ＥＴＱＡおよび基準電圧生成手段（リファレンスＦＥＴ
ＱＢ，抵抗Ｒｒ）について説明する。主制御ＦＥＴＱＡ
とリファレンスＦＥＴＱＢは１０００：１のカレントミ
ラー（Current mirror）回路を構成し、両者のソース電
位が等しいときはドレイン電流ＩＤQA＝１０００×ドレ
イン電流ＩＤQBとなる。
の電源供給制御装置の動作を説明する。先ず、主制御Ｆ
ＥＴＱＡおよび基準電圧生成手段（リファレンスＦＥＴ
ＱＢ，抵抗Ｒｒ）について説明する。主制御ＦＥＴＱＡ
とリファレンスＦＥＴＱＢは１０００：１のカレントミ
ラー（Current mirror）回路を構成し、両者のソース電
位が等しいときはドレイン電流ＩＤQA＝１０００×ドレ
イン電流ＩＤQBとなる。
【００９０】したがって、主制御ＦＥＴＱＡのドレイン
電流としてＩＤQA＝５［Ａ］、リファレンスＦＥＴＱＢ
のドレイン電流としてＩＤQB＝５［ｍＡ］がそれぞれ流
れているときは、主制御ＦＥＴＱＡおよびリファレンス
ＦＥＴＱＢのそれぞれのドレイン−ソース間電圧ＶDSと
ゲート−ソース間電圧ＶTGS は一致する。即ち、ＶDSA
＝ＶDSB 、ＶTGSA＝ＶTGSBとなる。ここで、ＶDSA ，Ｖ
DSB はそれぞれ主制御ＦＥＴＱＡ，リファレンスＦＥＴ
ＱＢのドレイン−ソース間電圧であり、ＶTGSA，ＶTGSB
はそれぞれ主制御ＦＥＴＱＡ，リファレンスＦＥＴＱＢ
のゲート−ソース間電圧である。
電流としてＩＤQA＝５［Ａ］、リファレンスＦＥＴＱＢ
のドレイン電流としてＩＤQB＝５［ｍＡ］がそれぞれ流
れているときは、主制御ＦＥＴＱＡおよびリファレンス
ＦＥＴＱＢのそれぞれのドレイン−ソース間電圧ＶDSと
ゲート−ソース間電圧ＶTGS は一致する。即ち、ＶDSA
＝ＶDSB 、ＶTGSA＝ＶTGSBとなる。ここで、ＶDSA ，Ｖ
DSB はそれぞれ主制御ＦＥＴＱＡ，リファレンスＦＥＴ
ＱＢのドレイン−ソース間電圧であり、ＶTGSA，ＶTGSB
はそれぞれ主制御ＦＥＴＱＡ，リファレンスＦＥＴＱＢ
のゲート−ソース間電圧である。
【００９１】したがって、リファレンスＦＥＴＱＢが完
全にオン状態に遷移しているときは、抵抗Ｒｒの両端に
ほぼ電源電圧ＶＢが印加されるから、主制御ＦＥＴＱＡ
に接続する５［Ａ］負荷に等価なリファレンスＦＥＴＱ
Ｂの負荷として、抵抗Ｒｒの抵抗値は、Ｒｒ＝１２
［Ｖ］／５［ｍＡ］＝１．４［ＫΩ］として決定され
る。
全にオン状態に遷移しているときは、抵抗Ｒｒの両端に
ほぼ電源電圧ＶＢが印加されるから、主制御ＦＥＴＱＡ
に接続する５［Ａ］負荷に等価なリファレンスＦＥＴＱ
Ｂの負荷として、抵抗Ｒｒの抵抗値は、Ｒｒ＝１２
［Ｖ］／５［ｍＡ］＝１．４［ＫΩ］として決定され
る。
【００９２】このように、ここでは、主制御ＦＥＴＱＡ
に５［Ａ］の負荷電流が流れたときのドレイン−ソース
間電圧ＶDSの値（曲線）を基準とするが、主制御ＦＥＴ
ＱＡに対してトランジスタ数比（＝電流容量比）の小さ
いリファレンスＦＥＴＱＢを用いて基準電圧生成手段を
構成することにより、基準電圧生成手段をより小型化し
て、小さなチップ占有面積で要求機能を実現できるわけ
である。さらに、上述のように、リファレンスＦＥＴＱ
Ｂと主制御ＦＥＴＱＡとを同一プロセスで、同一チップ
上に構成することにより、ロット間ばらつき、温度ドリ
フトの影響を除去することができて、検出精度を大幅に
改善できる。
に５［Ａ］の負荷電流が流れたときのドレイン−ソース
間電圧ＶDSの値（曲線）を基準とするが、主制御ＦＥＴ
ＱＡに対してトランジスタ数比（＝電流容量比）の小さ
いリファレンスＦＥＴＱＢを用いて基準電圧生成手段を
構成することにより、基準電圧生成手段をより小型化し
て、小さなチップ占有面積で要求機能を実現できるわけ
である。さらに、上述のように、リファレンスＦＥＴＱ
Ｂと主制御ＦＥＴＱＡとを同一プロセスで、同一チップ
上に構成することにより、ロット間ばらつき、温度ドリ
フトの影響を除去することができて、検出精度を大幅に
改善できる。
【００９３】次に、ピンチオフ領域における動作につい
て説明する。主制御ＦＥＴＱＡがオフ状態からオン状態
になると、ドレイン電流ＩＤQAは回路抵抗で決まる最終
負荷電流値を目指して立ち上がって行く。また、主制御
ＦＥＴＱＡのゲート−ソース間電圧ＶTGSAは、ドレイン
電流ＩＤQAで決まる値を取り、ドレイン−ソース間電圧
ＶDSA の低下によるコンデンサ容量ＣGDのミラー効果で
ブレーキをかけられながら、これも立ち上がっていく。
さらに、リファレンスＦＥＴＱＢのゲート−ソース間電
圧ＶTGSBは、リファレンスＦＥＴＱＢが抵抗Ｒｒ＝１．
４［ＫΩ］を負荷とするソースフォロアとして動作する
ことにより決まる。
て説明する。主制御ＦＥＴＱＡがオフ状態からオン状態
になると、ドレイン電流ＩＤQAは回路抵抗で決まる最終
負荷電流値を目指して立ち上がって行く。また、主制御
ＦＥＴＱＡのゲート−ソース間電圧ＶTGSAは、ドレイン
電流ＩＤQAで決まる値を取り、ドレイン−ソース間電圧
ＶDSA の低下によるコンデンサ容量ＣGDのミラー効果で
ブレーキをかけられながら、これも立ち上がっていく。
さらに、リファレンスＦＥＴＱＢのゲート−ソース間電
圧ＶTGSBは、リファレンスＦＥＴＱＢが抵抗Ｒｒ＝１．
４［ＫΩ］を負荷とするソースフォロアとして動作する
ことにより決まる。
【００９４】また、主制御ＦＥＴＱＡのゲート−ソース
間電圧ＶTGSAは、ドレイン電流ＩＤQAの増加に応じて大
きくなって行くので、ゲート−ソース間電圧はＶTGSB＜
ＶTGSAとなる。また、ＶDSA ＝ＶTGSA＋ＶTGD 、ＶDSB
＝ＶTGSB＋ＶTGD の関係があるから、ＶDSA −ＶDSB ＝
ＶTGSA−ＶTGSBとなる。ここで、ゲート−ソース間電圧
の差ＶTGSA−ＶTGSBは、ドレイン電流ＩＤQA−ＩＤQBを
表すから、ＶTGSA−ＶTGSBを検出することにより、ＩＤ
QAと基準電圧発生手段を流れる電流ＩＤQBとの差を得る
ことができる。基準電圧発生手段を流れる電流ＩＤQB
は、ＶDSB が小さくなるにつれて（このときはＶDSA も
小さくなっている）ＩＤQA＝５［Ａ］に相当する５［ｍ
Ａ］に近づく。
間電圧ＶTGSAは、ドレイン電流ＩＤQAの増加に応じて大
きくなって行くので、ゲート−ソース間電圧はＶTGSB＜
ＶTGSAとなる。また、ＶDSA ＝ＶTGSA＋ＶTGD 、ＶDSB
＝ＶTGSB＋ＶTGD の関係があるから、ＶDSA −ＶDSB ＝
ＶTGSA−ＶTGSBとなる。ここで、ゲート−ソース間電圧
の差ＶTGSA−ＶTGSBは、ドレイン電流ＩＤQA−ＩＤQBを
表すから、ＶTGSA−ＶTGSBを検出することにより、ＩＤ
QAと基準電圧発生手段を流れる電流ＩＤQBとの差を得る
ことができる。基準電圧発生手段を流れる電流ＩＤQB
は、ＶDSB が小さくなるにつれて（このときはＶDSA も
小さくなっている）ＩＤQA＝５［Ａ］に相当する５［ｍ
Ａ］に近づく。
【００９５】リファレンスＦＥＴＱＢのドレイン−ソー
ス間電圧ＶDSB はコンパレータＣＭＰ１に直接入力さ
れ、主制御ＦＥＴＱＡのドレイン−ソース間電圧ＶDSA
はＲ１と抵抗Ｒ２で分圧した値（ここでは可変抵抗ＲＶ
について考慮に入れないものとする）がコンパレータＣ
ＭＰ１に入力される。即ち、 ＶDSA ×Ｒ１／（Ｒ１＋Ｒ２） ……（１） がコンパレータＣＭＰ１に入力されることになる。主制
御ＦＥＴＱＡがオン状態に遷移した直後は、リファレン
スＦＥＴＱＢのドレイン−ソース間電圧ＶDSB ＞（１）
であるが、主制御ＦＥＴＱＡのドレイン電流ＩＤQAが増
加するに連れて（１）は増加し、ついにはリファレンス
ＦＥＴＱＢのドレイン−ソース間電圧ＶDSB より大きく
なり、この時、コンパレータＣＭＰ１の出力は“Ｈ"レ
ベルから“Ｌ"レベルに変化して、駆動回路１１１のオ
フ制御により、主制御ＦＥＴＱＡをオフ状態に遷移させ
る。
ス間電圧ＶDSB はコンパレータＣＭＰ１に直接入力さ
れ、主制御ＦＥＴＱＡのドレイン−ソース間電圧ＶDSA
はＲ１と抵抗Ｒ２で分圧した値（ここでは可変抵抗ＲＶ
について考慮に入れないものとする）がコンパレータＣ
ＭＰ１に入力される。即ち、 ＶDSA ×Ｒ１／（Ｒ１＋Ｒ２） ……（１） がコンパレータＣＭＰ１に入力されることになる。主制
御ＦＥＴＱＡがオン状態に遷移した直後は、リファレン
スＦＥＴＱＢのドレイン−ソース間電圧ＶDSB ＞（１）
であるが、主制御ＦＥＴＱＡのドレイン電流ＩＤQAが増
加するに連れて（１）は増加し、ついにはリファレンス
ＦＥＴＱＢのドレイン−ソース間電圧ＶDSB より大きく
なり、この時、コンパレータＣＭＰ１の出力は“Ｈ"レ
ベルから“Ｌ"レベルに変化して、駆動回路１１１のオ
フ制御により、主制御ＦＥＴＱＡをオフ状態に遷移させ
る。
【００９６】なお、コンパレータＣＭＰ１では、ダイオ
ードＤ１と抵抗Ｒ５でヒステリシスが形成されている。
主制御ＦＥＴＱＡがオフ状態に遷移したとき、駆動回路
１１１のシンクトランジスタＱ６によりゲート電位は接
地され、ダイオードＤ１のカソード側と主制御ＦＥＴＱ
ＡのドレインＤ間の電位差は、ＶDSA ＋０．７［Ｖ］
（ツェナーダイオードＺＤ１の順方向電圧）になるの
で、抵抗Ｒ１→抵抗Ｒ５→ダイオードＤ１の経路で電流
が流れ、コンパレータＣＭＰ１の“＋"入力端子の電位
は、駆動回路１１１がオン制御しているときより低下す
る。したがって、オフ状態に遷移したときより小さいド
レイン−ソース間電圧の差ＶDSA −ＶDSB まで主制御Ｆ
ＥＴＱＡはオフ状態を維持し、その後オン状態に遷移す
ることとなる。なお、ヒステリシス特性の付け方にはい
ろいろな方法があるが、これはその一例である。
ードＤ１と抵抗Ｒ５でヒステリシスが形成されている。
主制御ＦＥＴＱＡがオフ状態に遷移したとき、駆動回路
１１１のシンクトランジスタＱ６によりゲート電位は接
地され、ダイオードＤ１のカソード側と主制御ＦＥＴＱ
ＡのドレインＤ間の電位差は、ＶDSA ＋０．７［Ｖ］
（ツェナーダイオードＺＤ１の順方向電圧）になるの
で、抵抗Ｒ１→抵抗Ｒ５→ダイオードＤ１の経路で電流
が流れ、コンパレータＣＭＰ１の“＋"入力端子の電位
は、駆動回路１１１がオン制御しているときより低下す
る。したがって、オフ状態に遷移したときより小さいド
レイン−ソース間電圧の差ＶDSA −ＶDSB まで主制御Ｆ
ＥＴＱＡはオフ状態を維持し、その後オン状態に遷移す
ることとなる。なお、ヒステリシス特性の付け方にはい
ろいろな方法があるが、これはその一例である。
【００９７】主制御ＦＥＴＱＡがオフ状態に遷移すると
きのドレイン−ソース間電圧ＶDSAをしきい値ＶDSAth
とすると、次式が成立する。 ＶDSAth −ＶDSB ＝Ｒ２／Ｒ１×ＶDSB ( at ５［ｍＡ］） ……（２） 過電流判定値は（２）式で決まることになる。なお、過
電流判定値を変更するには、チップ１１０ａ外部に接地
されている抵抗Ｒ２に並列接続の可変抵抗ＲＶを調整す
る。可変抵抗ＲＶの抵抗値を小さくすることにより過電
流判定値を下方にシフトさせることができる。
きのドレイン−ソース間電圧ＶDSAをしきい値ＶDSAth
とすると、次式が成立する。 ＶDSAth −ＶDSB ＝Ｒ２／Ｒ１×ＶDSB ( at ５［ｍＡ］） ……（２） 過電流判定値は（２）式で決まることになる。なお、過
電流判定値を変更するには、チップ１１０ａ外部に接地
されている抵抗Ｒ２に並列接続の可変抵抗ＲＶを調整す
る。可変抵抗ＲＶの抵抗値を小さくすることにより過電
流判定値を下方にシフトさせることができる。
【００９８】次に、オーミック領域における動作につい
て説明する。配線が正常な状態で、主制御ＦＥＴＱＡが
オン状態に遷移すると、主制御ＦＥＴＱＡは連続的にオ
ン状態を維持することとなるので、ゲート−ソース間電
圧ＶTGSA、ＶTGSBは１０［Ｖ］近くまで達し、主制御Ｆ
ＥＴＱＡ，リファレンスＦＥＴＱＢともオーミック領域
で動作する。
て説明する。配線が正常な状態で、主制御ＦＥＴＱＡが
オン状態に遷移すると、主制御ＦＥＴＱＡは連続的にオ
ン状態を維持することとなるので、ゲート−ソース間電
圧ＶTGSA、ＶTGSBは１０［Ｖ］近くまで達し、主制御Ｆ
ＥＴＱＡ，リファレンスＦＥＴＱＢともオーミック領域
で動作する。
【００９９】この領域ではゲート−ソース間電圧ＶGSと
ドレイン電流ＩＤの間には１対１の関係は無くなる。日
立製の「ＨＡＦ２００１」の場合、オン抵抗はゲート−
ソース間電圧ＶGS＝１０［Ｖ］のとき、ＲDS（ON）＝３
０［ｍΩ］であるので、次式となる。 ＶDSB＝５［Ａ］×３０［ｍΩ］＝０．１５［Ｖ］ ＶDSA＝ＩＤQA×３０［ｍΩ］ ＶDSA−ＶDSB＝３０［ｍΩ］×（ＩＤQA−５［Ａ］） ……（３）
ドレイン電流ＩＤの間には１対１の関係は無くなる。日
立製の「ＨＡＦ２００１」の場合、オン抵抗はゲート−
ソース間電圧ＶGS＝１０［Ｖ］のとき、ＲDS（ON）＝３
０［ｍΩ］であるので、次式となる。 ＶDSB＝５［Ａ］×３０［ｍΩ］＝０．１５［Ｖ］ ＶDSA＝ＩＤQA×３０［ｍΩ］ ＶDSA−ＶDSB＝３０［ｍΩ］×（ＩＤQA−５［Ａ］） ……（３）
【０１００】また、配線の短絡等でドレイン電流ＩＤQA
が増加すると式（３）の値が大きくなり、過電流判定値
を超えると主制御ＦＥＴＱＡをオフ状態に遷移させる。
この後は上記ピンチオフ領域の状態に移り、主制御ＦＥ
ＴＱＡはオン状態およびオフ状態への遷移を繰り返し
て、最終的に過熱遮断に至る。なお、過熱遮断に至る前
に、配線が正常に復帰すれば（間欠的短絡故障の例）、
主制御ＦＥＴＱＡは連続的にオン状態を維持するように
なり、オーミック領域の動作に戻る。
が増加すると式（３）の値が大きくなり、過電流判定値
を超えると主制御ＦＥＴＱＡをオフ状態に遷移させる。
この後は上記ピンチオフ領域の状態に移り、主制御ＦＥ
ＴＱＡはオン状態およびオフ状態への遷移を繰り返し
て、最終的に過熱遮断に至る。なお、過熱遮断に至る前
に、配線が正常に復帰すれば（間欠的短絡故障の例）、
主制御ＦＥＴＱＡは連続的にオン状態を維持するように
なり、オーミック領域の動作に戻る。
【０１０１】図６には、本実施形態の電源供給制御装置
における主制御ＦＥＴＱＡの電流と電圧の波形図を例示
している。
における主制御ＦＥＴＱＡの電流と電圧の波形図を例示
している。
【０１０２】ここで、図６（ａ）はドレイン電流ＩＤ
（Ａ）を、図６（ｂ）はドレイン−ソース間電圧ＶDSを
それぞれ示し、図中、は正常動作の場合、は過負荷
（ソース〜負荷間の配線短絡抵抗を含む）の場合であ
る。
（Ａ）を、図６（ｂ）はドレイン−ソース間電圧ＶDSを
それぞれ示し、図中、は正常動作の場合、は過負荷
（ソース〜負荷間の配線短絡抵抗を含む）の場合であ
る。
【０１０３】過負荷状態の場合（図中）は、上述のよ
うに主制御ＦＥＴＱＡのオン／オフ制御を繰り返し行っ
て、主制御ＦＥＴＱＡの周期的な発熱作用によって、過
熱遮断保護機能を働かせている。
うに主制御ＦＥＴＱＡのオン／オフ制御を繰り返し行っ
て、主制御ＦＥＴＱＡの周期的な発熱作用によって、過
熱遮断保護機能を働かせている。
【０１０４】以上説明したように、本実施形態の電源供
給制御装置および電源供給制御方法では、電流検出を行
うために電力の供給経路に直列接続される従来のような
シャント抵抗を不要とし、シャント抵抗を用いずに高精
度の過電流検出が可能であり、装置全体としての熱損失
を抑えることができ、また、完全短絡による過電流検出
のみならず、ある程度の短絡抵抗を持つ不完全短絡など
のレアショートが発生した場合の異常電流をもハードウ
ェア回路によって連続的に検出可能である。
給制御装置および電源供給制御方法では、電流検出を行
うために電力の供給経路に直列接続される従来のような
シャント抵抗を不要とし、シャント抵抗を用いずに高精
度の過電流検出が可能であり、装置全体としての熱損失
を抑えることができ、また、完全短絡による過電流検出
のみならず、ある程度の短絡抵抗を持つ不完全短絡など
のレアショートが発生した場合の異常電流をもハードウ
ェア回路によって連続的に検出可能である。
【０１０５】また、マイコンを用いないハードウェア回
路のみで構成して半導体スイッチのオン／オフ制御を行
えるため、電源供給制御装置の実装スペースを縮小で
き、装置コストを大幅に削減することができる。
路のみで構成して半導体スイッチのオン／オフ制御を行
えるため、電源供給制御装置の実装スペースを縮小で
き、装置コストを大幅に削減することができる。
【０１０６】また、本実施形態と同様に、ドレイン−ソ
ース間電圧ＶDSの特性の変化を利用するものの所定タイ
ミングで所定しきい値との比較を行って過電流検出を行
う他の手法と比較して、コンデンサや複数の抵抗といっ
た部品が不要になるので、該部品のバラツキによる検出
誤差がより低減できるとともに、チップ１１０ａに対す
る外付けコンデンサも不要であることから、実装スペー
スおよび装置コストをより削減することができる。
ース間電圧ＶDSの特性の変化を利用するものの所定タイ
ミングで所定しきい値との比較を行って過電流検出を行
う他の手法と比較して、コンデンサや複数の抵抗といっ
た部品が不要になるので、該部品のバラツキによる検出
誤差がより低減できるとともに、チップ１１０ａに対す
る外付けコンデンサも不要であることから、実装スペー
スおよび装置コストをより削減することができる。
【０１０７】さらに、可変抵抗ＲＶの調整により、負荷
１０２の種別（ヘッドランプ、駆動モータ等）に応じた
完全短絡、不完全短絡の切り分けを確実に検出すること
が可能となり、短絡故障に対する保護を精度良く行うこ
とができる。
１０２の種別（ヘッドランプ、駆動モータ等）に応じた
完全短絡、不完全短絡の切り分けを確実に検出すること
が可能となり、短絡故障に対する保護を精度良く行うこ
とができる。
【０１０８】〔第２の実施形態〕次に、第２の実施形態
の電源供給制御装置および電源供給制御方法について、
図７を参照して説明する。本実施形態の電源供給制御装
置の構成は、図１の第１の実施形態の構成に対して、抵
抗Ｒ３，Ｒ４，Ｒ６，Ｒ９、ＦＥＴＱ１，Ｑ２およびツ
ェナーダイオードＺＤ２を付加した構成である。なお、
図７中の点線で囲った部分１１０ｂはアナログ集積化さ
れるチップ部分を示す。
の電源供給制御装置および電源供給制御方法について、
図７を参照して説明する。本実施形態の電源供給制御装
置の構成は、図１の第１の実施形態の構成に対して、抵
抗Ｒ３，Ｒ４，Ｒ６，Ｒ９、ＦＥＴＱ１，Ｑ２およびツ
ェナーダイオードＺＤ２を付加した構成である。なお、
図７中の点線で囲った部分１１０ｂはアナログ集積化さ
れるチップ部分を示す。
【０１０９】即ち、ゲート−ソース間を抵抗Ｒ９で接続
したＦＥＴＱ１のゲートに、ツェナーダイオードＺＤ２
および抵抗Ｒ６を介して主制御ＦＥＴＱＡの真のゲート
ＴＧを接続し、ＦＥＴＱ１のドレインを抵抗Ｒ４を介し
てＶＢ＋５［Ｖ］に接続し、ＦＥＴＱ１のソースを主制
御ＦＥＴＱＡのソースＳＡに接続している。また、抵抗
Ｒ１に対して並列に、抵抗Ｒ３とＦＥＴＱ２のドレイン
とを接続した回路を接続し、ＦＥＴＱ２のオン／オフ制
御によって主制御ＦＥＴＱＡのドレイン−ソース間電圧
ＶDSAの分圧を変えるように構成している。
したＦＥＴＱ１のゲートに、ツェナーダイオードＺＤ２
および抵抗Ｒ６を介して主制御ＦＥＴＱＡの真のゲート
ＴＧを接続し、ＦＥＴＱ１のドレインを抵抗Ｒ４を介し
てＶＢ＋５［Ｖ］に接続し、ＦＥＴＱ１のソースを主制
御ＦＥＴＱＡのソースＳＡに接続している。また、抵抗
Ｒ１に対して並列に、抵抗Ｒ３とＦＥＴＱ２のドレイン
とを接続した回路を接続し、ＦＥＴＱ２のオン／オフ制
御によって主制御ＦＥＴＱＡのドレイン−ソース間電圧
ＶDSAの分圧を変えるように構成している。
【０１１０】次に、本実施形態の電源供給制御装置の動
作を説明する。先ず、ピンチオフ領域における動作につ
いて説明する。第１の実施形態と同様に、リファレンス
ＦＥＴＱＢのドレイン−ソース間電圧ＶDSB はコンパレ
ータＣＭＰ１に直接入力され、主制御ＦＥＴＱＡのドレ
イン−ソース間電圧ＶDSA は抵抗Ｒ１，Ｒ３の並列抵抗
（Ｒ１‖Ｒ３）と抵抗Ｒ２で分圧した値（ここでは可変
抵抗ＲＶについて考慮に入れないものとする）がコンパ
レータＣＭＰ１に入力される。
作を説明する。先ず、ピンチオフ領域における動作につ
いて説明する。第１の実施形態と同様に、リファレンス
ＦＥＴＱＢのドレイン−ソース間電圧ＶDSB はコンパレ
ータＣＭＰ１に直接入力され、主制御ＦＥＴＱＡのドレ
イン−ソース間電圧ＶDSA は抵抗Ｒ１，Ｒ３の並列抵抗
（Ｒ１‖Ｒ３）と抵抗Ｒ２で分圧した値（ここでは可変
抵抗ＲＶについて考慮に入れないものとする）がコンパ
レータＣＭＰ１に入力される。
【０１１１】即ち、次式の値がコンパレータＣＭＰ１に
入力されることになる。 ＶDSA ×（Ｒ１‖Ｒ３）／（（Ｒ１‖Ｒ３）＋Ｒ２） ……（１′） 主制御ＦＥＴＱＡがオン状態に遷移した直後は、リファ
レンスＦＥＴＱＢのドレイン−ソース間電圧ＶDSB ＞
（１′）であるが、過負荷状態では、主制御ＦＥＴＱＡ
のドレイン電流ＩＤQAが増加するに連れて（１′）は増
加し、ついにはリファレンスＦＥＴＱＢのドレイン−ソ
ース間電圧ＶDSB より大きくなり、この時、コンパレー
タＣＭＰ１の出力は“Ｈ"レベルから“Ｌ"レベルに変化
して、主制御ＦＥＴＱＡをオフ状態に遷移させる。
入力されることになる。 ＶDSA ×（Ｒ１‖Ｒ３）／（（Ｒ１‖Ｒ３）＋Ｒ２） ……（１′） 主制御ＦＥＴＱＡがオン状態に遷移した直後は、リファ
レンスＦＥＴＱＢのドレイン−ソース間電圧ＶDSB ＞
（１′）であるが、過負荷状態では、主制御ＦＥＴＱＡ
のドレイン電流ＩＤQAが増加するに連れて（１′）は増
加し、ついにはリファレンスＦＥＴＱＢのドレイン−ソ
ース間電圧ＶDSB より大きくなり、この時、コンパレー
タＣＭＰ１の出力は“Ｈ"レベルから“Ｌ"レベルに変化
して、主制御ＦＥＴＱＡをオフ状態に遷移させる。
【０１１２】主制御ＦＥＴＱＡがオフ状態に遷移すると
きのドレイン−ソース間電圧ＶDSAをしきい値ＶDSAth
とすると、次式が成立する。 ＶDSAth −ＶDSB ＝Ｒ２／（Ｒ１‖Ｒ３）×ＶDSB ……（２′） 過電流判定値は（２′）式で決まることになる。なお、
過電流判定値を変更するには、第１の実施形態と同様
に、チップ１１０ａ外部に接地されている抵抗Ｒ２に並
列接続の可変抵抗ＲＶを調整する。可変抵抗ＲＶの抵抗
値を小さくすることにより過電流判定値を下方にシフト
させることができる。
きのドレイン−ソース間電圧ＶDSAをしきい値ＶDSAth
とすると、次式が成立する。 ＶDSAth −ＶDSB ＝Ｒ２／（Ｒ１‖Ｒ３）×ＶDSB ……（２′） 過電流判定値は（２′）式で決まることになる。なお、
過電流判定値を変更するには、第１の実施形態と同様
に、チップ１１０ａ外部に接地されている抵抗Ｒ２に並
列接続の可変抵抗ＲＶを調整する。可変抵抗ＲＶの抵抗
値を小さくすることにより過電流判定値を下方にシフト
させることができる。
【０１１３】オーミック領域における動作や図６を参照
して説明した動作等については第１の実施形態と同様で
あるので省略する。
して説明した動作等については第１の実施形態と同様で
あるので省略する。
【０１１４】次に、過電流判定値について考察する。こ
こでは、過電流判定値はピンチオフ領域、オーミック領
域とも同一の値を用いるとする。
こでは、過電流判定値はピンチオフ領域、オーミック領
域とも同一の値を用いるとする。
【０１１５】先ず、ピンチオフ領域におけるΔ（ＶDSA
−ＶDSB ）／ΔＩＤを求める。ＨＡＦ２００１の特性曲
線より、次式が得られる。 ΔＶTGSA／ΔＩＤQA＝６０［ｍＶ／Ａ］ ……（４） ΔＶTGSA＝Δ（ＶDSA −ＶDSB ）×２ＣGD ／（ＣGS ＋２ＣGD ） ＝Δ（ＶDSA −ＶDSB ） ×２×１２００ｐＦ／（１８００ｐＦ＋２×１２００ｐＦ） ＝Δ（ＶDSA −ＶDSB ）×０．５７ ……（５） 式（４），（５）より、 Δ（ＶDSA −ＶDSB ）／ΔＩＤ＝１０５［ｍＶ／Ａ］ ……（６） となる。
−ＶDSB ）／ΔＩＤを求める。ＨＡＦ２００１の特性曲
線より、次式が得られる。 ΔＶTGSA／ΔＩＤQA＝６０［ｍＶ／Ａ］ ……（４） ΔＶTGSA＝Δ（ＶDSA −ＶDSB ）×２ＣGD ／（ＣGS ＋２ＣGD ） ＝Δ（ＶDSA −ＶDSB ） ×２×１２００ｐＦ／（１８００ｐＦ＋２×１２００ｐＦ） ＝Δ（ＶDSA −ＶDSB ）×０．５７ ……（５） 式（４），（５）より、 Δ（ＶDSA −ＶDSB ）／ΔＩＤ＝１０５［ｍＶ／Ａ］ ……（６） となる。
【０１１６】また、オーミック領域におけるΔ（ＶDSA
−ＶDSB ）／ΔＩＤは、式（３）より、 Δ（ＶDSA −ＶDSB ）／ΔＩＤ＝３０［ｍＶ／Ａ］ ……（７） となる。
−ＶDSB ）／ΔＩＤは、式（３）より、 Δ（ＶDSA −ＶDSB ）／ΔＩＤ＝３０［ｍＶ／Ａ］ ……（７） となる。
【０１１７】式（６），（７）を比較すると、ピンチオ
フ領域ではオーミック領域より電流感度が敏感になり、
オーミック領域で適切な過電流判定値でも、ピンチオフ
領域では低すぎて引っ掛かり過ぎる恐れがある。この対
策としては、ピンチオフ領域とオーミック領域で過電流
判定値を変える方法がある。第１の実施形態の構成に対
して本実施形態で付加された回路がこの対策回路であ
る。
フ領域ではオーミック領域より電流感度が敏感になり、
オーミック領域で適切な過電流判定値でも、ピンチオフ
領域では低すぎて引っ掛かり過ぎる恐れがある。この対
策としては、ピンチオフ領域とオーミック領域で過電流
判定値を変える方法がある。第１の実施形態の構成に対
して本実施形態で付加された回路がこの対策回路であ
る。
【０１１８】ピンチオフ領域かオーミック領域かの判定
は、ゲート−ソース間電圧ＶTGSAの大きさで行う。ドレ
イン電流ＩＤが増えるに連れてピンチオフ領域のゲート
−ソース間電圧ＶTGSAは大きくなるが、完全短絡（デッ
ドショート）の場合でも５［Ｖ］を超えることはない。
したがって、ゲート−ソース間電圧ＶTGSA＞５［Ｖ］で
あればオーミック領域にあると判定できる。
は、ゲート−ソース間電圧ＶTGSAの大きさで行う。ドレ
イン電流ＩＤが増えるに連れてピンチオフ領域のゲート
−ソース間電圧ＶTGSAは大きくなるが、完全短絡（デッ
ドショート）の場合でも５［Ｖ］を超えることはない。
したがって、ゲート−ソース間電圧ＶTGSA＞５［Ｖ］で
あればオーミック領域にあると判定できる。
【０１１９】主制御ＦＥＴＱＡがオン状態に遷移した直
後は、ＦＥＴＱ１はオフ状態で、ＦＥＴＱ２はオン状態
にある。ＦＥＴＱ２をオン状態に遷移させるためには、
電源電圧ＶＢ以上の電圧、例えばＶＢ＋５［Ｖ］が必要
となる。
後は、ＦＥＴＱ１はオフ状態で、ＦＥＴＱ２はオン状態
にある。ＦＥＴＱ２をオン状態に遷移させるためには、
電源電圧ＶＢ以上の電圧、例えばＶＢ＋５［Ｖ］が必要
となる。
【０１２０】ツェナーダイオードＺＤ２のツェナー降伏
電圧を５［Ｖ］−１．６［Ｖ］（ＦＥＴＱ１のしきい値
電圧）に設定すれば、ゲート−ソース間電圧ＶTGSA＞５
［Ｖ］になるとＦＥＴＱ１がオン状態に遷移し、ＦＥＴ
Ｑ２がオフ状態に遷移するので、抵抗Ｒ１に並列に入っ
ていた抵抗Ｒ３が回路的に除去されることとなる。
電圧を５［Ｖ］−１．６［Ｖ］（ＦＥＴＱ１のしきい値
電圧）に設定すれば、ゲート−ソース間電圧ＶTGSA＞５
［Ｖ］になるとＦＥＴＱ１がオン状態に遷移し、ＦＥＴ
Ｑ２がオフ状態に遷移するので、抵抗Ｒ１に並列に入っ
ていた抵抗Ｒ３が回路的に除去されることとなる。
【０１２１】ドレイン−ソース間電圧ＶDSA の圧縮率が
小さくなるので、過電流と判定されるドレイン−ソース
間電圧の差ＶDSA −ＶDSB がより小さくなる。これによ
りオーミック領域では対策前より少ない電流値で過電流
判定されるようになる。
小さくなるので、過電流と判定されるドレイン−ソース
間電圧の差ＶDSA −ＶDSB がより小さくなる。これによ
りオーミック領域では対策前より少ない電流値で過電流
判定されるようになる。
【０１２２】しかし、本実施形態における付加回路によ
る対策を行わなくても、実用的には問題ない可能性があ
る。つまり、ピンチオフ領域では最終負荷電流値が小さ
いときは、ピンチオフ領域内で完全に立ち上がってしま
う。即ち、ピンチオフ領域内で最終負荷電流値に達する
が、最終負荷電流値が大きい場合には、ピンチオフ領域
内ではまだ立ち上がり途上にあり、ピンチオフ領域の電
流値は、完全短絡（デッドショート）の場合でも最大４
０［Ａ］位に制限される。
る対策を行わなくても、実用的には問題ない可能性があ
る。つまり、ピンチオフ領域では最終負荷電流値が小さ
いときは、ピンチオフ領域内で完全に立ち上がってしま
う。即ち、ピンチオフ領域内で最終負荷電流値に達する
が、最終負荷電流値が大きい場合には、ピンチオフ領域
内ではまだ立ち上がり途上にあり、ピンチオフ領域の電
流値は、完全短絡（デッドショート）の場合でも最大４
０［Ａ］位に制限される。
【０１２３】つまり、最終負荷電流値が大きくなるに連
れて、ある一定の勾配を持った電流立ち上がり特性に収
れんし、最終負荷電流値の差ほどドレイン−ソース間電
圧ＶDSA の差がつかなくなる。この現象があるため、ピ
ンチオフ領域の電流感度が大きくても、ドレイン−ソー
ス間電圧の差ＶDSA −ＶDSB が大きくならず、基準電圧
生成回路における電流値の選択しだいで本実施形態のよ
うな付加回路による対策を用いなくても、第１の実施形
態の構成によって、実用的な過電流検出保護を行う電源
供給制御装置を実現できる。
れて、ある一定の勾配を持った電流立ち上がり特性に収
れんし、最終負荷電流値の差ほどドレイン−ソース間電
圧ＶDSA の差がつかなくなる。この現象があるため、ピ
ンチオフ領域の電流感度が大きくても、ドレイン−ソー
ス間電圧の差ＶDSA −ＶDSB が大きくならず、基準電圧
生成回路における電流値の選択しだいで本実施形態のよ
うな付加回路による対策を用いなくても、第１の実施形
態の構成によって、実用的な過電流検出保護を行う電源
供給制御装置を実現できる。
【０１２４】本実施形態の電源供給制御装置および電源
供給制御方法では、第１の実施形態で詳述したものと同
等の効果を奏することができる。
供給制御方法では、第１の実施形態で詳述したものと同
等の効果を奏することができる。
【０１２５】ここで最後に、過電流制御の考え方につい
て整理しておく。基本構想としては次の通りである。先
ず、配線が正常なときは主制御ＦＥＴＱＡがオン状態に
遷移するとオーミック領域に入り、配線が正常である限
り、オーミック領域に留まり、主制御ＦＥＴＱＡはオン
状態を維持し続ける。次に、配線に異常が発生して、電
流が増えドレイン−ソース間電圧の差ＶDSA −ＶDSB が
過電流判定値を超えると、主制御ＦＥＴＱＡはオフ状態
に遷移し、ピンチオフ領域に入る。配線異常が続く限
り、主制御ＦＥＴＱＡはオン状態／オフ状態の遷移を繰
り返し続けて、ピンチオフ領域に留まり、最終的に過熱
遮断に至る。
て整理しておく。基本構想としては次の通りである。先
ず、配線が正常なときは主制御ＦＥＴＱＡがオン状態に
遷移するとオーミック領域に入り、配線が正常である限
り、オーミック領域に留まり、主制御ＦＥＴＱＡはオン
状態を維持し続ける。次に、配線に異常が発生して、電
流が増えドレイン−ソース間電圧の差ＶDSA −ＶDSB が
過電流判定値を超えると、主制御ＦＥＴＱＡはオフ状態
に遷移し、ピンチオフ領域に入る。配線異常が続く限
り、主制御ＦＥＴＱＡはオン状態／オフ状態の遷移を繰
り返し続けて、ピンチオフ領域に留まり、最終的に過熱
遮断に至る。
【０１２６】上記基本構想を実現し、かつ制御を最適化
するために、過電流判定値は次の２つの条件を満足しな
ければならない。第１に、正常電流範囲では主制御ＦＥ
ＴＱＡを絶対にオフさせないことである。第２に、オー
ミック領域で過電流と判定した後は、配線異常が改善さ
れない限り、ピンチオフ領域で主制御ＦＥＴＱＡはオン
状態／オフ状態への遷移を繰り返し行い続けることであ
る。これはオン／オフ制御の周期を安定させるために必
要である。オン／オフ制御の周期を安定させることは制
御の安定性につながるし、オン／オフ制御の周期を用い
てタイマを設定する（後述の第６の実施形態を参照）の
で、そのためにも周期の安定化は必要である。
するために、過電流判定値は次の２つの条件を満足しな
ければならない。第１に、正常電流範囲では主制御ＦＥ
ＴＱＡを絶対にオフさせないことである。第２に、オー
ミック領域で過電流と判定した後は、配線異常が改善さ
れない限り、ピンチオフ領域で主制御ＦＥＴＱＡはオン
状態／オフ状態への遷移を繰り返し行い続けることであ
る。これはオン／オフ制御の周期を安定させるために必
要である。オン／オフ制御の周期を安定させることは制
御の安定性につながるし、オン／オフ制御の周期を用い
てタイマを設定する（後述の第６の実施形態を参照）の
で、そのためにも周期の安定化は必要である。
【０１２７】上記第１および第２の条件を満足させるた
めには、オーミック領域の過電流判定値を「正常電流最
大値＋α」の電流値（相当するＶDSA −ＶDSB ）に設定
し、ピンチオフ領域の過電流判定値を「正常電流最大値
＋β」に設定する必要がある。このときα＞βとする。
つまり、α−βがピンチオフ領域に留まらせるために必
要なオフセット量である。
めには、オーミック領域の過電流判定値を「正常電流最
大値＋α」の電流値（相当するＶDSA −ＶDSB ）に設定
し、ピンチオフ領域の過電流判定値を「正常電流最大値
＋β」に設定する必要がある。このときα＞βとする。
つまり、α−βがピンチオフ領域に留まらせるために必
要なオフセット量である。
【０１２８】〔第３の実施形態〕次に、第３の実施形態
の電源供給制御装置および電源供給制御方法について、
図８を参照して説明する。第２の実施形態の電源供給制
御装置における回路構成（図７）との違いは、リファレ
ンスＦＥＴＱＢのゲートを主制御ＦＥＴＱＡの真のゲー
トＴＧに接続せず、リファレンスＦＥＴＱＢのゲート抵
抗としてＲ４１を追加し、該抵抗Ｒ４１の他端を主制御
ＦＥＴＱＡのゲートＧに接続している。それ以外は第２
の実施形態の回路構成と同じである。なお、図８中の点
線で囲った部分１１０ｃはアナログ集積化されるチップ
部分を示す。
の電源供給制御装置および電源供給制御方法について、
図８を参照して説明する。第２の実施形態の電源供給制
御装置における回路構成（図７）との違いは、リファレ
ンスＦＥＴＱＢのゲートを主制御ＦＥＴＱＡの真のゲー
トＴＧに接続せず、リファレンスＦＥＴＱＢのゲート抵
抗としてＲ４１を追加し、該抵抗Ｒ４１の他端を主制御
ＦＥＴＱＡのゲートＧに接続している。それ以外は第２
の実施形態の回路構成と同じである。なお、図８中の点
線で囲った部分１１０ｃはアナログ集積化されるチップ
部分を示す。
【０１２９】また、抵抗Ｒ４１の抵抗値は、Ｒ４１＝１
０００×ＲＧに設定する必要がある。例えば、ＲＧ＝１
０［ＫΩ］とした場合にはＲ４１＝１０［ＭΩ］とな
る。非常に高い抵抗値になるので、コスト、生産性を考
慮するトランジスタ数比を１：１００位にして、Ｒ４１
＝１［ＭΩ］位になるようにすることが望ましい。
０００×ＲＧに設定する必要がある。例えば、ＲＧ＝１
０［ＫΩ］とした場合にはＲ４１＝１０［ＭΩ］とな
る。非常に高い抵抗値になるので、コスト、生産性を考
慮するトランジスタ数比を１：１００位にして、Ｒ４１
＝１［ＭΩ］位になるようにすることが望ましい。
【０１３０】なお、本実施形態の電源供給制御装置の動
作は第２の実施形態と同等であり、第１の実施形態と同
等の効果を奏する。
作は第２の実施形態と同等であり、第１の実施形態と同
等の効果を奏する。
【０１３１】〔第４の実施形態〕次に、第４の実施形態
の電源供給制御装置および電源供給制御方法について、
図９および図１０を参照して説明する。本実施形態の電
源供給制御装置は、第１の実施形態の電源供給制御装置
における回路構成（図１）において、主制御ＦＥＴＱＡ
のドレイン−ソース間電圧ＶDSA を抵抗値の比に基づく
分圧比で分圧してコンパレータＣＭＰ１に供給する分圧
手段（抵抗Ｒ１，Ｒ２，ＲＶ）を改良したものである。
なお、図９中の点線で囲った部分１１０ａ'および図１
０中の点線で囲った部分１１０ａ"は、それぞれアナロ
グ集積化されるチップ部分を示す。
の電源供給制御装置および電源供給制御方法について、
図９および図１０を参照して説明する。本実施形態の電
源供給制御装置は、第１の実施形態の電源供給制御装置
における回路構成（図１）において、主制御ＦＥＴＱＡ
のドレイン−ソース間電圧ＶDSA を抵抗値の比に基づく
分圧比で分圧してコンパレータＣＭＰ１に供給する分圧
手段（抵抗Ｒ１，Ｒ２，ＲＶ）を改良したものである。
なお、図９中の点線で囲った部分１１０ａ'および図１
０中の点線で囲った部分１１０ａ"は、それぞれアナロ
グ集積化されるチップ部分を示す。
【０１３２】すなわち、図９において、本実施形態の電
源供給制御装置は、電源１０１の出力電圧ＶＢを負荷１
０２に供給する経路に、半導体スイッチとしての主制御
ＦＥＴＱＡのドレインＤ−ソースＳＡを直列接続した構
成であり、主制御ＦＥＴＱＡを駆動制御する部分につい
て、リファレンスＦＥＴＱＢ、トランジスタＱ７、抵抗
Ｒ１〜Ｒ６，Ｒ８〜Ｒ１０，ＲＧ，Ｒｒ、ツェナーダイ
オードＺＤ１、ダイオードＤ１〜Ｄ３、コンパレータＣ
ＭＰ１、駆動回路１１１およびスイッチＳＷ１を備えた
構成である。なお、半導体スイッチとしての主制御ＦＥ
ＴＱＡは、より詳しくは第１の実施形態と同様に図２に
示すような構成を備えたものであり、コンパレータＣＭ
Ｐ１、駆動回路１１１およびスイッチＳＷ１等の機能や
作用、並びにリファレンスＦＥＴＱＢおよび抵抗Ｒｒに
よる基準電圧の生成等々についても第１の実施形態と同
様である。
源供給制御装置は、電源１０１の出力電圧ＶＢを負荷１
０２に供給する経路に、半導体スイッチとしての主制御
ＦＥＴＱＡのドレインＤ−ソースＳＡを直列接続した構
成であり、主制御ＦＥＴＱＡを駆動制御する部分につい
て、リファレンスＦＥＴＱＢ、トランジスタＱ７、抵抗
Ｒ１〜Ｒ６，Ｒ８〜Ｒ１０，ＲＧ，Ｒｒ、ツェナーダイ
オードＺＤ１、ダイオードＤ１〜Ｄ３、コンパレータＣ
ＭＰ１、駆動回路１１１およびスイッチＳＷ１を備えた
構成である。なお、半導体スイッチとしての主制御ＦＥ
ＴＱＡは、より詳しくは第１の実施形態と同様に図２に
示すような構成を備えたものであり、コンパレータＣＭ
Ｐ１、駆動回路１１１およびスイッチＳＷ１等の機能や
作用、並びにリファレンスＦＥＴＱＢおよび抵抗Ｒｒに
よる基準電圧の生成等々についても第１の実施形態と同
様である。
【０１３３】ここでは、第１の実施形態の電源供給制御
装置（図１）と異なる回路構成部分（トランジスタＱ
７、抵抗Ｒ１〜Ｒ６、ダイオードＤ２，Ｄ３）につい
て、該回路の機能や作用について説明する。
装置（図１）と異なる回路構成部分（トランジスタＱ
７、抵抗Ｒ１〜Ｒ６、ダイオードＤ２，Ｄ３）につい
て、該回路の機能や作用について説明する。
【０１３４】先ず、電源１０１と抵抗Ｒ１との間に接続
されているＰＮＰトランジスタＱ７は、暗電流に対処す
るためのものである。第１の実施形態の電源供給制御装
置（図１）では、負荷１０２への電源供給指示がなされ
ていない時、即ち主制御ＦＥＴＱＡの駆動制御がなされ
ていない時であっても、分圧手段の抵抗Ｒ１，Ｒ２を経
由して電源１０１から負荷１０２に至る暗電流の径路が
存在しており、スイッチＳＷ１がオフであっても僅かな
がら電源１０１の電力が消費されている。
されているＰＮＰトランジスタＱ７は、暗電流に対処す
るためのものである。第１の実施形態の電源供給制御装
置（図１）では、負荷１０２への電源供給指示がなされ
ていない時、即ち主制御ＦＥＴＱＡの駆動制御がなされ
ていない時であっても、分圧手段の抵抗Ｒ１，Ｒ２を経
由して電源１０１から負荷１０２に至る暗電流の径路が
存在しており、スイッチＳＷ１がオフであっても僅かな
がら電源１０１の電力が消費されている。
【０１３５】このような暗電流による電源１０１の電力
消費を低減するために、トランジスタＱ７を構成し、ス
イッチＳＷ１がオンされた（負荷１０２への電源供給指
示がなされた）時にのみトランジスタＱ７をオン状態に
遷移させ、そうでない時はオフ状態として、暗電流の経
路を削減している。つまり、トランジスタＱ７がオフ状
態にある時は、抵抗Ｒ１→抵抗Ｒ３→抵抗Ｒ２→ＧＮＤ
（接地電位）、抵抗Ｒ１→ダイオードＤ３→抵抗Ｒ５→
負荷１０２→ＧＮＤ、並びに、抵抗Ｒ１→抵抗Ｒ３→ダ
イオードＤ２→抵抗Ｒ６→抵抗Ｒｒ→ＧＮＤ（接地電
位）の経路を流れる電流がカットされ、暗電流を低減で
きることとなる。
消費を低減するために、トランジスタＱ７を構成し、ス
イッチＳＷ１がオンされた（負荷１０２への電源供給指
示がなされた）時にのみトランジスタＱ７をオン状態に
遷移させ、そうでない時はオフ状態として、暗電流の経
路を削減している。つまり、トランジスタＱ７がオフ状
態にある時は、抵抗Ｒ１→抵抗Ｒ３→抵抗Ｒ２→ＧＮＤ
（接地電位）、抵抗Ｒ１→ダイオードＤ３→抵抗Ｒ５→
負荷１０２→ＧＮＤ、並びに、抵抗Ｒ１→抵抗Ｒ３→ダ
イオードＤ２→抵抗Ｒ６→抵抗Ｒｒ→ＧＮＤ（接地電
位）の経路を流れる電流がカットされ、暗電流を低減で
きることとなる。
【０１３６】次に、抵抗Ｒ１〜Ｒ６、ダイオードＤ２，
Ｄ３はダイオードクランプ回路を構成している。抵抗Ｒ
１と抵抗Ｒ３の接続点の電位をＶＣ、抵抗Ｒ３と抵抗Ｒ
２の接続点の電位をＶＥとすると、トランジスタＱ７が
オン状態にある時はＶＣ＞ＶＥである。主制御ＦＥＴＱ
Ａのソース電圧ＶSA≧ＶＣ−０．７［Ｖ］であれば、ソ
ース電圧ＶSAがコンパレータＣＭＰ１の“＋"入力端子
に入力されるが、ＶSA＜ＶＣ−０．７［Ｖ］であれば、
コンパレータＣＭＰ１の“＋"入力端子にはソース電圧
ＶSAに関係なくＶＣ−０．７［Ｖ］の電位が入力され
る。すなわち、ソース電圧ＶSAが低下してもコンパレー
タＣＭＰ１の“＋"入力端子はＶＣ−０．７［Ｖ］の電
位にクランプされ、該電位以下にはならない。また、コ
ンパレータＣＭＰ１の“−"入力端子についても同様
に、リファレンスＦＥＴＱＢのソース電圧ＶSBがＶＥ−
０．７［Ｖ］未満に低下してもＶＥ−０．７［Ｖ］の電
位にクランプされる。
Ｄ３はダイオードクランプ回路を構成している。抵抗Ｒ
１と抵抗Ｒ３の接続点の電位をＶＣ、抵抗Ｒ３と抵抗Ｒ
２の接続点の電位をＶＥとすると、トランジスタＱ７が
オン状態にある時はＶＣ＞ＶＥである。主制御ＦＥＴＱ
Ａのソース電圧ＶSA≧ＶＣ−０．７［Ｖ］であれば、ソ
ース電圧ＶSAがコンパレータＣＭＰ１の“＋"入力端子
に入力されるが、ＶSA＜ＶＣ−０．７［Ｖ］であれば、
コンパレータＣＭＰ１の“＋"入力端子にはソース電圧
ＶSAに関係なくＶＣ−０．７［Ｖ］の電位が入力され
る。すなわち、ソース電圧ＶSAが低下してもコンパレー
タＣＭＰ１の“＋"入力端子はＶＣ−０．７［Ｖ］の電
位にクランプされ、該電位以下にはならない。また、コ
ンパレータＣＭＰ１の“−"入力端子についても同様
に、リファレンスＦＥＴＱＢのソース電圧ＶSBがＶＥ−
０．７［Ｖ］未満に低下してもＶＥ−０．７［Ｖ］の電
位にクランプされる。
【０１３７】このようなダイオードクランプ回路によ
り、主制御ＦＥＴＱＡおよびリファレンスＦＥＴＱＢが
オフ状態に遷移して、ソース電圧ＶSAおよびソース電圧
ＶSBが低下した時でも、コンパレータＣＭＰ１の“＋"
入力端子および“−"入力端子は、それぞれＶＣ−０．
７［Ｖ］の電位およびＶＥ−０．７［Ｖ］の電位にクラ
ンプされ、ＶＣ＞ＶＥであるのでコンパレータＣＭＰ１
の出力を“Ｈ"レベルとすることができ、ソース電圧ＶS
Aおよびソース電圧ＶSBの大小関係に関らず、主制御Ｆ
ＥＴＱＡを確実にオン制御することができる。また、コ
ンパレータＣＭＰ１の“＋"入力端子および“−"入力端
子を一定値以下の電位に低下させることが無いので、
“＋"入力端子および“−"入力端子の耐圧性を改善する
ことができる。
り、主制御ＦＥＴＱＡおよびリファレンスＦＥＴＱＢが
オフ状態に遷移して、ソース電圧ＶSAおよびソース電圧
ＶSBが低下した時でも、コンパレータＣＭＰ１の“＋"
入力端子および“−"入力端子は、それぞれＶＣ−０．
７［Ｖ］の電位およびＶＥ−０．７［Ｖ］の電位にクラ
ンプされ、ＶＣ＞ＶＥであるのでコンパレータＣＭＰ１
の出力を“Ｈ"レベルとすることができ、ソース電圧ＶS
Aおよびソース電圧ＶSBの大小関係に関らず、主制御Ｆ
ＥＴＱＡを確実にオン制御することができる。また、コ
ンパレータＣＭＰ１の“＋"入力端子および“−"入力端
子を一定値以下の電位に低下させることが無いので、
“＋"入力端子および“−"入力端子の耐圧性を改善する
ことができる。
【０１３８】また、図１０の電源供給制御装置は、図９
において、リファレンスＦＥＴＱＢのゲートを主制御Ｆ
ＥＴＱＡの真のゲートＴＧに接続せず、リファレンスＦ
ＥＴＱＢのゲート抵抗としてＲ４１を追加し、該抵抗Ｒ
４１の他端を主制御ＦＥＴＱＡのゲートＧに接続して構
成したものである。抵抗Ｒ４１の設定等については第３
の実施形態と同様である。
において、リファレンスＦＥＴＱＢのゲートを主制御Ｆ
ＥＴＱＡの真のゲートＴＧに接続せず、リファレンスＦ
ＥＴＱＢのゲート抵抗としてＲ４１を追加し、該抵抗Ｒ
４１の他端を主制御ＦＥＴＱＡのゲートＧに接続して構
成したものである。抵抗Ｒ４１の設定等については第３
の実施形態と同様である。
【０１３９】〔第５の実施形態〕次に、第５の実施形態
の電源供給制御装置および電源供給制御方法について、
図１１および図１２を参照して説明する。本実施形態の
電源供給制御装置は、第１の実施形態の電源供給制御装
置における回路構成（図１）に対して、突入電流マスク
回路１０５および過熱遮断促進回路１０６を付加した構
成である。なお、図１１中の点線で囲った部分１１０ｄ
および図１２中の点線で囲った部分１１０ｄ'は、それ
ぞれアナログ集積化されるチップ部分を示す。
の電源供給制御装置および電源供給制御方法について、
図１１および図１２を参照して説明する。本実施形態の
電源供給制御装置は、第１の実施形態の電源供給制御装
置における回路構成（図１）に対して、突入電流マスク
回路１０５および過熱遮断促進回路１０６を付加した構
成である。なお、図１１中の点線で囲った部分１１０ｄ
および図１２中の点線で囲った部分１１０ｄ'は、それ
ぞれアナログ集積化されるチップ部分を示す。
【０１４０】負荷１０２（例えばヘッドライト）をオン
させると、安定状態の数倍から数十倍の突入電流が流れ
る。その突入電流が流れる期間は負荷１０２の種類や容
量（大きさ）によって異なり、だいたい３［msec］から
２０［msec］である。この突入電流が流れる期間に、上
記第１、第２または第３の実施形態で説明したような過
電流制御が行われると、負荷１０２が定常状態に至るま
でに時間を要してしまい、ライトの点灯が遅れるなどの
負荷自身の応答が悪くなる場合がある。本実施形態で
は、突入電流マスク回路１０５（特許請求の範囲にいう
禁止手段に該当する）を図１の構成に付加することによ
ってこのような問題を解消する。
させると、安定状態の数倍から数十倍の突入電流が流れ
る。その突入電流が流れる期間は負荷１０２の種類や容
量（大きさ）によって異なり、だいたい３［msec］から
２０［msec］である。この突入電流が流れる期間に、上
記第１、第２または第３の実施形態で説明したような過
電流制御が行われると、負荷１０２が定常状態に至るま
でに時間を要してしまい、ライトの点灯が遅れるなどの
負荷自身の応答が悪くなる場合がある。本実施形態で
は、突入電流マスク回路１０５（特許請求の範囲にいう
禁止手段に該当する）を図１の構成に付加することによ
ってこのような問題を解消する。
【０１４１】また、上記第１，第２，第３または第４の
実施形態では、完全短絡による過電流が検出された場合
には、すぐに過熱遮断による保護が機能して主制御ＦＥ
ＴＱＡを過熱遮断（オフ制御）することが可能である
が、不完全短絡の場合には、主制御ＦＥＴＱＡのオン／
オフ制御を繰り返し行って、主制御ＦＥＴＱＡの周期的
な発熱作用によって過熱遮断を機能させるので、過熱遮
断までの時間が相対的に長くなることが考えられる。本
実施形態では、過熱遮断促進回路（過熱遮断促進手段）
１０６によって不完全短絡の場合でも主制御ＦＥＴＱＡ
の遮断を速めるようにしている。
実施形態では、完全短絡による過電流が検出された場合
には、すぐに過熱遮断による保護が機能して主制御ＦＥ
ＴＱＡを過熱遮断（オフ制御）することが可能である
が、不完全短絡の場合には、主制御ＦＥＴＱＡのオン／
オフ制御を繰り返し行って、主制御ＦＥＴＱＡの周期的
な発熱作用によって過熱遮断を機能させるので、過熱遮
断までの時間が相対的に長くなることが考えられる。本
実施形態では、過熱遮断促進回路（過熱遮断促進手段）
１０６によって不完全短絡の場合でも主制御ＦＥＴＱＡ
の遮断を速めるようにしている。
【０１４２】図１１において、突入電流マスク回路１０
５は、ＦＥＴＱ１１，Ｑ１２、ダイオードＤ１１、抵抗
Ｒ１１〜Ｒ１３およびコンデンサＣ１１を備えて構成さ
れている。
５は、ＦＥＴＱ１１，Ｑ１２、ダイオードＤ１１、抵抗
Ｒ１１〜Ｒ１３およびコンデンサＣ１１を備えて構成さ
れている。
【０１４３】次に、突入電流マスク回路１０５の動作に
ついて説明する。主制御ＦＥＴＱＡがオン状態に遷移す
ると、ゲート−ソース間電圧ＶGSA がダイオードＤ１１
および抵抗Ｒ１２を介してＦＥＴＱ１２のゲートに供給
され、また同じくゲート−ソース間電圧ＶGSA がダイオ
ードＤ１１および抵抗Ｒ１１を介してＦＥＴＱ１１のゲ
ートに供給される。
ついて説明する。主制御ＦＥＴＱＡがオン状態に遷移す
ると、ゲート−ソース間電圧ＶGSA がダイオードＤ１１
および抵抗Ｒ１２を介してＦＥＴＱ１２のゲートに供給
され、また同じくゲート−ソース間電圧ＶGSA がダイオ
ードＤ１１および抵抗Ｒ１１を介してＦＥＴＱ１１のゲ
ートに供給される。
【０１４４】ＦＥＴＱ１２のゲートはコンデンサＣ１１
を介して主制御ＦＥＴＱＡのソースＳＡに接続されてお
り、主制御ＦＥＴＱＡがオン状態に遷移した直後はコン
デンサＣ１１が未充電であるため、ＦＥＴＱ１２のゲー
ト電位が十分に上がらずＦＥＴＱ１２はオン状態に遷移
できない。また、ＦＥＴＱ１１はＦＥＴＱ１２がオフ状
態にある間はオン状態にあり、コンパレータＣＭＰ１の
“−"入力端子を主制御ＦＥＴＱＡのソースＳＡに結合
させる。そのため、コンパレータＣＭＰ１の出力は
“Ｈ"レベルに保たれて、大きな突入電流が流れても主
制御ＦＥＴＱＡはオフ状態に遷移しないことになる。
を介して主制御ＦＥＴＱＡのソースＳＡに接続されてお
り、主制御ＦＥＴＱＡがオン状態に遷移した直後はコン
デンサＣ１１が未充電であるため、ＦＥＴＱ１２のゲー
ト電位が十分に上がらずＦＥＴＱ１２はオン状態に遷移
できない。また、ＦＥＴＱ１１はＦＥＴＱ１２がオフ状
態にある間はオン状態にあり、コンパレータＣＭＰ１の
“−"入力端子を主制御ＦＥＴＱＡのソースＳＡに結合
させる。そのため、コンパレータＣＭＰ１の出力は
“Ｈ"レベルに保たれて、大きな突入電流が流れても主
制御ＦＥＴＱＡはオフ状態に遷移しないことになる。
【０１４５】時間の経過により、コンデンサＣ１１は抵
抗Ｒ１２を介して充電されていき、ついにはＦＥＴＱ１
２がオン状態に遷移する。これに伴ってＦＥＴＱ１１が
オフ状態に遷移し上記マスク状態が終了して、過電流検
出制御が機能することとなる。
抗Ｒ１２を介して充電されていき、ついにはＦＥＴＱ１
２がオン状態に遷移する。これに伴ってＦＥＴＱ１１が
オフ状態に遷移し上記マスク状態が終了して、過電流検
出制御が機能することとなる。
【０１４６】なお、抵抗Ｒ１３は主制御ＦＥＴＱＡがオ
フ状態に遷移した後、コンデンサＣ１１をリセットする
ための放電抵抗である。Ｒ１２≪Ｒ１３となるように設
定してマスク時間に影響しないようにするのが望まし
い。また、マスク時間はＲ１２×Ｃ１１の時定数で決定
されるので、１チップ化する場合には外付けのコンデン
サＣ１１の容量値を任意に変更することにより、マスク
時間の調整が可能となる。
フ状態に遷移した後、コンデンサＣ１１をリセットする
ための放電抵抗である。Ｒ１２≪Ｒ１３となるように設
定してマスク時間に影響しないようにするのが望まし
い。また、マスク時間はＲ１２×Ｃ１１の時定数で決定
されるので、１チップ化する場合には外付けのコンデン
サＣ１１の容量値を任意に変更することにより、マスク
時間の調整が可能となる。
【０１４７】次に、過熱遮断促進回路１０６は、ＦＥＴ
Ｑ２１〜Ｑ２４、ダイオードＤ２１，Ｄ２２、ツェナー
ダイオードＺＤ２１、抵抗Ｒ２１〜Ｒ２７およびコンデ
ンサＣ２１を備えて構成されている。
Ｑ２１〜Ｑ２４、ダイオードＤ２１，Ｄ２２、ツェナー
ダイオードＺＤ２１、抵抗Ｒ２１〜Ｒ２７およびコンデ
ンサＣ２１を備えて構成されている。
【０１４８】次に、過熱遮断促進回路１０６の動作につ
いて説明する。過電流制御に入り、ゲート駆動回路が周
期的にオフ制御して主制御ＦＥＴＱＡのゲート電位が
“Ｌ"レベルになるが、その間、ソース電位ＶSAが“Ｌ"
レベルになっている間にコンデンサＣ２１はトランジス
タＱ２２，Ｑ２４および抵抗Ｒ２１を介して充電され
る。ＦＥＴＱ２１のゲート電位は最初はしきい値以下な
のでオフ状態にあるが、コンデンサＣ２１の充電に伴っ
てゲート電位が上昇するとＦＥＴＱ２１はオン状態に遷
移する。
いて説明する。過電流制御に入り、ゲート駆動回路が周
期的にオフ制御して主制御ＦＥＴＱＡのゲート電位が
“Ｌ"レベルになるが、その間、ソース電位ＶSAが“Ｌ"
レベルになっている間にコンデンサＣ２１はトランジス
タＱ２２，Ｑ２４および抵抗Ｒ２１を介して充電され
る。ＦＥＴＱ２１のゲート電位は最初はしきい値以下な
のでオフ状態にあるが、コンデンサＣ２１の充電に伴っ
てゲート電位が上昇するとＦＥＴＱ２１はオン状態に遷
移する。
【０１４９】抵抗Ｒ２１を介して端子ＴＧ（主制御ＦＥ
ＴＱＡの真のゲート）から接地電位（ＧＮＤ）に電流が
流れ、端子ＴＧに蓄積される電荷量が減少する。このた
め、同じ負荷抵抗に対してもドレイン−ソース間電圧Ｖ
DSA が大きくなり、主制御ＦＥＴＱＡの電力消費が増大
して過熱遮断が早まることとなる。なお、抵抗Ｒ２１が
小さいほど過熱遮断は早まる。また、抵抗Ｒ２３はコン
デンサＣ２１の放電抵抗であり、Ｒ２２≪Ｒ２３となる
ように設定するのが望ましい。
ＴＱＡの真のゲート）から接地電位（ＧＮＤ）に電流が
流れ、端子ＴＧに蓄積される電荷量が減少する。このた
め、同じ負荷抵抗に対してもドレイン−ソース間電圧Ｖ
DSA が大きくなり、主制御ＦＥＴＱＡの電力消費が増大
して過熱遮断が早まることとなる。なお、抵抗Ｒ２１が
小さいほど過熱遮断は早まる。また、抵抗Ｒ２３はコン
デンサＣ２１の放電抵抗であり、Ｒ２２≪Ｒ２３となる
ように設定するのが望ましい。
【０１５０】さらに、図１２は、第４の実施形態の電源
供給制御装置における回路構成（図９）に対して、突入
電流マスク回路１０５'および過熱遮断促進回路１０６'
を付加した構成である。突入電流マスク回路１０５'お
よび過熱遮断促進回路１０６'の回路構成および作用に
ついては、図１１のものと同等である。
供給制御装置における回路構成（図９）に対して、突入
電流マスク回路１０５'および過熱遮断促進回路１０６'
を付加した構成である。突入電流マスク回路１０５'お
よび過熱遮断促進回路１０６'の回路構成および作用に
ついては、図１１のものと同等である。
【０１５１】〔第６の実施形態〕次に、第６の実施形態
の電源供給制御装置および電源供給制御方法について、
図１３および図１４を参照して説明する。本実施形態の
電源供給制御装置は、第１の実施形態の電源供給制御装
置における回路構成（図１）に対して、オン／オフ回数
積算回路１０７を付加した構成である。なお、図１３中
の点線で囲った部分１１０ｅおよび図１４中の点線で囲
った部分１１０ｅ'はそれぞれアナログ集積化されるチ
ップ部分を示す。
の電源供給制御装置および電源供給制御方法について、
図１３および図１４を参照して説明する。本実施形態の
電源供給制御装置は、第１の実施形態の電源供給制御装
置における回路構成（図１）に対して、オン／オフ回数
積算回路１０７を付加した構成である。なお、図１３中
の点線で囲った部分１１０ｅおよび図１４中の点線で囲
った部分１１０ｅ'はそれぞれアナログ集積化されるチ
ップ部分を示す。
【０１５２】上記第１、第２、第３または第４の実施形
態において、不完全短絡の場合に、主制御ＦＥＴＱＡの
オン／オフ制御を繰り返し行って、主制御ＦＥＴＱＡの
周期的な発熱作用によって過熱遮断を機能させることか
ら、過熱遮断までの時間が相対的に長くなるという問題
点を、本実施形態では次のようにして解消する。即ち、
主制御ＦＥＴＱＡのオン／オフ制御回数が所定回数に達
したときにオフ制御させるオン／オフ回数積算回路（回
数制御手段）１０７を付加することにより、主制御ＦＥ
ＴＱＡの遮断を速める。
態において、不完全短絡の場合に、主制御ＦＥＴＱＡの
オン／オフ制御を繰り返し行って、主制御ＦＥＴＱＡの
周期的な発熱作用によって過熱遮断を機能させることか
ら、過熱遮断までの時間が相対的に長くなるという問題
点を、本実施形態では次のようにして解消する。即ち、
主制御ＦＥＴＱＡのオン／オフ制御回数が所定回数に達
したときにオフ制御させるオン／オフ回数積算回路（回
数制御手段）１０７を付加することにより、主制御ＦＥ
ＴＱＡの遮断を速める。
【０１５３】図１２において、オン／オフ回数積算回路
１０７は、トランジスタＱ３１〜Ｑ３４、ダイオードＤ
３１〜Ｄ３３、ツェナーダイオードＺＤ３１、抵抗Ｒ３
１〜Ｒ３７およびコンデンサＣ３１を備えて構成されて
いる。
１０７は、トランジスタＱ３１〜Ｑ３４、ダイオードＤ
３１〜Ｄ３３、ツェナーダイオードＺＤ３１、抵抗Ｒ３
１〜Ｒ３７およびコンデンサＣ３１を備えて構成されて
いる。
【０１５４】次に、オン／オフ回数積算回路１０７の動
作について説明する。過電流制御に入り、主制御ＦＥＴ
ＱＡのオン／オフ動作中にオフ制御される（ゲート電位
が“Ｌ"レベルになる）度に、コンデンサＣ３１はトラ
ンジスタＱ３２，Ｑ３４および抵抗Ｒ３１を介して充電
される。なお、コンデンサＣ３１が充電されるのは、オ
フ制御（ゲート電位が“Ｌ"レベル）の間にドレイン−
ソース間電圧ＶDSA が“Ｈ"レベルになる時のみであ
り、連続的にオン制御またはオフ制御される時には充電
されない。ＦＥＴＱ３１のゲート電位は最初はしきい値
以下なのでオフ状態にあるが、コンデンサＣ３１の充電
に伴ってゲート電位が上昇するとＦＥＴＱ３１はオン状
態に遷移する。この時、温度センサ１２１（４個のダイ
オード）のアノード側が引き下げられるので、高温状態
と同じ条件となって過熱遮断用ＦＥＴＱＳがオン状態に
遷移して、主制御ＦＥＴＱＡを遮断（オフ制御）する。
作について説明する。過電流制御に入り、主制御ＦＥＴ
ＱＡのオン／オフ動作中にオフ制御される（ゲート電位
が“Ｌ"レベルになる）度に、コンデンサＣ３１はトラ
ンジスタＱ３２，Ｑ３４および抵抗Ｒ３１を介して充電
される。なお、コンデンサＣ３１が充電されるのは、オ
フ制御（ゲート電位が“Ｌ"レベル）の間にドレイン−
ソース間電圧ＶDSA が“Ｈ"レベルになる時のみであ
り、連続的にオン制御またはオフ制御される時には充電
されない。ＦＥＴＱ３１のゲート電位は最初はしきい値
以下なのでオフ状態にあるが、コンデンサＣ３１の充電
に伴ってゲート電位が上昇するとＦＥＴＱ３１はオン状
態に遷移する。この時、温度センサ１２１（４個のダイ
オード）のアノード側が引き下げられるので、高温状態
と同じ条件となって過熱遮断用ＦＥＴＱＳがオン状態に
遷移して、主制御ＦＥＴＱＡを遮断（オフ制御）する。
【０１５５】なお、回数積算による遮断時間は約１［se
c ］程度が望ましい。また、オン／オフ回数積算回路１
０７を安定に動作させるためには、さらに、主制御ＦＥ
ＴＱＡのオン／オフ制御の周期を安定させることが必要
である。本実施形態においては、負荷電流の変化に対す
る主制御ＦＥＴＱＡのドレイン−ソース間電圧ＶDSAの
変化はピンチオフ領域の方がオーミック領域より大きい
ので、主制御ＦＥＴＱＡがオン／オフ制御の間はピンチ
オフ領域でオフ状態に遷移する（ピンチオフ領域をパス
してオーミック領域でオフ状態に遷移することはない）
こととなり、したがって、主制御ＦＥＴＱＡのオン／オ
フ制御の周期が安定したものとなる。
c ］程度が望ましい。また、オン／オフ回数積算回路１
０７を安定に動作させるためには、さらに、主制御ＦＥ
ＴＱＡのオン／オフ制御の周期を安定させることが必要
である。本実施形態においては、負荷電流の変化に対す
る主制御ＦＥＴＱＡのドレイン−ソース間電圧ＶDSAの
変化はピンチオフ領域の方がオーミック領域より大きい
ので、主制御ＦＥＴＱＡがオン／オフ制御の間はピンチ
オフ領域でオフ状態に遷移する（ピンチオフ領域をパス
してオーミック領域でオフ状態に遷移することはない）
こととなり、したがって、主制御ＦＥＴＱＡのオン／オ
フ制御の周期が安定したものとなる。
【０１５６】また、本実施形態の電源供給制御装置で
は、オン／オフ回数積算回路１０７において、主制御Ｆ
ＥＴＱＡのオン／オフ制御回数をコンデンサＣ３１に蓄
えられる電荷量で判断したが、駆動回路１１１の出力を
そのまま計数するカウンタによってオン／オフ回数積算
回路を構成してもよい。この場合、駆動回路１１１の出
力を計数するカウンタの計数値が所定値に達した時に、
過熱遮断用ＦＥＴＱＳをオン状態に遷移させて、主制御
ＦＥＴＱＡを遮断（オフ制御）することとなる。
は、オン／オフ回数積算回路１０７において、主制御Ｆ
ＥＴＱＡのオン／オフ制御回数をコンデンサＣ３１に蓄
えられる電荷量で判断したが、駆動回路１１１の出力を
そのまま計数するカウンタによってオン／オフ回数積算
回路を構成してもよい。この場合、駆動回路１１１の出
力を計数するカウンタの計数値が所定値に達した時に、
過熱遮断用ＦＥＴＱＳをオン状態に遷移させて、主制御
ＦＥＴＱＡを遮断（オフ制御）することとなる。
【０１５７】さらに、図１４は、第４の実施形態の電源
供給制御装置における回路構成（図９）に対して、オン
／オフ回数積算回路１０７'を付加した構成である。オ
ン／オフ回数積算回路１０７'の回路構成および作用に
ついては、図１３のものと同等である。なお、以上説明
した第６の実施形態の電源供給制御装置（図１３および
図１４）においては、オン／オフ回数積算回路１０７に
よる回数積算の後、過熱遮断機能即ち、温度センサ１２
１、ラッチ回路１２２および過熱遮断用ＦＥＴＱＳ（図
２参照）を用いて主制御ＦＥＴＱＡを遮断（オフ制御）
する構成としたが、以下のように変形した構成を用いる
ことも可能である。すなわち、第１の変形は、ＦＥＴＱ
３１のドレインを主制御ＦＥＴＱＡの真のゲート（Ｔ
Ｇ）に接続した構成であり、また第２の変形は、コンパ
レータＣＭＰ１の出力に禁止ゲート（２入力ＡＮＤゲー
ト）を設け、その禁止制御信号にＦＥＴＱ３１のドレイ
ン電位を用いる（ＦＥＴＱ３１のドレイン電位を２入力
ＡＮＤゲートの他方の入力に供給する）構成であり、さ
らに第３の変形は、ＦＥＴＱ３１のドレインを抵抗を介
してコンパレータＣＭＰ１の“＋"入力端子に接続した
構成である。但し、これらの変形構成においては、抵抗
Ｒ３１は不要となり、また、オン／オフ回数積算回路１
０７により主制御ＦＥＴＱＡの遮断を行ったことを情報
として保持するためには、ゲートをＦＥＴＱ３１のドレ
インに、ソースを電源電圧ＶＢまたはトランジスタＱ７
のコレクタに、ドレインを抵抗を介してＦＥＴＱ３１の
ゲートにそれぞれ接続し、さらにソース−ゲート間に抵
抗を接続したＦＥＴを設けて、ラッチを構成する必要が
ある。ここで、追加するＦＥＴはＦＥＴＱ３１とは逆の
導電型、即ちＮＭＯＳ型ＦＥＴＱ３１に対してＰＭＯＳ
型ＦＥＴを使用する。
供給制御装置における回路構成（図９）に対して、オン
／オフ回数積算回路１０７'を付加した構成である。オ
ン／オフ回数積算回路１０７'の回路構成および作用に
ついては、図１３のものと同等である。なお、以上説明
した第６の実施形態の電源供給制御装置（図１３および
図１４）においては、オン／オフ回数積算回路１０７に
よる回数積算の後、過熱遮断機能即ち、温度センサ１２
１、ラッチ回路１２２および過熱遮断用ＦＥＴＱＳ（図
２参照）を用いて主制御ＦＥＴＱＡを遮断（オフ制御）
する構成としたが、以下のように変形した構成を用いる
ことも可能である。すなわち、第１の変形は、ＦＥＴＱ
３１のドレインを主制御ＦＥＴＱＡの真のゲート（Ｔ
Ｇ）に接続した構成であり、また第２の変形は、コンパ
レータＣＭＰ１の出力に禁止ゲート（２入力ＡＮＤゲー
ト）を設け、その禁止制御信号にＦＥＴＱ３１のドレイ
ン電位を用いる（ＦＥＴＱ３１のドレイン電位を２入力
ＡＮＤゲートの他方の入力に供給する）構成であり、さ
らに第３の変形は、ＦＥＴＱ３１のドレインを抵抗を介
してコンパレータＣＭＰ１の“＋"入力端子に接続した
構成である。但し、これらの変形構成においては、抵抗
Ｒ３１は不要となり、また、オン／オフ回数積算回路１
０７により主制御ＦＥＴＱＡの遮断を行ったことを情報
として保持するためには、ゲートをＦＥＴＱ３１のドレ
インに、ソースを電源電圧ＶＢまたはトランジスタＱ７
のコレクタに、ドレインを抵抗を介してＦＥＴＱ３１の
ゲートにそれぞれ接続し、さらにソース−ゲート間に抵
抗を接続したＦＥＴを設けて、ラッチを構成する必要が
ある。ここで、追加するＦＥＴはＦＥＴＱ３１とは逆の
導電型、即ちＮＭＯＳ型ＦＥＴＱ３１に対してＰＭＯＳ
型ＦＥＴを使用する。
【０１５８】〔変形例〕次に、上記第１，第２，第３，
第４，第５および第６の実施形態の電源供給制御装置お
よび電源供給制御方法の変形例について、図１５を参照
して説明する。以上の各実施形態の説明では、基準電圧
生成手段を固定（上述の説明では、５［Ａ］負荷相当に
固定）しておき、第２負荷（抵抗Ｒｒ）の変更には過電
流判定値を変化させて対応していた。即ち、使用最大負
荷に合わせて抵抗Ｒ１，Ｒ２，Ｒ３を設定してチップを
作成し、負荷１０２が小さい場合はチップ外部に抵抗Ｒ
２に並列に可変抵抗ＲＶを追加して、過電流判定値を下
げていた。
第４，第５および第６の実施形態の電源供給制御装置お
よび電源供給制御方法の変形例について、図１５を参照
して説明する。以上の各実施形態の説明では、基準電圧
生成手段を固定（上述の説明では、５［Ａ］負荷相当に
固定）しておき、第２負荷（抵抗Ｒｒ）の変更には過電
流判定値を変化させて対応していた。即ち、使用最大負
荷に合わせて抵抗Ｒ１，Ｒ２，Ｒ３を設定してチップを
作成し、負荷１０２が小さい場合はチップ外部に抵抗Ｒ
２に並列に可変抵抗ＲＶを追加して、過電流判定値を下
げていた。
【０１５９】この方法では次のような問題点がある。第
１に、過電流判定値が大きくなるほど制御精度は低下す
る。第２に、ピンチオフ領域とオーミック領域では過電
流判定値を変える必要がある。この場合ピンチオフ領域
の過電流判定値は、厳密にはドレイン電流ＩＤの立ち上
がり勾配に合わせて設定する必要があるが、ドレイン電
流ＩＤ立ち上がり勾配は、配線インダクタンスおよび配
線抵抗が変わると変化するので、ぴったりに設定するこ
とは難しい。
１に、過電流判定値が大きくなるほど制御精度は低下す
る。第２に、ピンチオフ領域とオーミック領域では過電
流判定値を変える必要がある。この場合ピンチオフ領域
の過電流判定値は、厳密にはドレイン電流ＩＤの立ち上
がり勾配に合わせて設定する必要があるが、ドレイン電
流ＩＤ立ち上がり勾配は、配線インダクタンスおよび配
線抵抗が変わると変化するので、ぴったりに設定するこ
とは難しい。
【０１６０】この対策として、基準電圧生成手段を負荷
１０２に合わせて設定することが有効である。即ち、先
ず、負荷１０２の最大電流値を超える電流値に相当する
基準電圧生成手段を設定する。次に、基準電圧生成手段
におけるドレイン−ソース間電圧ＶDS（即ち、リファレ
ンスＦＥＴＱＢのドレイン−ソース間電圧ＶDSB ）を、
負荷駆動トランジスタ（即ち、主制御ＦＥＴＱＡのドレ
イン−ソース間電圧ＶDSA ）が少しでも越えれば過電流
値と判定する。
１０２に合わせて設定することが有効である。即ち、先
ず、負荷１０２の最大電流値を超える電流値に相当する
基準電圧生成手段を設定する。次に、基準電圧生成手段
におけるドレイン−ソース間電圧ＶDS（即ち、リファレ
ンスＦＥＴＱＢのドレイン−ソース間電圧ＶDSB ）を、
負荷駆動トランジスタ（即ち、主制御ＦＥＴＱＡのドレ
イン−ソース間電圧ＶDSA ）が少しでも越えれば過電流
値と判定する。
【０１６１】この手法では、過電流判定値をピンチオフ
領域とオーミック領域で変える必要はない。基準電圧生
成手段のドレイン−ソース間電圧ＶDSを越えたか否かで
判定すれば良いから、検出精度はコンパレータＣＭＰ１
の分解能だけで決まることになる。
領域とオーミック領域で変える必要はない。基準電圧生
成手段のドレイン−ソース間電圧ＶDSを越えたか否かで
判定すれば良いから、検出精度はコンパレータＣＭＰ１
の分解能だけで決まることになる。
【０１６２】また、温度ドリフト、ＩＣロット間ばらつ
き、配線インダクタンスおよび配線抵抗の影響を除去で
き、電源電圧の変動に対してもコンパレータＣＭＰ１が
正常に作動する限り影響を受けない。したがって、誤差
要素の少ない（ほとんど無い）電源供給制御装置および
電源供給制御方法を実現することができる。
き、配線インダクタンスおよび配線抵抗の影響を除去で
き、電源電圧の変動に対してもコンパレータＣＭＰ１が
正常に作動する限り影響を受けない。したがって、誤差
要素の少ない（ほとんど無い）電源供給制御装置および
電源供給制御方法を実現することができる。
【０１６３】なお、基準電圧生成手段の設定変更方法を
まとめて列挙すれば、次のようなものが考えられる。 （ａ）抵抗Ｒｒに並列に外部可変抵抗ＲＶを追加接続す
る。 （ｂ）抵抗Ｒｒをチップ外部に設置して、仕様に合わせ
て選択・設定する。 （ｃ）チップ内部の抵抗Ｒｒの抵抗値を変える。
まとめて列挙すれば、次のようなものが考えられる。 （ａ）抵抗Ｒｒに並列に外部可変抵抗ＲＶを追加接続す
る。 （ｂ）抵抗Ｒｒをチップ外部に設置して、仕様に合わせ
て選択・設定する。 （ｃ）チップ内部の抵抗Ｒｒの抵抗値を変える。
【０１６４】例えば図１５に示すように、チップ内部に
数種類の抵抗Ｒｒ１〜Ｒｒ４を並列に配置しておき、チ
ップをパッケージするとき、またはベアチップ実装する
ときに、抵抗Ｒｒ１〜Ｒｒ４の中からスイッチＳＷ２に
より選択接続することにより、基準電圧生成手段の設定
値（基準）を目標の仕様に設定することが可能となる。
これにより、電源供給制御装置を集積化する場合でも１
種類のチップで複数の仕様をカバーすることが可能とな
る。また抵抗の可変設定により、負荷の種別（ヘッドラ
ンプ、駆動モータ等）に応じた完全短絡、不完全短絡の
切り分けを確実に検出することが可能となり、短絡故障
に対する保護を精度良く行うことができる。
数種類の抵抗Ｒｒ１〜Ｒｒ４を並列に配置しておき、チ
ップをパッケージするとき、またはベアチップ実装する
ときに、抵抗Ｒｒ１〜Ｒｒ４の中からスイッチＳＷ２に
より選択接続することにより、基準電圧生成手段の設定
値（基準）を目標の仕様に設定することが可能となる。
これにより、電源供給制御装置を集積化する場合でも１
種類のチップで複数の仕様をカバーすることが可能とな
る。また抵抗の可変設定により、負荷の種別（ヘッドラ
ンプ、駆動モータ等）に応じた完全短絡、不完全短絡の
切り分けを確実に検出することが可能となり、短絡故障
に対する保護を精度良く行うことができる。
【０１６５】〔第７の実施形態〕次に、第７の実施形態
の電源供給制御装置について、図１６および図１７を参
照して説明する。
の電源供給制御装置について、図１６および図１７を参
照して説明する。
【０１６６】図１６の電源供給制御装置は、第４の実施
形態の電源供給制御装置における回路構成（図９）にお
いて、主制御ＦＥＴＱＡ，リファレンスＦＥＴＱＢにｐ
チャネル型素子を用いて構成したものであり、また、図
１７の電源供給制御装置は、第４の実施形態の電源供給
制御装置における回路構成（図９）において、主制御Ｆ
ＥＴＱＡ，リファレンスＦＥＴＱＢにＩＧＢＴ（Insula
ted Gate Bipolar Transistor）を用いて構成したもの
である。なお、図１６中の点線で囲った部分１１０ａｐ
および図１７中の点線で囲った部分１１０ａｉはそれぞ
れアナログ集積化されるチップ部分を示す。
形態の電源供給制御装置における回路構成（図９）にお
いて、主制御ＦＥＴＱＡ，リファレンスＦＥＴＱＢにｐ
チャネル型素子を用いて構成したものであり、また、図
１７の電源供給制御装置は、第４の実施形態の電源供給
制御装置における回路構成（図９）において、主制御Ｆ
ＥＴＱＡ，リファレンスＦＥＴＱＢにＩＧＢＴ（Insula
ted Gate Bipolar Transistor）を用いて構成したもの
である。なお、図１６中の点線で囲った部分１１０ａｐ
および図１７中の点線で囲った部分１１０ａｉはそれぞ
れアナログ集積化されるチップ部分を示す。
【０１６７】〔第８の実施形態〕次に、第８の実施形態
の電源供給制御装置および電源供給制御方法について、
図１８を参照して説明する。本実施形態の電源供給制御
装置は、第１、第５および第６の実施形態の電源供給制
御装置を合成した回路構成（図１、図１１および図１
３）に対して、過小電流検出の機能を付加したものであ
る。
の電源供給制御装置および電源供給制御方法について、
図１８を参照して説明する。本実施形態の電源供給制御
装置は、第１、第５および第６の実施形態の電源供給制
御装置を合成した回路構成（図１、図１１および図１
３）に対して、過小電流検出の機能を付加したものであ
る。
【０１６８】すなわち、電源１０１の出力電圧ＶＢを負
荷１０２に供給する経路に、半導体スイッチとしての主
制御ＦＥＴＱＡのドレインＤ−ソースＳＡを直列接続し
た構成の電源供給制御装置であり、図１８において、主
制御ＦＥＴＱＡを駆動制御する部分には、リファレンス
ＦＥＴＱＢ，第２リファレンスＱＣ、抵抗Ｒ１，Ｒ２，
Ｒ５，Ｒ１０，ＲＧ，Ｒｒ１，Ｒｒ２、ツェナーダイオ
ードＺＤ１、ダイオードＤ１、コンパレータＣＭＰ１，
ＣＭＰ２、駆動回路１１１およびスイッチＳＷ１を備え
ている。なお、図１８中の点線で囲った部分１１０ｆは
アナログ集積化されるチップ部分を示す。
荷１０２に供給する経路に、半導体スイッチとしての主
制御ＦＥＴＱＡのドレインＤ−ソースＳＡを直列接続し
た構成の電源供給制御装置であり、図１８において、主
制御ＦＥＴＱＡを駆動制御する部分には、リファレンス
ＦＥＴＱＢ，第２リファレンスＱＣ、抵抗Ｒ１，Ｒ２，
Ｒ５，Ｒ１０，ＲＧ，Ｒｒ１，Ｒｒ２、ツェナーダイオ
ードＺＤ１、ダイオードＤ１、コンパレータＣＭＰ１，
ＣＭＰ２、駆動回路１１１およびスイッチＳＷ１を備え
ている。なお、図１８中の点線で囲った部分１１０ｆは
アナログ集積化されるチップ部分を示す。
【０１６９】なお、半導体スイッチとしての主制御ＦＥ
ＴＱＡは、より詳しくは第１の実施形態と同様に図２に
示すような構成を備えたものであり、チャージポンプ３
０５、遮断ラッチ回路３０６、コンパレータＣＭＰ１、
駆動回路１１１およびスイッチＳＷ１等の機能や作用、
並びにリファレンスＦＥＴＱＢおよび抵抗Ｒｒによる基
準電圧の生成等々についても第１の実施形態と同様であ
る。また、突入電流の過電流判定を回避するマスキング
３０３は第５の実施形態の突入電流マスク回路１０５と
同等であり、オン／オフ回数の積算による遮断制御を行
なうＯＮ／ＯＦＦ計数積算回路３０４は第６の実施形態
のＯＮ／ＯＦＦ計数積算回路１０７と同等である。
ＴＱＡは、より詳しくは第１の実施形態と同様に図２に
示すような構成を備えたものであり、チャージポンプ３
０５、遮断ラッチ回路３０６、コンパレータＣＭＰ１、
駆動回路１１１およびスイッチＳＷ１等の機能や作用、
並びにリファレンスＦＥＴＱＢおよび抵抗Ｒｒによる基
準電圧の生成等々についても第１の実施形態と同様であ
る。また、突入電流の過電流判定を回避するマスキング
３０３は第５の実施形態の突入電流マスク回路１０５と
同等であり、オン／オフ回数の積算による遮断制御を行
なうＯＮ／ＯＦＦ計数積算回路３０４は第６の実施形態
のＯＮ／ＯＦＦ計数積算回路１０７と同等である。
【０１７０】ここでは、付加された過小電流検出機能を
実現する回路構成部分（第２リファレンスＦＥＴＱＣ、
抵抗Ｒｒ２、コンパレータＣＭＰ２）について、該回路
の機能や作用について説明する。
実現する回路構成部分（第２リファレンスＦＥＴＱＣ、
抵抗Ｒｒ２、コンパレータＣＭＰ２）について、該回路
の機能や作用について説明する。
【０１７１】先ず、第２リファレンスＦＥＴ（第３半導
体スイッチ）ＱＣおよび抵抗（第３負荷）Ｒｒ２は、特
許請求の範囲にいう第２基準電圧発生手段に該当する。
第２リファレンスＦＥＴＱＣのドレインおよびゲートは
それぞれ主制御ＦＥＴＱＡのドレイン（Ｄ）および真の
ゲート（ＴＧ）に接続され、第２リファレンスＦＥＴＱ
Ｃのソース（ＳＣ）は抵抗Ｒｒ２の一方の端子に接続さ
れ、抵抗Ｒｒ２の他の端子は接地電位（ＧＮＤ）に接続
されている。このように、第２リファレンスＦＥＴＱＣ
および主制御ＦＥＴＱＡのドレイン（Ｄ）およびゲート
（ＴＧ）を共通化することにより同一チップ１１０ｆへ
の集積化を容易にしている。
体スイッチ）ＱＣおよび抵抗（第３負荷）Ｒｒ２は、特
許請求の範囲にいう第２基準電圧発生手段に該当する。
第２リファレンスＦＥＴＱＣのドレインおよびゲートは
それぞれ主制御ＦＥＴＱＡのドレイン（Ｄ）および真の
ゲート（ＴＧ）に接続され、第２リファレンスＦＥＴＱ
Ｃのソース（ＳＣ）は抵抗Ｒｒ２の一方の端子に接続さ
れ、抵抗Ｒｒ２の他の端子は接地電位（ＧＮＤ）に接続
されている。このように、第２リファレンスＦＥＴＱＣ
および主制御ＦＥＴＱＡのドレイン（Ｄ）およびゲート
（ＴＧ）を共通化することにより同一チップ１１０ｆへ
の集積化を容易にしている。
【０１７２】また、第２リファレンスＦＥＴＱＣは、第
１実施形態（リファレンスＦＥＴＱＢ）と同様に、主制
御ＦＥＴＱＡと同一プロセスで同一チップ１１０ｆ上に
形成されたものを使用している。本実施形態における電
流検出手法は、第１の実施形態と同様に、コンパレータ
ＣＭＰ１およびＣＭＰ２による主制御ＦＥＴＱＡのドレ
イン−ソース間電圧ＶDSA と基準電圧および第２基準電
圧との差の検出によって行われることから、同一チップ
上にリファレンスＦＥＴＱＢ，第２リファレンスＱＣお
よび主制御ＦＥＴＱＡを形成することにより、電流検出
における同相的誤差要因、即ち電源電圧、温度ドリフト
やロット間のバラツキによる影響を除去（削減）するこ
とができる。さらに、抵抗Ｒｒ１（第２負荷）およびＲ
ｒ２（第３負荷）をチップ１１０ｆの外部に設置してい
るので、基準電圧および第２基準電圧へのチップ１１０
ｆの温度変化の影響を受け難くすることができ、高精度
の電流検出を実現することが可能となる。
１実施形態（リファレンスＦＥＴＱＢ）と同様に、主制
御ＦＥＴＱＡと同一プロセスで同一チップ１１０ｆ上に
形成されたものを使用している。本実施形態における電
流検出手法は、第１の実施形態と同様に、コンパレータ
ＣＭＰ１およびＣＭＰ２による主制御ＦＥＴＱＡのドレ
イン−ソース間電圧ＶDSA と基準電圧および第２基準電
圧との差の検出によって行われることから、同一チップ
上にリファレンスＦＥＴＱＢ，第２リファレンスＱＣお
よび主制御ＦＥＴＱＡを形成することにより、電流検出
における同相的誤差要因、即ち電源電圧、温度ドリフト
やロット間のバラツキによる影響を除去（削減）するこ
とができる。さらに、抵抗Ｒｒ１（第２負荷）およびＲ
ｒ２（第３負荷）をチップ１１０ｆの外部に設置してい
るので、基準電圧および第２基準電圧へのチップ１１０
ｆの温度変化の影響を受け難くすることができ、高精度
の電流検出を実現することが可能となる。
【０１７３】また、第２リファレンスＦＥＴＱＣの電流
容量が主制御ＦＥＴＱＡの電流容量よりも小さくなるよ
うに、それぞれのＦＥＴを構成する並列接続のトランジ
スタ数の比を（第２リファレンスＦＥＴＱＣのトランジ
スタ数：１個）＜（主制御ＦＥＴＱＡのトランジスタ
数：１０００個）となるように構成している。さらに、
抵抗Ｒｒ２の抵抗値は、負荷１０２に過小電流が流れる
ときの抵抗値×（主制御ＦＥＴＱＡのトランジスタ数：
１０００個／第２リファレンスＦＥＴＱＣのトランジス
タ数：１個）の値となるように設定される。
容量が主制御ＦＥＴＱＡの電流容量よりも小さくなるよ
うに、それぞれのＦＥＴを構成する並列接続のトランジ
スタ数の比を（第２リファレンスＦＥＴＱＣのトランジ
スタ数：１個）＜（主制御ＦＥＴＱＡのトランジスタ
数：１０００個）となるように構成している。さらに、
抵抗Ｒｒ２の抵抗値は、負荷１０２に過小電流が流れる
ときの抵抗値×（主制御ＦＥＴＱＡのトランジスタ数：
１０００個／第２リファレンスＦＥＴＱＣのトランジス
タ数：１個）の値となるように設定される。
【０１７４】コンパレータＣＭＰ２は、特許請求の範囲
にいう第２検出手段の一部を成す。コンパレータＣＭＰ
２の“＋"入力端子には、主制御ＦＥＴＱＡのソース電
圧ＶSAが供給され、“−"入力端子には、第２リファレ
ンスＦＥＴＱＣのソース電圧ＶSCが供給されている。つ
まり、“−"入力端子に供給される電位より“＋"入力端
子に供給される電位が大きいときに出力は有効（“Ｈ"
レベル）となり、“−"入力端子に供給される電位より
“＋"入力端子に供給される電位が小さいときに無効
（“Ｌ"レベル）となる。
にいう第２検出手段の一部を成す。コンパレータＣＭＰ
２の“＋"入力端子には、主制御ＦＥＴＱＡのソース電
圧ＶSAが供給され、“−"入力端子には、第２リファレ
ンスＦＥＴＱＣのソース電圧ＶSCが供給されている。つ
まり、“−"入力端子に供給される電位より“＋"入力端
子に供給される電位が大きいときに出力は有効（“Ｈ"
レベル）となり、“−"入力端子に供給される電位より
“＋"入力端子に供給される電位が小さいときに無効
（“Ｌ"レベル）となる。
【０１７５】最後に、第８の実施形態の電源供給制御装
置および電源供給制御方法における特徴および効果をま
とめれば、第１に、電流検出用のシャント抵抗を不要と
して電源供給経路の電力消費を抑制できることから大電
流回路に有利である点、第２に、半導体スイッチ（主制
御ＦＥＴＱＡ）のピンチオフ領域におけるダイナミック
検出方式であることから、電流感度が高く（約１０５
［ｍＶ／Ａ］）、電流検出精度が高い点、第３に、シン
プルな駆動制御で半導体スイッチ（主制御ＦＥＴＱＡ）
をオン／オフ制御することができ、過熱遮断機能やＯＮ
／ＯＦＦ計数積算回路３０４によりマイコン等のプログ
ラム処理に比して高速処理が可能である点、第４に、ワ
ンチップ化が容易で、該チップ化により装置の回路構成
を小型化でき、実装スペースを縮小できるとともに、装
置コストを削減できる点、第５に、電流検出が主制御Ｆ
ＥＴＱＡのドレイン−ソース間電圧ＶDSA と基準電圧お
よび第２基準電圧との差の検出によって行われることか
ら、同一チップ上にリファレンスＦＥＴＱＢ，第２リフ
ァレンスＱＣおよび主制御ＦＥＴＱＡを形成することに
より、電流検出における同相的誤差要因、即ち電源電
圧、温度ドリフトやロット間のバラツキによる影響を排
除することができる点、等々を挙げることができる。
置および電源供給制御方法における特徴および効果をま
とめれば、第１に、電流検出用のシャント抵抗を不要と
して電源供給経路の電力消費を抑制できることから大電
流回路に有利である点、第２に、半導体スイッチ（主制
御ＦＥＴＱＡ）のピンチオフ領域におけるダイナミック
検出方式であることから、電流感度が高く（約１０５
［ｍＶ／Ａ］）、電流検出精度が高い点、第３に、シン
プルな駆動制御で半導体スイッチ（主制御ＦＥＴＱＡ）
をオン／オフ制御することができ、過熱遮断機能やＯＮ
／ＯＦＦ計数積算回路３０４によりマイコン等のプログ
ラム処理に比して高速処理が可能である点、第４に、ワ
ンチップ化が容易で、該チップ化により装置の回路構成
を小型化でき、実装スペースを縮小できるとともに、装
置コストを削減できる点、第５に、電流検出が主制御Ｆ
ＥＴＱＡのドレイン−ソース間電圧ＶDSA と基準電圧お
よび第２基準電圧との差の検出によって行われることか
ら、同一チップ上にリファレンスＦＥＴＱＢ，第２リフ
ァレンスＱＣおよび主制御ＦＥＴＱＡを形成することに
より、電流検出における同相的誤差要因、即ち電源電
圧、温度ドリフトやロット間のバラツキによる影響を排
除することができる点、等々を挙げることができる。
【０１７６】
【発明の効果】以上説明したように、本発明の電源供給
制御装置および電源供給制御方法によれば、電源から負
荷への電力供給を半導体スイッチによってスイッチング
制御する際に、基準電圧生成手段（基準電圧生成ステッ
プ）により半導体スイッチに所定の負荷を接続した状態
における該半導体スイッチの端子間電圧の電圧特性とほ
ぼ等価な電圧特性を持つ基準電圧を生成し、半導体スイ
ッチの端子間電圧と基準電圧との差を検出手段（検出ス
テップ）によって検出し、制御手段（制御ステップ）に
より該検出された端子間電圧と基準電圧との差に応じて
半導体スイッチをオン／オフ制御することとし、また基
準電圧生成手段を、第２半導体スイッチと第２負荷とを
直列接続した回路を半導体スイッチおよび負荷に並列に
接続して構成し、第２半導体スイッチの端子間電圧を基
準電圧として生成して、半導体スイッチの端子間電圧と
基準電圧生成手段（基準電圧生成ステップ）によって生
成された基準電圧（正常状態）との差を検出することに
よって、電力供給経路の一部を成す半導体スイッチの端
子間電圧（即ち、電力供給経路の電流）が正常状態から
逸脱している程度を判定することとしたので、従来のシ
ャント抵抗を不要として装置の熱損失を抑え、また、完
全短絡による過電流のみならず、ある程度の短絡抵抗を
持つ不完全短絡などのレアショートが発生した場合の異
常電流をもハードウェア回路またはマイコン等のプログ
ラム処理によって連続的に検出でき、特に半導体スイッ
チのオン／オフ制御をハードウェア回路で構成した場合
はマイコンも不要であるため、実装スペースを縮小でき
るとともに、装置コストを大幅に削減することができ
る。
制御装置および電源供給制御方法によれば、電源から負
荷への電力供給を半導体スイッチによってスイッチング
制御する際に、基準電圧生成手段（基準電圧生成ステッ
プ）により半導体スイッチに所定の負荷を接続した状態
における該半導体スイッチの端子間電圧の電圧特性とほ
ぼ等価な電圧特性を持つ基準電圧を生成し、半導体スイ
ッチの端子間電圧と基準電圧との差を検出手段（検出ス
テップ）によって検出し、制御手段（制御ステップ）に
より該検出された端子間電圧と基準電圧との差に応じて
半導体スイッチをオン／オフ制御することとし、また基
準電圧生成手段を、第２半導体スイッチと第２負荷とを
直列接続した回路を半導体スイッチおよび負荷に並列に
接続して構成し、第２半導体スイッチの端子間電圧を基
準電圧として生成して、半導体スイッチの端子間電圧と
基準電圧生成手段（基準電圧生成ステップ）によって生
成された基準電圧（正常状態）との差を検出することに
よって、電力供給経路の一部を成す半導体スイッチの端
子間電圧（即ち、電力供給経路の電流）が正常状態から
逸脱している程度を判定することとしたので、従来のシ
ャント抵抗を不要として装置の熱損失を抑え、また、完
全短絡による過電流のみならず、ある程度の短絡抵抗を
持つ不完全短絡などのレアショートが発生した場合の異
常電流をもハードウェア回路またはマイコン等のプログ
ラム処理によって連続的に検出でき、特に半導体スイッ
チのオン／オフ制御をハードウェア回路で構成した場合
はマイコンも不要であるため、実装スペースを縮小でき
るとともに、装置コストを大幅に削減することができ
る。
【０１７７】また、本発明によれば、第２基準電圧生成
手段を、第３半導体スイッチと第３負荷とを直列接続し
た回路を半導体スイッチおよび負荷に並列に接続して構
成し、第３半導体スイッチの端子間電圧を第２基準電圧
として生成し、第２検出手段によって半導体スイッチの
端子間電圧と第２基準電圧との差を検出することとした
ので、第２基準電圧が持つ電圧特性を負荷に正常動作範
囲での最小電流を下回る目標電流が流れる状態における
電圧特性と極力等価となるように設定すれば、第２検出
手段によって過小電流を検出することができる。
手段を、第３半導体スイッチと第３負荷とを直列接続し
た回路を半導体スイッチおよび負荷に並列に接続して構
成し、第３半導体スイッチの端子間電圧を第２基準電圧
として生成し、第２検出手段によって半導体スイッチの
端子間電圧と第２基準電圧との差を検出することとした
ので、第２基準電圧が持つ電圧特性を負荷に正常動作範
囲での最小電流を下回る目標電流が流れる状態における
電圧特性と極力等価となるように設定すれば、第２検出
手段によって過小電流を検出することができる。
【０１７８】また、本発明によれば、第２半導体スイッ
チまたは第３半導体スイッチの電流容量が半導体スイッ
チの電流容量よりも小さくなるように設定し、負荷およ
び第２負荷または第３負荷の抵抗値比が半導体スイッチ
および第２半導体スイッチまたは第３半導体スイッチの
電流容量比と極力反比例するように設定することとした
ので、第２半導体スイッチおよび第２負荷を持つ基準電
圧生成手段、或いは第３半導体スイッチおよび第３負荷
を持つ第２基準電圧生成手段の回路構成を小型化でき、
実装スペースを縮小できるとともに、装置コストを削減
できる。
チまたは第３半導体スイッチの電流容量が半導体スイッ
チの電流容量よりも小さくなるように設定し、負荷およ
び第２負荷または第３負荷の抵抗値比が半導体スイッチ
および第２半導体スイッチまたは第３半導体スイッチの
電流容量比と極力反比例するように設定することとした
ので、第２半導体スイッチおよび第２負荷を持つ基準電
圧生成手段、或いは第３半導体スイッチおよび第３負荷
を持つ第２基準電圧生成手段の回路構成を小型化でき、
実装スペースを縮小できるとともに、装置コストを削減
できる。
【０１７９】また、本発明によれば、第２負荷または第
３負荷に複数個の抵抗を具備して該複数個の抵抗を選択
的に接続するか、或いは、第２負荷または第３負荷に並
列接続された可変抵抗を具備し、該可変抵抗の抵抗値を
変えて第２負荷または第３負荷の抵抗値を等価的に可変
設定することにより、また、半導体スイッチの端子間電
圧を分圧手段により抵抗値の比に基づく分圧比で分圧し
て検出手段に供給するようにし、該分圧手段の分圧比を
抵抗値の可変設定により調整することにより、基準電圧
生成手段または第２基準電圧生成手段の設定値（基準）
を目標の仕様に設定することとしたので、１種類のチッ
プで複数の仕様をカバーすることができ、負荷の種別に
応じた完全短絡、不完全短絡の切り分けを確実に検出す
ることが可能となり、短絡故障に対する保護を精度良く
行うことができる。
３負荷に複数個の抵抗を具備して該複数個の抵抗を選択
的に接続するか、或いは、第２負荷または第３負荷に並
列接続された可変抵抗を具備し、該可変抵抗の抵抗値を
変えて第２負荷または第３負荷の抵抗値を等価的に可変
設定することにより、また、半導体スイッチの端子間電
圧を分圧手段により抵抗値の比に基づく分圧比で分圧し
て検出手段に供給するようにし、該分圧手段の分圧比を
抵抗値の可変設定により調整することにより、基準電圧
生成手段または第２基準電圧生成手段の設定値（基準）
を目標の仕様に設定することとしたので、１種類のチッ
プで複数の仕様をカバーすることができ、負荷の種別に
応じた完全短絡、不完全短絡の切り分けを確実に検出す
ることが可能となり、短絡故障に対する保護を精度良く
行うことができる。
【０１８０】また、本発明によれば、半導体スイッチが
過熱した場合に該半導体スイッチをオフ制御して保護す
る過熱保護手段（過熱保護ステップ）を備え、ある程度
の短絡抵抗を持つ不完全短絡が発生したとき、制御手段
（制御ステップ、即ちオフ制御ステップおよびオン制御
ステップ）により、半導体スイッチのオン／オフ制御を
繰り返し行って電流を大きく変動させ、半導体スイッチ
の周期的な発熱作用によって過熱保護手段（過熱保護ス
テップ）による半導体スイッチの遮断を速めることがで
きるので、不完全短絡発生時の異常電流に対して高速な
応答を実現できる。
過熱した場合に該半導体スイッチをオフ制御して保護す
る過熱保護手段（過熱保護ステップ）を備え、ある程度
の短絡抵抗を持つ不完全短絡が発生したとき、制御手段
（制御ステップ、即ちオフ制御ステップおよびオン制御
ステップ）により、半導体スイッチのオン／オフ制御を
繰り返し行って電流を大きく変動させ、半導体スイッチ
の周期的な発熱作用によって過熱保護手段（過熱保護ス
テップ）による半導体スイッチの遮断を速めることがで
きるので、不完全短絡発生時の異常電流に対して高速な
応答を実現できる。
【０１８１】また、本発明によれば、半導体スイッチ、
第２半導体スイッチおよび第２負荷を含む基準電圧生成
手段、検出手段、制御手段、第２基準電圧生成手段、第
２検出手段または過熱保護手段を同一チップ上で集積化
することにより、装置の回路構成を小型化でき、実装ス
ペースを縮小できるとともに、装置コストを削減でき
る。また、本発明の電流検出手法は、検出手段または第
２検出手段による半導体スイッチの端子間電圧と基準電
圧または第２基準電圧との差の検出によって行われるこ
とから、同一チップ上に半導体スイッチおよび第２半導
体スイッチまたは第３半導体スイッチを形成することに
より、電流検出における同相的誤差要因、即ち電源電
圧、温度ドリフトやロット間のバラツキによる影響を除
去（削減）することができる。さらに、第２負荷または
第３負荷をチップ外部に設置することにより、基準電圧
または第２基準電圧へのチップの温度変化の影響を受け
難くすることができ、高精度の電流検出を実現すること
が可能となる。
第２半導体スイッチおよび第２負荷を含む基準電圧生成
手段、検出手段、制御手段、第２基準電圧生成手段、第
２検出手段または過熱保護手段を同一チップ上で集積化
することにより、装置の回路構成を小型化でき、実装ス
ペースを縮小できるとともに、装置コストを削減でき
る。また、本発明の電流検出手法は、検出手段または第
２検出手段による半導体スイッチの端子間電圧と基準電
圧または第２基準電圧との差の検出によって行われるこ
とから、同一チップ上に半導体スイッチおよび第２半導
体スイッチまたは第３半導体スイッチを形成することに
より、電流検出における同相的誤差要因、即ち電源電
圧、温度ドリフトやロット間のバラツキによる影響を除
去（削減）することができる。さらに、第２負荷または
第３負荷をチップ外部に設置することにより、基準電圧
または第２基準電圧へのチップの温度変化の影響を受け
難くすることができ、高精度の電流検出を実現すること
が可能となる。
【０１８２】また、本発明によれば、制御手段による半
導体スイッチのオン／オフ制御の周期を制御用クロック
として使用するので、制御用クロック専用の発振回路を
不要とすることができ、また、半導体スイッチ（ＦＥ
Ｔ）のオン／オフ制御の周期が安定していることから、
制御クロックとして安定したクロックを得ることができ
る。
導体スイッチのオン／オフ制御の周期を制御用クロック
として使用するので、制御用クロック専用の発振回路を
不要とすることができ、また、半導体スイッチ（ＦＥ
Ｔ）のオン／オフ制御の周期が安定していることから、
制御クロックとして安定したクロックを得ることができ
る。
【０１８３】また、本発明によれば、半導体スイッチが
オン状態となった後の一定期間、制御手段（制御ステッ
プ）による半導体スイッチのオン／オフ制御を禁止手段
（禁止ステップ）によって禁止することとしたので、負
荷立ち上げ時に突入電流が流れる際の過電流制御を禁止
して、負荷応答の遅れを抑制することができる。
オン状態となった後の一定期間、制御手段（制御ステッ
プ）による半導体スイッチのオン／オフ制御を禁止手段
（禁止ステップ）によって禁止することとしたので、負
荷立ち上げ時に突入電流が流れる際の過電流制御を禁止
して、負荷応答の遅れを抑制することができる。
【０１８４】また、本発明によれば、制御手段（制御ス
テップ）による半導体スイッチのオン／オフ制御時に、
過熱保護手段（過熱保護ステップ）によるオフ制御を過
熱遮断促進手段によって速めることとしたので、不完全
短絡時における半導体スイッチの遮断を速めて高速応答
を実現できる。
テップ）による半導体スイッチのオン／オフ制御時に、
過熱保護手段（過熱保護ステップ）によるオフ制御を過
熱遮断促進手段によって速めることとしたので、不完全
短絡時における半導体スイッチの遮断を速めて高速応答
を実現できる。
【０１８５】さらに、本発明によれば、回数制御手段
（回数制御ステップ）により、制御手段（制御ステッ
プ）による半導体スイッチのオン／オフ制御回数を積算
し、該制御回数が所定回数に達したときに半導体スイッ
チをオフ制御することとしたので、不完全短絡時でも半
導体スイッチの遮断を任意に設定した時間まで速めるこ
とができ、高速応答を実現できる。
（回数制御ステップ）により、制御手段（制御ステッ
プ）による半導体スイッチのオン／オフ制御回数を積算
し、該制御回数が所定回数に達したときに半導体スイッ
チをオフ制御することとしたので、不完全短絡時でも半
導体スイッチの遮断を任意に設定した時間まで速めるこ
とができ、高速応答を実現できる。
【図１】本発明の第１の実施形態の電源供給制御装置の
回路構成図である。
回路構成図である。
【図２】実施形態で使用する半導体スイッチ（主制御Ｆ
ＥＴ）の詳細な回路構成図である。
ＥＴ）の詳細な回路構成図である。
【図３】実施形態の電源供給制御装置および電源供給制
御方法が利用する原理を説明する説明図（その１）であ
り、オフ状態からオン状態への遷移時のドレイン−ソー
ス間電圧の立ち下がり特性の説明図である。
御方法が利用する原理を説明する説明図（その１）であ
り、オフ状態からオン状態への遷移時のドレイン−ソー
ス間電圧の立ち下がり特性の説明図である。
【図４】実施形態の電源供給制御装置および電源供給制
御方法が利用する原理を説明する説明図（その２）であ
り、概念的回路図である。
御方法が利用する原理を説明する説明図（その２）であ
り、概念的回路図である。
【図５】実施形態の電源供給制御装置および電源供給制
御方法が利用する原理を説明する説明図（その３）であ
り、主制御ＦＥＴのドレイン電流とゲート−ソース間電
圧との特性を説明する説明図である。
御方法が利用する原理を説明する説明図（その３）であ
り、主制御ＦＥＴのドレイン電流とゲート−ソース間電
圧との特性を説明する説明図である。
【図６】短絡故障時および通常動作時の実施形態の電源
供給制御装置における半導体スイッチの電流（ａ）と電
圧（ｂ）を例示する波形図である。
供給制御装置における半導体スイッチの電流（ａ）と電
圧（ｂ）を例示する波形図である。
【図７】本発明の第２の実施形態の電源供給制御装置の
回路構成図である。
回路構成図である。
【図８】本発明の第３の実施形態の電源供給制御装置の
回路構成図である。
回路構成図である。
【図９】本発明の第４の実施形態の電源供給制御装置の
回路構成図（その１）である。
回路構成図（その１）である。
【図１０】本発明の第４の実施形態の電源供給制御装置
の回路構成図（その２）である。
の回路構成図（その２）である。
【図１１】本発明の第５の実施形態の電源供給制御装置
の回路構成図（その１）である。
の回路構成図（その１）である。
【図１２】本発明の第５の実施形態の電源供給制御装置
の回路構成図（その２）である。
の回路構成図（その２）である。
【図１３】本発明の第６の実施形態の電源供給制御装置
の回路構成図（その１）である。
の回路構成図（その１）である。
【図１４】本発明の第６の実施形態の電源供給制御装置
の回路構成図（その２）である。
の回路構成図（その２）である。
【図１５】変形例の電源供給制御装置における第２負荷
（抵抗）の構成を説明する回路図である。
（抵抗）の構成を説明する回路図である。
【図１６】本発明の第７の実施形態の電源供給制御装置
の回路構成図（その１）である。
の回路構成図（その１）である。
【図１７】本発明の第７の実施形態の電源供給制御装置
の回路構成図（その２）である。
の回路構成図（その２）である。
【図１８】本発明の第８の実施形態の電源供給制御装置
の回路構成図である。
の回路構成図である。
【図１９】従来の半導体スイッチを備えた電源供給制御
装置の回路構成図である。
装置の回路構成図である。
１０１ 電源 １０２ 負荷 １０５，３０３ 突入電流マスク回路（禁止手段） １０６ 過熱遮断促進回路（過熱遮断促進手段） １０７，３０４ オン／オフ回数積算回路（回数制御
手段） １１０ａ〜１１０ｆ チップ構成部分 １１１ 駆動回路（制御手段） ＱＡ，ＱＦ 主制御ＦＥＴ（半導体スイッチ） ＲＧ 内部抵抗 ＱＢ リファレンスＦＥＴ（第２半導体スイッチ） ＱＣ 第２リファレンスＦＥＴ（第３半導体スイッ
チ） Ｒｒ，Ｒｒ１〜Ｒｒ４ 抵抗（第２負荷，第３負荷） Ｑ５，Ｑ６，Ｑ７ トランジスタ Ｑ１１〜Ｑ５４ ＦＥＴ ＣＭＰ１ コンパレータ（検出手段） ＣＭＰ２ コンパレータ（第２検出手段） Ｒ１〜Ｒ５５ 抵抗 ＲＶ 可変抵抗 ＺＤ１，ＺＤ２ ツェナーダイオード Ｄ１〜Ｄ５１ ダイオード Ｃ１１〜Ｃ３１ コンデンサ １２１ 温度センサ １２２ ラッチ回路 ＱＳ 過熱遮断用ＦＥＴ ＳＷ１，ＳＷ２ スイッチ ＶＢ 電源電圧 ３０５ チャージポンプ ＶＰ チャージポンプ出力電圧
手段） １１０ａ〜１１０ｆ チップ構成部分 １１１ 駆動回路（制御手段） ＱＡ，ＱＦ 主制御ＦＥＴ（半導体スイッチ） ＲＧ 内部抵抗 ＱＢ リファレンスＦＥＴ（第２半導体スイッチ） ＱＣ 第２リファレンスＦＥＴ（第３半導体スイッ
チ） Ｒｒ，Ｒｒ１〜Ｒｒ４ 抵抗（第２負荷，第３負荷） Ｑ５，Ｑ６，Ｑ７ トランジスタ Ｑ１１〜Ｑ５４ ＦＥＴ ＣＭＰ１ コンパレータ（検出手段） ＣＭＰ２ コンパレータ（第２検出手段） Ｒ１〜Ｒ５５ 抵抗 ＲＶ 可変抵抗 ＺＤ１，ＺＤ２ ツェナーダイオード Ｄ１〜Ｄ５１ ダイオード Ｃ１１〜Ｃ３１ コンデンサ １２１ 温度センサ １２２ ラッチ回路 ＱＳ 過熱遮断用ＦＥＴ ＳＷ１，ＳＷ２ スイッチ ＶＢ 電源電圧 ３０５ チャージポンプ ＶＰ チャージポンプ出力電圧
Claims (27)
- 【請求項１】 制御信号入力端子へ供給される制御信号
に応じてスイッチング制御され電源から負荷への電力供
給を制御する半導体スイッチと、 前記半導体スイッチの端子間電圧の電圧特性とほぼ等価
な電圧特性を持つ基準電圧を生成する基準電圧生成手段
と、 前記半導体スイッチの端子間電圧と前記基準電圧との差
を検出する検出手段と、 検出された端子間電圧と基準電圧との差に応じて前記半
導体スイッチをオン／オフ制御する制御手段と、 を有することを特徴とする電源供給制御装置。 - 【請求項２】 前記基準電圧生成手段は、前記半導体ス
イッチおよび前記負荷に並列接続され、前記制御信号に
応じてスイッチング制御される第２半導体スイッチと第
２負荷とを直列接続した回路を備え、 前記第２半導体スイッチの端子間電圧を前記基準電圧と
して生成することを特徴とする請求項１に記載の電源供
給制御装置。 - 【請求項３】 前記基準電圧生成手段の基準電圧が持つ
電圧特性は、前記半導体スイッチおよび前記負荷に正常
動作範囲での最大電流を超える目標電流が流れる状態に
おける電圧特性とほぼ等価であることを特徴とする請求
項１または２に記載の電源供給制御装置。 - 【請求項４】 前記半導体スイッチと前記第２半導体ス
イッチは、オフ状態からオン状態へ遷移する際の端子間
電圧の過渡的な電圧特性について等価な特性を持つこと
を特徴とする請求項２または３に記載の電源供給制御装
置。 - 【請求項５】 前記第２半導体スイッチの電流容量は前
記半導体スイッチの電流容量よりも小さく、前記負荷お
よび前記第２負荷の抵抗値比は前記半導体スイッチおよ
び第２半導体スイッチの電流容量比と極力反比例するよ
うに設定したことを特徴とする請求項２、３または４に
記載の電源供給制御装置。 - 【請求項６】 前記半導体スイッチおよび前記負荷に並
列接続され、前記制御信号に応じてスイッチング制御さ
れる第３半導体スイッチと第３負荷とを直列接続した回
路を備え、前記第３半導体スイッチの端子間電圧を、前
記半導体スイッチの端子間電圧の電圧特性とほぼ等価な
電圧特性を持つ第２基準電圧として生成する第２基準電
圧生成手段と、 前記半導体スイッチの端子間電圧と前記第２基準電圧と
の差を検出する第２検出手段と、を有することを特徴と
する請求項１、２、３、４または５に記載の電源供給制
御装置。 - 【請求項７】 前記第２基準電圧生成手段の基準電圧が
持つ電圧特性は、前記半導体スイッチおよび前記負荷に
正常動作範囲での最小電流を下回る目標電流が流れる状
態における電圧特性とほぼ等価であることを特徴とする
請求項６に記載の電源供給制御装置。 - 【請求項８】 前記半導体スイッチと前記第３半導体ス
イッチは、オフ状態からオン状態へ遷移する際の端子間
電圧の過渡的な電圧特性について等価な特性を持つこと
を特徴とする請求項６または７に記載の電源供給制御装
置。 - 【請求項９】 前記第３半導体スイッチの電流容量は前
記半導体スイッチの電流容量よりも小さく、前記負荷お
よび前記第３負荷の抵抗値比は前記半導体スイッチおよ
び第３半導体スイッチの電流容量比と極力反比例するよ
うに設定したことを特徴とする請求項６、７または８に
記載の電源供給制御装置。 - 【請求項１０】 前記第２負荷または前記第３負荷は、
複数個の抵抗を備え、 前記第２負荷または前記第３負荷の抵抗値は、前記複数
個の抵抗の選択接続により可変設定されることを特徴と
する請求項２、３、４、５、６、７、８または９に記載
の電源供給制御装置。 - 【請求項１１】 前記第２負荷または前記第３負荷に並
列接続された可変抵抗を有し、 前記第２負荷または前記第３負荷の抵抗値は、前記可変
抵抗により可変設定されることを特徴とする請求項２、
３、４、５、６、７、８、９または１０に記載の電源供
給制御装置。 - 【請求項１２】 前記半導体スイッチの端子間電圧を抵
抗値の比に基づく分圧比で分圧して前記検出手段に供給
する分圧手段、を有し、 前記分圧手段の分圧比は、抵抗値の可変設定により調整
されることを特徴とする請求項２、３、４、５、６、
７、８、９、１０または１１に記載の電源供給制御装
置。 - 【請求項１３】 前記制御手段は、検出された端子間電
圧と基準電圧との差が第１しきい値を超えたときに前記
半導体スイッチをオフ制御し、検出された端子間電圧と
基準電圧との差が第２しきい値を下回ったときに前記半
導体スイッチをオン制御することを特徴とする請求項
１、２、３、４、５、６、７、８、９、１０、１１また
は１２に記載の電源供給制御装置。 - 【請求項１４】 前記半導体スイッチが過熱した場合に
該半導体スイッチをオフ制御して保護する過熱保護手段
を有することを特徴とする請求項１、２、３、４、５、
６、７、８、９、１０、１１、１２または１３に記載の
電源供給制御装置。 - 【請求項１５】 前記半導体スイッチ、前記基準電圧生
成手段、前記検出手段、前記制御手段、前記第２基準電
圧生成手段、前記第２検出手段または前記過熱保護手段
は、同一チップ上に形成されることを特徴とする請求項
１、２、３、４、５、６、７、８、９、１０、１１、１
２、１３または１４に記載の電源供給制御装置。 - 【請求項１６】 前記基準電圧生成手段内の前記第２負
荷または前記第２基準電圧生成手段内の前記第３負荷
は、前記チップ外部に設置されることを特徴とする請求
項１５に記載の電源供給制御装置。 - 【請求項１７】 前記制御手段による前記半導体スイッ
チのオン／オフ制御の周期を制御用クロックとして使用
することを特徴とする請求項１、２、３、４、５、６、
７、８、９、１０、１１、１２、１３、１４、１５また
は１６に記載の電源供給制御装置。 - 【請求項１８】 前記半導体スイッチがオン状態となっ
た後の一定期間、前記制御手段による前記半導体スイッ
チのオン／オフ制御を禁止する禁止手段を有することを
特徴とする請求項１、２、３、４、５、６、７、８、
９、１０、１１、１２、１３、１４、１５、１６または
１７に記載の電源供給制御装置。 - 【請求項１９】 前記制御手段による前記半導体スイッ
チのオン／オフ制御時に、前記過熱保護手段によるオフ
制御を速める過熱遮断促進手段を有することを特徴とす
る請求項１４、１５、１６、１７または１８に記載の電
源供給制御装置。 - 【請求項２０】 前記制御手段による前記半導体スイッ
チのオン／オフ制御回数を積算し、該制御回数が所定回
数に達したときに前記半導体スイッチをオフ制御する回
数制御手段を有することを特徴とする請求項１、２、
３、４、５、６、７、８、９、１０、１１、１２、１
３、１４、１５、１６、１７、１８または１９に記載の
電源供給制御装置。 - 【請求項２１】 制御信号入力端子へ供給される制御信
号に応じてスイッチング制御され電源から負荷への電力
供給を制御する半導体スイッチを備えた電源供給制御装
置の電源供給制御方法において、 前記半導体スイッチの端子間電圧の電圧特性とほぼ等価
な電圧特性を持つ基準電圧を生成する基準電圧生成ステ
ップと、 前記半導体スイッチの端子間電圧と前記基準電圧との差
を検出する電圧検出ステップと、 検出された端子間電圧と基準電圧との差に応じて前記半
導体スイッチをオン／オフ制御する制御ステップと、 を有することを特徴とする電源供給制御方法。 - 【請求項２２】 前記基準電圧生成ステップにおいて前
記基準電圧が持つ電圧特性は、前記半導体スイッチおよ
び前記負荷に正常動作範囲での最大電流を超える目標電
流が流れる状態における電圧特性とほぼ等価であること
を特徴とする請求項２１に記載の電源供給制御方法。 - 【請求項２３】 前記制御ステップは、 検出された端子間電圧と基準電圧との差が第１しきい値
を超えたときに前記半導体スイッチをオフ制御するオフ
制御ステップと、 検出された端子間電圧と基準電圧との差が第２しきい値
を下回ったときに前記半導体スイッチをオン制御するオ
ン制御ステップと、 を有することを特徴とする請求項２１または２２に記載
の電源供給制御方法。 - 【請求項２４】 前記半導体スイッチが過熱した場合に
該半導体スイッチをオフ制御して保護する過熱保護ステ
ップを有することを特徴とする請求項２１、２２または
２３に記載の電源供給制御方法。 - 【請求項２５】 前記半導体スイッチがオン状態となっ
た後の一定期間、前記制御ステップによる前記半導体ス
イッチのオン／オフ制御を禁止する禁止ステップを有す
ることを特徴とする請求項２１、２２、２３または２４
に記載の電源供給制御方法。 - 【請求項２６】 前記制御ステップによる前記半導体ス
イッチのオン／オフ制御時に、前記過熱保護ステップに
よるオフ制御を速めることを特徴とする請求項２４また
は２５に記載の電源供給制御方法。 - 【請求項２７】 前記制御ステップによる前記半導体ス
イッチのオン／オフ制御回数を積算し、該制御回数が所
定回数に達したときに前記半導体スイッチをオフ制御す
る回数制御ステップを有することを特徴とする請求項２
１、２２、２３、２４、２５または２６に記載の電源供
給制御方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36148399A JP3706515B2 (ja) | 1998-12-28 | 1999-12-20 | 電源供給制御装置および電源供給制御方法 |
| BR9917593-2A BR9917593A (pt) | 1998-12-28 | 1999-12-27 | Dispositivo de controle de suprimento de energia e método de controle do mesmo |
| EP99126089A EP1017173A3 (en) | 1998-12-28 | 1999-12-28 | Power supply control device and method of controlling the same |
| KR1019990064213A KR100676544B1 (ko) | 1998-12-28 | 1999-12-28 | 전원공급제어장치 및 이 장치의 제어방법 |
| CNB991281098A CN1147998C (zh) | 1998-12-28 | 1999-12-28 | 电源控制设备及其控制方法 |
| US09/472,871 US6222355B1 (en) | 1998-12-28 | 1999-12-28 | Power supply control device for protecting a load and method of controlling the same |
| CA002293932A CA2293932C (en) | 1998-12-28 | 1999-12-29 | Power supply control device and method of controlling the same |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37387798 | 1998-12-28 | ||
| JP10-373877 | 1999-05-20 | ||
| JP14042199 | 1999-05-20 | ||
| JP11-140421 | 1999-05-20 | ||
| JP36148399A JP3706515B2 (ja) | 1998-12-28 | 1999-12-20 | 電源供給制御装置および電源供給制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001036393A true JP2001036393A (ja) | 2001-02-09 |
| JP3706515B2 JP3706515B2 (ja) | 2005-10-12 |
Family
ID=27318058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36148399A Expired - Fee Related JP3706515B2 (ja) | 1998-12-28 | 1999-12-20 | 電源供給制御装置および電源供給制御方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6222355B1 (ja) |
| EP (1) | EP1017173A3 (ja) |
| JP (1) | JP3706515B2 (ja) |
| KR (1) | KR100676544B1 (ja) |
| CN (1) | CN1147998C (ja) |
| BR (1) | BR9917593A (ja) |
| CA (1) | CA2293932C (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004080778A (ja) * | 2002-08-09 | 2004-03-11 | Semikron Elektron Gmbh | パワー半導体トランジスタを駆動するための回路装置 |
| JP2004247588A (ja) * | 2003-02-14 | 2004-09-02 | Auto Network Gijutsu Kenkyusho:Kk | 保護回路 |
| JP2010211387A (ja) * | 2009-03-09 | 2010-09-24 | Mitsubishi Electric Corp | Ｍｏｓｆｅｔモデル及びそのパラメータ抽出方法 |
| KR20180066950A (ko) * | 2016-12-09 | 2018-06-20 | 현대오트론 주식회사 | 배터리 단락 검출 장치 |
| CN114270205A (zh) * | 2019-08-28 | 2022-04-01 | 罗伯特·博世有限公司 | 用于通过功率半导体开关中的饱和检测来进行短路探测的方法和装置 |
Families Citing this family (76)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3628576B2 (ja) * | 1999-02-14 | 2005-03-16 | 矢崎総業株式会社 | 微少電流検出装置 |
| JP3631933B2 (ja) * | 1999-02-14 | 2005-03-23 | 矢崎総業株式会社 | スイッチングデバイス |
| JP2001110184A (ja) * | 1999-10-14 | 2001-04-20 | Hitachi Ltd | 半導体装置 |
| JP2001216033A (ja) * | 2000-02-02 | 2001-08-10 | Yazaki Corp | 電源供給制御装置および電源供給制御方法 |
| US6441679B1 (en) * | 2000-02-14 | 2002-08-27 | Yazaki Corporation | Semiconductor active fuse operating at higher supply voltage employing current oscillation |
| JP2001273983A (ja) * | 2000-03-27 | 2001-10-05 | Yazaki Corp | 調光装置 |
| JP3741949B2 (ja) * | 2000-07-24 | 2006-02-01 | 矢崎総業株式会社 | 半導体スイッチング装置 |
| JP3563333B2 (ja) * | 2000-08-04 | 2004-09-08 | Ｎｅｃエレクトロニクス株式会社 | インラッシュ電流対応ハイサイドスイッチ及び過電流制御方法 |
| US6329800B1 (en) * | 2000-10-17 | 2001-12-11 | Sigmatel | Method and apparatus for reducing power consumption in driver circuits |
| IT1316002B1 (it) * | 2000-11-08 | 2003-03-26 | St Microelectronics Srl | Regolatore di tensione per circuiti a basso consumo. |
| JP3914004B2 (ja) * | 2001-05-25 | 2007-05-16 | 矢崎総業株式会社 | 半導体素子の過電流検出・保護装置 |
| JP2003078361A (ja) * | 2001-08-31 | 2003-03-14 | Fujitsu Ltd | 電源回路及び半導体装置 |
| US6759891B2 (en) | 2002-04-29 | 2004-07-06 | Semiconductor Components Industries, L.L.C. | Thermal shutdown circuit with hysteresis and method of using |
| JP3990218B2 (ja) * | 2002-07-12 | 2007-10-10 | 矢崎総業株式会社 | 半導体素子の保護装置 |
| JP2004198335A (ja) * | 2002-12-20 | 2004-07-15 | Seiko Instruments Inc | 電圧検出回路 |
| US6989649B2 (en) * | 2003-07-09 | 2006-01-24 | A. O. Smith Corporation | Switch assembly, electric machine having the switch assembly, and method of controlling the same |
| JP4319012B2 (ja) * | 2003-11-25 | 2009-08-26 | セイコーインスツル株式会社 | 過電流保護回路及びボルテージレギュレータ |
| US8540493B2 (en) | 2003-12-08 | 2013-09-24 | Sta-Rite Industries, Llc | Pump control system and method |
| JP4278572B2 (ja) * | 2004-06-16 | 2009-06-17 | 矢崎総業株式会社 | 半導体スイッチの制御装置 |
| JP4398312B2 (ja) * | 2004-07-06 | 2010-01-13 | 矢崎総業株式会社 | 半導体スイッチの制御装置 |
| US20060022620A1 (en) * | 2004-07-27 | 2006-02-02 | Siemens Vdo Automotive Inc. | Series speed manipulation for dual fan module |
| US7686589B2 (en) | 2004-08-26 | 2010-03-30 | Pentair Water Pool And Spa, Inc. | Pumping system with power optimization |
| US7874808B2 (en) | 2004-08-26 | 2011-01-25 | Pentair Water Pool And Spa, Inc. | Variable speed pumping system and method |
| US8043070B2 (en) | 2004-08-26 | 2011-10-25 | Pentair Water Pool And Spa, Inc. | Speed control |
| US8602745B2 (en) | 2004-08-26 | 2013-12-10 | Pentair Water Pool And Spa, Inc. | Anti-entrapment and anti-dead head function |
| US8019479B2 (en) | 2004-08-26 | 2011-09-13 | Pentair Water Pool And Spa, Inc. | Control algorithm of variable speed pumping system |
| US8480373B2 (en) | 2004-08-26 | 2013-07-09 | Pentair Water Pool And Spa, Inc. | Filter loading |
| US7845913B2 (en) | 2004-08-26 | 2010-12-07 | Pentair Water Pool And Spa, Inc. | Flow control |
| US8469675B2 (en) | 2004-08-26 | 2013-06-25 | Pentair Water Pool And Spa, Inc. | Priming protection |
| US7583120B2 (en) * | 2006-11-21 | 2009-09-01 | Semiconductor Components Industries, L.L.C. | Power supply controller and method therefor |
| JP4914738B2 (ja) * | 2007-02-17 | 2012-04-11 | セイコーインスツル株式会社 | ボルテージレギュレータ |
| KR100821687B1 (ko) | 2007-05-29 | 2008-04-14 | 마노자동차(주) | 모터 보호용 회로를 구비한 자동 발판 제어 시스템 |
| JP4995647B2 (ja) * | 2007-06-12 | 2012-08-08 | 矢崎総業株式会社 | 過熱保護機能付き半導体装置の制御回路 |
| DE102007055104A1 (de) * | 2007-11-16 | 2009-07-30 | Atmel Duisburg Gmbh | Schaltungsanordnung zum Abgleich einer Widerstandsschaltung |
| JP5180714B2 (ja) * | 2008-07-17 | 2013-04-10 | ルネサスエレクトロニクス株式会社 | 負荷短絡保護回路 |
| US8313306B2 (en) | 2008-10-06 | 2012-11-20 | Pentair Water Pool And Spa, Inc. | Method of operating a safety vacuum release system |
| JP5381248B2 (ja) * | 2009-03-31 | 2014-01-08 | 株式会社オートネットワーク技術研究所 | 電力供給制御装置およびその制御方法 |
| US9556874B2 (en) | 2009-06-09 | 2017-01-31 | Pentair Flow Technologies, Llc | Method of controlling a pump and motor |
| JP2011071174A (ja) | 2009-09-24 | 2011-04-07 | Renesas Electronics Corp | 半導体装置、及び半導体装置の特性劣化検出方法 |
| BR112013014476A2 (pt) | 2010-12-08 | 2016-09-20 | Pentair Water Pool & Spa Inc | válvula de descarga de alívio de vácuo para um sistema de segurança de liberação de vácuo |
| CN102069776A (zh) * | 2010-12-13 | 2011-05-25 | 吴清芳 | 感应无骨架真空/静电吸盘式雨刮器 |
| JP5714924B2 (ja) * | 2011-01-28 | 2015-05-07 | ラピスセミコンダクタ株式会社 | 電圧識別装置及び時計制御装置 |
| US8791679B2 (en) * | 2011-03-31 | 2014-07-29 | Fairchild Semiconductor Corporation | Self-sustaining, high voltage tolerant power supply |
| BR112014010665A2 (pt) | 2011-11-01 | 2017-12-05 | Pentair Water Pool & Spa Inc | sistema e processo de bloqueio de vazão |
| JP5974548B2 (ja) * | 2012-03-05 | 2016-08-23 | 富士電機株式会社 | 半導体装置 |
| JP5952060B2 (ja) * | 2012-04-05 | 2016-07-13 | 矢崎総業株式会社 | 発熱保護回路及び発熱保護方法 |
| CN104272594B (zh) | 2012-05-01 | 2018-04-27 | 大岛俊蔵 | 过电流保护电源装置 |
| JP6030849B2 (ja) * | 2012-05-10 | 2016-11-24 | 矢崎総業株式会社 | 半導体スイッチの制御装置 |
| US9885360B2 (en) | 2012-10-25 | 2018-02-06 | Pentair Flow Technologies, Llc | Battery backup sump pump systems and methods |
| CN103219694B (zh) * | 2013-04-17 | 2015-09-23 | 宁波汉浦工具有限公司 | 过流保护电路 |
| CN103490391B (zh) * | 2013-08-30 | 2016-08-10 | 宁波凯耀电器制造有限公司 | 一种pwm输出短路保护电路 |
| CN108736867B (zh) * | 2013-11-14 | 2022-03-18 | 三菱电机株式会社 | 半导体开关元件的驱动电路 |
| US9797959B2 (en) | 2013-11-19 | 2017-10-24 | Qualcomm Incorporated | Battery fuel gauges using FET segment control to increase low current measurement accuracy |
| CN103683481B (zh) * | 2013-12-27 | 2015-05-20 | 无锡紫芯集成电路系统有限公司 | 无损耗单片集成电源选择电路 |
| EP2955849A1 (de) * | 2014-06-11 | 2015-12-16 | CT-Concept Technologie GmbH | Vorrichtung zum Erzeugen eines dynamischen Referenzsignals für eine Treiberschaltung für einen Halbleiter-Leistungsschalter |
| WO2017134824A1 (ja) | 2016-02-05 | 2017-08-10 | 俊蔵 大島 | 電源装置 |
| JP6323485B2 (ja) * | 2016-03-24 | 2018-05-16 | 株式会社オートネットワーク技術研究所 | 給電制御装置 |
| JP2017212870A (ja) * | 2016-05-20 | 2017-11-30 | 株式会社デンソー | スイッチング素子の駆動制御装置 |
| JP6740709B2 (ja) * | 2016-05-20 | 2020-08-19 | 株式会社オートネットワーク技術研究所 | 給電制御装置 |
| US10305362B2 (en) * | 2016-06-28 | 2019-05-28 | Fuji Electric Co., Ltd. | Semiconductor device |
| JP6663813B2 (ja) * | 2016-07-15 | 2020-03-13 | 矢崎総業株式会社 | 半導体スイッチ制御装置 |
| JP6834366B2 (ja) * | 2016-11-04 | 2021-02-24 | 船井電機株式会社 | 電源装置 |
| KR101793698B1 (ko) * | 2017-01-11 | 2017-11-03 | 주식회사 모스트파워 | 위상 제어장치 및 이를 이용한 위상 제어 방법 |
| JP6824103B2 (ja) * | 2017-04-25 | 2021-02-03 | 三菱電機株式会社 | 電力半導体装置および電力半導体駆動システム |
| CN107947123B (zh) * | 2017-10-24 | 2024-08-06 | 杭州必易微电子有限公司 | Acdc开关电源保护电路及acdc开关电源装置 |
| CN111357190B (zh) * | 2017-11-21 | 2024-01-23 | 索尼公司 | 传感器装置和感测方法 |
| JP6891835B2 (ja) * | 2018-02-22 | 2021-06-18 | 株式会社オートネットワーク技術研究所 | 制御装置 |
| CN111509693B (zh) * | 2019-01-31 | 2022-08-19 | 瑞昱半导体股份有限公司 | 切换装置与漏电控制方法 |
| JP7305987B2 (ja) * | 2019-03-07 | 2023-07-11 | 富士電機株式会社 | 半導体集積回路 |
| JP7118027B2 (ja) * | 2019-04-17 | 2022-08-15 | 三菱電機株式会社 | ゲートドライバ |
| CN113676170A (zh) * | 2020-05-15 | 2021-11-19 | 佛山市顺德区顺达电脑厂有限公司 | 具有过电流保护之电子装置 |
| CN113054622B (zh) * | 2021-03-31 | 2024-06-25 | 黄山学院 | 用于高压栅驱动芯片的高精度宽电压范围过温保护电路 |
| CN116031830B (zh) * | 2023-03-28 | 2023-06-13 | 深圳市德晟达电子科技有限公司 | 一种采用阻抗侦测的负载开关保护电路 |
| CN116260107B (zh) * | 2023-05-16 | 2023-08-01 | 盈力半导体(上海)有限公司 | buck电路和DC-DC芯片 |
| CN117118029B (zh) * | 2023-09-06 | 2024-02-02 | 南京模砾半导体有限责任公司 | 基于锂电池包短路保护放电mos管的优化方法 |
| CN118391241B (zh) * | 2024-06-25 | 2024-08-27 | 山东黄海智能装备有限公司 | 一种用于牙科治疗机的磨牙喷水速度控制优化方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4430608A (en) * | 1981-12-22 | 1984-02-07 | Hughes Aircraft Company | Base drive circuit |
| US4750079A (en) * | 1986-05-27 | 1988-06-07 | Motorola, Inc. | Low side switch integrated circuit |
| US4890009A (en) * | 1987-04-30 | 1989-12-26 | Hitachi, Ltd. | Monolithic integrated circuit device |
| GB2207315B (en) * | 1987-06-08 | 1991-08-07 | Philips Electronic Associated | High voltage semiconductor with integrated low voltage circuitry |
| US4893158A (en) * | 1987-06-22 | 1990-01-09 | Nissan Motor Co., Ltd. | MOSFET device |
| DE3936544A1 (de) * | 1988-12-21 | 1990-06-28 | Siemens Ag | Schaltungsanordnung zum schutz eines leistungs-mosfet |
| JPH06244693A (ja) * | 1992-03-03 | 1994-09-02 | Nec Corp | Ｍｏｓ電界効果トランジスタスイッチ回路 |
| JPH1014099A (ja) * | 1996-06-21 | 1998-01-16 | Nec Corp | 過電流検出回路 |
| US5998981A (en) * | 1997-06-03 | 1999-12-07 | International Business Machines Corporation | Weak inversion NMOS regulator with boosted gate |
-
1999
- 1999-12-20 JP JP36148399A patent/JP3706515B2/ja not_active Expired - Fee Related
- 1999-12-27 BR BR9917593-2A patent/BR9917593A/pt not_active Application Discontinuation
- 1999-12-28 EP EP99126089A patent/EP1017173A3/en not_active Withdrawn
- 1999-12-28 KR KR1019990064213A patent/KR100676544B1/ko not_active IP Right Cessation
- 1999-12-28 US US09/472,871 patent/US6222355B1/en not_active Expired - Lifetime
- 1999-12-28 CN CNB991281098A patent/CN1147998C/zh not_active Expired - Fee Related
- 1999-12-29 CA CA002293932A patent/CA2293932C/en not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004080778A (ja) * | 2002-08-09 | 2004-03-11 | Semikron Elektron Gmbh | パワー半導体トランジスタを駆動するための回路装置 |
| JP2004247588A (ja) * | 2003-02-14 | 2004-09-02 | Auto Network Gijutsu Kenkyusho:Kk | 保護回路 |
| JP2010211387A (ja) * | 2009-03-09 | 2010-09-24 | Mitsubishi Electric Corp | Ｍｏｓｆｅｔモデル及びそのパラメータ抽出方法 |
| KR20180066950A (ko) * | 2016-12-09 | 2018-06-20 | 현대오트론 주식회사 | 배터리 단락 검출 장치 |
| KR101887497B1 (ko) * | 2016-12-09 | 2018-08-13 | 현대오트론 주식회사 | 배터리 단락 검출 장치 |
| CN114270205A (zh) * | 2019-08-28 | 2022-04-01 | 罗伯特·博世有限公司 | 用于通过功率半导体开关中的饱和检测来进行短路探测的方法和装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1265539A (zh) | 2000-09-06 |
| CA2293932A1 (en) | 2000-06-28 |
| US6222355B1 (en) | 2001-04-24 |
| KR20000048460A (ko) | 2000-07-25 |
| JP3706515B2 (ja) | 2005-10-12 |
| CA2293932C (en) | 2003-04-29 |
| EP1017173A2 (en) | 2000-07-05 |
| EP1017173A3 (en) | 2003-07-30 |
| KR100676544B1 (ko) | 2007-01-30 |
| CN1147998C (zh) | 2004-04-28 |
| BR9917593A (pt) | 2002-09-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050104 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050420 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050617 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050713 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050729 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090805 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090805 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100805 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110805 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120805 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130805 Year of fee payment: 8 |
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