KR20000048460A - 전원공급제어장치 및 이 장치의 제어방법 - Google Patents

Abstract

본 발명에 따르면, 전원(101)에서 부하(103)로 진행하는 전원공급을 반도체 스위치QA에 의해 스위칭방식으로 제어할 때, 기준전압발생수단(QB,Rr)이 발생시키는 기준전압(VDSB)은 소정의 부하에 접속되는 반도체 스위치QA의 단자 사이의 전압과 실질적으로 같은 전압특성을 갖는다. 검출수단CMP1은 반도체스위치QA의 단자 전압과 기준전압(VDSA) 사이의 차를 검출하며, 제어수단은 게이트구동기(111) 및 CMP1를 가지고, 반도체스위치의 단자전압(VDSA)과 기준전압(VDSB) 사이의 차에 따라 반도체스위치QA의 온/오프제어를 행한다.

Description

전원공급제어장치 및 이 장치의 제어방법{POWER SUPPLY CONTROL DEVICE AND METHOD OF CONTROLLING THE SAME}

본 발명은 전원공급제어장치 및 이 장치를 제어하는 방법에 관한 것으로서, 특히 반도체 스위치가 장착되어 제어신호에 따른 스위칭 제어를 통해 전원으로부터 부하로 전원공급을 제어하는 전원공급제어장치 및 이 장치의 제어방법에 관한 것이다.

종래, 도 19에 나타낸 바와같이 반도체 스위치가 장착된 전원공급제어장치가 알려져 있다. 이 종래의 전원공급제어장치는 차량에서 그 배터리로부터 각 부하로 전력을 선택적으로 공급하고, 부하에 대한 전력공급을 제어한다.

도면에서 알 수 있는 바와같이, 전원공급제어장치는 분류기RS와 열형FET의 드레인D-소스S 사이의 통로가 직렬로 연결되어 전원(101)의 출력전압VB을 헤드램프,파워 윈도우용 구동모터 등에 인가되도록 배치된다. 전원공급제어장치는 분류기RS를 흐르는 전류를 검출하여 하드웨어의 회로에 의해 열형FET QF의 구동을 제어하는 구동기(901)와, 구동기(901)에 의해 감시된 전류값에 따라 열형FET QF에 대해 구동신호의 온/오프제어를 행하는 A/D변환기(902), 그리고 마이크로컴퓨터(즉, CPU)(903)를 포함한다.

온도센서(도시 안됨)를 포함하는 열형FET QF는 열형FET QF의 온도가 소정의 온도 이상으로 상승할 때 내장된 게이트차단회로가 열형 FET QF를 턴 오프하는 과열차단기능을 가지고 있다. 도면에 있어서, RG는 저항이고, ZD1은 제너다이오드로서 게이트G-소스S 통로 간 전압을 12V로 유지하면서 과전압용 바이패스를 형성한다.

종래의 전원공급제어장치는 또한 부하(102) 또는 열형 FET QF의 드레인-소스 통로를 통해 흐르는 과전류에 대해 보호기능을 갖는다. 즉, 전원공급제어장치는 구동기(901), 전류감시회로서의 차동증폭기(911)(913), 전류제한회로로서 사용되는 또다른 차동증폭기(912), 마이크로컴퓨터(903)로부터 온/오프제어신호 및 전류제한 회로로부터의 과전류판정결과신호에 따라 열형FET QF의 게이트G를 구동하는 구동회로(914)를 포함한다.

분류기RS 양단간 전압하강, 즉 과전류가 검출되면 중폭기(912)를 통해 전류가 판정값(상한값)을 초과하였음을 판정하며, 이때 구동회로(1914)는 열형FET QF를 턴 오프하고, 반대로 전류가 판정값(하한값) 아래로 감소하면 열형 FET QF를 턴온한다.

마이크로컴퓨터(903)는 항상 전류모니터회로(차동증폭기911 및 913)를 이용하여 전류를 감시한다. 정상전류값을 초과하여 비정상적인 전류가 흐르면 열형 FET QF에 대한 구동신호를 차단하여 열형 FET QF를 차단한다. 마이크로컴퓨터(903)가 오프 제어를 위해 구동신호를 출력하기 전에 열형 FET QF의 온도가 소정의 온도값을 초과하면 열형 FET QF가 과열 차단기능에 의해 턴오프된다.

종래 전원제어장치에 있어서, 전원공급통로에 직렬로 접속된 분류기RS는 전류검출에 필요하다. 최근의 열형FET의 경우 온-저항이 감소하여 부하전류가 크다. 이러한 이유로 분류기의 열손실이 무시할 수 없는 수준에 이르고 있다.

부하(102) 또는 배선에 강한 완전단락현상이 발생하여 대전류가 흐를 때, 과열차단기능 및 과전류제한회로가 효과적으로 기능한다. 그러나 특정양의 단락저항을 갖는 층단락 같은 불완전단락이 발생하여 작은 단락전류가 흐를 때는 과열차단기능 및 과전류제한회로가 기능하지 않는다. 이 경우 취할 수 있는 조치는 마이크로컴퓨터(903)가 전류감시회로로 비정상전류를 검출하고, 열형 FET QF를 차단하는 것이다. 그러나, 마이크로컴퓨터에 의한 제어는 비정상전류에 대해 느리게 반응하는 단점이 있다.

분류기RS, 마이크로컴퓨터(903) 등을 이용할 경우는 필연적으로 큰 공간이 필요하게 된다. 또, 이들 부품은 상대적으로 비용이 높아 전원공급제어장치의 제조에 비용이 높아지는 단점이 있다.

따라서, 본 발명의 목적은 전류검출용 전원공급통로에 직렬로 접속된 분류기를 이용할 필요가 없어 열손실을 줄일 수 있고, 특정량의 단락저항을 갖는 층단락과 같은 불완전 단락이 발생하였을 때의 비정상전류에 대해서도 신속하게 반응할 수 있으며, 집적회로로 구성할 수도 있고 제조비용도 감소할 수 있는 전원공급제어장치 및 이 장치의 제어방법을 제공하는 것이다.

도 1은 본 발명의 제1실시예를 나타내는 전원공급제어장치의 회로도.

도 2는 제1실시예에 사용되는 반도체 스위치(열형 FET)를 상세히 나타내는 회로도.

도 3은 본 발명의 제1실시예를 구성하는 전원공급제어장치의 원리 및 이 장치의 제어방법을 설명하는 설명도로서, FET가 오프상태로부터 온 상태로 전이 할 때 드레인-소스 간 전압의 하강특성곡선을 나타내는 도면.

도 4는 전원공급제어장치의 원리 및 이 장치의 제어방법을 설명하는 설명도로서, 개념적인 회로도를 나타내는 도면.

도 5는 전원공급제어장치의 원리 및 이 장치의 제어방법을 설명하는 설명도로서, 게이트-소스 간 전압에 대하여 열형FET의 드레인전류의 변화를 나타내는 도면.

도 6a 및 도 6b 는 전원공급제어장치가 단란회로가 될 때, 그리고 정상동작을 할때 전원공급제어장치에 사용되는 반도체스위치에서의 전류(도 6a) 및 전원(도 6b) 파형을 나타내는 도면.

도 7은 본 발명의 제2실시예로서 전원공급제어장치를 나타내는 회로도.

도 8은 본 발명의 제3실시예로서 전원공급제어장치를 나타내는 회로도.

도 9는 본 발명의 제4실시예로서 전원공급제어장치를 나타내는 회로도.

도 10은 본 발명의 제4실시예로서 전원공급제어장치를 나타내는 회로도.

도 11은 본 발명의 제5실시예로서 전원공급제어장치를 나타내는 회로도.

도 12는 본 발명의 제5실시예로서 전원공급제어장치를 나타내는 희도로.

도 13은 본 발명의 제6실시예로서 전원공급제어장치를 나타내는 회로도.

도 14는 본 발명의 제6실시예로서 전원공급제어장치를 나타내는 회로도.

도 15는 전원공급제어장치의 변형예로서 제2부하(저항)를 나타내는 회로도.

도 16은 본 발명의 제7실시예로서 전원공급제어장치를 나타내는 회로도.

도 17은 본 발명의 제7실시예로서 전원공급제어장치를 나타내는 회로도.

도 18은 본 발명의 제8실시예로서 전원공급제어장치를 나타내는 회로도.

도 19는 종래기술로서 반도체 스위치가 장착된 전원공급제어장치를 나타내는 회로도.

본 발명의 제1구성특징에 따른 전원공급제어장치는

전환될 제어신호입력단자에 인가되는 제어신호에 응답하여 전원으로부터 부하로 전원공급을 제어하는 반도체스위치와,

상기 반도체스위치 단자들 사이의 전압특성과 실질적으로 같은 전압특성을 갖는 기준전압을 발생하는 기준전압발생수단과,

상기 반도체스위치 단자들 간의 전압과 상기 기준전압 사이의 차를 검출하는 검출수단과,

상기 반도체스위치 단자들 간의 전압과 상기 기준전압 사이의 상기 차에 따라서 상기 반도체스위치의 온/오프제어를 행하는 제어수단을

구비한다.

본 발명의 제2구성특징에 따른 전원공급제어장치는 제1구성특징을 전제로 상기 기준전압발생수단이 상기 반도체스위치 및 상기 부하와 병렬로 접속된 회로를 포함하고, 상기 회로는 제2반도체스위치 및 제2부하로된 직렬회로를 가지고 상기 기준전압으로서 상기 제2반도체스위치의 단자들 간의 전압을 발생시키는 것을 특징으로 한다.

본 발명의 제3구성특징에 따른 전원공급제어장치는 제1 또는 제2구성특징을 전제로 상기 기준전압발생수단의 기준전압의 전압특성이 정상동작범위 내에서 최대전류를 초과한 목표전류가 상기 반도체스위치 및 상기 부하로 흐르는 상태에서의 전압특성과 실질적으로 동일한 것을 특징으로 한다.

본 발명의 제4구성특징에 따른 전원공급제어장치는 제2또는 제3구성특징을 전제로 상기 반도체스위치가 오프 상태로부터 온 상태로 전이할 때 상기 반도체 단자들 간의 전압의 과도특성은 상기 제2반도체스위치가 그 상태를 전이할 때의 과도특성과 같은 것을 특징으로 한다.

본 발명의 제5구성특징에 따른 전원공급제어장치는 제2 내지 제4구성특징을 전제로 상기 제2반도체스위치의 전류용량이 상기 반도체스위치의 전류용량 보다 작고, 상기 부하와 상기 제2부하의 저항비는 상기 반도체스위치 및 상기 제2반도체스위치의 전류용량비에 실질적으로 역비례하는 것을 특징으로 한다.

본 발명의 제6구성특징에 따른 전원공급제어장치는 제1 내지 제5구성특징을 전제로 제2기준전압발생수단 및 제2검출수단을 더 포함하며, 상기 제2기준전압발생수단은 상기 반도체스위치의 단자들 간의 전압특성과 실질적으로 같은 제2기준전압을 발생시키며, 상기 제2기준전압은 상기 제2반도체스위치의 단자들 간의 전압이고, 상기 제2기준전압발생수단은 상기 반도체스위치 및 상기 부하와 병렬로 접속된 회로를 가지며, 이 회로는 상기 제어신호에 따라 전환된 제1반도체스위치 및 제3부하를 가지는 직렬회로를 포함하고, 상기 제2검출수단은 상기 반도체스위치들 간의 단자 사이의 전압과 상기 제2기준전압 사이의 차를 검출하는 것을 특징으로 한다.

본 발명의 제7구성특징에 따른 전원공급제어장치는 제6구성특징을 전제로 상기 제2기준전압발생수단의 기준전압 특성이 정상동작범위 내에서 최소전류 이하의 목표전류가 상기 반도체스위치 및 상기 부하에 흐르는 상태에서의 전압특성과 실질적으로 같은 것을 특징으로 한다.

본 발명의 제8구성특징에 따른 전원공급제어장치는 제6 또는 제7구성특징을 전제로 상기 반도체스위치가 오프상태에서 온상태로 전이할 때의 단자들 간의 전압과도특성이 상기 제3반도체스위치가 그 상태를 전이할 때의 전압과도특성과 같은 것을 특징으로 한다.

본 발명의 제9구성특징에 따른 전원공급제어장치는 제6 내지 제8구성특징을 전제로 상기 제3반도체스위치의 전류용량이 상기 반도체스위치의 전류용량 보다 작고, 상기 부하와 상기 제3부하의 저항비가 상기 반도체스위치와 상기 제3반도체스위치의 전류용량비에 실질적으로 역비례하는 것을 특징으로 한다.

본 발명의 제10구성특징에 따른 전원공급제어장치는 제2 내지 제9구성특징을 전제로 상기 제2부하 및 제3부하 중 하나가 다수의 저항을 가지고 있으며, 상기 제2부하 및 제3부하 중 하나의 저항값이 상기 다수의 저항을 선택적으로 접속하여 조절할 수 있는 것을 특징으로 한다.

본 발명의 제11구성특징에 따른 전원공급제어장치는 제2내지 제10구성특징을 전제로 상기 제2부하 및 제3부하 중 하나가 병렬접속된 가변저항을 포함하며, 상기 제2부하 및 제3부하 중 한 저항값은 상기 가변저항에 의해 조절가능한 것을 특징으로 한다.

본 발명의 제12구성특징에 따른 전원공급제어장치는 제2 내지 제11구성특징을 전제로 저항값비에 기초하여 전압분배비로 상기 반도체스위치의 단자간 전압을 분배하고, 상기 검출수단으로 이 분배전압을 인가하는 전압분배수단을 포함하며, 상기 전압분배수단의 상기 전압분배비는 저항값변경을 통해 조절되는 것을 특징으로 한다.

본 발명의 제13구성특징에 따른 전원공급제어장치는 제1 내지 제12구성특징을 전제로 검출된 단자간 전압과 상기 기준전압 간의 차가 제1드레숄드값을 초과할 때 상기 제어수단은 상기 반도체스위치의 오프 제어를 행하고, 검출된 단자간 전압과 상기 기준전압 간의 차가 상기 제2드레숄드값 이하가 될 때 상기 반도체스위치의 온 제어를 행하는 것을 특징으로 한다.

본 발명의 제14구성특징에 따른 전원공급제어장치는 제1 내지 제13구성특징을 전제로 상기 반도체스위치가 소정의 값을 초과하여 가열될 때 상기 반도체스위치의 오프제어를 행하여 상기 반도체스위치를 보호하는 과열보호수단을 포함하는 것을 특징으로 한다.

본 발명의 제15구성특징에 따른 전원공급제어장치는 제1항 내지 제14구성특징을 전제로 상기 반도체스위치, 상기 기준전압발생수단, 상기 검출수단, 상기 제어수단, 상기 제2기준전압발생수단, 상기 제2검출수단 및 상기 과열보호수단이 단일칩에 결합되는 것을 특징으로 한다.

본 발명의 제16구성특징에 따른 전원공급제어장치는 제15구성특징을 전제로 상기 기준전압발생수단 내의 상기 제2부하 및 상기 제2기준전압발생수단 내의 제3부하가 상기 칩의 외측에 장착되는 것을 특징으로 한다.

본 발명의 제17구성특징에 따른 전원공급제어장치는 제1 내지 제16구성특징을 전제로 상기제어수단에 의한 상기 반도체스위치의 온/오프제어 주기를 제어클록주기로서 사용하는 것을 특징으로 한다.

본 발명의 제18구성특징에 따른 전원공급제어장치는 제1 내지 제17구성특징을 전제로 상기 반도체스위치가 턴온된 후의 고정기간 중에 반도체스위치에 의해 제어수단이 온/오프제어를 행하는 것을 금지하는 금지수단을 더 포함한다.

본 발명의 제19구성특징에 따른 전원공급제어장치는 제14 내지 제18구성특징을 전제로 상기 제어수단이 상기 반도체스위치의 온/오프제어를 행할 때 상기 과열보호수단에 의해 오프제어를 촉진하는 과열차단촉진수단을 더 포함하는 것을 특징으로 한다.

본 발명의 제20구성특징에 따른 전원공급제어장치는 제1 내지 제19구성특징을 전제로 제어수단에 의해 상기 반도체스위치의 온/오프제어 회수를 적산하는 시간제어수단을 더 포함하고, 온/오프제어의 회수가 소정의 회수에 도달할 때 상기 회수제어수단이 상기 반도체스위치의 오프제어를 행하는 것을 특징으로 한다.

본 발명의 또다른 양태에 따른 전원공급제어장치의 제1제어방법은 전환될 제어신호입력단자에 인가되는 제어신호에 반응하여 전원으로부터 부하로 전력공급을 제어하는 전원공급제어장치의 제어방법으로서

상기 반도체스위치 단자 간의 전압특성과 실질적으로 같은 전압특성을 갖는 기준전압을 발생시키는 단계와,

상기 반도체스위치 단자간 전압과 상기 기준전압 사이의 차를 검출하는 단계와,

상기 반도체스위치 단자간 전압과 상기 기준전압 사이의 차에 따라서 상기 반도체스위치의 온/오프제어를 행하는 단계를

구비하는 것을 특징으로 한다.

본 발명의 제2제어방법은 제1제어방법을 전제로, 상기 기준전압발생단계에서 기준전압의 전압특성이 정상동작범위 내에서 최대전류를 초과하는 목표전류가 상기 반도체스위치 및 상기 부하로 흐르는 상태에서의 전압특성과 실질적으로 같은 것을 특징으로 한다.

본 발명의 제3제어방법은 제1 내지 제2제어방법을 전제로, 검출된 단자간 전압과 상기 기준전압 사이의 차가 제1드레숄드값을 초과할 때 상기 반도체스위치의 오프제어를 행하는 단계와, 검출된 단자간 전압과 상기 기준전압 사이의 차가 상기 제2드레숄드값 이하가 될 때 상기 반도체스위치의 온 제어를 행하는 단계를 더 포함한다.

본 발명의 제4제어방법은 제1 내지 제3제어방법을 전제로, 상기 반도체스위치가 과도하게 가열될 경우 상기 반도체스위치의 오프제어를 행하여 상기 반도체스위치르 보호하는 것을 특징으로 한다.

본 발명의 제5제어방법은 제1 내지 제4제어방법을 전제로, 상기 반도체스위치가 턴온된 후의 고정기간 중에 반도체스위치에 의해 제어수단이 온/오프제어를 행하는 것을 금지하는 금지단계를 더 포함하는 것을 특징으로 한다.

본 발명의 제6제어방법은 제5 내지 제6제어방법을 전제로, 상기 제어작용에 의해 상기 반도체스위치의 온/오프제어를 행할 때 제어작용에 의해 오프제어를 촉진하는 단계를 더 포함하는 것을 특징으로 한다.

본 발명의 제7제어방법은 제1 내지 제6제어방법을 전제로, 제어수단에 의해 상기 반도체스위치의 온/오프제어 회수를 적산하는 단계를 더 포함하고, 온/오프제어의 회수가 소정의 회수에 도달할 때 상기 회수제어단계가 상기 반도체스위치의 오프제어를 행하는 것을 특징으로 한다.

제1 내지 제14 전원공급제어장치 및 제1 내지 제4 제어방법에 있어서는 전원으로부터 부하로 전원공급이 반도체스위치에 의해 스위칭방식으로 제어될 때 기준전압발생수단(기준전압발생단계)이 반도체스위치의 단자간 전압의 전압특성과 실질적으로 같은 전압특성을 갖는 기준전압을 발생시킨다. 검출수단(검출단계)은 반도체스위치의 단자간 전압과 기준전압 사이의 차를 검출한다. 제어수단(제어단계)은 반도체스위치의 단자간 전압과 기준전압 사이의 차에 따라 반도체스위치의 온/오프제어를 행한다.

사용되는 반도체스위치(그리고 후술할 제2 및 제3반도체스위치)는 다음 같은 스위칭소자라면 어떠한 것도 가능하다. 즉, FET(field effect transistor), SIT(static induction transistor), MOS 혼성형 반도체장치, 예를들면 MCT(MOS control thyristor), 절연게이트전력소자,예를들면 IGBT(insulated gate bipolar transistor) 등. 이들 스위칭소자는 n채널형 또는 p채널형이다.

본 발명의 제2구성특징의 전원공급제어장치에 있어서, 기준전압발생수단이 반도체스위치 및 부하와 병렬로 접속되고, 동시에 제2반도체스위치와 제2부하로 구성되는 직렬회로를 포함하는 것이 바람직하며, 이 경우 기준전압으로서 제2반도체스위치의 단자간 전압을 발생시킨다. 제6구성특징의 전원공급제어장치에 있어서는 제2기준전압발생수단이 반도체스위치 및 부하와 병렬로 접속되고 제3반도체스위치 및 제3부하로 구성되는 직렬회로를 포함하여 제2기준전압으로서 제3반도체스위치의 단자간 전압을 발생시키고, 제2검출수단이 반도체스위치의 단자간 전압과 제2기준전압 사이의 차를 검출하는 것이 바람직하다.

본 발명의 제3구성특징의 전원공급제어장치 및 제1전원공급제어방법에 있어서, 기준전압발생수단의 기준전압특성이 정상동작범위 내에서 최대전류를 초과하는 목표전류가 반도체스위치 및 부하로 흐르는 상태에서의 전압특성과 실질적으로 같은 것이 바람직하다. 또, 본 발명의 제7구성특징의 전원공급제어장치에 있어서는 제2기준전압발생수단의 기준전압특성이 정상동작범위 내에서 최소전류 이하인 목표전류가 반도체스위치 및 부하로 흐르는 상태에서의 전압특성과 실질적으로 같은 것이 바람직하다. 또, 본 발명의 제4구성특징 또는 제8구성특징의 전원공급제어장치에 있어서는 반도체스위치가 오프상태에서 온상태로 전이했을 때의 반도체스위치의 단자 간 전압의 과도전압특성이 제2 또는 제3반도체스위치가 그 상태를 전이할 때의 과도전압특성과 실질적으로 같은 것이 바람직하다.

반도체스위치를 FET로 한 경우 전원공급통로의 일부로서 FET의 단자간 전압, 즉 드레인-소스 간 통로 전압(FET가 오프상태에서 온상태로 전이할 때 예를들어 n채널FET의 하강곡선에서의 전압특성)이 전원공급통로 및 부하의 상태, 즉 배선인턱턴스의 시상수 및 전원공급통로의 배선 및 단락회로의 저항값에 따라 변화한다. 단락회로가 발생하지 않을 때와 같이 전원공급제어장치가 정상동작을 할 때 그 전압은 소정의 전압 이하로 신속히 수렴한다. 완전단락회로가 발생하면 전압은 소정의 전압값 이하로 하강하지 않으며, 저항일부를 갖는 불완전단락회로가 발생하였을 때는 전압이 소정의 값으로 수렴할 때까지 어느 정도 시간이 소요된다.

본 발명은 반도체스위치가 오프 상태에서 온 상태로 전이할 때의 과도전압특성을 이용하고 있다. 정상적인 전원공급통로의 일부로서의 반도체스위치의 단자 사이(즉 전류통로)에서 그 전압옵셋을 반도체스위치의 단자 간 전압과 기준전압발생수단(기준전압발생단계)에 의해 생성한 기준전압 또는 제2기준전압발생수단으로 생성한 제2기준전압 사이의 차를 검출하여 판정하게 된다. 기준전압특성이 정상동작범위 내에서의 최대전류를 초과하는 목표전류가 부하로 흐르는 상태에서의 전압특성과 실질적으로 같으면, 검출수단(검출단계)에 의해 과전류가 검출될 수 있다. 제2기준전압의 전압특성이 정상동작범위 내에서의 최소전류 이하인 목표전류가 부하로 흐르는 상태에서의 전압특성과 실질적으로 같으면 검출수단(검출단계)은 극소 또는 과소전류를 검출한다.

따라서, 종래기술의 경우 필수적으로 사용되었던 분류기를 전류검출을 위해 전원공급통로에 직렬로 접속할 필요가 없으며, 또한 장치의 열손실도 억제할 수 있다. 또, 전원공급제어장치는 마이크로컴퓨터에 의해 하드웨어회로 또는 소프트웨어 프로세스를 이용하여 완전단락회로로부터 상승하는 과전류 뿐만아니라 층단락과 같은 특정량의 단락저항을 갖는 불완전단락에 의한 이상전류도 검출한다. 특히 반도체스위치의 온/오프제어를 하드웨어회로로 구축할 때, 마이크로컴퓨터가 필요하지 않으므로 장착공간의 감소 및 제조비용의 감소를 얻을 수 있다.

특히 본 발명의 제5전원공급제어장치에 있어서, 제2반도체스위치의 전류용량이 반도체스위치의 전류용량 보다 작고, 부하 및 제2부하의 저항비가 반도체스위치 및 제2반도체스위치의 전류용량비에 실질적으로 역비례한다. 반도체스위치 및 제2 반도체스위치가 FET일 때 병렬로 접속된 트랜지스터 스위치의 개수비로 반도체스위치 및 제2반도체스위치의 전류용량비를 실현할 수도 있다. 제2부하의 저항값은 (부하저항) × (반도체스위치의 전류용량/제2반도체스위치의 전류용량)으로 정의된다. 제2부하가 예를들어 고정된 저항값을 가질 때는, 예를들어 램프부하의 필라멘트가 냉각되었을 때의 부하저항값은 가열되었을 때의 부하저항값과는 다르며, 부하 및 제2부하의 저항값비와 전류용량비를 정확하게 일치시키는 것이 불가능하다. 이 경우, 램프부하가 연속적으로 밝혀질 때 예를들어 제2부하의 저항값을 부하저항값으로 설정하여 이들 저항비와 전류용량비를 일치시키는 것이 바람직하다. 회로를 이와같은 사양으로 정하면 반도체스위치 및 제2부하를 포함하는 기준전압발생수단은 그 치수가 최소가 되어 소자의 조립공간 및 조립공정비가 감소된다.

특히 제9구성특징의 전원공급제어장치에 있어서, 제3반도체스위치의 전류용량이 반도체스위치의 전류용량 보다 작으며, 부하 및 제3부하의 저항비가 반도체스위치 및 제3반도체스위치의 전류용량비에 실질적으로 역비례한다. 회로가 제5전원공급제어장치의 사양을 가지면 제2반도체스위치 및 제3부하를 포함하는 제2기준전압발생수단은 그 치수가 최소가 되어 소자의 조립공간이 감소하고 장치의 조립비용이 감소한다.

제10구성특징의 전원공급제어장치에 있어서, 제2 및 제3부하는 다수의 저항을 포함하며, 제2 또는 제3부하의 저항값이 다수의 저항을 선택적으로 접속함으로써 조절할 수 있다. 정상의 반도체스위치의 단자간(즉 전원전류통로) 전압의 옵셋을 판정하는데 있어 기준전압발생수단 또는 제2기준전압발생수단의 설정값, 즉 단락회로 등에 의해 야기된 과전류 판정을 위한 기준은 제2부하의 저항값을 변화시켜 설정할 수 있으며, 과소전류를 판정하기 위한 기준은 제3부하의 저항값을 변화시켜 설정할 수도 있다. 제2 또는 제3부하가 칩에 형성될 때, 칩 내에 다수의 저항이 병렬로 배치된다. 칩 패킹, 또는 페어칩 장착 단계에서 이들 저항 중 적절한 것을 선택하여 기준전압발생수단 또는 제2기준전압발생수단의 설정값을 목표사양으로 설정할 수도 있다. 이와 함께 전원공급제어장치를 반도체칩에 집적할 때 한개의 칩으로 다수의 사양을 수용할 수 있다. 저항의 가변적 설정으로 부하의 형태에 따라(예를들어 헤드램프, 구동모터 등), 완전단락회로와 불완전단락회로 사이를 완전하게 분류하는 것이 가능하다. 따라서 단락회로고장에 대한 보호를 정밀성있게 행할 수 있다.

특히, 본 발명의 제11구성특징의 전원공급제어장치에 있어서, 제2부하 및 제3부하는 병렬로 접속된 가변저항을 포함하며, 제2부하 및 제3부하의 저항값은 가변저항을 이용하여 조절할 수 있다. 예를들어 제2부하 또는 제3부하가 한개의 칩에 형성될 때, 칩내에 다수의 저항이 배치된다. 기준전압발생수단 또는 제2기준전압발생수단의 설정값은 저항값을 변화시켜 목표사양으로 설정할 수 있다. 이와함께, 전원공급제어장치를 반도체칩에 집적할 때 한개의 칩으로 다수의 사양을 수용할 수 있다. 저항의 가변적 설정으로 부하의 형태에 따라(예를들어 헤드램프, 구동모터 등), 완전단락회로와 불완전단락회로 사이를 완전하게 분류하는 것이 가능하다. 따라서 단락회로고장에 대한 보호를 정밀성있게 행할 수 있다. 제2부하저항이 칩에 형성될 때 온도변화가 저항에서 발생하여 저항값이 전류용량비에 따라 결정된 부하저항값으로부터 변화한다. 이러한 문제에 대처하기 위해 제2부하저항을 칩의 외측에 장착시켜 온도변화에 대해 민감하지 않도록 한다. 이 경우 사양에 따라 저항값을 선택하여 한개의 칩이 다수의 사양을 수용할 수 있도록 한다.

본 발명의 제12구성특징에 있어서, 칩에 형성된 전압분배수단은 저항값비에 기초한 전압분배비로 반도체스위치의 단자간 전압을 분배하어 검출수단에 이 분배전압을 인가하며, 전압분배수단의 전압분배비는 저항값변화를 통해 조절된다. 예를들어 제2부하가 칩에 형성될 때 전압분배비 조절을 위한 가변저항은 칩의 외측에 장착된다. 가변저항값을 조절하여 기준전압발생수단의 설정값(기준값)을 목표사양으로 설정할 수도 있으며, 이와함께, 전원공급제어장치가 반도체칩에 직접될 때, 한개의 칩이 다수의 사양을 수용하게 된다. 이와 함께 전원공급제어장치를 반도체 칩에 집적할 때 한개의 칩으로 다수의 사양을 수용할 수 있다. 저항의 가변적 설정으로 부하의 형태에 따라(예를들어 헤드램프, 구동모터 등), 완전단락회로와 불완전단락회로 사이를 완전하게 분류하는 것이 가능하다. 따라서 단락회로고장에 대한 보호를 정밀성있게 행할 수 있다.

본 발명의 제13구성특징의 전원공급제어장치 및 제2제어방법에 있어서는, (오프제어단계에서) 검출된 단자간 전압과 기준전압간의 차가 제1드레숄드값을 초과할 때, 제어수단이 반도체스위치의 오프제어를 행하고, (온제어단계에서) 검출된 단자간전압과 기준전압 사이의 차가 제2드레숄드값 이하일 때 반도체스위치의 온제어를 행한다. 이러한 특징과 함께 단순한 제어회로를 사용하여 안정된 온/오프제어 주기를 실현할 수 있다.

본 발명의 제14구성특징의 전원공급제어장치 및 제3제어방법에 있어서는 반도체스위치가 과도하게 가열될 때 반도체스위치의 오프제어를 행하여 반도체스위치를 보호하기 위한 과열보호수단(과열보호단계)을 제공한다. 일부단락회로저항을 갖는 불완전단락회로가 발생하였을 때 제어수단(제어단계, 즉 오프 제어단계 및 온 제어단계)은 반도체스위치의 온/오프제어를 반복하여 전류를 크게 변화시킨다. 이때, 반도체스위치는 주기적으로 가열되어 과열보호수단(과열보호단계)에 의해 차단이 촉진된다. 종래의 전원공급제어장치에 있어서는 예들들어 층단락이 발생하였을때 발생하는 단락회로에 따른 이상전류를 처리하는데 마이크로컴퓨터를 이용한 소프트웨어 프로세스만이 사용가능하다. 그러나, 본 발명의 전원공급제어장치는 마이크로컴퓨터를 이용한 외부회로가 아니라 내장된 하드웨어적 회로에 의해 이상전류를 처리할 수 있다. 이러한 특징으로 회로의 간략화 및 제조비용의 감소를 실현할 수 있다.

본 발명의 제15구성특징에 있어서는 반도체스위치, 제2반도체스위치, 기준전압발생수단, 검출수단, 제어수단, 제2기준전압발생수단, 제2검출수단 또는 과열보호수단이 단일칩에 결합된다. 본 발명의 제16구성특징에 있어서는 기준전압발생수단 내의 제2부하, 그리고 제2기준전압발생수단 내의 제3부하가 칩의 외측에 장착된다. 따라서, 동일한 칩에 회로를 집적화 할 수 있으며, 결과적으로 장치회로의 감소, 장착공간의 감소, 제조공간의 감소를 실현할 수 있다. 본 발명의 전류검출방법은 반도체 스위치의 단자간 전압과 기준전압 또는 제2기준전압 사이의 차를 검출하는 것에 기초하며, 검출수단 또는 제2검출수단에 의해 검출이 이루어진다. 따라서, 반도체스위치 및 제2 또는 제3의 반도체스위치를 동일칩에 결합하여 전류검출에 있어 공통모드편차에 의한 오차, 즉 전원전압 및 온도의 변화, 여러가지 제조상의 변수에 따른 바라짐하지 못한 영향을 제거(감소)하는 것이 가능하다. 또, 칩의 외측에 위치하는 제2 또는 제3부하의 장착으로 기준전압 또는 제2기준전압이 칩의 온도변화에 민감하지 않도록 함으로써 정밀한 전류검출을 실현할 수 있다.

전원공급측단자 및 반도체스위치의 제어신호입력단자가 기준전압발생수단의 제2반도체스위치 또는 제2기준전압발생수단의 제3반도체스위치에서의 제어신호입력단자에 각각 접속된다. 제2 또는 제3반도체스위치의 부하측단자가 부하와 독립적으로 존재하는 제2 또는 제3부하에 접속되며, 이와같은 접속관계로 반도체스위치의 부하측단자에서의 전위와 제2 또는 제3반도체스위치의 부하측단자에서의 전위와 비교하여 전원공급통로로 흐르는 전류가 정상인가 비정상인가를 판정하게 된다. 따라서, 반도체스위치의 단자가 반도체스위치 및 제2반도체스위치 모두에 대해 공통으로 사용되며, 그 결과 이들 스위치를 동일 반도체칩에 결합하기가 용이하다.

본 발명의 제17 전원공급제어장치에 있어서, 제어수단에 의해 반도체스위치의 온/오프제어 주기를 제어클록신호로서 사용할 수 있다. 이러한 특징에 따라 클록신호를 위해 별도로 발진회로를 사용할 필요가 없다. 반도체스위치가 FET인 경우 핀치영역에서의 부하전류의 변화에 대하여 FET의 드레인-소스 간 전압의 변화가 옴영역에서의 변화보다 크다. 이 때문에 온/오프 제어 중에 핀치오프영역에서 턴오프가 된다(핀치오프 영역 이후 옴영역에서 턴오프가 되는 경우는 없다). 따라서, FET의 온/오프제어 주기를 안정화하고 안정된 클록신호를 생성한다.

본 발명의 명세서에 있어서, "핀치오프영역" 및 "옴 영역"이라는 용어는 FET 소자특성으로서 사용된다. 이러한 용어의 바른 정의는 "아날로그 집적회로의 분석 및 설계 제3판(Analysis and Design of ANALOG INTEGRATED CIRCUITS)(Paul R. Gray, Robert G. Meyer)의 66쪽에 바르게 설명되어 있다.

본 발명의 제18구성특징 및 제4방법에 있어서는 금지수단이 설치되어 반도체스위치가 턴온된 후 일정기간 동안 반도체스위치에 의해 제어수단이 온/오프제어를 행하는 것을 금지하게된다. 부하의 시동시에 통상적으로 전원공급제어장치를 통해 돌입전류가 흐른다. 돌입전류의 값은 안정된 상태의 회로에서 흐르는 전류값의 수십배가 된다. 돌입전류가 흐르는 기간 중에 과전류제어가 행해지면 부하(102)가 정상이 될 때까지 어느정도 시간이 소요되며, 이것은 바람직하지 못한 현상, 즉 헤드램프 턴온의 지연, 부하자체의 응답지연이 발생한다. 본 발명은 금지수단(금지단계)을 이용하여 이 문제를 해소할 수 있다.

본 발명의 제19구성특징 및 제5방법에 있어서는 제어수단이 반도체스위치의 온/오프제어를 행할 때 과열보호수단(과열보호단계)에 의해 오프제어를 촉진하는 과열차단 촉진수단(제어단계)이 설치된다. 완전단락에 의해 과전류가 검출될 때, 과열보호수단은 신속하게 반도체스위치를 차단(오프제어)한다. 층단락이 발생하는 단락의 경우는 반도체스위치의 온/오프제어가 반복되고, 반도체스위치의 주기적인 가열로 보호수단이 작동하게 된다. 따라서, 반도체스위치가 턴오프될 때까지 약간의 시간이 소요된다. 본 발명은 과열차단촉진수단을 사용함으로써 층단락의 경우에도 반도체스위치의 차단을 신속하게 할 수 있다.

본 발명의 제20구성특징 및 제6제어방법에 있어서, 회수제어수단(회수제어단계)이 배치되며, 제어수단에 의해(제어단계에 의해) 반도체스위치의 온/오프제어 회수를 적산하며, 온/오프제어회수가 소정의 회수에 도달하면 회수제어수단은 반도체스위치의 오프제어를 행한다. 완전단락에 의한 과전류가 검출될 때, 과전류보호수단은 신속히 반도체스위치를 차단(오프제어)하는 기능을 한다. 층단락의 경우는 반도체스위치의 온/오프제어틀 반복하고, 반도체스위치의 주기적인 가열로 보호수단이 작동하도록 한다. 따라서, 반도체스위치가 턴오프할 때까지는 약간의 시간이 소요된다. 본 발명에 있어서는 반도체스위치의 온/오프제어 회수가 소정의 회수에 도달하면 반도체스위치가 턴오프된다. 따라서, 층단락이 발생할 경우에도 반도체스위치의 차단을 촉진하여 스위치를 소정의 시간에 차단할 수 있다.

다음에 도 1 - 도 18을 참조하여 전원공급제어장치 및 이 장치의 제어방법을 위한 바람직한 실시예에 대하여 상세히 설명하며, 제1실시예에서 제6실시예, 그리고 제6실시예의 변형예, 제7실시예 - 제8실시예 순서로 설명을 진행한다.

자동차와 같은 차량에서 배터리에서 램프를 포함하는 부하까지 전원공급을 제어하는 전원공급제어장치를 기준으로 본 발명에 따른 전원공급제어장치 및 그 제어방법을 설명한다. 그러나, 본 발명은 이 용도에만 한정되는 것은 아니며, 스위칭방식으로 전원으로부터 부하로 전원을 제어할 수 있다면 어떠한 용도에도 적용이 가능하다.

도 1은 본 발명의 제1실시예로서의 전원공급제어장치를 나타내는 회로도이다. 도 2는 실시예에서 사용되는 반도체 스위치(메인 제어 FET)를 상세히 보여주는 회로도이다. 도 3, 도 4 및 도 5는 본 발명의 제1실시예를 구성하는 전원공급제어장치 및 이 장치의 제어방법의 원리를 설명하는 설명도이다. 도 6은 전원공급제어장치가 단락되었을 때 및 정상적으로 작동할 경우에 이 장치에 사용되는 반도체 스위치에서의 전류 및 전압의 상태를 나타내는 파형도이다. 도 7은 본 발명의 제2실시예로서 전원공급제어장치를 나타내는 회로이다. 도 8은 본 발명의 제3실시예로서 전원공급제어장치를 나타내는 회로도이고, 도 9 및 도 10은 본 발명의 제4실시예에 따른 전원공급제어장치의 회로도이며, 도 11 및 도 12는 본 발명의 제5실시예에 따른 전원공급제어장치의 회도로이고, 도 13 및 도 14는 본 발명의 제6실시예에 따른 전원공급제어장치의 회로도이다. 또, 도 15는 전원공급제어장치의 변형예로서 제2 저항(부하)을 나타내는 회로도이고, 도 16 및 도 17은 본 발명의 제7실시예에 따른 전원공급제어장치의 회로도이며, 도 18은 본 발명의 제8실시예에 따른 전원공급제어장치의 회로도이다.

제1실시예

도 1을 참조하여 본 발명의 제1실시예에 따른 전원공급제어장치를 설명한다. 전원공급제어장치에 있어서, 전원(101)의 출력전압VB을 부하(102)에 인가하는 통로에 반도체스위치와 같은 메인 제어 FET QA의 드레인D - 소스SA 통로를 직렬로 삽입한다. 메인 제어 FET QA는 회로에서 NMOS 타입이지만 PMOS 타입일 수도 있다.

도면에 있어서, 메인제어 FET QA를 구동하는 회로부는 기준 FET QB, 저항R1, R2, R5, R8, R10, RG, Rr 및 RV, 제너다이오드 ZD1, 다이오드 D1, 비교기 CMP1, 구동회로(111), 스위치SW1을 포함한다. 명세서에 있어서, 문자 및 숫자가 병기된 문자 "RS"는 저항 및 저항값을 나타내는 것이다. 도 1에 있어서 점선으로 둘러싸인 부분은 아날로그 IC칩으로서 회로부품을 집적화한 것이다.

부하(102)로는 헤드 램프, 전원 윈도우용 구동모터 등을 들 수 있으며, 사용자가 스위치SW1를 턴온할 때 작동된다. 구동회로(111)는 전위VP로 콜렉터에 접속된 전원트랜지스터Q5, 접지(GND)로 에미터에 접속된 싱크 트랜지스터Q6를 포함한다. 스위치SW1의 온/오프 신호에 따라 전원 트랜지스터 Q5 및 싱크 트랜지스터 Q6가 턴 온, 턴 오프 되어 구동회로(111)가 FET QA를 구동하는 신호를 출력한다. 도면에 있어서 VP는 전하 펌프의 출력전압 VP를 나타내며, VP는 예를들어 VB 중에서 +10V이다.

반도체 스위치와 같은 메인 제어 FET QA에 대한 것은 도 2에 상세히 나타나 있다. 도 2에 나타낸 바와같이, 메인 제어 FET QA는 내부저항RG, 온도센서(121), 래치회로(122), 과열차단 FET QS를 포함한다. 제어다이오드ZD1는 게이트G와 FET의 소스SA 간 전압을 12V로 유지하며, 과전압이 FET의 게이트G에 인가될 때 과전압 흐름 또는 전달을 위한 바이패스를 형성하게 된다.

제1실시예의 메인 제어 FET QA는 그 온도가 소정값 이상으로 상승할 때 래치회로(122)에서 고온정보를 유지하고 게이트차단회로로서 과열차단 FET QS가 턴온되어 강제적으로 메인 제어 FET QA를 턴오프하는 과열차단기능을 갖는다.

온도센서(121)는 직렬로 접속된 4개의 다이오드로 구성되며, 장착될 때 메인 제어 FET QA 부근에 위치한다. 메인제어 FET QA의 온도가 증가함에 따라 온도센서(121)의 다이오드의 저항값도 증가한다. 따라서, FET Q51의 게이트 전위가 "L"레벨의 전위로 내려갈 때, FET Q51이 온 상태에서 오프 상태로 이전한다. 그결과 FET Q54의 게이트 전위가 메인 제어 FET QA 의 게이트 제어단자G의 전위로 상승하고, FET Q54의 상태가 오프 상태로부터 온 상태로 이전하여 최종적으로 래치회로(122)가 "1"로 래치된다. 이 때 래치회로(122)의 출력신호레벨이 "H"레벨이 되고, 과열차단 FET QS가 오프 상태로부터 온 상태로 이전한다. 따라서, 메인 제어 FET QA의 투루 게이트TG와 소스SA가 동일한 전위가 된다. 메인 제어 FET QA는 온 상태에서 오프 상태로 이전하고, 그 결과 과열차단동작이 이루어진다.

전원공급제어장치는 또한 부하(102)에서 그리고 메인 제어 FET QA의 소스SA와 부하 사이에서 발생하는 단락회로에 의해 야기되는 과전류 또는 불완전 단락회로에 의해 야기된 이상전류에 대해 보호기능을 가진다. 도 1을 참조하여 보호기능을 실현하는 회로구성을 설명한다.

청구범위에서 사용되는 기준전압발생수단은 FET(제2반도체 스위치)QB 및 저항(제2부하)Rr로 구성된다. 기준FET QB의 드레인 및 게이트는 드레인D 및 메인 제어 FET QA의 투루 게이트TG에 각각 접속된다. 기준FET QB의 소스SB는 저항Rr의 단자 중 하나에 접속되고, 이 저항Rr의 다른 단자는 접지전위GND에 접속된다. 따라서 투루 게이트TG의 드레인D은 메인 제어 FET QA와 기준 FET QB 양쪽에 공통으로 사용되며, 그 결과 이들 FET를 동일 반도체 칩에 결합하는 것이 용이하다.

메인 제어 FETQA 및 기준 FET QB는 동일 공정에 의해 동일 칩에 결합되며, 본 실시예에서 이용되는 전류검출방법은 메인 제어 FET QA의 드레인-소스 간 전압VDSA와 기준전압 사이의 차에 기초하여 이루어지며, 이 검출은 비교기CMP1에 의해 수행된다. 따라서, 기준FET QB와 메인 제어 FET QA를 동일 칩에 구성함에 따라 전류검출에서의 공통모드편차에 의해 야기되는 오차, 즉 전원전압의 드리프트 및 온도의 변화에 따른 부정적인 효과, 그리고 여러가지 제조상의 오차를 제거(또는 감소)시킬 수 있다. 또, 칩(110a) 외측에 저항(제2부항)Rr을 장착하므로 칩(110a)의 온도변화에 대해 기준전압이 영향을 받지 않을 수 있어 고정밀도의 전류검출을 실현할 수 있다. 따라서, 드레인D 및 투루 게이트TG가 메인 제어 FET QA 및 제2기준FET QB 양쪽에 공통으로 사용되며, 그 결과 이들 FET를 동일 반도체 칩에 결합할 수 있다.

기준FET QB의 전류용량을 메인 제어 FET QA의 용량 보다 작게하기 위해 이들 FET를 구성하는 병렬 접속 트랜지스터의 개수비를 다음과 같이 선택한다.

(기준FET QB의 트랜지스터 개수 : 1 트랜지스터) <(메인 제어 FET QA의 트랜지스터 개수 : 1000 트랜지스터)

후술하는 바와같이 저항Rr의 저항값은 다음과 같이 설정된다.

(부하(102)의 저항값) x (메인 제어 FET QA의 트랜지스터 개수 : 1000/기준 FET QB의 트랜지스터 개수 : 1 트랜지스터).

저항Rr을 이와같이 설정함으로써 전원공급제어장치가 정상으로 작동할 때 흐르는 5A 부하전류가 메인제어 FET QA를 통해 흐르고, 전류5mA가 저항Rr을 통해 흐르는 경우 FET QB의 드레인-소스 간 전압 VDS는 메인 제어 FET QA 중 대응하는 하나와 동일하다. 회로가 이와같이 구성되면 기준 FET QB 및 저항Rr을 포함하는 기준전압발생수단은 치수가 최소화되고, 소자조립공간의 감소 및 장치조립의 비용을 절감할 수 있다.

저항R2의 저항값은 가변저항RV의 저항을 변화시켜 동일한 값으로 할 수 있다.

또, 가변저항RV을 변화시켜 저항R2의 저항값을 동일하게 할 수도 있다. 저항R1, R2 및 RV를 포함하는 전압분배수단은 이들 저항값의 분배비에 기초하여 메인 제어 FET QA의 드레인-소스 간 전압VDSA를 분배하여 비교기CMP1에 인가한다. 전압분배비는 가변저항RV과 함께 변화한다. 가변저항RV을 이용하여 드레인-소스 간 전압 VDS의 드레숄드값을 변화시킬 수도 있으며, 이 값은 기준전압발생수단의 고정값(기준값)에 대하여 "H"레벨 로부터 "L"레벨로 비교기CMP1의 출력신호레벨을 전환하는데 사용된다. 그 결과 아날로그 집적회로를 구성할 때 동일한 타입의 반도체 칩(110a)에 여러 가지의 사양을 가질 수 있도록 구성하는 것이 가능하다.

비교기CMP1는 "검출수단"(청구범위에 사용되는 용어)으로서 비교기CMP1의 "+" 입력단자는 저항R5을 통해 전압을 받게되며, 이 전압은 저항R2 및 가변저항RV의 병렬저항(R2 ||RV)으로 메인 제어 FET QA의 드레인-소스 간 전압VDSA를 분할하여 생성된다. 비교기CMP1의 "-"입력단자는 기준FETQB의 드레인-소스간 전압VDSB을 받는다. 비교기CMP1의 +입력단자 전위가 -입력단자의 전위 보다 높을 때, 비교기CMP1의 출력이 유효(valid)(즉 "H" 레벨)하고, 역으로 비교기CMP1의 +입력단자의 전위가 -입력단자의 전위보다 낮을 때는 비교기CMP1의 출력이 무효(unvalid)(즉 "L"레벨)가 된다. 후술한 바와같이, 비교기CMP1는 히스테리시스 특성을 갖는다.

본 발명의 제1실시예에 따른 전원공급제어장치를 제어하는 방법에 대하여 설명한다. 본 발명의 실시예에 따른 전원공급제어장치 및 이 장치의 제어방법의 원리를 도 3, 도 4 및 도 5를 참조하여 설명한다. 도 3은 FET QA가 오프 상태로부터 온 상태로 전이할 때 FET QA의 드레인-소스 간 전압의 하강특성곡선을 나타내는 그래프이다. 또, 도 4는 전원(101)으로부터 부하(102) 까지에 걸쳐 형성된 전원공급통로의 개념을 나타내는 회로도이다. 도 5는 게이트-소스간 전압에 대하여 열형 FET의 드레인전류의 특성곡선을 설명하는데 유용한 그래프이다.

메인제어FET QA가 반도체 스위치로 사용될 때 일예로서 도 4에 나타낸 바와 같이 전원(101)에서 부하(102)까지의 전원공급통로를 구성할 수 있다. 부하(102)로는 배선 인덕턴스L0, 전원공급통로의 배선저항R0가 포함된다. 전원공급통로 또는 부하(102)에 단락회로가 발생하면 배선저항은 단락회로저항을 포함하게 된다. 부하(102)가 본 발명이 적용되는 차량의 헤드램프일 경우 완전단락회로가 발생할 때 단락회로저항은 대략 40mΩ 이고, 층단락이 발생할 때는 대략 40-500mΩ 이 된다.

전원공급통로의 일부로서 메인제어 FET QA가 오프 상태로부터 온 상태로 전이할 때 메인제어FET QA의 드레인-소스간 전압 곡선을 도 3에 나타내었다. 특성곡선은 단락이 발생하였을 경우를 나타내며, 부하는 기준부하(정상동작일 때)이고, 부하저항은 1㏀ 이다.

따라서, 하강특성곡선은 전원공급통로 및 부하의 상태, 즉, 배선 인덕턴스 및 전원공급통로의 저항으로 형성되는 시상수, 그리고 단락회로저항에 따라 변화한다.

드레인-소스간 전압VDS의 특성변화를 이용하여 과전류를 검출하는 공지된 방법의 예로는 하기에 설명하는 과전류검출방법 그리고, 소정의 시간에 현재의 전류값과 소정의 기준값을 비교하여 과전류를 검출하는 방법을 들 수 있다. 소정의 시간을 판정하는 수단 및 소정의 드레숄드값과의 비교를 하기 위한 수단을 구성하기 위해서는 캐패시터와 저항과 같은 회로부품이 필요하다. 이들 회로부품의 저항값, 캐패시턴스 등의 값의 변화가 검출오차를 야기한다. 또, 필연적으로 사용되는 캐패시터는 반도체 칩에 함께 결합할 수 없다. 따라서, 이들 부품은 칩의 외측에 위치하므로 제조비용의 상승을 초래한다.

메인 제어 FET QA는 그 상태를 온 상태로 전이하고 드레인-소스 간 전압VDS가 포화될 때까지 핀치오프 영역에서 작동한다.

부하(102)가 1㏀ 일때 드레인-소스 간 전압의 변화를 다음과 같이 생각할 수 있다. 첫째, 메인 제어 FET QA가 예를들어 12V의 전원공급전압을 갖는 "HAF2001"(히다치사 제작)이면 드레인 전류 ID = 12mA 이므로 게이트-소스 간 전압VTGS는 약 1.6V의 드레숄드 전압으로 유지된다. 둘째, 구동회로(111)에 의해 게이트G의 충전이 지속된다. 이와같이 충전이 지속되면 게이트-소스 간 전압이 상승한다. 그러나, 드레인-소스 간 전압VDS는 하강하고 게이트-드레인 용량 CGD가 방전된다. 그 결과 게이트-소스 간 전압VTGS에 도달하는 전하가 흡수된다. 즉, 드레인-소스 간 전압VDS가 하강하여 게이트-드레인 용량CGD를 일정속도로 방전하고, 게이트-드레인 간 용량 CGD가 그에 상당하는 전하를 방전하여 게이트구동회로에 의해 공급된 전하가 VTGS 전압을 추가로 상승시키는 것을 방지한다. 그 결과 게이트-소스 간 전압VTGS가 대략 1.6V로 유지된다. 게이트-드레인 간 전압VTGD의 하강에 따라 드레인-소스 간 전압 VDS가 또한 하강한다. 이 때 전하를 흡수하는 2개의 인자가 존재한다. 제1인자는 게이트-드레인 간 전압VTGD의 하강에 기인하는 게이트-드레인 간 용량 CGD의 방전이고, 제2인자는 n영역의 공핍층의 감소에 기인하는 게이트-드레인 간 용량CGD의 용량 증대이다.

부하(102)가 1㏀ 일때 드레인-소스 간 전압 VDS의 변화에 대하여 다음과 같은 해석을 할 수 있다.

메인제어 FET QA의 턴 온을 추종하는 각 시점에 구동회로(111)에 의해 게이트G로 보내질 충전전하가 흡수되고, 투루 게이트TG의 게이트-소스 간 전압VTGS가 일정하게 유지되도록 하는 드레인-소스 간 전압을 특성곡선으로부터 확인할 수 있다.

따라서, 부하저항 = 1㏀ 일 때, 시간 경과 후 드레인-소스 간 전압VDS이 특성곡선 위에 위치하면 게이트-소스 간 전압VTGS가 1.6V 보다 높다.

턴 온 또는 오프 중인 FETQA 를 어느때라도 게이트-소스 간 전압에서 △VDSGAP의 전하량 × CGD을 뺄때 게이트-소스 간 전압VTGS는 1.6V가 된다. 여기서 △VDSGAP는 부하저항 = 1㏀ 일 때(도 3)의 특성곡선으로부터 수직으로 측정된 현재의 특성곡선 간격을 나타낸다. 즉, 게이트-소스 간 전압VTGS는 1.6V로부터 이 전하량 만큼 증대하고, 이것을 수식으로 나타내면 다음과 같다.

VTGS - 1.6 =△VDSGAP × 2CGD/(CGS +CGD)

따라서, △VDSGAP는 (게이트-소스 간 전압 VTGS -1.6V)에 비례한다.

도 5에 나타낸 바와같이 드레인 전류ID와 게이트-소스 간 전압VTGS 사이에 실질적인 선형 비례관계 1 : 1 이 존재한다. 도 5에 나타낸 특성곡선은 "HAF2001"(히다치사 제작)의 곡선을 나타낸다. 그래프에서 게이트-소스 간 전압VGS는 게이트-소스간 전압VTGS에 대응한다. 따라서, △VDSGAP는 도 5에 나타낸 바와같은 관계를 기초로 드레인 전류ID를 나타낸다. 도 5에 있어서 ID = 10A 부근에서의 해상도는 약 60mV/A이다. 즉, 드레인 전류ID가 1A 만큼 변화할 때 게이트-소스 간 전압VTGS는 60mV 만큼씩 변화한다. 드레인 전류ID가 ± 5A만큼 변화할 때 게이트-소스 간 전압VTGS는 ± 0.3V 만큼 변화한다. 종래 전원공급제어장치에 있어서 이 해상도는 분류기RS의 60mΩ 에 대응하는 해상도이다.

드레인전류ID가 0이면, 드레인-소스 간 전압VDS의 곡선은 게이트와 미러 용량을 충전하는 회로에 의해서만 결정된다. 드레인전류ID가 흐르면 회로의 인덕턴스LC 및 전체회로의 저항RC에 의해서만 영향을 받는다. 드레인전류ID가 증대함에 따라 드레인-소스 간 전압VDS의 곡선이 상승한다. 완전단락회로가 발생한 경우와 같이 드레인전류ID가 크게 증대하면 시간축인 수평축과 ID전류의 수직축의 그래프로 나타낸 드레인전류ID의 상승경사도가 고정값으로 되는 경향이 있으며, 이 고정값은 게이트 충전회로의 충전속도에 의해 결정된다. 따라서, 게이트-소스 간 전압VTGS의 곡선이 수렴한다. 게이트-드레인 간 전압VTGD의 변화가 0일 때 게이트-소스 간 전압VTGS의 곡선 상승으로 결정되는 드레인전류ID의 상승경사도가 제한적이 된다.

제4도를 참조하여 구동회로(111)가 오프 제어를 행할 때 메인 제어 FET QA의 동작(즉, 드레인-소스 간 전압VDS을 변화시키는 힘 및 드레인전류ID를 변화시키는 힘 사이의 크기 관계)를 설명한다.

구동회로(111)에서 소스 트랜지스터Q5가 오프상태로 전이하고, 싱크 트랜지스터Q6가 온 상태로 전이할 때 투루 게이트TG에 저장된 전하가 내부저항RG, 저항R8, 싱크 트랜지스터Q6를 통해 방전된다.

이 때 게이트전하가 방전되고 게이트-소스 간 전압VTGS가 하강하여도 메인 제어 FET QA가 옴영역에서 동작 중에 있으면 드레인전류ID가 전압하강에 의해 거의 영향을 받지 않는다. 이때 드레인-소스 전압VDS 또한 거의 변화하지 않는다.

메인 제어 FET QA가 핀치 오프 영역(pich off region)의 동작으로 진입하기 시작하면 게이트 전하 방전이 게이트-소스 간 전압VTGS을 낮추고 드레인전류ID를 감소시킨다. 이 때 드레인전류ID는 외부회로에 의해 결정된 조건으로 설정된 전류상태를 유지한다. 따라서 드레인-소스 간 전압VDS이 증대하여 게인-드레인 간 용량CGD을 충전하고, 게이트로부터 방전된 전하가 중성화되어 드레인 전류ID에 대한 영향을 제거한다. 이 현상은 드레인전류ID를 유지하는 힘과 드레인-소스 간 전압VDS을 유지하는 힘 사이의 크기 관계에 기인하여 발생한다. 즉, 이 현상은 전자의 힘이 후자의 힘에 비해 현저히 클때 발생한다. 이와 같은 영향 제거 동작은 드레인-소스간 전압VDS이 가변하는 범위 내에서 지속한다.

드레인전류ID의 증가 중에 구동회로(111)가 오프 제어를 행하여도 드레인-소스 간 전압VDS의 변화(증대)가 지속하는한 드레인전류ID의 증대도 지속한다. 드레인-소스 간 전압VDS이 증대할 수 없는 시점에서 게이트 전하의 방전에 의해서만 결정되는 게이트-소스 간 전압VTGS의 감소에 따라 드레인전류ID가 감소하기 시작한다. 즉, 구동회로(111)가 오프 제어하는 단계에서, 드레인-소스 간 전압VDS의 변화가 종료할 때까지 드레인전류ID가 오프 제어에 의해서는 영향을 받지 않는다. 메인 제어 FET QA의 온/오프 동작은 상기 구성에 기초하여 이루어진다.

게이트 충전회로가 다른 게이트 충전회로로 변화할 때, VDS 곡선 또한 동일한 부하전류에 대해 변화한다. 이러한 이유로 항상 게이트 충전전류를 일정하게 유지할 필요가 있다. 게이트 충전전류가 감소하면 VDS 곡선이 상향으로 전이한다. 이러한 특성을 이용하여 드레인전류ID에 대해 드레인-소스 간 전압VDS이 증대하면 과열보호기능에 의해 과열차단동작이 촉진된다. 후술하게될 과열차단 촉진회로(가열차단 촉진수단)은 이러한 기술적 사상을 이용하여 설계된다.

이러한 점을 고려하여 전원공급제어장치의 동작을 설명한다. 먼저 기준전압 발생수단(기준FET QB 및 저항Rr)을 설명한다. 메인제어FET QA 및 기준FET QB는 1000 : 1의 전류미러회로를 형성한다. 메인제어FET QA의 소스전위가 기준FET QB의 전위와 같을 때 드레인전류IDQA = 1000 x 드레인 전류IDQB가 된다.

따라서, 메인 제어 FET QA의 드레인전류IDQA = 5A 이고, 기준FET QB의 드레인전류IDQB가 = 5㎃일 때, 메인 제어 FET QA의 드레인-소스 간 전압VDS는 기준FET QB의 전압과 동일하며, 게이트-소스 간 전압VTGS에 대해서도 동일하게 적용된다. 즉 VDSA = VDSB, VTGSA = VTGSB. 여기서, VDSA 및 VDSB는 메인 제어 FET QA 및 FET QB의 드레인-소스 간 전압이고, VTGSA 및 VTGSB는 메인제어 FET QA 및 기준FET QB의 게이트-소스 간 전압이다.

따라서, 기준 FET QB가 온 상태에서 포화되어 있을 때, 출력전압VB과 실질적으로 동일한 전압이 저항Rr 양단에 인가된다. 따라서, 메인제어FET QA에 접속된 부하 5A와 같은 기준FET QB의 부하, 저항Rr의 저항값은 Rr = 12V/5 mA = 1.4Ω 이다.

전류 5A가 메인 제어 FET QA로 흐를 때 드레인-소스 간 전압VDS의 값(곡선값)이 기준값으로 사용된다. 기준전압발생수단의 치수가 감소되므로, 메인제어FET QA에 대하여 트랜지스터비(=전류용량비)가 작은 기준FET QB를 사용하여 기준전압발생수단을 구축함으로써 작은 점유면적을 갖는 소규모의 칩을 실현할 수 있다. 또, 동일공정으로 동일칩에 메인제어FET QA 및 기준FET QB를 조립함으로써 제조상 사양값의 편차 및 온도변화에 의한 오차를 제거할 수 있어 현저하게 검출정밀도를 개선할 수 있다.

핀치 오프 영역에서의 메인제어 FET QA의 동작을 설명한다. 메인제어FET QA가 오프 상태에서 온상태로 전이하면, 드레인전류IDQA가 최종 부하전류값으로 상승하며, 이 전류값은 회로저항에 의해 결정된 값이다. 게이트-소스 간 전압VTGSA은 드레인전류IDQA에 의해 결정된 값을 취하는 한편, 드레인-소스 간 전압VDSA의 하강으로 인한 게이트-드레인 간 용량CGD의 미러효과에 의해 차단되는 동안 상승한다. 또, 기준FET QB의 게이트-소스 간 전압VTGSB은 부하로서 저항1.4㏀ 과 함께 소스 폴로우어의 역할을 하는 기준FET QB의 동작을 통해 결정된다.

메인제어FET QA의 게이트-소스 간 전압VTGSA는 드레인전류IDQA의 증대와 함께 증대하므로 VTGSB < VTGSA 이다. VDSA = STGSA + VTGD, VDSB = VTGSB + VTGD 이므로 VDSA - VDSB = VTGSA-VTGSB가 된다. 게이트-소스 간 전압차로서의 VTGSA - VTGSB는 드레인전류차로서 IDQA-IDQB를 지적한다. 따라서, 드레인전류IDQA와 기준전압발생수단을 통해 흐르는 전류IDQB 사이의 차이값을 차VTGSA-VTGSB를 검출함으로써 얻을 수 있다. VDSB가 작아지면(VDSA 또한 작아지면), 전류IDQB가 5mA에 접근한다(이 값은 IDQA = 5A에 대응하는 값이다).

기준FEB QB의 드레인-소스간 전압은 직접 비교기CMP1에 입력되고, 메인제어FET QA의 드레인-소스 간 전압VDSA는 저항R1과 저항R2에 의해 분배되며(이 경우, 가변저항RV의 저항값은 고려하지 않는다), 그 결과값을 비교기CMP1에 인가한다. 즉, 비교기CMP1에 인가된 전압은 다음과 같이 표현된다.

VDSA × R1/(R1 + R2) ‥‥‥(1)

메인제어 FET QA가 온상태로 전이된 직후 기준FET QB의 VDSB > 1이 된다. 메인제어FET QA의 드레인전류IDQA가 증대함에 따라, 식(1)의 값도 감소하여 드레인-소스 간 전압VDSB를 초과하게 된다. 이 때 비교기CMP1의 출력레벨이 "H"레벨로부터 "L"레벨로 전이하여 메인제어FET QA를 턴오프한다.

비교기CMP1의 히스테리시스 특성은 다이오드D1 및 저항R5로 형성된다. 메인제어FET QA가 턴오프되면 구동회로(111)의 싱크 트랜지스터Q6에 의해 게이트전위가 접지로 접속되고, 다이오드D1의 캐소드와 메인제어FET QA의 드레인D 사이의 전위차가 VDSA + 0.7(제너다이오드ZD1의 순방향 전압 하강). 따라서, R1 → r5 → D1의 통로를 통해 전류가 흐르고, 비교기CMP1의 +입력단자의 전위가 온 제어를 행하는 구동회로(111) 아래로 낮아진다. 따라서, 메인제어FET QA는 오프상태로 전이되었을때 VDSA-VDSB(드레인-소스 간 전압차)가 더욱 낮기 때문에 그 오프상태를 유지하며, VDSA 및 VDSB 모두 증대하여 VB에 접근함에 따라 식(1)이 VDSB 보다 작은 상태가 다시 설정되고, 이후 온상태로 전이한다. 히스테리시스 특성을 형성하는 방법은 여러가지 있으며, 상기 설명한 것은 그 중 일예이다.

FET QA가 턴오프될 때 드레인-소스 간 전압VDSA가 트레숄드값VDSAth을 나타내며, 다음과 같은 관계식을 갖는다.

VDSAth - VDSB = R2/R1 x VDSB 5[mA]‥‥‥(2)

과전류판정값은 식(2)로 주어지며, 과전류판정값을 변화시키려면 칩(110a) 외측에서 위치하는 저항R2와 병렬로 접속된 가변저항RV 값을 조절한다. 즉, 가변저항RV의 저항값을 감소시켜 과전류판정값을 감소시킬 수 있다.

옴 영역에서의 메인제어FET QA의 동작을 설명한다. 정상배선 상태에서 메인제어FET QA가 온상태로 전이하면 메인제어FET QA는 연속적으로 온 상태를 유지한다. 따라서, 게이트-소스 간 전압VTGSA 및 VTGSB 각각이 약 10V에 도달하고, 열형FET QA 및 QB가 옴 영역에서 작동한다.

이 영역에서는 게이트-소스 간 전압VGS과 드레인 전류 ID 사이에서의 1 : 1 관계를 상실한다. "HAF2001"(히다치 제작) 경우 VGS = 10V일 때, 온 저항RDS(ON) = 30mΩ 이 된다. 이때 다음과 같은 관계식을 갖는다.

VDSB = 5A × 30mΩ = 0.15V

VDSA = IDQA × 30mΩ

VDSA - VDSB = 30mΩ × (IDQA - 5A)‥‥‥(3)

배선의 단락으로 드레인전류IDQA가 증대하면 식(3)의 값이 증대하고, 과전류판정값을 초과하는 경우 메인제어FET QA가 오프 상태로 된다. 이후 메인제어 FET QA는 동작 중에 핀치오프 영역으로 진입하고 온,오프 상태를 반복하게 된다.

도 6은 본 실시예의 전원공급제어장치에 사용되는 메인제어FET QA에서 전압 및 전류파형을 나타내는 파형도이다.

도 6a는 드레인전류ID(A)의 파형을 나타내고, 도 6b는 드레인-소스 간 전압VDS의 파형을 나타낸다. 도면에 있어서, (2)는 전원공급제어장치가 정상적으로 작동할 때의 파형을 나타내고, (3)은 과부하상태(전원과 부하 간의 단락회로를 포함)에서의 파형을 나타낸다.

과부하상태가 발생할 경우(파형 3인 경우), 메인제어FET QA의 온/오프제어가 반복되어 메인제어FET QA에 대해 주기적인 가열을 행하며, 그 결과 과열보호기능을 수행한다.

전술한 바와같이, 전원공급제어장치 및 이 장치의 제어방법에 있어서, 전류검출을 위하여 전원통로에 직렬로 접속된 분류기를 이용할 필요가 없다. 반면, 종래 전원공급제어장치에서는 분류기를 필연적으로 사용해야만 한다. 본 발명의 전원공급제어장치는 분류기없이도 높은 정밀도를 가지고 고전류를 검출할 수 있으며, 또한 완전단락회로로부터의 과전류상승 뿐만 아니라 층단락회로와 같이 일부단락저항을 갖는 불완전단락회로에서의 이상전류에 대해서도 확살하게 검출할 수 있도록 한다.

층 단락회로의 경우 전원공급제어장치는 메인제어FET QA의 온/오프 제어를 반복하여 전류를 크게 변화시키고, 반도체스위치의 주기적인 가열을 야기한다. 주기적인 가열은 과열보호기능에 의해 메인제어FET QA의 차단(오프 제어)을 촉진한다.

또, 마이크로컴퓨터가 아니라 하드웨어적인 회로만을 이용하여 반도체 스위치의 온/오프제어를 할 수 있다. 그 결과 장치의 장착공간을 감소시킬 수 있고, 제조비용 또한 현저하게 감소시킬 수 있다.

드레인-소스 간 전압VDS의 특성변화를 이용하는 과전류검출방법와 본 실시예서와 같이 현재의 전류를 소정의 시간으로 소정의 드레숄드 값과 비교하는 방법을 비교할 때 본 실시예의 과전류검출방법은 다음과 같은 이점을 갖는다. 캐패시터 및 다수의 저항과 같은 회로부품이 불필요하다. 따라서, 이들 부품의 회로상수의 변화에 기인한 검출오차를 제거할 수 있다. 또, 칩(110a) 외측에 장착된 캐패시터가 불필요하다. 그 결과 조립공간의 감소 및 장치조립비용을 절감할 수 있다.

가변저항RV의 조절에 따라 부하(102) 타입(예를들어 헤드램프, 구동모터 등)에 완전단락회로와 층단락회로 사이의 분별을 완벽하게 할 수 있어 단락회로 고장에 대한 보호를 높은 정밀도로 실현할 수 있다.

제2실시예

도 7을 참조하여 본 발명의 제2실시예에 따른 전원공급제어장치 및 이 장치를 제어하는 방법에 대하여 설명한다. 제2실시예의 전원공급제어장치는 제1실시예의 것과 동일하게 대응하며, 제2실시예의 경우는 다만, 저항R3, R4, R6, R9, FET Q1, Q2, 제너다이오드ZD2를 추가로 가지고 있다. 도 7에서 점선으로 둘러싸인 부분은 아날로그 IC 칩으로서 여기에는 여러가지 회로부품이 집적되어 있다.

저항R9은 FET Q1의 게이트에 접속되어 있다. 메인제어FET QA의 투루게이트TG는 제너 다이오드ZD2 및 저항R6을 통해 FET Q1의 게이트에 접속된다. FET Q1의 드레인은 저항R4을 통해 VB +5에 접속된다. FET Q1의 소스는 메인제어FET QA의 소스SA에 접속된다. 저항R1은 저항R3과 FET Q2로된 회로에 병렬로 접속된다. 메인제어FET QA의 드레인-소스 전압VDSA의 전압분배는 FET Q2의 온/오프제어를 통해 가변된다.

제2실시예의 전원공급제어장치의 동작에 대하여 설명한다. 먼저, 핀치 오프영역의 동작을 설명한다. 제1실시예와 같이 기준FET QB의 드레인-소스 간 전압VDSB은 비교기CMP1에 직접 접속된다. FET QA의 드레인-소스 간 전압VDSA는 저항R1과 저항R3의 병렬저항(R1 ∥ R3) 및 저항R2(여기에 가변저항RV는 고려하지 않음)에 의해 분배되어 비교기CMP1에 인가된다.

즉, 다음식에 의해 전압값이 비교기CMP1에 입력된다.

VDSA × (R1 ∥ R3)/((R1 ∥ R3) + R2) ‥‥‥(1')

FET QA가 턴온된 직후, VDSB > 0 이며, VDSB는 기준FET QB의 드레인-소스 간 전압이다. FET QA의 드레인전류IDQA 를 증대시킴에 따라 값(1')도 증대하여 기준FET QB의 드레인-소스 간 전압VDSB를 초과한다. 이때 비교기CMP1의 출력레벨이 "H"레벨로부터 "L"레벨로 전이되어 FET QA가 턴오프된다.

메인제어FET QA가 오프상태로 전이되었을 때 나타나는 드레인-소스 간 전압이 드레숄드값VDSAth이라고 가정할 때 다음과 같은 관계식을 갖는다.

VDSAth - VDSB = R2/(R1 ∥ R3) x VDSB‥‥‥(2')

과전류판정값은 식(2')로 결정된다. 과전류판정값을 변화시키기위해 가변저항RV를 조절하게 되며, 이 가변저항RV은 칩(110b) 외측에 위치하는 저항R2과 병렬접속되어 있다. 예를들어 가변저항RV의 저항값을 감소시켜 과전류판정값을 감소시킬 수 있다.

옴 영역에서 전원공급제어장치의 동작과 도 6을 참조하여 설명하는 동작은 실질적으로 제1실시예와 같으므로 더 이상의 설명을 생략한다.

다음에 과전류판정값을 설명한다. 먼저 핀치 오프 영역을 위한 과전류판정값이 옴 영역의 과전류판정값과 동일하다고 가정한다.

핀치 오프 영역에서 (VDSA-VDSB)/△ID를 먼저 산출한다. HAF2001의 특성곡선으로부터 다음관계식이 도출된다.

△VTGSA/△IDQA = 60[mV/A]‥‥‥(4)

△VTGSA = △(VDSA-VDSB) × 2CGD /(CGS + 2CGD)

=△(VDSA - VDSB) × 2 ×1200pF/(1800pF + 2 ×1200pF)

=△(VDSA-VDSB) × 0.57 ‥‥‥(5)

식(4) 및 식(5)를 결합하면 다음과 같다.

(△VDSA-VDSB) /△ID =105[mV/A]‥‥‥(6)

식(3)으로부터 옴 영역에서의 △(VDSA-VDSB) /△ID 는 다음과 같다.

△(VDSA-VDSB) /△ID = 30[mV/A]‥‥‥(7)

식(6)과 식(7)을 비교하면 핀치 오프 영역에서의 전류감도가 옴 영역 보다 높다. 과전류판정값은 옴영역에서는 적절하여도 핀치오프 영역에서는 지니치게 작은 값이된다. 이 경우 이 영역에서 빈번하게 과전류검출이 발생할 위험이 있다. 이것을 위해 취할 수 있는 가능한 조치는 핀치오프영역과 옴영역 간에 상호 과전류판정값을 전환시키는 것이다. 이 기능의 회로를 제1실시예의 구성에 추가하면 이러한 전환을 실현할 수 있다.

FET의 동작영역이 핀치오프 영역인가 또는 옴영역인가에 대한 판정은 게이트-소스 간 전압VTGSA의 크기로 이루어진다. 드레인전류ID의 증대에 따라 핀치오프 영역에서의 게이트-소스 간 전압VTGSA이 증대하지만 완전단락이 발생하여도 5V를 초과하지는 않는다. 따라서, VTGSA>5V 이면 FET의 동작영역이 옴영역이라고 판정할 수 있다.

FET QA가 턴온된 직후 FET Q1이 오프 상태에 있고, FET QA가 온 상태에 있다. FET Q2를 턴온하면, 출력전압VB를 초과한 전압,예를들어 +5V가 필요하다.

제너 다이오드ZD2의 브레이크 다운 전압이 (5V-1.6V)(1.6V : FETQ1의 드레숄드 전압)로 설정되고, VTGSA(게이트-소스 간 전압) > 5V 이면, FET Q1이 턴온되고, FET Q2가 턴 오프된다. 저항R1에 병렬 결합된 저항R3이 회로에서 제거된다.

드레인-소스 간 전압VDSA의 분배비가 감소하므로 FET QA를 턴오프하는 드레인-소스 간 전압차VDSA-VDSB가 더욱 감소된다. 그 결과 옴영역에서는 측정전 보다 작은 전류로 과전류판정이 이루어진다.

그러나, 추가의 회로로 측정이 취해지지 않는한 실질적으로는 문제가 없다. 즉, 최종 부하전류값이 작을 때, 전류가 완전히 핀치 오프 영역 내에서 상승한다. 즉, 최종부하전류가 작을 때 핀치 오프 영역 내에서 전류가 최종부하전류값에 도달한다. 최종부하전류가 크면 전류는 핀치오프영역 내에서 여전히 상승 중에 있다. 완전단락회로인 경우에도 전류는 약40A 이내로 제한된다.

따라서, 최종부하전류값이 증대함에 따라 전류변화가 고정된 경사도를 갖는 전류상승특성곡선으로 수렴한다. 드레인-소스 간 전압VDSA 차는 각 부하전류가 완전 포화되었을 때 나타나는 값만큼 크지 않다. 이러한 현상이 존재하기 때문에 핀치오프 영역에서 전류감도가 큰 경우 드레인-소스 간 전압차 VDSA-VDSB는 크게 되지 않는다. 따라서 기준전압발생수단에서의 전류값을 적절히 선택한다면 본실시예와 같이 추가 회로를 사용하지 않고도 제1실시예의 구성만으로 과전류보호기능을 갖는 실용적인 전원공급제어장치를 실현할 수 있다.

이와같이 구성된 전원공급제어장치 및 이 장치의 제어방법은 앞서 설명한 제1실시예와 비교할 때 보다 유용한 효과를 갖게된다.

마지막으로, 과전류 제어의 기초개념을 상세히 설명한다. 먼저, 배선이 정상적일 때 FET QA가 턴온되어 옴영역에서 동작을 한다. 배선이 정상적인한 그 동작은 옴영역에서 지속되며, 온 상태를 유지하게 된다. 그러나 배선이 비정상적이면 전류가 증대하고 드레인-소스 간 전압차VDSA-VDSB가 과전류판정값을 초과하면 FET QA가 턴 오프되어 핀치오프 영역에서 동작을 한다. 비정상적인 동작이 존재하는 한 FET QA는 온, 오프 상태를 반복하여 핀치 오프 영역에서의 동작을 지속하고, 마지막으로는 과열에 의해 차단된다.

기초개념을 파악하여 과전류제어를 최적화하기 위해서는 과전류판정값이 다음 2개의 조건을 만족시킬 필요가 있다. 먼저 제1조건은 FET QA가 정상전류 범위 내에서 절대적으로 턴 오프 하지 않아야 한다는 것이다. 또, 제2조건은 옴 영역에서 검출된 전류가 과전류로 판정된 후 이상배선이 제거되지 않는한 FET QA가 핀치 오프 영역에서 온,오프 상태를 지속해야 한다는 것이다. 온/오프 제어 기간을 안정화하는데 이 지속적인 상태가 필요하게 된다. 온/오프 제어를 안정화하면 제어의 안정성을 확보할 수 있다. 온/오프제어 주기를 이용하여 타이머를 설정한다(후술할 제6실시예 참조). 이러한 목적을 위해 온/오프 제어주기의 안정화가 필요하다.

제1조건 및 제2조건을 만족시키기 위해, 옴영역에서의 과전류판정값을 정상전류 최대값 + α ((VDSA-VDSB)에 상당하는 값)로 설정하고, 핀치오프 영역에서의 과전류판정값을 정상전류최대값 +β 로 설정한다. 이 때 α> β 가 된다. 즉, α -β는 FET동작을 핀치오프 영역에 두는데 필요한 옵셋양이 된다.

제3실시예

본 발명의 제3실시예에 따른 전원공급제어장치 및 이 장치를 제어하는 방법을 도 8을 참조하여 설명한다. 제3실시예의 전원공급제어장치와 제2실시예(도 7)의 차이점은 기준FET QB의 게이트가 FET QA의 투루게이트TG에 접속되지 않고, 저항R41이 추가로 기준FET QB의 게이트저항으로서 사용된다는 점이다. 저항R41은 기준FET QB의 게이트 일단에 접속되고, 게이트의 타단은 FET QA의 게이트G에 접속된다. 제3실시예의 그 밖의 회로구성은 도 7의 제2실시예와 실질적으로 동일하다. 도 8에 있어서, 점선으로 둘러싸인 부분은 회로부품이 집적화된 아날로그 IC칩을 나타낸다.

저항R41의 값은 1000 × RG로 설정된다. RG = 10㏀ 일때 예를들어 R41 = 10㏁ 이다. 저항이 극단적으로 높으므로 생산성을 고려할 때 저항개수비를 1 : 100으로 설정하고, R41 = 1㏁ 으로 하는 것이 바람직하다.

제3실시예의 전원공급제어장치의 동작은 제2실시예의 것과 실질적으로 동일하며, 제1실시예 같은 비교적 유용한 효과를 얻는다.

제4실시예

본 발명의 제4실시예에 따른 전원공급제어장치 및 이 장치의 제어방법을 도 9 및 도 10을 참조하여 설명한다. 제4실시예의 전원공급제어장치는 제1실시예(도 1)에서 그 전압분배수단(R1, R2 및 RV)의 개선에 초점을 둔 것이다. 전술한 바와같이, 전압분배수단은 저항값비를 기초로한 전압분배비로 FET QA의 드레인-소스 간 전압VDSA를 분배하고 이 분배전압값을 비교기CMP1에 인가한다. 도 9에서 점선으로 둘러싸인 부분(110a') 및 도 10에서 점선으로 둘러싸인 부분(110a")은 회로부품이 집적화된 아날로그 IC칩을 나타낸다.

도 9의 제4실시예에에 따른 전원공급제어장치에 있어서, FET QA의 드레인D과 소스SA가 전원(101)의 출력전압VB을 부하(102)에 인가하는 통로에 직렬로 삽입한다. FET QA를 구동하는 회로부는 기준FET QB, 트랜지스터Q7, 저항R1-R6, R8-R10, RG, Rr, 제너다이오드ZD1, 다이오드D1-D3, 비교기CMP1, 구동회로(111), 스위치SW1을 포함한다. 제4실시예에서 사용되는 반도체스위치로서의 FET QA는 도2에 나타낸 제2실시예와 같은 구성을 갖는다. 비교기CMP1, 구동회로(111), 스위치SW1의 기능 및 동작, 기준FET QB 및 저항Rr의 기준전압발생기능은 제1실시예의 것과 같다.

제1실시예와 다른 회로부분(트랜지스터Q7, 저항R1-R6, 다이오드D2,D3)의 기능 및 동작을 설명한다.

전원(101)과 저항R1 사이에 접속된 PNP 트랜지스터Q7는 암전류(dark current)에 대처하기 위한 것이다. 제1실시예의 전원공급제어장치(도 1)에 있어서, 전원(101)으로부터 전압분배수단의 저항R1,R2을 거쳐 부하(102)에 이르는 범위의 암전류통로는 부하(102)에 전원을 공급하지 않더라도 즉, FET QA가 구동되지 않더라도 형성된다. 따라서, 스위치SW1의 오프 상태 중에도 전원(101)의 작은 전력이 소모된다.

암전류에 의한 전력소모를 줄이기 위해, 스위치SW1이 턴온될 때(부하(102)에 전원공급명령이 나올때)만 턴온될 수 있도록 하는 트랜지스터Q7가 배치된다. 즉, 스위치SW1가 턴온되지 않으면 트랜지스터Q7는 오프 상태로 위치하여 암전류의 통로를 차단한다. 따라서, 트랜지스터Q7가 오프상태로 되면, R1(저항) → R3(저항) → R2(저항) → GND(접지)로 되는 통로, R1(저항) → D3(다이오드) → R5(저항) → 부하((102) → GND(접지)로 되는 통로, R1(저항) → R3(저항) → D2(다이오드) → R6(저항) → Rr(저항) → GND(접지)로 되는 통로의 전류가 흐르지 않는다.

저항R1 - R6, 다이오드D2 및 D3는 다이오드 클램프 회로를 구성한다. 저항R1 및 저항R3의 노드 전위를 VC, 저항R3 및 저항R2의 노드전위를 VE라고 가정하면, 트랜지스터Q7이 온 상태일때 VC>VE가 된다.

VSAVE - 0.7V이면(단 VSA : FETQA의 소스전압), 소스전압 VSA는 비교기CMP1의 +입력단자에 입력된다. VSA < VC - 0.7이면, "VC - 0.7V"의 전압이 소스전압VSA와 관계없이 비교기CMP1의 +입력단자에 입력된다. 즉, 소스전압VSA이 하강하여도, 비교기CMP1의 "+" 입력단자는 "VC - 0.7V"로 클램프되고, 이 전압 이하로 낮아지지 않는다. 비교기CMP1의 "-"입력단자도 또한 기준FETQB의 소스전압VSB이 "VE-0.7" 이하로 하강하여도 이 "VE-07" 수준으로 클램프된다.

다이오드 클램프회로를 마련함에 따라 FET QA 및 기준FET QB가 턴오프되고 소스전압VSA 및VSB가 하강하여도, 비교기CMP1의 "+" 및 "-" 입력단자가 (VC-0.7V) 및 (VE-0.7V)에서 클램프된다. VC>VE 이므로 비교기CMP1의 출력신호레벨이 "H"레벨로 설정되며, 그에따라 FET QA가 소스전압VS 및 VB의 크기에 관계없이 신뢰성있게 턴온된다. 또, 비교기CMP1의 입력단자가 소정의 전위 이하로는 하강하지 않으므로 비교기CMP1의 "+" 및 "-"입력단자의 내전압이 개선된다.

도 10의 전원공급제어장치에 있어서, 기준FET QB의 게이트가 FET QA의 투루게이트 TG에 접속되지 않으며, 저항R41이 추가적으로 기준FET QB의 게이트저항으로 사용된다. 저항R41은 기준FET QB의 게이트 일단에 접속되고, 이 게이트의 타단은 FET QA의 게이트G에 접속된다. 저항R41, 그리고 그 밖의 구성을 설정하는 방법은 이미 설명한 제3실시예의 것과 동일하다.

제5실시예

도 11 및 도 12를 참조하여 본 발명의 제5실시예에 따른 전원공급제어장치 및 이 장치의 제어방법에 대하여 설명한다. 제5실시예의 구성은 제1실시예(도 1)의 구성에 돌입전류 마스크 회로(105) 및 과전류차단 촉진회로(106)를 부가한 것이다. 도 11의 점선으로 표시한 부분(110d) 및 도 12의 점선으로 표시한 부분(110d')은 회로부품의 집적화된 아날로그 IC칩을 나타낸다.

부하(102)(예를들면 헤드램프)가 턴온되면, 돌입전류는 전원공급제어장치를 통해 흐른다. 돌입전류의 값은 안정된 회로에서 흐르는 전류의 수십배에 달한다. 돌입전류의 흐름주기는 부하(102)의 형태 및 용량에 의존하며, 통상 3 - 20msec이다. 돌입전류 흐름주기 중에 제1, 제2, 제3실시예에 설명한 바와같이 과전류제어를 행하면 부하(102)가 안정될 때까지 시간이 소모되며, 그 결과 바람직하지 않은 현상이 초래된다. 즉, 헤드램프의 턴온이 지연되고, 부하자체의 응답이 느려진다. 제5실시예는 이러한 문제를 해소하기 위해 돌입전류 마스크 회로(105)(청구범위에서는 "금지수단"에 상당함)를 도 1의 회로에 부가하였다.

제1, 제2, 제3, 제4실시예에 있어서, 완전단락회로로부터의 과전류 상승이 검출되면 과열보호기능이 작동하여 FET QA를 차단하였다(오프 제어). 층단락의 경우는 FET QA의 온/오프 제어를 반복하였다. FET QA의 주기적인 가열로 과열차단기능의 효과를 얻었다. 따라서, 유효 과열차단기능 시간이 상대적으로 길다. 제5실시예에 있어서는 과열차단 촉진회로(106)(과열차단 촉진수단)에 의해 층단락인 경우에도 FET QA의 차단을 신속하게 할 수 있다.

도 11에 있어서, 돌입전류 마스크회로(105)는 FET Q11 및 FET Q12, 다이오드D11, 저항R11 - R13, 캐패시터C11을 포함한다.

이하, 돌입전류 마스크회로(105)의 동작을 설명한다. FET QA가 턴온되면, 게이트-소스 간 전압VGSA가 다이오드D11, 저항R12을 통해 FET Q12의 게이트로 인가되는 한편, 다이오드D11, 저항R11을 통해 FET Q11의 게이트로 인가된다.

FET Q12의 게이트는 FET QA의 소스SA에 접속된다. FET QA가 턴온된 직후에는 캐패시터C11가 아직 충전되지 않았다. 따라서, FET Q12의 게이트전위가 불충분하게 상승하고, FET Q12가 온상태로 전이하지 못한다. FET Q12의 오프 상태 동안 FET Q11이 온 상태를 유지하고, 비교기CMP1의 "-"입력단자를 FET QA의 소스SA에 결합시킨다. 따라서, 비교기CMP1의 출력레벨이 "H"레벨로 유지되고, 이 상태에서 높은 돌입전류가 흐르면 FET QA가 턴오프하지 않는다.

시간이 경과함에 따라, 저항R12을 통한 캐패시터C11의 충전이 진행되고, 최종적으로는 FET Q12가 온상태로 전이된다. FET Q12의 턴온과 함께, FET Q11이 턴오프되고, 마스크 상태가 종료되고, 과전류검출제어가 기능을 시작한다.

FET QA가 턴오프된 후 저항R13은 방전저항으로서 캐패시터C11을 방전하고 재설정하는 작용을 한다. 이 경우 캐패시터C11의 방전동작이 마스크 시간에 영향을 주지않도록 하기 위해 R12 《 R13을 선택하는 것이 바람직하다. 마스크 시간이 R12 × C11의 시상수에 의해 결정된다. 이 것은 회로를 한 개의 칩으로 구성할 때 캐패시터C11의 캐패시턴스를 적절히 변화시켜 마스크 시간을 조절할 수 있음을 의미한다.

과전류차단 촉진회로(106)는 FET Q21 - Q24, 다이오드D21, D22, 제너다이오드ZD21, 저항R21 - R27로 구성된다.

과열차단 촉진회로(106)의 동작을 설명한다. 전원공급제어장치를 과전류제어모드로 하면 게이트구동회로는 주기적으로 온/오프제어를 행하고, FET QA의 게이트 전위가 "L"레벨의 전위로 된다. 소스전압VSA가 일정량의 전압을 갖는 시간 주기 동안, 캐패시터C21가 트랜지스터Q22 및 Q24, 저항R22를 통해 충전된다. FET Q21의 게이트전위가 초기화단계에서 드레숄드 값 아래로 내려간다. 캐패시터C21를 충전하는 과정에서 게이트전위가 상승하고 FET Q21이 턴온된다.

전류가 단자TG(FET QA의 투루 게이트)로부터 저항R21을 경유하여 접지(GND)로 흐르고, 단자TG에 저장된 전하의 양이 감소한다. 따라서, 드레인-소스 간 전압VDSA도 또한 부하저항에 대해서 증대한다. FET QA에 의한 전력소비가 증대하여 과열차단동작을 촉진한다. 저항R21의 저항값이 작을 수록 과열차단동작이 빠르다. 저항R23은 캐패시터C21용 방전저항이며, R22 《 R23으로 선택하는 것이 바람직하다.

도 12의 전원공급제어장치는 돌입전류 마스크회로(105') 및 과열차단촉진회로(106')가 추가된 것 외에는 제4실시예(도 9)의 구성과 동일하다. 돌입전류 마스크회로(105') 및 과열차단 촉진회로(106')의 회로적인 구성 그리고, 그 동작은 도 11의 것과 실질적으로 동일하다.

제6실시예

본 발명의 제6실시예에 따른 전원공급제어장치에 대해 도 13 및 도 14를 참조하여 설명한다. 제6실시예의 전원공급제어장치는 온/오프회수적산회로(107)가 부가된 것을 제외하고는 제1실시예(도 1)과 동일하다. 도 13에서 점선으로 표시된 부분(110e)과 도 14에서 점선으로 표시된 부분(110e')은 회로부품이 집적화된 아날로그 IC칩을 나타낸다.

제1, 제2, 제3, 제4실시예에 있어서, 층단락회로의 경우, FET QA의 온/오프제어를 반복하고, FET QA의 주기적 가열작용으로 과열차단기능을 행하였다. 따라서, 차단기능시간이 상대적으로 길다. 제6실시예는 이러한 문제를 다음과 같은 방법으로 해소한다. 즉, FET QA의 온/오프제어 회수가 소정의 수치에 도달하면 온/오프 회수 적산회로(회수제어수단)(107)는 전원공급제어장치가 오프제어를 행하도록 작용하고, 이것에 의해 FETQA의 차단이 촉진된다.

도 13에 있어서,온/오프 회수적산회로(17)는 저항Q31 - Q34, 다이오드D31-D3, 제너다이오드ZD31, 저항R31-R37, 캐패시터C31로 구성된다.

온/오프회수적산회로(107)의 동작을 설명한다. 전원공급제어장치가 과전류제어모드가 되면 FET QA의 온/오프 동작 중에 오프제어를 행할 때마다(즉 게이트전위가 "L"레벨로 설정될 때마다) 캐패시터C31는 트랜지스터Q32, Q34 및 저항R32를 통해 충전을 한다. 오프제어(게이트 전위가 "L"레벨로 설정)된 동안 캐패시터C31는 드레인-소스 간 전압VDSA이 "H" 레벨로 설정될 때만 충전을 한다. 즉 온 또는 오프제어가 연속적으로 행해질 때는 충전이 되지 않는다. FET Q31의 게이트 전위가 드레숄드값 이하로 낮아지고 그 결과 오프 상태가 된다. 캐패시터C31의 충전이 진행함에 따라 게이트전위가 상승하면 FET Q31이 턴온된다. 이 때, 온도센서(121)(4개의 다이오드로 구성됨)의 애노드의 전위가 하강하며, 그 결과로 고온에서와 같은 조건이 설정되고, 과열차단FET QS가 턴온되는 한편, FET QA는 차단된다(오프제어).

온/오프회수적산에 의한 차단시간은 약 1초가 바람직하다. 온/오프회수적산회로(107)를 안정되게 작동시키기 위해서는 FET QA의 온/오프 제어주기를 안정화할 필요가 있다. 제6실시예에 있어서는 핀치오프 영역에서 부하전류의 변화에 대한 FET QA의 드레인-소스 간 전압VDSA의 변화가 옴영역의 변화보다는 크다. 이 때문에 온/오프 제어 중에(핀치오프영역에서 턴오프가 된다(핀치오프영역 다음에 옴영역에서 턴오프가 되는 경우는 없다). 따라서, FET QA의 온/오프제어의 주기가 안정화된다.

제6실시예의 전원공급제어장치에 있어서, 온/오프회수적산회로(107)에는 FET QA의 온/오프제어 개수가 캐패시터C31에 저장된 전하량으로 판정된다. 이와는 달리 온/오프회수적산회로를 구동회로(111)의 출력신호를 직접 카운트하는 카운터로 구성할 수도 있다. 이 경우, 구동회로(111)의 출력신호를 카운트하는 카운터의 계수값이 소정치에 이르면 과열차단FET QS가 턴온하여 FET QA를 차단한다(오프 제어).

도 14는 제4실시예의 전원공급제어장치에 온/오프 회수적산회로(107')를 부가한 회로구성을 나타낸다. 온/오프회수적산회로(107')의 회로적 구성 및 동작은 본 발명의 제4실시예(도 9)와 실질적으로 동일하다.

또, 제6실시예(도 13 및 도 14)의 전원공급제어장치에 있어서 온/오프 회수적산회로(107)에 의해 출력신호를 카운트한 후 과열차단기능회로가 메인제어FET QA를 오프 상태로 제어하며, 여기서 과열차단기능회로는 온도센서(121), 래치회로(122), 과열차단FET QS로 구성된다(도 2 참조). 그러나, 본 발명은 다음과 변형예를 이용할 수도 있다. 즉, 제1변형으로서, FET Q31의 드레인을 다이오드 및 저항의 직렬회로를 통해 메인제어FET QA의 투루게이트(TG)에 접속한다. 제2변형예로서, 금지 게이트(이진 입력 NOR 게이트)를 비교기CMP1의 출력에 배치하고, FET Q31의 드레인 출력을 금지제어신호로 사용한다. 또, 제3변형예로서 FET Q31의 드레인을 다이오드 및 저항의 직렬회로를 통해 비교기CMP1의 "-"입력단자에 접속한다.

이들 변형예에서 저항R31이 생략되었다. 온/오프회수적산회로(107)가 메인제어FET QA를 차단하는 정보를 유지하기 위해서는 PMOSFET 및 저항으로 구성되는 래치회로를 부가해야 한다.

PMOSFET의 소스는 전원전압VB에 접속하고, PMOSFET의 드레인은 FET Q31의 게이트에 접속하며, PMOSFET의 게이트는 저항을 통해 FET Q31의 드레인 및 그 자체의 소스에 각각 접속한다.

제1 - 제6실시예에서의 전원공급제어장치의 변형 그리고 이 변형장치의 제어방법을 도 15를 참조하여 설명한다. 상기 실시예 각각에 있어서 기준전압발생수단은 고정전압값으로 설정한다. 부하가 변화할 때 기준전압발생수단은 과전류판정값을 대응으로 변화시켜 제2부하의 변화에 대처한다.

즉, 저항R1 -R3의 저항값을 반도체칩에 결합할 때 사용되는 최대부하값에 따라 설정한다. 부하(102)가 작으면 가변저항RV이 칩외측에 위치하는 한편 저항R2과 병렬로 접속되며, 이것에 의해 과전류판정값이 낮아진다.

이 방법은 다음과 같은 문제가 있다. 첫번째 문제는 과전류 판정값의 증대와 함께 제어정밀도가 감소한다는 점이다. 두번째 문제는 핀치오프 영역과 옴영역 사이에서 과전류판정값을 변화시킬 필요가 있다는 점이다. 이 경우, 핀치오프 영역을 위한 과전류판정값은 정확하게 드레인전류ID의 상승경사도에 따라 설정되어야 한다. 배선 인덕턴선 및 배선저항이 변화할 때 드레인전류ID의 상승경사도가 변화하므로 과전류판정값을 정확하게 설정하기가 어렵게된다.

이러한 문제에 대처하기 위해 부하(102)에 따라 기준전압발생수단를 설정하는 것이 효과적이다. 이 목적을 위해 기준전압발생수단에 대해 부하(102)의 최대전류값을 초과한 전류값에 대응하여 전압값을 설정한다.

부하구동트랜지스터 상의 드레인-소스 간 전압(즉, FET QA의 드레인-소스 간전압VDSA)이 기준전압발생수단의 드레인-소스 간 전압VDS(즉 기준FETQB의 드레인-소스 간 전압VDSB)을 초과할 때, 그 과다량이 작아도 과전류값으로 판정하게 된다.

이 방법에 있어서,핀치오프 영역과 옴영역 양쪽에 대해 동일한 과전류판정값을 사용하게 된다. 즉, FET의 동작영역이 핀치오프 영역에서 옴영역으로 또는 이와 반대로 전이하여도 과전류판정값을 변화시킬 필요가 없다. 또, 이 방법에 있어서는 부하구동 트랜지스터의 드레인-소스 간 전압VDS가 기준전압발생수단의 드레인-소스간 전압VDS을 초과하는가의 여부를 판정하여 과전류를 판정할 수 있다. 따라서 비교기CMP1의 해상도만으로 검출정밀도를 판정할 수 있다.

또, 온도변화, IC 제조오차, 배선인덕턴스, 배선저항 등의 변화에 기인한 악영향을 배제할 수 있고, 비교기CMP1가 정상으로 작동하는한 전원전압의 변화에 영향을 받지 않는다. 따라서, 에러 인자를 거의 갖지 않는(실질적으로는 에러 인자가 없는) 전원공급제어장치 및 이 장치의 제어방법을 성공적으로 실현할 수 있다.

기준전압발생수단의 설정방법 및 이 설정을 변경하는 방법은 다음과 같다.

a)외부 가변저항RV가 저항Rr과 병렬로 접속된다.

b)저항Rr이 칩 외측에 위치하며, 이 저항은 기준전압발생수단을 설정하고, 사용되는 사양에 따라 관련값을 선택하는데 사용된다.

c)저항Rr의 저항값은 가변한다.

도 15에 나타낸 바와같이, 다수의 저항Rr1 - Rr4이 칩 내부에 병렬로 배치된다. 칩이 패킹 또는 페어칩의 장착 단계에서 기준전압발생수단의 설정값(기준값)을 스위치SW2를 이용하여 적절한 저항을 선택함으로써 목표사양에 맞게 설정을 완료한다. 이와함께, 전원공급제어장치를 반도체칩으로 집적화하며, 이때 한개의 칩으로 다수의 사양을 수용할 수도 있다. 가변저항RV을 설정하는 한편, 부하(102)의 형태(즉, 헤드램프, 구동모터, 등)에 따라 완전단락회로 및 층단락회로를 완벽하게 구별할 수도 있다. 단락회로고장에 대한 보호를 높은 정밀도로 실현할 수 있다.

제7실시예

도 16 및 도 17을 참조하여 본 발명의 제7실시예에 따른 전원공급제어장치를 설명한다.

도 16의 전원공급제어장치는 열형FET QA 및 QB가 P채널타입이라는 점외에는 제4실시예(도 9)의 전원공급제어장치와 일치한다. 도 17의 전원공급제어장치는 열형FET QA 및 QB가 IGBT(Insulated gate bipolar transistor)라는 점에외는 제4실시예(도 9)와 일치한다. 도 16에서 점선으로 둘러싸인 부분(110ap) 및 도 17에서 점선으로 둘러싸인 부분(110ai)은 회로부품이 집적화된 아날로그 IC를 나타낸다.

제8실시예

도 18을 참조하여 본 발명의 제8실시예에 따른 전원공급제어장치 및 이 장치의 제어방법을 설명한다. 제8실시예의 전원공급제어장치는 제1, 제5, 제6실시예의 전원공급제어장치의 회로에 과소전류검출기능회로를 부가한 것이다.

전원(101)의 출력전압VB을 부하(102)에 인가하는 통로에 반도체스위치로서 FETQA의 드레인D과 소스S를 직렬로 삽입한다. 도 18에 있어서, 메인제어 FETQA를 구동하는 부분은 기준FET QB 및 제2기준QC, 저항R1, R2, RG, R10, Rr1, Rr2, 제너다이오드ZD1, 다이오드D1, 비교기CMP1, CMP2, 구동회로(111), 스위치SW1을 포함한다. 도 18에 있어서, 점선으로 둘러싸인 부분은 아날로그 IC칩으로서 회로부품이 집적화 된 것이다.

제1실시예에서와 같이, 반도체스위치로서 FET QA를 구성하며, 이것은 도 2에 나타나 있다. 충전펌프(305), 차단래치회로(306), 비교기CMP1, 구동회로(111), 스위치SW1 등의 기능 및 동작, 그리고, 기준FET QB 및 저항Rr에 의한 기준전압발생동 작은 제1실시예와 같다. 돌입전류판정을 피하기위한 마스크회로(303)는 제5실시예의 돌입전류마스크회로와 실질적으로 같다. 온/오프동작의 회수를 적산하여 차단제어를 행하기 위한 온/오프 회수적산회로(304)는 제6실시예의 온/오프 회수적산회로(107)와 실질적으로 같다.

이하 추가로 부가된 과소전류검출기능을 실현하기 위한 회로부(제2기준FETQC, 저항Rr2, 비교기CMP2)의 기능 및 동작을 설명한다.

FET QC(제2반도체스위치) 및 저항Rr2(제3부하)은 청구범위의 경우 "제2기준전압발생수단"으로서 표현되어 있다. 제2기준FET QC의 드레인 및 게이트는 각각 FET QA의 드레인D 및 투루 게이트TG에 각각 접속된다. 제2기준FET QB의 소스SC는 저항Rr2의 단자 중 하나에 접속되고, 저항Rr2의 단자 중 타단은 접지(GND)에 접속된다. 따라서, 그레인D과 투루게이트TG가 열형제2기준FET QC와 FET QA 양쪽에 공통으로 사용된다. 그 결과 FET를 동일 반도체칩에 결합하기가 용이하게 된다.

제1실시예와 같이 제2기준FET QC 및 메인제어FET QA가 동일공정에 의해 동일 칩에 결합된다. 제1실시예에서와 같이 전류검출은 메인제어FET QA의 드레인-소스 통로 양단의 전압DSA와 기준전압, 그리고 제2기준전압 사이의 차를 검출하여 이루어지며, 이 검출은 비교기CMP1 및 CMP2에 의해 수행된다. 따라서, FET QA, QB를 동일 칩에 결합하면 전류검출에서 공통모드편차에 의한 오차, 즉 전원전압 및 온도의 변화, 제조오차에 의한 변화에 기인한 뜻하지 않는 악영향을 제거(감소)할 수 있다. 또,칩(110af)의 외측의 저항(제2부하)Rr1 및 저항(제3부하)Rr2을 장착하면 칩(110f)의 온도변화에 대해 기준전압이 민감하지 않도록 할 수 있어 높은 정밀도의 전류검출이 실현된다.

제2기준 FET QB의 전류용량을 메인제어FET QA의 것보다 작게 하기 위해 이들 FET를 형성하는 병렬접속 트랜지스터의 개수비를 다음과같이 선택한다.

(제2기준FET QB의 트랜지스터 개수 : 1트랜지스터) <메인제어FET QC의 트랜지스터 개수 : 1000 트랜지스터)

저항Rr2의 저항값을 다음과 같이 설정한다.

(최소전류가 흐를 때의 부하(102)의 저항값) × (메인제어FET QA의 트랜지스터 개수 : 1000 트랜지스터/제2기준FET QC의 트랜지스터 개수 : 1 트랜지스터)

비교기CMP2는 "제2검출수단"(청구범위에 사용되는 용어)의 일부를 형성한다. FET QA의 소스전압VSA은 비교기CMP2의 "+"입력단자에 인가되고, 제2기준전압FET QC의 소스전압VSC은 "-"입력단자에 인가된다. "+"입력단자에 가해진 전위가 "-"입력단자의 전위보다 높을 때 비교기의 출력은 유효(valid)("H"레벨)이다. "+"입력단자에 가해진 전위가 "-"입력단자의 전위보다 낮을 때 비교기의 출력은 무효(unvalid)("L"레벨)이다.

마지막으로 본 발명의 제8실시예에 따른 전원공급제어장치 및 이 장치의 제어방법의 특징 및 작용효과에 대해 설명한다. 첫째, 제8실시예의 경우는 전류검출을 위해 분류기를 사용할 필요가 없으므로 전원공급통로에 따른 전력소모를 줄일 수 있다. 이 특징은 대전류회로에 적용할 때 특히 유용하다. 둘째, 본실시예는 다이나믹 검출시스템이 이용되며, 이것은 반도체스위치(FETQA)의 핀치영역을 유용하게 한다. 이 때문에 전류감도가 높고(대략 105mV/A), 전류검출정밀도가 높다. 셋째, 간단한 구동제어로 반도체스위치FET QA의 온/오프 제어를 행할 수 있다. 과열차단기능회로 및 온/오프회수적산회로(304)를 이용하므로 마이크로프로세서를 이용한 소프트웨어(프로그램)를 사용할 때와 비교하여 처리속도가 빠르다. 넷째, 회로를 단일칩화 하기가 편하며, 이와 같이 하면 구동회로가 작고 장착공간이 감소하여 제조비용이 감소된다. 다섯째 FET QA의 드레인-소스 간 전압VDSA와 기준전압, 그리고 제2기준전압 사이의 차이값을 검출하여 전류검출을 행한다. 따라서, FET QA, QB,QC를 동일칩으로 조립하여 전류검출에서의 공통모드편차에 의해 발생하는 오차, 즉 전원전압의 변화 및 온도 변화, 그리고 여러가지 제조오차에 기인하여 발생하는 바람직하지 못한 효과를 제거할 수 있다.

전술한 바와같이 본 발명에 따른 전원공급제어장치 및 이 장치의 제어방법에 있어서, 전원으로부터 부하로 진행하는 전원공급을 반도체스위치에 의한 스위칭방식으로 제어될 때, 기준전압발생수단(기준전압 발생단계)은 소정의 부하에 접속된 반도체스위치의 단자들 사이의 전압과 실질적으로 같은 전압특성을 갖는 기준전압을 발생한다. 검출수단(검출단계)은 반도체스위치단자들 간의 전압과 기준전압 사이의 차를 검출한다. 반도체스위치단자 사이의 전압과 기준전압 사이의 차이에 따라서 제어수단(제어단계)은 반도체스위치의 온/오프제어를 행한다. 기준전압발생수단은 반도체스위치 및 부하와 병렬 접속된 회로를 포함하며, 이 회로는 제2반도체스위치 및 제2부하로된 직렬회로를 포함하여 기준전압으로서 제2반도체스위치의 단자 간에 전압을 발생한다. 전원공급통로의 일부로서 반도체스위치 단자 사이의 전압 옵셋은 반도체스위치 단자 간 전압과 기준전압발생수단(기준전압발생단계)에 의해 발생된 기준전압 사이의 차이을 검출하여 판정한다. 따라서, 종래 필수적으로 사용되던 분류기를 전원공급통로에 직렬로 설치할 필요가 없다. 또, 장치의 열손실을 억제할 수도 있다. 또, 전원공급제어장치는 마이크로컴퓨터에 의해 하드웨어회로 또는 소프트웨어 프로세스를 인에이블시켜 완전단락회로에 의해 발생한 과전류 뿐만아니라 특정량의 저항을 갖는 불완전단락회로와 같은 층단락회로의 이상전류도 성공적으로 검출할 수 있다. 특히 반도체스위치의 온/오프제어를 하드웨어회로에 의해 구성할 때 마이크로컴퓨터가 불필요하며, 그 결과 장착공간의 감소 및 장치의 제조비용이 감소하게 된다.

본 발명에 있어서, 제2기준전압발생수단은 반도체스위치 및 부하와 병렬로 접속된 회로를 구비하며, 이 회로는 제3반도체스위치 및 제3부하로 구성되는 직렬회로를 포함하고 있어 제2기준전압으로서 제3반도체스위치 단자가 전압을 발생시키고, 제2검출수단은 반도체스위치 단자간 전압과 제2기준전압 사이의 차이를 검출한다. 따라서, 정상작동범위 내에서 최소전류 이하인 목표전류가 반도체스위치 및 부하에 흐르는 상태에서의 전압특성과 제2기준전압발생수단의 기준전압의 전압특성이 실질적으로 동일하면 제2검출수단은 아주작은 과소전류를 검출하게된다.

본 발명에 있어서 반도체스위치소자의 전류용량이 제2 및 제3반도체스위치의 전류용량 보다 크며, 부하와 제2 및 제3부하의 저항비가 반도체스위치와 제2 또는 제3반도체스위치의 전류용량비에 실질적으로 역비례한다. 따라서, 제2반도체스위치 및 제2부하를 포함하는 기준전압발생수단, 제3반도체스위치 및 제3부하를 포함하는 제2기준전압발생수단을 회로로 구성할 경우 치수가 감소되며, 그 결과 패키지공간의 감소 및 제조비용의 감소를 얻을 수 있다.

본 발명의 제10 전원공급제어장치에 있어서, 제2 또는 제3부하는 다수의 저항을 포함하며, 이들 저항은 선택적으로 접속되거나, 가변저항이 제2 또는 제3부하에 병렬로 접속된다. 제2 또는 제3부하의 저항은 가변저항의 저항값을 변화시키면 균등하게 변화한다. 반도체스위치의 단자 사이의 전압은 저항비에 기초한 전압분배비로 전압분배수단에 의해 분배되고, 그 분배전압은 검출수단에 인가된다. 이에따라 한개의 칩에 여러가지의 사양을 수용할 수 있다. 또, 부하의 타입에 따라 완전단락회로와 불완전단락회로를 완전하게 분리할 수 있으며, 단락회로에 따른 고장을 높은 정밀도로 보호할 수 있다.

본 발명에 있어서, 과열보호수단(과열보호단계)이 반도체스위치의 보호를 위해 제공되며, 이 것은 반도체스위치가 과도하게 과열되었을 때 반도체스위치의 오프제어를 행한다. 일부단락회로저항을 갖는 불완전단락회로가 발생할 때 제어수단(제어단계, 즉, 오프 제어단계 및 온 제어단계)은 반도체스위치의 온/오프제어를 반복하여 전류를 크게 변화시킨다. 이 때 반도체스위치는 주기적으로 가열되어 과열보호수단에 의해 반도체스위치의 차단을 촉진한다(과열보호단계). 종래의 전원공급제어장치에 있어서는 예를들어 드문(불완전한) 단락회로가 발생할 때 발생하는 이상전류를 취급하기 위해 마이크로컴퓨터를 이용한 소프트웨어 프로세스만을 동작시켰다. 반면, 본 발명의 전원공급제어장치는 마이크로컴퓨터를 이용한 외부제어가 아니라 장치내부에 설치된 하드웨어회로에 의해 이상전류를 취급할 수 있다. 이러한 특징으로 회로의 단순화 및 제조비용의 감소를 얻을 수 있다. 이러한 구성에 따라 층단락회로가 발생한 경우 이상전류에 대한 높은 응답성을 실현할 수 있다.

또, 본 발명에 있어서는 반도체스위치, 제2반도체스위치, 기준전압발생수단, 검출수단, 제어수단, 제2기준전압발생수단, 제2검출수단 또는 과열보호수단이 단일칩에 집적화 되어 있다. 그 결과 회로의 장착공간 및 제조비용이 감소한다. 본 발명의 전류검출방법은 반도체스위치의 단자들간의 전압과 기준전압 또는 제2의 기준전압 사이의 차를 검출하는 것으로 행하고 있으며, 이러한 검출은 검출수단 또는 제2의 검출수단으로 수행한다. 따라서, 동일한 칩에 반도체스위치, 제2 또는 제3 반도체스위치를 조립하는 것으로 전류검출에서의 공통모드편차에 의해 발생된 오차, 전원전압 및 온도의 변화, 여러가지 제조오차에 따른 변화를 제거(감소)할 수 있다. 또, 칩외측의 제2 및 제3부하가 칩의 온도변화에 대해 기준전압 또는 제2기준전압이 민감하지 않도록 작용하므로 높은 정밀도로 전류검출을 행할 수 있다.

또, 본 발명에 있어서, 제어수단에 의해 반도체스위치의 온/오프제어의 주기를 제어클록신호로서 사용한다. 이러한 특징과 함께 클록신호발생을 위해 별도로 발진회로를 사용할 필요가 없다. 반도체 스위치(FET)의 온/오프제어 주기가 안정되 있으므로 안정된 클록신호를 생성할 수 있다.

또, 본 발명에 있어서는 반도체스위치가 턴온된 후 고정된 기간 동안 반도체스위치에 의해 제어수단이 온/오프제어를 행하는 것을 금지하는 금지수단(금지단계)이 배치된다. 이 금지수단에 의해 부하의 시동 시에 돌입전류가 흐를때 과전류제어를 금지하게 되어 부하 응답의 지연시간을 감소시킨다.

또, 본 발명에 있어서는, 제어수단이 반도체스위치의 온/오프제어를 행할 때 과열보호수단(과열보호단계)에 의해 오프제어를 촉진하기 위한 과열차단촉진수단(제어단계)이 제공된다. 이 수단에 의해 층단락 시에 반도체스위치의 차단을 촉진하여 신속한 응답성을 실현할 수 있다.

또, 본 발명에 있어서는 회수제어수단(회수제어단계)가 마련되어 제어수단(제어단계)에 의해 반도체스위치의 온/오프제어의 회수를 적산하고, 온/오프제어회수가 소정의 회수에 도달할 때 회수제어수단이 반도체스위치의 오프제어를 행한다. 따라서, 층단락회로의 경우에도 반도체스위치의 차단을 촉진하여 설정된 시간에 스위치가 차단될 수 있다.

Claims (27)

1. 전환되는 제어신호입력단자에 인가되는 제어신호에 응답하여 전원으로부터 부하로 전원공급을 제어하는 반도체스위치와,

   상기 반도체스위치 단자들 사이의 전압특성과 실질적으로 같은 전압특성을 갖는 기준전압을 발생하는 기준전압발생수단과,

   상기 반도체스위치 단자들 간의 전압과 상기 기준전압 사이의 차를 검출하는 검출수단과,

   상기 반도체스위치 단자들 간의 전압과 상기 기준전압 사이의 상기 차에 따라서 상기 반도체스위치의 온/오프제어를 행하는 제어수단을

   구비하는 것을 특징으로 하는 전원공급제어장치.
2. 제1항에 따라서,

   상기 기준전압발생수단은 상기 반도체스위치 및 상기 부하와 병렬로 접속된 회로를 포함하며, 상기 회로는 제2반도체스위치 및 제2부하로된 직렬회로를 가지고 상기 기준전압으로서 상기 제2반도체스위치의 단자들 간의 전압을 발생시키는 것을 특징으로 하는 전원공급제어장치.
3. 제1항에 있어서,

   상기 기준전압발생수단의 기준전압의 전압특성은 정상동작범위 내에서 최대 전류를 초과한 목표전류가 상기 반도체스위치 및 상기 부하로 흐르는 상태에서의 전압특성과 실질적으로 동일한 것을 특징으로 하는 전원공급제어장치.
4. 제2항에 있어서,

   상기 반도체스위치가 오프 상태로부터 온 상태로 전이할 때 상기 반도체 단자들 간의 전압의 과도특성은 상기 제2반도체스위치가 그 상태를 전이할 때의 과도특성과 같은 것을 특징으로 하는 전원공급제어장치.
5. 제2항에 있어서,

   상기 제2반도체스위치의 전류용량은 상기 반도체스위치의 전류용량 보다 작고, 상기 부하와 상기 제2부하의 저항비는 상기 반도체스위치 및 상기 제2반도체스위치의 전류용량비에 실질적으로 역비례하는 것을 특징으로 하는 전원공급제어장치.
6. 제1항에 있어서,

   제2기준전압발생수단 및 제2검출수단을 더 포함하며,

   상기 제2기준전압발생수단은 상기 반도체스위치의 단자들 간의 전압특성과 실질적으로 같은 제2기준전압을 발생시키며, 상기 제2기준전압은 상기 제2반도체스위치의 단자들 간의 전압이고, 상기 제2기준전압발생수단은 상기 반도체스위치 및 상기 부하와 병렬로 접속된 회로를 가지며, 이 회로는 상기 제어신호에 따라 전환되는 제3반도체스위치 및 제3부하로된 직렬회로를 포함하고,

   상기 제2검출수단은 상기 반도체스위치의 단자 간 전압과 상기 제2기준전압 사이의 차를 검출하는 것을

   특징으로 하는 전원공급제어장치.
7. 제6항에 있어서,

   상기 제2기준전압발생수단의 기준전압 특성은 정상동작범위 내에서 최소전류 이하의 목표전류가 상기 반도체스위치 및 상기 부하에 흐르는 상태에서의 전압특성과 실질적으로 같은 것을 특징으로 하는 전원공급제어장치.
8. 제6항에 있어서,

   상기 반도체스위치가 오프상태에서 온상태로 전이할 때의 단자들 간의 전압과도특성이 상기 제3반도체스위치가 그 상태를 전이할 때의 전압과도특성과 같은 것을 특징으로 하는 전원공급제어장치.
9. 제6항에 있어서,

   상기 제3반도체스위치의 전류용량이 상기 반도체스위치의 전류용량 보다 작고, 상기 부하와 상기 제3부하의 저항비가 상기 반도체스위치와 상기 제3반도체스위치의 전류용량비에 실질적으로 역비례하는 것을 특징으로 하는 전원공급제어장치.
10. 제2항에 있어서,

    상기 제2부하 및 제3부하 중 하나는 다수의 저항을 가지고 있으며, 상기 제2부하 및 제3부하 중 하나의 저항값은 상기 다수의 저항을 선택적으로 접속하여 조절할 수 있는 것을 특징으로 하는 전원공급제어장치.
11. 제2항에 있어서,

    상기 제2부하 및 제3부하 중 하나는 병렬접속된 가변저항을 포함하며, 상기 제2부하 및 제3부하 중 한 저항값은 상기 가변저항에 의해 조절가능한 것을 특징으로 하는 전원공급제어장치.
12. 제2항에 있어서,

    저항값비에 기초하여 전압분배비로 상기 반도체스위치의 단자간 전압을 분배하고, 상기 검출수단으로 이 분배전압을 인가하는 전압분배수단을 포함하며, 상기 전압분배수단의 상기 전압분배비는 저항값변경을 통해 조절되는 것을 특징으로 하는 전원공급제어장치.
13. 제1항에 있어서,

    검출된 단자간 전압과 상기 기준전압 간의 차가 제1드레숄드값을 초과할 때 상기 제어수단은 상기 반도체스위치의 오프 제어를 행하고, 검출된 단자간 전압과 상기 기준전압 간의 차가 상기 제2드레숄드값 이하가 될 때 상기 반도체스위치의 온 제어를 행하는 것을 특징으로 하는 전원공급제어장치.
14. 제1항에 있어서,

    상기 반도체스위치가 소정의 값을 초과하여 가열될 때 상기 반도체스위치의 오프제어를 행하여 상기 반도체스위치를 보호하는 과열보호수단을 포함하는 것을 특징으로 하는 전원공급제어장치.
15. 제14항에 있어서,

    상기 반도체스위치, 상기 기준전압발생수단, 상기 검출수단, 상기 제어수단, 상기 제2기준전압발생수단, 상기 제2검출수단 및 상기 과열보호수단은 단일칩에 결합되는 것을 특징으로 하는 전원공급제어장치.
16. 제15항에 있어서,

    상기 기준전압발생수단 내의 상기 제2부하 및 상기 제2기준전압발생수단 내의 제3부하는 상기 칩의 외측에 장착되는 것을 특징으로 하는 전원공급제어장치.
17. 제1항에 있어서,

    상기제어수단에 의한 상기 반도체스위치의 온/오프제어 주기를 제어클록주기로서 사용하는 것을 특징으로 하는 전원공급제어장치.
18. 제1항에 있어서,

    상기 반도체스위치가 턴온된 후의 고정기간 중에 반도체스위치에 의해 제어수단이 온/오프제어를 행하는 것을 금지하는 금지수단을 더 포함하는 것을 특징으로 하는 전원공급제어장치.
19. 제14항에 있어서,

    상기 제어수단이 상기 반도체스위치의 온/오프제어를 행할 때 상기 과열보호수단에 의해 오프제어를 촉진하는 과열차단촉진수단을 더 포함하는 것을 특징으로 하는 전원공급제어장치.
20. 제1항에 있어서,

    제어수단에 의해 상기 반도체스위치의 온/오프제어 회수를 적산하는 시간제어수단을 더 포함하고, 온/오프제어의 회수가 소정의 회수에 도달할 때 상기 회수제어수단이 상기 반도체스위치의 오프제어를 행하는 것을 특징으로 하는 전원공급제어장치.
21. 전환되는 제어신호입력단자에 인가된 제어신호에 반응하여 전원으로부터 부하로 전력공급을 제어하는 전원공급제어장치의 제어방법에 있어서,

    상기 반도체스위치 단자 간의 전압특성과 실질적으로 같은 전압특성을 갖는 기준전압을 발생시키는 단계와,

    상기 반도체스위치 단자간 전압과 상기 기준전압 사이의 차를 검출하는 단계와,

    상기 반도체스위치 단자간 전압과 상기 기준전압 사이의 차에 따라서 상기 반도체스위치의 온/오프제어를 행하는 단계를

    구비하는 것을 특징으로 하는 전원공급제어장치의 제어방법.
22. 제21항에 있어서,

    상기 기준전압발생단계에서 기준전압의 전압특성이 정상동작범위 내에서 최대전류를 초과하는 목표전류가 상기 반도체스위치 및 상기 부하로 흐르는 상태에서의 전압특성과 실질적으로 같은 것을 특징으로 하는 전원공급제어장치의 제어방법.
23. 제21항에 있어서,

    제어작용은

    검출된 단자간 전압과 상기 기준전압 사이의 차가 제1드레숄드값을 초과할 때 상기 반도체스위치의 오프제어를 행하는 단계와,

    검출된 단자간 전압과 상기 기준전압 사이의 차가 상기 제2드레숄드값 이하가 될 때 상기 반도체스위치의 온 제어를 행하는 단계를

    포함하는 것을 특징으로 하는 전원공급제어장치의 제어방법.
24. 제21항에 있어서,

    상기 반도체스위치가 과도하게 가열될 경우 상기 반도체스위치의 오프제어를 행하여 상기 반도체스위치를 보호하는 것을 특징으로 하는 전원공급제어장치의 제어방법.
25. 제21항에 있어서,

    상기 반도체스위치가 턴온된 후의 고정기간 중에 반도체스위치에 의해 제어수단이 온/오프제어를 행하는 것을 금지하는 금지단계를 더 포함하는 것을 특징으로 하는 전원공급제어장치의 제어방법.
26. 제24항에 있어서,

    상기 제어작용에 의해 상기 반도체스위치의 온/오프제어를 행할 때 제어작용에 의해 오프제어를 촉진하는 단계를 더 포함하는 것을 특징으로 하는 전원공급제어장치의 제어방법.
27. 제21항에 있어서,

    제어수단에 의해 상기 반도체스위치의 온/오프제어 회수를 적산하는 단계를 더 포함하고, 온/오프제어의 회수가 소정의 회수에 도달할 때 상기 회수제어단계가 상기 반도체스위치의 오프제어를 행하는 것을 특징으로 하는 전원공급제어장치의 제어방법.