JP2005190328A - 記録媒体及び回路シミュレーション方法 - Google Patents

Abstract

【課題】 チャネル領域とドレイン電極の間に低濃度不純物領域を有する高耐圧ＭＯＳトランジスタの素子特性の実測値とシミュレーション値との誤差を小さくする。
【解決手段】 チャネル領域（２）とドレイン電極（４）の間に低濃度不純物領域（５）を有する高耐圧ＭＯＳトランジスタ（１）の素子モデルを、複数の素子モデルを組み合わせて定義する。基本特性は標準ＭＯＳモデル（ＭＭＡＩＮ）で表現する。低濃度ドレイン拡散層の伝導率変調効果はドレイン電圧及びゲート電圧で値が変化する可変抵抗モデル（ＲＤＤ）で表現する。ゲート・ドレインのオーバラップ容量をゲート・バルク間のＭＯＳ容量（ＭＣＡＰ）で表現する。可変抵抗モデルは低濃度ドレイン拡散層に隣接するチャネル端部の電圧がゲート電圧のみならずドレイン電圧の影響も受けて変化することを補償する。
【選択図】 図１

Description

本発明は、チャネル領域とドレイン電極の間に低濃度不純物領域を有する高耐圧ＭＯＳトランジスタの素子モデルに関し、例えば、素子モデルのモデル式とモデルパラメータを格納した記録媒体、その記録媒体に記録された情報を用いた回路シミュレーションに適用して有効な技術に関する。

本発明者は本発明完成後の公知例調査にて以下の特許文献を抽出した。特許文献１には、通常、ゲート電極領域とオーバーラップするソース及びドレイン領域の不純物ノードを小さくするＬＤＤ（Lightly Doped Drain）構造を採用することにより、そこでの電界集中を緩和し、ドレイン耐圧を向上させるのが一般的であるが、低濃度不純物領域はキャリア濃度が小さいので２０Vに近い高ゲート電圧、高ドレイン電圧及び高ソース電圧が印加されると、それら電界の影響をキャリア濃度が大きく受け、ＬＤＤ領域は、電圧に依存して変化する抵抗性分としてＭＯＳ型トランジスタに作用するということが記載されている。同文献において、高電圧仕様のデバイスで特に回路動作中のゲート電圧、ソース電圧の変動幅が０〜１８Ｖと大きいと、ＬＤＤ低濃度不純物領域で形成される寄生抵抗値の変化が現実には大きくなるため、トランジスタ特性の実測値とシミュレーション値の誤差が大きくなり、シミュレーション特性を実測値に合わせ込むことが困難となる、ということが見出されている。同文献では、これに対する解決策として、複数のゲート電圧領域に分割し、ゲート電圧領域毎に適切な固定抵抗の素子モデルを使用する回路シミュレーション方法を開示する。

特許文献２には、高周波出力回路に用いられる電界効果トランジスタモデルにおいて、ＲＦ出力を表すための時定数を示す容量とＲＦ出力抵抗の直列回路を、ドレイン・ソース間に接続し、そのＲＦ出力抵抗が電界効果トランジスタのゲート電圧により変化することとし、ゲートに大きなＲＦ信号が入力してゲート電圧が閾値電圧よりも負側に振れるような場合に、ＲＦ特性から見たチャネルコンダクタンスを小さくして、ＤＣ電流成分の増大を抑えることを可能として、電力負荷効率のシミュレーション精度を向上させるようにした技術が記載される。

特開２０００−３０７０９６号公報（図１）

特開２０００−２５０９５８号公報（図１、段落１１）

本発明者はチャネル領域とドレイン電極の間に低濃度不純物領域を有する高耐圧ＭＯＳトランジスタの素子モデルについて検討してきた。これによれば、膨大な計算機処理時間を要さず、高精度のデバイス模擬性能を実現させるには、低濃度ドレイン拡散層に隣接するチャネル端部の電圧はゲート電圧のみならずドレイン電圧の影響も受けて変化すること、低濃度ドレイン拡散層に重なったゲートは寄生容量を構成すること、それら低濃度ドレイン拡散層に関する抵抗成分及び容量成分は分布定数的に存在することなどを考慮することの必要性を見出した。特許文献１の技術ではゲート電圧領域毎に固定抵抗の素子モデルを使用して回路シミュレーションを行うことになるから、ゲート電圧を模擬する場合には模擬するゲート電圧を予測して使用すべき固定抵抗の素子モデルを決めなければならない。特許文献２の技術は本来的にゲート入力の高周波成分によるコンダクタンスの影響を考慮し、そのＲＦ出力抵抗が電界効果トランジスタのゲート電圧により変化するという観点に基づくものであり、チャネル領域とドレイン電極の間に低濃度不純物領域を有する高耐圧ＭＯＳトランジスタの素子モデルとの共通性は全くない。

本発明の目的は、チャネル領域とドレイン電極の間に低濃度不純物領域を有する高耐圧ＭＯＳトランジスタの素子特性の実測値とシミュレーション値との誤差を小さくすることができる素子モデルを提供することにある。

本発明の別の目的は、チャネル領域とドレイン電極の間に低濃度不純物領域を有する高耐圧ＭＯＳトランジスタを用いた回路のシミュレーション精度を向上させることにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

〔１〕本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。すなわち、チャネル領域とドレイン電極の間に低濃度不純物領域を有する高耐圧ＭＯＳトランジスタの素子モデルを、複数の素子モデル（部分素子モデル）を組み合わせて定義する。基本特性は標準ＭＯＳモデル（ＭＭＡＩＮ）で表現する。低濃度ドレイン拡散層の伝導率変調効果はドレイン電圧及びゲート電圧で値が変化する可変素子モデル（ＲＤＤ、ＪＦＥＴ、ＭＯＳＲ、ＶＣＩ）で表現する。ゲート・ドレインのオーバラップ容量をゲート・バルク間のＭＯＳ容量（ＭＣＡＰ）で表現する。以下、個々の観点による発明を説明する。

〔２〕第１の観点による本発明は、チャネル領域（２）とドレイン電極（４）の間に低濃度不純物領域（５）を有する高耐圧ＭＯＳトランジスタ（１）の素子モデルのデータをコンピュータ読取り可能に記録した記録媒体（２０）であって、前記素子モデルは、高耐圧ＭＯＳトランジスタのドレイン電極とチャネル領域との間でドレイン電圧に依存する抵抗値の変化を表現する可変素子モデル（ＲＤＤ、ＪＦＥＴ、ＭＯＳＲ、ＶＣＩ）を有する。可変素子モデルは低濃度ドレイン拡散層に隣接するチャネル端部の電圧がゲート電圧のみならずドレイン電圧の影響も受けて変化することを補償し、これが高耐圧ＭＯＳトランジスタの素子特性の実測値とシミュレーション値との誤差を小さくするように作用する。

本発明の具体的な一つの形態として、前記抵抗値の変化は高耐圧ＭＯＳトランジスタのゲート電極に印加される電圧にも依存して変化される。要するに、可変素子モデルのパラメータにゲート電圧（ゲート・ソース間電圧）が含まれる。また、前記抵抗値の変化は高耐圧ＭＯＳトランジスタのゲートサイズ及び温度にも依存して変化される。要するに、可変素子モデルのパラメータに高耐圧ＭＯＳトランジスタのゲートサイズ及び温度が含まれる。

本発明の更に具体的な形態として、前記可変素子モデルは可変抵抗モデル（ＲＤＤ）、ジャンクションＦＥＴモデル（ＪＦＥＴ）、可変電流源モデル（ＶＣＩ）又は可変電圧源モデルなどによって表現することができる。要するに、電圧制御電流源、電圧制御電圧源、電流制御電流源、電流制御電圧源として機能するモデルであればよい。

本発明の具体的な別の一つの形態として、前記高耐圧ＭＯＳトランジスタは、チャネル領域とドレイン電極の間の低濃度不純物領域を前記第１の特徴的な構造として備えるが、更に第２の特徴的構造として、前記低濃度不純物領域（５）にゲート酸化膜を介してゲート電極（６）に重なったオーバーラップ領域を有するものがある。斯く構造の高耐圧ＭＯＳトランジスタの素子モデルは、前記可変素子モデルと共に、前記高耐圧ＭＯＳトランジスタのチャネル領域に対する主要特性を表現するＭＯＳモデル（ＭＭＡＩＮ）、前記高耐圧ＭＯＳトランジスタの前記オーバーラップ領域の容量特性を表現する容量モデル（ＭＣＡＰ）、及び前記容量モデルに直列配置される定抵抗モデル（ＲＤＩ）によって表現するのが望ましい。前記低濃度不純物領域の抵抗成分及び前記オーバーラップ領域の容量成分は実際には分布定数的に存在している。これを考慮したとき、その抵抗成分を可変抵抗だけで表現するよりも実際のデバイス特性に則し、可変抵抗との組み合わせを新たな可変抵抗とせずに固定抵抗とし、また分布定数抵抗としないことにより計算機処理時間の大幅な増大も抑制することができる。前記ＭＯＳ容量モデルは、ＭＯＳモデルに対して導電型の異なるＭＯＳ容量モデル（ＭＣＡＰ）で表現するのが実際のデバイス構造に則する。

本発明の更に具体的な形態として、前記素子モデルには、ドレイン電極とサブストレートとの間のダイオードモデル（ＤＤＳＵＢ）、ドレイン電極とソース電極との間のダイオードモデル（ＤＤＳ）、ゲート電極とドレイン電極との間のオーバーラップ容量モデル（ＣＧＤ）、及びゲート電極とソース電極との間のオーバーラップ容量モデル（ＣＧＳ）を更に含むことが、実際のデバイス特性に則することになる。

上記高耐圧ＭＯＳトランジスタの素子モデルをコンピュータ（２１）読み取り可能な記録媒体（２０）に格納して提供することにより、高耐圧ＭＯＳトランジスタを用いた回路に対する回路シミュレーションの精度を容易に向上させることができ、高耐圧ＭＯＳトランジスタを用いた回路の設計の信頼性向上と期間短縮に寄与することが可能になる。

〔３〕第２の観点による本発明は、チャネル領域とドレイン電極の間に低濃度不純物領域を有する高耐圧ＭＯＳトランジスタの素子モデルを用いて回路シミュレーションを行なう回路シミュレーション方法であって、前記素子モデルは、高耐圧ＭＯＳトランジスタのドレイン電極とソース電極の間でドレイン電圧に依存する抵抗値の変化を表現する可変素子モデルを有する。この回路シミュレーション方法に用いる素子モデルについても第１の観点による発明同様の具体的な形態を採用することが可能であることは言うまでもない。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、チャネル領域とドレイン電極の間に低濃度不純物領域を有する高耐圧ＭＯＳトランジスタの素子特性の実測値とシミュレーション値との誤差を小さくすることができる。

チャネル領域とドレイン電極の間に低濃度不純物領域を有する高耐圧ＭＯＳトランジスタを用いた回路のシミュレーション精度を向上させることができる。

図１には高耐圧ＭＯＳトランジスタの縦断面構造の概略が示される。同図に示される高耐圧ＭＯＳトランジスタ１は、ｎチャンネル型とされ、ｐ型の拡散領域としてのチャンネル領域２にｎ^＋型のソース電極３が形成され、ｎ^＋型のドレイン電極４とチャネル領域２との間にはｎ⁻型の低濃度不純物領域５が形成されている。チャネル領域２及び低濃度不純物領域５の上にはゲート酸化膜を解してゲート電極６が形成される。ドレイン電極４とゲート電極６はロコス７により電気的分離される。前記低濃度不純物領域５は半導体基板（Ｓｕｂ：サブストレート）８に形成されている。前記低濃度不純物領域５にゲート酸化膜を介してゲート電極６と重なった部分はオーバーラップ領域を構成する。低濃度不純物領域５はドレイン電極４とソース電極３の間の耐圧を上げ、ロコス７はドレイン電極４とゲート電極６の間の耐圧を上げている。低濃度不純物領域５はチャネル領域２を覆う構造であることに限定されず、チャネル領域２とドレイン電極４との間に配置されていればよい。

図２には図１高耐圧ＭＯＳトランジスタ１を複数の素子モデル（部分素子モデル）の組み合わせによって定義した素子モデルを回路図的に示される。部分素子モデルと高耐圧ＭＯＳトランジスタの部位との対応は図１に示されている。

高耐圧ＭＯＳトランジスタ１の素子モデルは、ＭＯＳモデルＭＭＡＩＮ、容量モデルＭＣＡＰ、定抵抗モデルＲＤＩ、可変素子モデルとしての可変抵抗モデルＲＤＤ、ドレイン電極とサブストレートとの間のダイオードモデルＤＤＳＵＢ、ドレイン電極とソース電極との間のダイオードモデルＤＤＳ、ゲート電極とドレイン電極との間のオーバーラップ容量モデルＣＧＤ、及びゲート電極とソース電極との間のオーバーラップ容量モデルＣＧＳによって定義される。

前記ＭＯＳモデルＭＭＡＩＮは前記高耐圧ＭＯＳトランジスタ１のチャネル領域２に対する主要特性を表現する。このＭＯＳモデルＭＭＡＩＮは例えばＢＳｉＭ３のｎチャンネル型ＭＯＳトランジスタモデルを使用して定義する。ＢＳｉＭ３のＭＯＳトランジスタモデルは公知であるからその詳細な説明は省略する。

前記容量モデルＭＣＡＰは前記高耐圧ＭＯＳトランジスタ１の前記オーバーラップ領域の容量特性を表現する。この容量モデルＭＣＡＰは例えばＢＳｉＭ３のｐチャンネル型ＭＯＳトランジスタモデルを使用して定義する。前記ＭＯＳ容量モデルは、ＭＯＳモデルに対して導電型の異なるＭＯＳ容量モデルで表現するのが実際のデバイス構造に則する。

可変抵抗モデルＲＤＤは高耐圧ＭＯＳトランジスタ１の低濃度不純物領域５におけるドレイン電極４とチャネル領域２との間でドレイン電圧に依存する抵抗値の変化を表現する可変素子モデルとされる。低濃度不純物領域５における抵抗の一部は前記定抵抗モデルＲＤＩに担わせる。ここでは、容量モデルＭＣＡＰを挟んでドレイン電極４側に可変抵抗モデルＲＤＤを接続し、チャンネル領域２側に定抵抗モデルＲＤＩを接続する。前記低濃度不純物領域５の抵抗成分及び前記オーバーラップ領域の容量成分は実際には分布定数的に存在している。これを考慮したとき、その抵抗成分を可変抵抗と固定抵抗で表現する方が可変抵抗だけで表現するよりも実際のデバイス特性に則する。そして、複数の可変抵抗で表現せず、可変抵抗と固定抵抗の組み合わせとし、また分布定数抵抗としないことにより、計算機処理時間の大幅な増大も抑制することができる。

可変抵抗モデルＲＤＤのモデル式は新規なモデル式であり、例えば以下に示す数１の式で表現する。数１において＊は乗算記号である。数１の可変抵抗モデルＲＤＤのモデル式におけるパラメータを説明すると、
ＲＤＤ０は単位幅（１μｍ）あたりのドレイン抵抗値、
ＸＲＤはＲＤＤとＲＤＩの分割比率、
ＤＲＤＷはｗｉｄｔｈオフセット幅、
ＰＲＤＷはドレイン抵抗Ｗｉｄｔｈ依存係数、
ＰＲＤＤＶＤＡはドレイン抵抗のＶｄｓ依存性１次係数、
ＰＲＤＤＶＤＢはドレイン抵抗のＶｄｓ依存性２次係数、
ＰＲＤＤＶＧＡはドレイン抵抗のＶｇｓ依存性１次係数、
ＷＲＤＤＶＤＡはＰＲＤＤＶＤＡのｗｉｄｔｈ依存性、
ＷＲＤＤＶＤＢはＰＲＤＤＶＤＢのｗｉｄｔｈ依存性、
ＴＲＤＤ１はＲＤＤ０の温度１次係数
ＴＲＤＤ２はＲＤＤ０の温度２次係数
ＴＲＤＤＶＤＡ１はＰＲＤＤＶＤＡの温度１次係数、
ＴＲＤＤＶＤＡ２はＰＲＤＤＶＤＡの温度２次係数、
ＴＲＤＤＶＤＢ１はＰＲＤＤＶＤＢの温度１次係数、
ＴＲＤＤＶＤＢ２はＰＲＤＤＶＤＢの温度２次係数、
ｗｉｄｔｈはデバイス幅、
Ｔｅｍｐはシミュレーション時の温度、
Ｔｎｏｍ は基準温度、
ｄｅｌｔａＴはＴｅｍｐ−Ｔｎｏｍの値
ｖｄｓはドレイン・ソース間電圧、
ｖｇｓはゲート・ソース間電圧である。上記１次係数とは２次のモデル式の１次変数の係数、上記２次係数とは２次のモデル式の２次変数の係数を意味する。

図３及び図４には上記高耐圧ＭＯＳトランジスタ１の図２に示される素子モデルを用いたシミュレーション結果を例示する。図３にはＶｄｓ（ドレイン・ソース間電圧）に対するＩｄ（ドレイン電流）の直流特性を示す。図４にはゲート容量のＶｇｓ（ゲート・ソース間電圧）特性を示す。Ｃｇｇはゲート容量、Ｃｇｄはゲート・ドレイン間容量、Ｃｇｓはゲート・ソース間容量、Ｃｇｂはゲート・基板間容量を意味する。図において実線は実際のデバイスに対する実測値、破線シミュレーション値である。図より明らかなように、シミュレーション値は実測値に近い値にされる。図５及び図６には比較例として高耐圧ＭＯＳトランジスタ１をＢＳｉＭ３の標準ＭＯＳモデルで表現したとき（ＭＭＡＩＮだけで表現したとき）のシミュレーション結果を示す。図５にはＶｄｓに対するＩｄの直流特性を示す。図６にはゲート容量のＶｇｓ特性を示す。図５及び図６の場合は実測値に対してシミュレーション値には大きな誤差がある。

可変抵抗モデルＲＤＤは低濃度不純物領域５に隣接するチャネル領域２の端部の電圧がゲート電圧のみならずドレイン電圧やゲートサイズ並びに温度などの影響も受けて変化することを補償し、これが高耐圧ＭＯＳトランジスタの素子特性の実測値とシミュレーション値との誤差を小さくするように作用する。前記素子モデルには、ダイオードモデルＤＤＳ、ダイオードモデルＤＤＳＵＢ、オーバーラップ容量モデルＣＧＳ、及びオーバーラップ容量モデルＣＧＤを更に含むから、実際のデバイス特性に則することになる。特に、前述の如く、チャネル・ドレイン間の低濃度不純物領域５の抵抗成分を固定抵抗と可変抵抗によって表現することによって、実際のデバイス特性に則し、計算機処理時間の大幅な増大も抑制することができている。

図７乃至図９には可変抵抗モデルに代えて採用可能な別の可変素子モデルを示す。図７では可変素子モデルとしてジャンクションＦＥＴ（ＪＦＥＴ）モデルを採用する。ＪＦＥＴモデルは接合部電圧によって空乏層が制御されることによりコンダクタンスが可変にされる。図８では可変素子モデルとしてＭＯＳトランジスタモデルＭＯＳＲを採用する。ＭＯＳトランジスタモデルＭＯＳＲはドレイン電圧によってコンダクタンスが可変にされる。図９では可変素子モデルとして電圧制御電流源モデルＶＣＩ（Ｇ＝ｆ（Ｖｄｓ，Ｖｇｓ））を採用する。電圧制御電流源モデルＶＣＩは高耐圧ＭＯＳトランジスタ１のＶｄｓ又はＶｇｓによって電流値が可変にされる。特に図示はしないが、可変素子モデルはその他に、高耐圧ＭＯＳトランジスタ１のＶｄｓ又はＶｇｓによって電圧値が可変にされる電圧制御電圧源モデル、高耐圧ＭＯＳトランジスタ１のＩｄｓによって電圧値が制御される電流制御電圧源モデル、高耐圧ＭＯＳトランジスタ１のＩｄｓによって電流値が制御される電流制御電流源モデルなどを採用してもよい。

図１０及び図１１には前記高耐圧ＭＯＳトランジスタ１の図１及び図２の素子モデルのデータが例示される。図１０において最初に別データの参照先が示され、続いて図１及び図２で説明した部分素子モデルによる回路記述即ちモデル式が定義される。その後に、部分素子モデルのモデルパラメータの値が定義されている。図１０の例は、特に制限されないが、可変抵抗モデルの回路記述とモデルパラメータは前記別データの参照先に別ファイルでｒｄｄ−ｖａモジュールとして定義されている。当然１つのファイルで全てを定義してもよい。別ファイルの記述例は図１１に示される。

図１２に前記素子モデルを用いた回路シミュレーションの説明図が例示される。回路シミュレーションプログラムとしての回路シミュレータ１０はエンジニアリングワークステーションのようなコンピュータ装置で実行可能にされる。回路シミュレータ１０には素子モデルのモデル式１１が組み込まれる。組み込まれるモデル式１１として、既存のバイポーラトランジスタ及び標準ＭＯＳトランジスタ等の素子モデルのモデル式の他に、前述の本発明に係る高耐圧ＭＯＳトランジスタの素子モデルのモデル式が含まれる。回路シミュレータ１０は、シミュレーション対象回路の回路接続情報（ネットリスト）１２、回路素子特性としてのモデルパラメータ１３、入力波形や温度条件などの解析条件１４、及び出力波形点や解析オプションなどの実行制御文１５が読み込まれる。前記モデル式１１及びモデルパラメータ１３の内、前記高耐圧ＭＯＳトランジスタ１に関するモデル式及びモデルパラメータは図１０及び図１１で説明した素子モデルのデータによって与えられることになる。回路シミュレータ１０は前記入力情報に従ってネットリスト１２で特定される回路に対してニュートン・ラプソン法などの手法による回路シミュレーションを実行し、過渡解析、直流解析、周波数解析など行う。

図１３には回路シミュレーションの処理フローが例示される。回路接続情報１２、解析条件１４、モデルパラメータ１３などを入力し、入力した情報に基づいて回路方程式を生成する（ステップＳ１）。回路方程式は回路の接続情報と素子のモデル式に基づいて生成される。回路方程式に対してパラメータを代入してニュートン・ラプソン法により非線形を線形近似し（Ｓ２）、スパース行列処理にて線型方程式を解く（Ｓ３）。線形方程式の解が収束するまでステップＳ２，Ｓ３の処理を繰り返す（Ｓ４）。収束結果は積分され（Ｓ５）、解析時間に到達するまで、解析時刻をｄｔづつ進めて（Ｓ６）上記処理を繰り返していく（Ｓ７）。

図１４には半導体集積回路の開発工程における回路シミュレーションの位置付けが示される。半導体集積回路の開発は、機能設計（Ｓ１１）、論理設計（Ｓ１２）、回路設計（Ｓ１３）、及びレイアウト設計（Ｓ１４）に大別される。機能設計（Ｓ１１）では、これから作成しようとする半導体集積回路（ＬＳＩ）に必要な機能や性能などをどのように盛り込むかを決定する。論理設計（Ｓ１２）では、機能設計（Ｓ１１）で決められた各回路ブロック（機能モジュール）の機能を電気的な流れで表現した基本論理回路（ゲート）の組み合わせで実現する。実際はＨＤＬ（ハードウェア・ディスクリプション・ランゲージ）などの言語を用いて行う。回路設計（Ｓ１３）では、異なる特性を持った半導体素子の組み合わせによってＬＳＩをどのように構成するかを決定し、コンピュータ装置を用いた回路シミュレーションによって回路構成を最適化するための検証を行う。レイアウト設計（Ｓ１４）では回路設計（Ｓ１３）が完了した回路を半導体チップ上に効率的に配置する形態を決定する。

図１５にはコンピュータ読取り可能な記録媒体が示される。同図に示される記録媒体２０はリームーバブルな記録媒体とされ、例えば、磁気テープ、フレキシブルディスク、ハードディスク、ＣＤ−ＲＯＭ、ＭＯ（マグネット・オプチカル・ディスク）、ＤＶＤなどとされ、ここに、素子モデルのデータ例えばモデル式とモデルパラメータがエンジニアリングワークステーションなどのコンピュータ装置２１によって読取り可能に記録されている。記録媒体２０から読み込まれたモデル式とモデルパラメータは固定ディスク装置２２にストアされ、コンピュータ装置２１を利用してシステム開発が行なわれるときはモデル式とモデルパラメータはコンピュータ装置２１のメモリに読み込まれて使用される。

図１６にはモデル式とモデルパラメータなどを記録した記録媒体２０とコンピュータ装置２１との別の関係が例示される。記録媒体２０はモデル式とモデルパラメータの提供に供されるサーバ２３に保持されている。サーバ２３はインターネットなどのネットワーク２６を介してエンジニアリングワークステーションなどのコンピュータ装置２１に接続される。記録媒体２０に格納されているモデル式とモデルパラメータはネットワーク２６を介してコンピュータ装置２１にダウンロードされる。ダウンロードされたモデル式とモデルパラメータはコンピュータ装置２１のローカルなハードディスク或はメモリなどにストアされて、システムの開発に用いられる。

上記高耐圧ＭＯＳトランジスタ１の素子モデルをコンピュータ読み取り可能な記録媒体２０に格納して提供することにより、高耐圧ＭＯＳトランジスタ１を用いた回路に対する回路シミュレーションの精度を容易に向上させることができ、高耐圧ＭＯＳトランジスタを用いた回路の設計の信頼性向上と期間短縮に寄与することが可能になる。

前記モデル式とモデルパラメータは高耐圧ＭＯＳトランジスタ１等を用いる機能モジュールのＩＰモジュールデータと一緒に記録媒体に格納されて提供されてもよい。更に回路設計や半導体集積回路の開発の便に供することが可能になる。

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、可変抵抗素子のモデル式は上記説明の式に限定されず適宜変更可能である。例えばモデル式を生成するのに用いる高次関数の次数を上記とは変更してモデル式を決定してもよい。また、可変抵抗モデルと固定抵抗モデルの位置を入れ替えたモデル式を採用することも可能である。また、高耐圧ＭＯＳトランジスタはゲート電極が低濃度不純物領域にオーバーラップしていない構造であってもよい。このときはＭＣＡＰが不用になる。

高耐圧ＭＯＳトランジスタの縦断面構造の概略を示す説明である。 図１高耐圧ＭＯＳトランジスタを複数の素子モデル（部分素子モデル）の組み合わせによって定義した素子モデルを回路図的に示した説明図である。 高耐圧ＭＯＳトランジスタの図２に示される素子モデルを用いたシミュレーション結果としてＶｄｓに対するＩｄの直流特性を示す特性である。 高耐圧ＭＯＳトランジスタの図２に示される素子モデルを用いたシミュレーション結果としてゲート容量のＶｇｓ特性を示す特性図である。 比較例として高耐圧ＭＯＳトランジスタをＢＳｉＭ３の標準ＭＯＳモデルで表現したときのシミュレーション結果としてＶｄｓに対するＩｄの直流特性を示す特性図である。 比較例として高耐圧ＭＯＳトランジスタをＢＳｉＭ３の標準ＭＯＳモデルで表現したときのシミュレーション結果としてゲート容量のＶｇｓ特性を示す特性図である。 可変抵抗モデルに代えて採用可能な別の可変素子モデルとしてＪＦＥＴモデルを採用したときの素子モデルの説明図である。 可変抵抗モデルに代えて採用可能な別の可変素子モデルとしてＭＯＳトランジスタモデルを採用したときの素子モデルの説明図である。 可変抵抗モデルに代えて採用可能な別の可変素子モデルとして電圧制御電流源モデルを採用したときの素子モデルの説明図である。 高耐圧ＭＯＳトランジスタの素子モデルのデータを例示する説明図である。 別データとして参照される部分素子モデルのデータを例示する説明図である。 素子モデルを用いた回路シミュレーションの説明図である。 回路シミュレーションの処理フローを例示するフローチャートである。 半導体集積回路の開発工程における回路シミュレーションの位置付けを示す半導体集積回路の開発工程のフローチャートである。 高耐圧ＭＯＳトランジスタの素子モデルのデータを保有するコンピュータ読取り可能な記録媒体の説明図である。 モデル式とモデルパラメータなどを記録した記録媒体とコンピュータ装置との別の関係を示す説明である。

符号の説明

１ 高耐圧ＭＯＳトランジスタ
２ チャネル領域
３ ソース電極
４ ドレイン電極
５ 低濃度不純物領域（低濃度ドレイン拡散層）
６ ゲート電極
７ ロコス
８ 半導体基板
ＭＭＡＩＮ ＭＯＳモデル
ＭＣＡＰ 容量モデル
ＲＤＤ 可変抵抗モデル
ＲＤＩ 定抵抗モデル
ＣＧＳ オーバーラップ容量モデル
ＣＧＤ オーバーラップ容量モデル
ＤＤＳ ダイオードモデル
ＤＤＳＵＢ ダイオードモデル
１０ 回路シミュレータ
１１ モデル式
１３ モデルパラメータ
２０ 記録媒体
２１ コンピュータ装置

Claims (16)

1. チャネル領域とドレイン電極の間に低濃度不純物領域を有する高耐圧ＭＯＳトランジスタの素子モデルのデータをコンピュータ読取り可能に記録した記録媒体であって、
   前記素子モデルは、高耐圧ＭＯＳトランジスタのドレイン電極とチャネル領域との間でドレイン電圧に依存する抵抗値の変化を表現する可変素子モデルを有することを特徴とする記録媒体。
2. 前記抵抗値の変化は高耐圧ＭＯＳトランジスタのゲート電極に印加される電圧にも依存することを特徴とする請求項１記載の記録媒体。
3. 前記抵抗値の変化は高耐圧ＭＯＳトランジスタのゲートサイズ及び温度にも依存することを特徴とする請求項２記載の記録媒体。
4. 前記可変素子モデルは可変抵抗モデルであることを特徴とする請求項３記載の記録媒体。
5. 前記可変素子モデルはジャンクションＦＥＴモデルであることを特徴とする請求項３記載の記録媒体。
6. 前記可変素子モデルは可変電流源モデル又は可変電圧源モデルであることを特徴とする請求項３記載の記録媒体。
7. 前記高耐圧ＭＯＳトランジスタは前記低濃度不純物領域にゲート酸化膜を介してゲート電極に重なったオーバーラップ領域を有することを特徴とする請求項３記載の記録媒体。
8. 前記素子モデルは、前記高耐圧ＭＯＳトランジスタのチャネル領域に対する主要特性を表現するＭＯＳモデル、
   前記高耐圧ＭＯＳトランジスタの前記オーバーラップ領域の容量特性を表現する容量モデル、
   及び前記容量モデルに直列配置される定抵抗モデルを更に有し、
   前記可変素子モデルは前記容量モデルに直列配置されることを特徴とする請求項７記載の記録媒体。
9. 前記ＭＯＳ容量モデルは、ＭＯＳモデルに対して導電型の異なるＭＯＳ容量モデルであることを特徴とする請求項８記載の記録媒体。
10. 前記素子モデルは、ドレイン電極とサブストレートとの間のダイオードモデル、
    ドレイン電極とソース電極との間のダイオードモデル、
    ゲート電極とドレイン電極との間のオーバーラップ容量モデル、
    及びゲート電極とソース電極との間のオーバーラップ容量モデルを更に有することを特徴とする請求項９記載の記録媒体。
11. チャネル領域とドレイン電極の間に低濃度不純物領域を有する高耐圧ＭＯＳトランジスタの素子モデルを用いて回路シミュレーションを行なう回路シミュレーション方法であって、
    前記素子モデルは、高耐圧ＭＯＳトランジスタのドレイン電極とソース電極の間でドレイン電圧に依存する抵抗値の変化を表現する可変素子モデルを有することを特徴とする回路シミュレーション方法。
12. 前記抵抗値の変化は高耐圧ＭＯＳトランジスタのゲート電極に印加される電圧にも依存することを特徴とする請求項１１記載の回路シミュレーション方法。
13. 前記抵抗値の変化は高耐圧ＭＯＳトランジスタのゲートサイズ及び温度にも依存することを特徴とする請求項１２記載の回路シミュレーション方法。
14. 前記高耐圧ＭＯＳトランジスタは前記低濃度不純物領域にゲート酸化膜を介してゲート電極に重なったオーバーラップ領域を有することを特徴とする請求項１３記載の回路シミュレーション方法。
15. 前記素子モデルは、前記高耐圧ＭＯＳトランジスタのチャネル領域に対する主要特性を表現するＭＯＳモデル、
    前記高耐圧ＭＯＳトランジスタの前記オーバーラップ領域の容量特性を表現する容量モデル、
    及び前記容量モデルに直列配置される定抵抗モデルとを更に有し、
    前記可変素子モデルは前記容量モデルに直列配置されることを特徴とする請求項１４記載の回路シミュレーション方法。
16. 前記ＭＯＳ容量モデルは、ＭＯＳモデルに対して導電型の異なるＭＯＳ容量モデルであることを特徴とする請求項１５記載の記録媒体。
    

Images