KR100413214B1 - Ｆｅｔ 등가 회로 모델 파라미터를 유니크하게 결정하기위한 방법 - Google Patents

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Abstract

단일 세트의 측정된 S-파라미터로부터 인트린직 및 파라시틱 성분 모두를 유니크하게 추출하는 방법은 비선형 전계 효과 트랜지스터(FET: Field Effect Transistor) 모델을 구하기 위해 단일 세트의 측정된 S-파라미터를 추출하는데 유용하다. 복수의 트라이얼 솔루션(multiple trial solution)이 피드백 임피던스의 영역 또는 공간에 걸쳐 시도되는 경쟁적 추출이 사용된다. 추출 후에 측정된 S-파라미터와 더 잘 맞는(fit) 모델로 추출 값을 감소시키는 최적화 과정이 따라온다. 최적화는 에러 메트릭(error metric)에서 수렴 속도를 더 평가하여 달성될 수 있다.

Description

ＦＥＴ 등가 회로 모델 파라미터를 유니크하게 결정하기 위한 방법{METHOD FOR UNIQUE DETERMINATION OF FET EQUIVALENT CIRCUIT MODEL PARAMETERS}
본 발명은 일반적으로 고주파수 소신호 분석 분야에 관한 것으로 보다 구체적으로는 측정된 S-파라미터를 구체적으로 시뮬레이트 하며 비선형 전계 효과 트랜지스터(FET) 모델과 FET의 물리적 구조 분석을 전개하는데도 유용한 단일 세트의 등가 회로 모델 파라미터를 추출하는 모델링 방법에 관한 것이다.
측정된 S-파라미터로부터 유니크 솔루션을 산출할 수 있는 고주파수 비선형 FET 모델링 알고리듬이 요구되고 있다. 이 문제는 전계 효과 트랜지스터(FET)의 피드백 임피던스를 유니크하게 결정하는데 따른 난점과 연관된다. 현재의 모델링 기술은 피팅(fitted)된 S-파라미터에 대한 유니크하지 않은 모델을 생성하거나 유니크니스(uniqueness)를 만족하는 다른 바이어스 포인트(즉, 냉 FET 측정)에서 복수의 측정을 필요로 한다. 이들 모델링 전략 모두는 비선형 FET 모델링의 문제를 야기한다. 유니크하지 않은 모델은, 레이아웃 크기와 재료 파라미터와 같은, FET 가공 파라미터와 물리적으로 일치하지 않는 파라미터들로 구성되어 있다. 더욱이, 냉-FET 기반 모델 추출 법은 파라시틱 요소(parasitic element)의 바이어스-종속성(bias-dependence)을 정확하게 나타내지 않는다.
종래의 등가 회로 모델 기술의 다른 단점은, 파라시틱 성분(parasitic component)이 거의 확실하게 일정하지 않을 때도 파라시틱 성분이 바이어스와 일정하다는 것을 전제로 한다는 것이다. 이 가정은 인트린직 등가 회로(intrinsic equivalent circuit)를 추출시 부정확도(inaccuracies)로 이어진다. 파라시틱, 즉 저항성 성분의 정확한 결정은, 인트린직 성분의 계산된 값이 그 파라시틱 성분에 좌우되기 때문에 추출의 정확성을 바로 결정한다. 특히, FET에서 피드백 레지스턴스의 정확한 추출은 모든 다른 성분에 대해 정확한 값을 결정하는데 결정적이다.
대부분의 직접 추출 기술은 파라시틱 성분에 대한 값을 결정하기 위해 냉 FET 측정에 의존하는 반면, 최적화 기반 기술은 과도하게 크기가 정해진 세트의 멀티-바이어스 S-파라미터(및 잡음 응답) 삭제 측정법{over-dimension sets of multi-bias S-parameter(and noise response) delete measurements}을 자주 사용한다. 어느 경우에도, 파라시틱 성분의 저항성 값은 그 성분이 과도히 바이어스 의존적일지라도 일정하게 유지된다. 이 때문에, 냉 FET 파라시틱 성분에 기초한 직접 추출의 결과는 바이어스가 변화될 때 부정확하게 된다. 최적화된 추출이 파라시틱 바이어스 종속성을 보상하고자 시도하게 될지라도, 그 최적화된 추출은 피드백 임피던스가 종래의 최적화 알고리듬으로 유니크하게 결정될 수 없기 때문에 유니크솔루션을 등가 회로에 제공할 수 없을 것이다. 이 불확정성은, 그 결과가 측정된 S-파라미터를 피팅하는데 정확하게 될지라도 종종 물리적으로 유효하지 않은 결과를 야기한다.
따라서, 단일 세트의 측정된 S-파라미터에 정확하며 유니크한 모델 솔루션을 추출하여 정확하면서도 물리적으로 유효한 비선형 FET 모델을 얻을 수 있는 모델링 방법이 요구되고 있다.
도 1은 일 실시예에 따라 본 발명의 추출 및 수렴 방법을 예시하는 프로세스 흐름도.
도 2는 FET 등가 회로의 예를 도시하는 도면.
도 3 및 도 4는 FET 소자에 대해 측정된 S-파라미터를 도시하는 곡선.
도 5 및 도 6은 측정된 S-파라미터와 초기 모델링된 S-파라미터를 비교하는 곡선.
도 7 및 도 8은 본 발명의 방법의 일 실시예를 적용한 후 측정된 파라미터와 모델링된 파라미터를 비교하는 곡선.
도 9는 도 2의 회로에 대해 본 발명의 방법을 사용하여 얻어진 추출된 파라시틱 피드백 레지스턴스 값의 최종 피팅(final fitting)을 도시하는 곡선.
도 10, 도 11 및 도 12는 소자 페리퍼리 스케일링(device periphery scaling)의 함수로서 추출 값의 스케일링을 도시하는 곡선.
도 13은 Rs 대의 바이어스 종속성을 도시하는 도면.
도 14는 전형적인 HEMT에서및의 바이어스 종속성을 도시하는 도면.
도 15 및 도 16은 일정한 파라시틱 모델 파라미터 값을 사용하는 부정확도와 예측 에러를 도시하는 도면.
<도면 주요 부분에 대한 부호의 설명>
200 : 회로 모델 202 : 게이트
204 : 드레인 206 : 소스
본 발명은 FET 피드백 임피던스에 대한 유니크 솔루션을 생성시키는 FET 모델링 알고리듬을 제공하여, 단일 세트의 S-파라미터 측정값에 기초한 저항성, 용량성, 및 유도성 등가 회로 파라미터 값을 결정한다. 순차 추출된 회로 모델은 유니크하지 않은 국부 최소값이 아닌 유니크한 전체적인 솔루션(unique global solution)이다. 게다가, 추출된 값은, 게이트 금속화 레지스턴스, 재료 시트 레지스턴스, 게이트 길이와 리세스 크기와 같은 알려진 가공 파라미터에 대한 FET 소자 페리퍼리(FET device periphery)와의 스케일링, 예측된 바이어스 종속성, 및 수렴성과 같은 자기-일관적인 체크(self-consistent check)를 만족시킨다.
FET 소자에 대한 피드백 임피던스 값을 유니크하게 결정하는 방법이 일 실시예에 개시되어 있다. 이 방법은 피드백 임피던스 값의 영역 또는 "공간"에 걸쳐 복수의 트라이얼 솔루션이 시도되는 경쟁적 추출 단계를 포함한다. 경쟁적 추출에서 각 솔루션은 미나시안 추출(Minasian extraction)을 통해 동일한 사이클의 종래의 직접 추출법을 사용함으로써 달성될 수 있다. 그 다음으로, 추출 단계 후에 측정된S-파라미터와 더 잘 맞는(fit) 모델로 추출된 값을 감소시키는 최적화 단계가 따라온다. 이 최적화 단계는 종래의 최적화 알고리듬으로 달성될 수 있다. 마지막으로, 가장 정확하며 유니크한 트라이얼 솔루션을 선택하는 것은 에러 메트릭(error metric)에서 수렴 속도를 더 평가함으로써 달성될 수 있다.
또한 FET 등가 회로 파라미터 값을 유니크하게 결정하는 방법이 개시되는데, 본 방법은 예측된 파라미터 값의 공간으로부터 피드백 임피던스 값을 선택하는 단계와, FET 등가 회로 모델을 발생시키는 단계를 포함한다. 본 방법은, 예측된 S-파라미터와 측정된 S-파라미터 사이에 충분히 낮은 에러 피트(error fit)가 얻어지도록, 수렴이 복수의 미나시안 추출과 최적화 사이클을 사용하여 얻어지는, 가장 빠르게 수렴하는 회로 모델에 대하여 그들 파라미터 값을 설정하는 단계를 포함한다.
본 발명의 기술적 이점은, 수렴 속도를 추적함으로써, 유니크하며 물리적으로 유효한 모델을 둘러싸는 솔루션이 나머지에서보다 더 빠르게 집중한다는 점이다. 종래의 기술은 일단 몇몇 최소 자승법(least squares)에 기초한 에러 메트릭이 최소가 되면 정지한다.
본 발명의 다른 기술적 이점은 FET의 물리적 구조를 가장 잘 나타내는 유니크한 모델을 얻는 것이다. 이것은 광범위한 검증과 테스팅을 통해 증명되어졌다.
특정 실시예를 포함하는 본 발명의 기타 이점은 첨부하는 도면과 연결하여 취해진 이하의 상세한 설명을 참조하여 이해된다.
도면에 있는 참조는 달리 표시되어 있지 않으면 상세한 설명에 있는 동일 참조에 해당한다.
본 발명은 FET 소자(도시되지 않음)에 대한 인트린직 및 파라시틱 등가 회로 파라미터 값 모두를 추출하는 유니크하며 새로운 방법이다. 이 성능은 정확한 고주파수 비선형 FET 회로 모델을 발생시키는 데 극히 중요하다. 정확한 바이어스 종속 및 선형 등가 회로는 회로 설계에 중요할 뿐만 아니라 프로세스 피드백을 위한 소자의 물리적 구조에 대한 면밀한 설명을 제공하는 데에도 필요하다.
본 발명의 설명은 소신호 회로 모델과 연계하여 제시되며, 그 모델에서 회로 모델의 게이트, 소스, 및 드레인 터미널 사이의 피드백 레지스턴스값을 추출하는데 본 발명의 추출 법이 사용되었다. 본 발명의 경쟁적 추출 법을 예시하는 프로세스 흐름도는 특정 예를 참조하여 도시되고 설명된다. 그 다음으로, 소스 레지스턴스 (Rs), 게이트-소스 커패시턴스(), 트랜스컨덕턴스(GM), 게이트-소스 및 게이트-드레인 라인 커패시턴스(,) 및 게이트 소스 라인 커패시턴스의 퍼센트 에러와 같은 여러 회로 모델 파라미터에 대한 곡선의 세트가 게이트-소스 전압()과 전체 소자 페리퍼리(total device periphery)의 함수로서 제시된다. 극단적으로, 이 곡선은 측정된 소자 파라미터 값들의 세트와 추출된 파라미터 값들의 세트 사이의 수렴의 증거이며 그 결과 두 값들의 세트 사이의 에러가 최소화된다.
(실시예)
이제 도 1과 도 2를 참조하면, 도 1은 일반적으로 100으로 나타나 있는 FET 소자(도시되지 않음)의 유니크 FET 파라미터 값을 결정하는 방법의 프로세스 흐름도이다. 본 방법은 회로 모델로부터 계산된 S-파라미터 뿐만 아니라 FET 소자 상에서 측정된 S-파라미터를 사용하여 FET 소자의 파라미터를 결정한다. 본 발명은, 회로 모델(200)에 의해 모델링 된 FET 소자를 정확하게 반영하는, 회로 모델(200)에 대한 실제 파라미터 값을 추출하는 방법을 제공한다. 명료하게 설명하기 위하여, 본 방법(100)은 특정 예를 참조하여 설명할 것이다.
본 방법(100)은 단계(102)에서 시작하며 여기서 FET 소자를 나타내는 회로 모델이 생성된다. 도 2를 참조하면, 도 2에 일반적으로 200으로 나타나 있는 FET 소자의 등가 회로 모델의 일례가 도시되어 있으며, 이 회로 모델에 대해 본 발명의 추출 알고리듬(extraction algorithm)이 회로 파라미터 값의 유니크 세트를 추출하기 위해 적용될 수 있다. 회로 모델(200)의 토포로지(topology)는 모든 바이어스 구조(regimes)에서 대부분 FET 소신호 특성을 모델링하기에 충분히 완전하다. 회로 모델(200)은 게이트(202), 드레인(204), 및 소스(206) 터미널을 포함하며, 이 게이트(202), 드레인(204), 및 소스(206) 터미널 사이에 레지스턴스, 임피던스 및 커패시턴스 파라미터가 정렬되어 연결되어 있다. 이들 파라미터는, 도면에 나타나 있는 바와 같이 특히 소스 레지스턴스(Rs), 게이트-소스 커패시턴스(), 및 트랜스컨덕턴스(GM)를 포함한다. 회로 모델(200)은 본 발명에 따라 단일 세트의 측정된 S-파라미터 값을 통한 FET 피드백 임피던스를 유니크하고 정확하게 결정할 수 있는 능력을 설명하기에 적합한 이상적인 FET 소자를 나타낸다.
일반적으로, 회로 모델(200)을 유도할 때, 디자이너는, 캐리어가 소스(206)를 통해 이 소자로 들어와 게이트 터미널(202)의 제어를 받거나 게이팅 동작을 받아서 드레인(204)을 통해 나올 때, FET 소자의 동작 주파수와 바이어스 조건이 모델링되도록 고려하게 될 것이다. FET 소자에 있어서,가 제로(0)에서부터 소자를 소자의 활성 영역(active region)으로 바이어스 하는 임계 전압 준위(VT)로까지 증가되면서, 소스()에 대해 게이트에 적용되는 전압이, 그 소자의 동작 영역을 결정할 수 있다. 회로 모델(200)로 나타나는 소자의 바이어싱과 동작은 당업자에게는 잘 이해되는 것이다.
모델(200)은 Rs, Ls,,, Rd 및 Ld로 나타나 있는 회로 파라미터와 성분을 포함한다. 기초 소자(underlying device)의 성능이 주파수에 대해 선형이라고 가정할 때, 회로 모델(200)의 여러 성분에 대해 초기 인덕턴스(L), 레지스턴스(R), 트랜스컨덕턴스(G) 및 커패시턴스(C) 값을 선택하는 것은 간단하다. (하지만, 대부분의 경우 고주파수와 주어진 실제 소자의 프로필 페리퍼리 영역(profile peripheries)에서 비선형적이어서 그러한 가정들은 대부분의 FET 소자 모델에 대해 부정확한 것으로 나타난다. 하지만 이 가정은 본 발명의 방법에 초기 출발 포인트를 제공한다).
프로세스에서 그 다음 단계는 단계(104)에서 FET 소자에 대해 S-파라미터를 측정하는 것이다. 그렇게 하기 위해, FET 소자는 물리적으로 테스트 되고 측정되며 FET 소자의 S-파라미터가 결정된다. 그후 단계(106)에서 그 측정값 및 관련 측정 S-파라미터 값이 정확한지에 대한 결정이 이루어진다. 그렇게 하는 것은 당업자의 지식을 필요로 한다. 만약 파라미터가 정확하지 않다면, S-파라미터는 그 측정값이허용될 때까지 재측정된다. 도 3 및 도 4 는 선택된 FET 소자에 대해 측정된 FET S-파라미터의 시각적 예를 도시한다. 네 개의 S-파라미터 측정값이 도시되는데, 그 중 세 개는 스미스 차트 포맷(Smith Chart format)(도 3 )으로 기술되어 있으며 하나는 선형 그래프 포맷(도 4)으로 도시되어 있다는 것을 주목하자. 측정된 S-파라미터가 정확하다고 가정하면, 측정된 S-파라미터는 단계(108)에서 저장되어 차후 비교 단계 동안에 사용된다.
다시 도 1을 참조하면, 프로세스의 어떤 포인트에서, 트라이얼(trial) 피드백 임피던스 솔루션을 위한 모든 값을 정의하는 공간이 단계(110)에서 생성된다. 예를 들면, 트라이얼 피드백 임피던스 공간이 표 1 에 도시된 바와 같이 될 수 있다. 트라이얼 값은 피드백 레지스턴스 값이나 포인트들의 세트를 생성시키는데 사용된다. 그 포인트는 일(1) 내지 N으로 이어지는 것으로 생각해볼 수 있는데, 여기서 N은 단계(110)에서 생성된 공간에서 N번째 트라이얼 피드백 임피던스 솔루션에 속한 것이다. 표 1 에 도시된 예는 본 예에서 N=30 이 되도록 삼십(30)개의 트라이얼 포인트를 도시한다.
프로세스에서 그 다음 단계, 즉 단계(112)는 단계(110)에서 생성된 피드백 임피던스 공간에 있는 각 포인트, 즉 N에 대한 모델 파라미터를 추출하는 것이다. 그렇게 하기 위해, 표 1 에 도시된 예의 트라이얼 공간과 도 2 에 도시된 회로 모델(200)을 사용하여, 각 임피던스 포인트, 즉 N=1 내지 30에 대해 Rs 및 Ls 값이 도 2의 회로 모델에 적용되며, 또,,,, Cds, Rds, GM및 Tau의값은 당업자에게 잘 알려져 있는 알고리듬과 기술을 사용하여, 각 임피던스 포인트, 즉 N=1 내지 30에 대해 추출된다. 이 추출은 해당 분야에서 알려져 있는 미나시안 추출 알고리듬(Minasian extraction algorithm)을 사용함으로써 바람직하게 달성된다. 이들 알고리듬과 그 알고리듬의 용도에 대한 보다 상세한 설명은 베로스(M. Berroth) 등의 "FET 소신호 등가 회로의 광대역 결정"(IEEE-MTT vol. 38, no. 7, 1990년 7월)에서 찾아 볼 수 있다. 하나의 임피던스 포인트, 즉 N=17, Rs=1.7Ω 및 Ls=0.0045pH(표 1)에 대한 예시 모델 파라미터가 표 2에 도시되어 있다. 유사 표가 트라이얼 솔루션 공간에 있는 각 임피던스 값에서 생성될 수 있다는 것을 주목하자. 그와 같이, 표 1로 기술된 트라이얼 공간에서, 모델 파라미터 값의 삼십(30)개의 표가 생성될 수 있다.
프로세스에서 그 다음 단계, 즉 단계(114)는 회로 모델(200)에 대한 S-파라미터를 계산하는 것이다. 그렇게 하기 위해, 각 임피던스 포인트에 대한 Rs 및 Ls의 값들 뿐만 아니라 표 1 및 2 에 도시된 값들이 회로 모델(200)에 적용되며, 각 임피던스 포인트에 대해 S-파라미터는 바람직하게는 앞에서 언급된 미나시안 추출 알고리듬을 사용하여 계산된다.
프로세스에서 그 다음 단계, 즉 단계(118)는 모델링된 S-파라미터와 측정된 S-파라미터를 비교하는 것이다. 그렇게 하기 위해, 모델 솔루션에 초기 추측값(an initial guess)은 초기 파라시틱 값에 대해 이루어진다. 이 초기 추측값은 당업자에 의해 이루어진 학문적 추측값이다. 모델 회로(200)에 대해 파라시틱 회로 파라미터(Rs,,, Ls, Rd, 및 Ld)의 초기 추측값의 예가 표 3 에 도시되어 있다. 인트린직 및 엑스트린직 값(intrinsic and extrinsic values)이 그 회로 모델에 적용되며 S-파라미터가 이 모델 회로에 대해 계산된다. 예를 들면, 표 1 에 도시된 각 임피던스 포인트, 즉 N에 대한 Rs와 Ls의 값 뿐만 아니라 표 2 및 표 3 에 도시된 인트린직 값이 이 회로 모델(200)에 적용되며 바람직하게는 위에서 언급된 미나시안 추출 알고리듬을 사용하여 S-파라미터가 각 임피던스 포인트, 즉 N에 대해 계산된다.
S-파라미터가 이 모델 회로에 대해 계산된 후, 프로세스에서 그 다음 단계, 즉 단계(118)는 각 임피던스 포인트, 즉 N에 대해 측정된 S-파라미터와 계산된 S-파라미터를 비교하는 것이며, 여기서 측정된 S-파라미터는 단계(108)에 저장되어 있었다. 도 5 및 도 6은 임피던스 포인트 중 하나(N=17, Rs=1.7, 및 Ls=0.0045)에 대해 계산된 S-파라미터와 측정된 S-파라미터를 비교한 것을 시각적으로 예시하여 도시되어 있다. S11, S12 및 S22에 대해 측정된 값은 네모형, 원형, 반전된 다이아몬드형(inverted diamonds)으로 각각 구별되는 곡선으로 기술되어 있다. 그리고, S11, S12 및 S22에 대해 시뮬레이트 된 즉 모델링된 값은 삼각형, 다이아몬드형, 별표형으로 각각 표시된 라인으로 기술되어 있다. 실제로, 측정된 S-파라미터와 모델링된 S-파라미터 사이의 차는 일반적으로 이들 타입의 곡선(plot)의 충실도의 결여(lack of fidelity)로 인해 스미스 차트 또는 선형 곡선 상에서 용이하게 분간할 수 없다는 것을 알 수 있다. 그와 같이, 컴퓨터 프로그램은 측정된 S-파라미터 값과 모델링된 S-파라미터 값 사이의 차를 비교하는데 사용된다. 측정값과 모델링된 값에 대한 하나의 전형적인 근접 척도(measure of the closeness)는 컴퓨터의 도움으로 용이하게 계산할 수 있는 최적 피트 에러(best fit error)이다. 낮은 최적 피트 에러는 측정된 S-파라미터 값과 모델링된 S-파라미터 값이 근접하여 정열하고있다는 것을 나타낸다.
프로세스에서 그 다음 단계, 즉 단계(120)는 테스트 파라미터 기준(test parameter criteria)을 선택하며 그 기준이 충족되었는지를 결정하는 것이다. 이 테스트 파라미터 기준은 선택된 양의 시간 또는 선택된 실행 횟수일 수 있다. 선택된 기준은 각 트라이얼 값에 대해 동일하게 될 것이다. 미리 선택된 기준은 121로 표시된 박스로 나타나는 추출-최적화 루틴의 미리 선택된 사이클 횟수인 것이 바람직하다. 이 방식으로, 각 피드백 레지스턴스 값(1-N, 표 1 의 예에서는 N=30)이 동일 기준을 적용받는다. 그와 같이, 유니크 솔루션에 가장 가깝게 시작하는 피드백 레지스턴스 값은 최소한의 에러 양을 포함하며 더 빠르게 수렴하며 낮은 최적 피트 값(low best fit value)을 더 신속히 얻을 수 있다. 본 예에서, 미리 선택된 기준은 여섯(6)개의 추출-최적화 사이클로 완성되었는데, 여기서 한 사이클이 참조 번호(121)로 나타나 있는 서브루틴으로 기술되어 있다.
프로세스에서 그 다음 단계, 즉 단계(122)는 모델 파라미터를 최적화시키는것이다. 그렇게 하기 위해, 알려진 최적화 프로그램이 사용된다. 예를 들어, 상업적으로 이용 가능한 컴퓨터 프로그램인, HP EEsof 에 의해 생산되는 리브라 3.5(Libra 3.5)는 옵티마이저 프로그램으로 사용될 수 있다. 최적화는 부가적으로 미리 선택된 사양(preselected restrictions)마다 수행된다. 예를 들면, 최적화 프로그램 리브라 3.5 는 고정된 Rs 값에 대해 표 4 에 도시된 사양으로 사용될 수 있다. 이들 조건들(constraints)은 전반적인 모델링 알고리듬에 따른 것이다. Rs의 값을, 예를 들어 1.7Ω의 값으로 고정시킴으로써, 모델 파라미터의 최적화는 그 트라이얼 피드백 임피던스 포인트, 즉 Rs만에 대한 트라이얼 모델 솔루션을 만드는 것으로 제한된다. 등가 회로 파라미터에 대한 최적화 값은 최적화 프로그램으로부터 출력된다. 표 5 및 표 6은 회로 모델(200)(도 2)에서 최적화된 등가 회로 파라미터의 예를 도시하며 컴퓨터 프로그램 리브라 3.5로부터 출력된다. 이미 언급된 바와 같이, Rs 는 사이클에 대해 고정된 값이다.
*는 피드백 임피던스 공간의 각 트라이얼 모델 솔루션에 대해 고정되어 있다.
이들 새로운 최적화 파라미터는 단계(112)로 입력되며, 이 프로세스는 반복된다. 단계(112 - 122)는, 미리 선택된 기준이 각 트라이얼 솔루션 포인트에 대해 단계(120)에서 충족될 때까지 반복된다. 이 프로세스의 각 반복으로, 모델링된 값은 측정 값과 좀더 근접하게 일치한다. 예를 들어, 도 7 및 도 8은, 도 2의 회로 모델(200)에 대해 여섯(6)개의 추출-최적화 사이클(121)을 실행한 후 측정된 S-파라미터 값과 시뮬레이팅 된 S-파라미터 값을 비교한 것을 시각적으로 기술한다. 도 7 및 도 8을 도 4 및 도 5와 각각 비교할 때, 측정 값과 모델링 값이 프로세스(100)를 적용하여 수렴하는 것을 볼 수 있다.
프로세스에서 그 다음 단계는 단계(124)에서 새로운 에러 메트릭을 형성하는 것이다. 그렇게 하기 위해, 각 트라이얼 솔루션 포인트에 대해 최종 에러와 수렴 속도가 비교되어 어느 트라이얼 솔루션이 가장 낮은 최종 에러를 발생시켰는지를 결정한다. 예를 들면, 도 9의 그래프는 회로 모델(200)에 대한 최종 피팅 에러를 Rs의 함수로 도시하는데, 여기서 Rs 는 수직축을 따라 나타나 있는 에러를 피팅시키기 위해 적절한 스케일링 팩터(factor)를 가지며 수평축을 따라 도시되어 있다. 최종 피팅 에러가 각 트라이얼 솔루션 포인트, N에 대해 발생된다는 것을 주목하 자.
프로세스에서 그 다음 단계는 단계(126)에서 새로운 에러 메트릭에서 최소 에러가 되게 하는 모델 솔루션을 선택하는 것이다. 각 트라이얼 솔루션 포인트가 동일한 미리 선택된 기준, 예를 들어, 단계(120)에서 여섯(6) 사이클로 적용받았기 때문에, 추출-최적화 사이클의 구현은 최선이 되며 가장 빠르게 해결하는 모델 솔루션은 모든 트라이얼 임피던스 포인트의 최종 피팅 에러에 대해, 전체적인 최소값(global minima)으로 나타난다. 도 9의 그래프로 나타나는 예에 대해, 최소값은 약 1.7Ω의 Rs 값에서 일어난다. 최종 에러의 최소값은, 본 발명의 알고리듬이, 근접한 플래트 종속점(near flat dependencies)을 발생시킬 수 있는 종래의 알고리듬 또는 소자 스케일링 실제점(device scaling realities)에 보통 따르지 않는국부 최소값 솔루션과는 다르게 유니크 솔루션으로 수렴한다는 것을 나타낸다. 따라서, 피드백 레지스턴스에 대한 유니크 솔루션으로, 나머지 등가 회로 모델(200)이 유니크 하게 결정될 수 있다.
프로세스에서 그 다음 단계는 선택된 모델 솔루션에 대응하는 회로 파라미터를 출력하는 것이다. 이들 회로 파라미터는 프로세스(121)의 마지막 사이클에 대해 단계(112)에서 계산되었다. 예를 들면, 표 7 및 표 8은 이 회로 모델(200)(도 2)에 대해 Rs=1.7Ω의 이 솔루션에 대해 최종 모델 등가 회로 파라미터를 기술한다. 에러 메트릭에서 최소 에러와 빠른 수렴을 발생시킨 이들 값을 단계(126)에서 선택함으로써, 유니크 한 FET 소자의 정확한 모델이 단계(128)에서 얻어진다.
추출된 결과는 도 10, 도 11, 및 도 12에 각각 도시된 바와 같이 소자 페리퍼리 스케일링(device periphery scaling)과 완전히 일치한다. 도 10은 2-핑거(finger), 4-핑거 및 8-핑거 FET 구성에서 전체 페리퍼리(total periphery)()의 함수로서 소스 레지스턴스를 도시한 것이다. 모든 구성에 대해, 소스 레지스턴스(Rs)는 예상되는 바와 같이,와 직접 종속성을 나타내는 대시 라인(70)을 대략 따른다.
도 11은 (수직축에 따라 나타나 있는) 게이트 소스 커패시턴스()를의 함수로 도시하는 것이다.에 대해 추출된 값은 (달걀 모양 A로 나타나 있는)0.25㎛와 (달걀모양 B로 나타나 있는)0.12㎛ GaAs의 슈도모픽 하이 일렉트론 모빌리티 트랜지스터(pseudomorphic HEMT: pseudomorphic High Electron Mobility Transistor) 모두에 대해 도시되어 있다. (A 또는 B 어느 것이든)각 소자 모델을 둘러싸는 라인은 단위 게이트 페리퍼리(unit gate periphery)가 수평축을 따라 나타나 있는 2, 4, 및 8-핑거 구성으로 상단(top)에서부터 하단(bottom)까지 나타나 있다. 예상되는 바와 같이,는 추출된 값에 대해 전체 페리퍼리()와 직접 종속성을 따른다.
추출된 파라미터 값이 본 발명의 방법으로 얻어졌다는 다른 검증이 도 12에 도시되어 있는데, 전체 페리퍼리()의 함수로 트랜스컨덕턴스(GM)를 도시한다. 이전과 같이, 추출된 값은 0.12mm(달걀 모양 A)와 0.25mm GaAs 슈도모픽(pseudomorphic) HEMT(달걀모양 B) 모두에 대해 스케일링된 GM에 대해 도시되어 있다. 도시된 바와 같이, 트랜스컨덕턴스(GM)는 예상하는 바와 같이 전체 페리퍼리()와 직접 종속성을 따른다.
또한 예상되는 것은, 게이트와 채널 사이의 접촉 영역이를 대개 결정하기 때문에가 게이트 길이()와 근접하게(closely) 따라 온다는 것이다. GaAs 슈도모픽 HEMT에 대해, Rs와 대부분 GM은, 리세스 크기가 유사하고, 재료 프로필이 동일하며, 또 속도 오버슈트의 효과가 주어진 바이어스에서 그렇게 표명되지 않기 때문에 게이트 길이()를 강하게 따르지는 않는다. 이것은 도 11의 도시를 통해 검증된다. 알고리듬의 로버스트니스(robustness)와 계산의 정확도(accuracy)는 알려진 모델 파라미터로부터 생성된 S-파라미터의 시뮬레이팅된 세트를 사용하여도 검증될 수 있다.
본 발명의 파라미터 추출법의 개선된 정확도를 통해, 회로 모델은 물리적으로 유효한 파라미터로 추출될 수 있으며 FET에서 미세한 물리학 기초 현상이 측정된 바이어스 종속 S-파라미터로부터 관측될 수 있다. 본 추출과 수행된 몇몇 HEMT 모델-스케일링 연구에서, 예상 게이트 금속 레지스턴스는 잘 알려진 스케일링 규칙으로부터 결정될 수 있다. 이들 결과는 파라미터()의 추출이 정확할 뿐만 아니라 물리적으로 중요하였다는 것을 나타낸다.
도 13 은 수평축을 따라 도시된 게이트 바이어스 전압() 대 소스 레지스턴스(Rs)를 도시한다. 0.12㎛ GaAs 슈도모픽 HEMT의 바이어스 종속 S-파라미터에서, 파라시틱 및 인트린직 등가 회로 파라미터 값 모두의 추출은 이 소자의 물리적 구조의 면밀한 관측을 제공한다. 리세스에서 표면 상태 밀도의 변화와 공간-전하 영역의 측방향 연장은 Rs 대의 바이어스 종속성으로 관측될 수 있다.
및의 바이어스 종속성은 많은 연구자들의 보고에 의하여 확증된 바와 같이 HEMT에 일반적이다. 이 바이어스 종속성은 도 14의 바이어스 구성에 도시된다. 냉 FET 조건(cold FET conditions)에서,및는 동일하며, 그후 점진적으로가 증가하는 한편는 FET가 선형 영역으로 바이어스 됨에 따라 감소한다. 일반적으로,는 핀치 오프 전압 근처에서 발생하는 급격한 상승으로 포화되며 그후 피크값으로 포화되는 쌍곡선 탄젠트와 같은 함수에 따른다.가 양으로 이동할 때를 증가시키는 것은, 채널을 빠져나와 도너 또는 쇼트키 장벽층으로 흐르는 전하를 나타내며, 종종 파라시틱 전도라고 하는 효과에 이른다.
Vds 가 증가할 때를 증가시키는 것은 소위 드레인-유도-장벽-강하 (DIBL: Drain-Induced-Barrier-Lowering)를 나타낸다. DIBL은 서브미크론 FET 소자에서 종종 발생하는데, 이는 이들 소자의 짧은 게이트 길이가 드레인 전위로 하여금 게이트의 시작점을 이미 지나간 채널 전위에 영향을 주게 하기 때문이다. 일정한 파라시틱 모델 추출과 관련한 부정확도를 조사할 수도 있다. 추출된 파라미터를 제어로 사용함으로써, 인트린직 모델 파라미터는 4×200㎛ 0.12Φm GaAs 슈도모픽 HEMT에 대해 재추출될 수 있으며, 새로운 Rs와 Rd는 냉-FET에서 240과 250Ω㎛의 온-상태 추출값(on-state extracted values)으로 각각 설정된다.
이 가정에 의해 일어난 바이어스(bias) 및 페리퍼리 스케일링의 부정확도(inaccuracies)는 도 15와 도16으로 각각 도시되어 있다. 특히, 도 15는 게이트-소스 커패시턴스()에서의 퍼센트 에러를 게이트 소스 전압()의 함수로서 도시하는 곡선이다. 도 16은 수평축을 따라 나타나 있는 바와 같이, 스케일링된 전체 페리퍼리() 대 스케일링된 게이트-소스 커패시턴스()의 퍼센트 에러를 도시한다. 보는 바와 같이, Vds가 선형 영역으로 감소될 때 FET가 핀치오프에 근접하는로 바이어스 될 때, 일정한 파라시틱 가정들은 보다 더 부정확하게 된다. 또한, 일정한 파라시틱스(parasitics)를 바이어스로 가정함으로써 일어난 등가 회로의 피팅에서의 작은 에러는, 소자 모델이 스케일링될 때 크게 확대된다. 원래의 소자의 인트린직 모델이 작은 에러로 시작되었기 때문에, 소자 스케일링의20㎛ 중 대략 10%가 단순히 에러로 발생한다.
본 발명이 특정 실시예와 연계하여 설명되었지만, 본 발명의 변경과 변화가 본 발명의 진정한 범주와 사상으로부터 벗어남이 없이 당업자들에게는 명백하게 될 것이라는 것을 이해하여야 할 것이다. 그러므로, 그러한 변경과 변화는 본 발명의 일부이며 첨부하는 청구 범위에 의해 포함되는 것으로 간주된다.

Claims (14)

  1. FET 소자에 대한 등가 회로 파라미터 값들의 세트를 생성하는 방법으로서,
    상기 FET 소자와 연관된 S-파라미터 값들의 세트를 측정하는 단계와,
    상기 FET 소자의 회로 모델을 생성시키는 단계와,
    상기 FET 회로 모델에 대한 트라이얼 임피던스 포인트(trial impedance points)를 한정하는 단계와,
    상기 FET 회로 모델에서 각 트라이얼 임피던스 포인트에 대한 모델 S-파라미터 값들을 추출하는 단계와,
    각 트라이얼 임피던스 포인트에 대한 상기 회로 모델의 상기 추출된 모델 파라미터로부터 모델링된 S-파라미터를 계산하는 단계와,
    각 트라이얼 임피던스 포인트에 대한 상기 측정된 S-파라미터와 상기 모델링된 S-파라미터를 비교하는 단계와,
    각 트라이얼 임피던스 포인트에 대해 상기 모델링된 S-파라미터 값을 최적화하는 단계와,
    각 트라이얼 임피던스 포인트에 대한 상기 최적화된 S-파라미터 값과 상기 측정된 S-파라미터 값 사이의 에러 피트(error fit)를 계산하는 단계와,
    상기 에러 피트를 최소화시키는 모델 파라미터 값과 상기 트라이얼 임피던스 포인트를 선택함으로써 상기 FET 소자에 대한 등가 회로 파라미터 세트를 결정하는 단계를
    포함하는, 등가 회로 파라미터 값들의 세트를 생성하는 방법.
  2. 제 1 항에 있어서, 미리 선택된 기준(preselected criteria)을 선택하는 단계를 더 포함하며,
    또 상기 기준이 각 트라이얼 임피던스 포인트에 대해 충족될 때까지 상기 모델 S-파라미터 값을 추출하는 단계와, 상기 모델링된 S-파라미터를 계산하는 단계와, 상기 모델링된 S-파라미터를 비교하는 단계를 반복하는 단계를 더 포함하는, 등가 회로 파라미터 값들의 세트를 생성하는 방법.
  3. 제 2 항에 있어서, 상기 미리 선택된 기준을 선택하는 단계는, 상기 모델 S-파라미터 값을 추출하는 단계와, 상기 모델링된 S-파라미터를 계산하는 단계와, 상기 모델링된 S-파라미터를 비교하는 단계가 각 트라이얼 임피던스 포인트에서 수행되는, 미리 선택된 횟수를 선택하는 단계를 포함하는, 등가 회로 파라미터 값들의 세트를 생성하는 방법.
  4. 제 1 항에 있어서, 상기 모델 파라미터를 추출하는 단계는 미나시안 추출 기술(Minasian extraction technique)을 사용하여 모델 파라미터를 추출하는 단계를 포함하는, 등가 회로 파라미터 값들의 세트를 생성하는 방법.
  5. FET-타입의 소자에 대해 측정된 S-파라미터들을 정밀하게(closely) 모델링하는, 유니크(unique) 한 소자 등가 회로 파라미터 값들의 세트를 생성하는 방법으로서,
    상기 FET-타입 소자의 회로 모델을 생성시키는 단계와,
    상기 FET-타입의 소자와 연관된 S-파라미터 세트를 측정하는 단계와,
    피드백 임피던스 트라이얼 값들의 세트를 포함하는 공간에 놓여 있는 트라이얼 솔루션(trial solution)을 나타내는, 피드백 임피던스의 고정된 값에 대해, 상기 FET-타입 소자와 연관된 등가 회로 모델 파라미터 값을 추출하는 단계와,
    상기 등가 회로 모델 파라미터들을 상기 회로 모델에 적용함으로써 상기 S-파라미터를 모델링하는 단계와,
    상기 측정된 S-파라미터와 상기 모델링된 S-파라미터 사이의 에러 피트(error fit)를 결정하는 단계와,
    상기 모델링된 S-파라미터와 상기 측정된 S-파라미터 사이의 상기 에러 피트를 제한함으로써 상기 추출된 등가 회로 파라미터 값들을 최적화하는 단계와,
    상기 모델링된 S-파라미터와 상기 측정된 S-파라미터 사이의 상기 에러 피트를 평가함으로써 상기 FET 소자에 대해 유니크 한 등가 회로 파라미터의 세트를 유도하는 단계를
    포함하는, 유니크 한 소자 등가 회로 파라미터 값들의 세트를 생성하는 방법.
  6. 제 5 항에 있어서, 상기 모델링된 S-파라미터와 상기 측정된 S-파라미터 사이의 최소한의 에러 피트(minimal error fit)를 갖는 모델 파라미터 값들의 세트를 선택하는 단계를 더 포함하는, 유니크 한 소자 등가 회로 파라미터 값들의 세트를 생성하는 방법.
  7. 제 5 항에 있어서, 상기 비교 단계 동안에 사용하기 위한 피드백 임피던스 값들의 공간을 생성하는 단계를 더 포함하는, 유니크 한 소자 등가 회로 파라미터 값들의 세트를 생성하는 방법.
  8. 제 5 항에 있어서, 상기 최적화 단계는 각 트라이얼 임피던스 포인트에 대해 상기 모델링된 S-파라미터를 최적화시키기 위해 예상 값의 알려진 공간에 걸쳐 복수의 트라이얼 솔루션을 적용하는 단계를 포함하는, 유니크 한 소자 등가 회로 파라미터 값들의 세트를 생성하는 방법.
  9. 제 5 항에 있어서, 상기 추출 단계는 상기 FET 소자에 대해 모델 파라미터 값에 도달하도록 미나시안 추출 기술을 적용하는 단계를 포함하는, 유니크 한 소자 등가 회로 파라미터 값들의 세트를 생성하는 방법.
  10. 제 5 항에 있어서, 상기 에러 피트를 결정하는 단계는 각 트라이얼 임피던스 포인트에 대한 수렴 속도를 결정하는 단계를 포함하며, 상기 유도 단계는 각 트라이얼 임피던스 포인트에 대해 상기 수렴 속도를 평가함으로써 상기 FET 소자에 대한 유니크 등가 회로 파라미터의 세트를 유도하는 단계를 포함하는, 유니크 한 소자 등가 회로 파라미터 값들의 세트를 생성하는 방법.
  11. 제 5 항에 있어서, 상기 유도 단계는 측정된 S-파라미터에 가장 빠르게 수렴하는 추출된 파라미터 값을 사용하여 실행되는, 유니크 한 소자 등가 회로 파라미터 값들의 세트를 생성하는 방법.
  12. FET 등가 회로 파라미터를 유니크하게 결정하는 방법으로서,
    예상된 파라미터 값의 공간을 한정하는 피드백 임피던스 값들의 세트를 생성하는 단계와,
    FET 등가 회로 모델을 생성하는 단계와,
    상기 피드백 임피던스 값을 상기 회로 모델에 적용하며 상기 회로 모델로부터 각 피드백 임피던스 값에 대해 모델링된 S-파라미터를 계산하는 단계와,
    상기 실제 FET로부터 S-파라미터의 세트를 측정하는 단계와,
    상기 측정된 S-파라미터를 상기 모델링된 S-파라미터와 비교하는 단계와,
    상기 모델링된 S-파라미터와 상기 측정된 S-파라미터 사이의 에러 피트가 복수의 미나시안 추출 사이클(multiple Minasian extraction cycles)을 사용하여 충분히 작게 얻어지도록 수렴하는 상기 회로 모델에 대한 상기 S-파라미터 값을 선택하는 단계를
    포함하는, FET 등가 회로 파라미터를 유니크하게 결정하는 방법.
  13. 제 12 항에 있어서, 상기 유니크 파라미터를 선택하는 단계는, 상기 FET 등가 회로 모델에 대해 저항성, 용량성, 및 유도성 등가 회로 파라미터를 선택하는 단계를 포함하는, FET 등가 회로 파라미터를 유니크하게 결정하는 방법.
  14. 제 13 항에 있어서, 상기 선택 단계는 상기 FET 등가 회로 모델에 기초하여 소자의 물리적 구조를 나타내는 등가 회로 파라미터를 선택하는 단계를 포함하는, FET 등가 회로 파라미터를 유니크하게 결정하는 방법.
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