JP2001318118A - Ｆｅｔ等価回路モデル・パラメータの決定方法 - Google Patents
Ｆｅｔ等価回路モデル・パラメータの決定方法Info
- Publication number
- JP2001318118A JP2001318118A JP2001047656A JP2001047656A JP2001318118A JP 2001318118 A JP2001318118 A JP 2001318118A JP 2001047656 A JP2001047656 A JP 2001047656A JP 2001047656 A JP2001047656 A JP 2001047656A JP 2001318118 A JP2001318118 A JP 2001318118A
- Authority
- JP
- Japan
- Prior art keywords
- parameters
- model
- parameter
- fet
- trial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 68
- 238000005259 measurement Methods 0.000 claims abstract description 15
- 238000000605 extraction Methods 0.000 claims description 27
- 238000011156 evaluation Methods 0.000 claims description 8
- 230000001939 inductive effect Effects 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 abstract description 21
- 230000008569 process Effects 0.000 description 21
- 238000004422 calculation algorithm Methods 0.000 description 13
- 238000005457 optimization Methods 0.000 description 13
- 238000010586 diagram Methods 0.000 description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 5
- 238000013459 approach Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000004590 computer program Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000001419 dependent effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000007689 inspection Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000002860 competitive effect Effects 0.000 description 2
- 239000010432 diamond Substances 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 241000408529 Libra Species 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011982 device technology Methods 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000000386 microscopy Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
- G06Q50/00—Information and communication technology [ICT] specially adapted for implementation of business processes of specific business sectors, e.g. utilities or tourism
- G06Q50/04—Manufacturing
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
- G01R31/2607—Circuits therefor
- G01R31/2621—Circuits therefor for testing field effect transistors, i.e. FET's
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/36—Circuit design at the analogue level
- G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Business, Economics & Management (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- Marketing (AREA)
- Health & Medical Sciences (AREA)
- Economics (AREA)
- General Health & Medical Sciences (AREA)
- Human Resources & Organizations (AREA)
- Manufacturing & Machinery (AREA)
- Primary Health Care (AREA)
- Strategic Management (AREA)
- Tourism & Hospitality (AREA)
- General Business, Economics & Management (AREA)
- Measurement Of Resistance Or Impedance (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【課題】固有及び寄生成分を一意に抽出する。
【解決手段】ＦＥＴモデル開発の際、等価回路のパラメ
ータの集合を生成するため、デバイスに関連するＳ−パ
ラメータ値集合を測定し、回路モデルを生成する（１０
２〜１０８）。次いで回路モデルに対して試行インピー
ダンス点Ｒｓを規定し（１１０）、該点毎に、モデルＳ
−パラメータ値を抽出し（１１２）、抽出されたモデル
・パラメータからモデル化Ｓ−パラメータを計算し（１
１４）、測定Ｓ−パラメータと比較する（１１８）。そ
して、試行インピーダンス点毎に、モデル化Ｓ−パラメ
ータ値を最適化し（１２２）、最適化Ｓ−パラメータ値
と測定Ｓ−パラメータ値との間の誤差度を計算し（１２
４）、誤差度が最小となった試行インピーダンス点及び
モデル・パラメータ点を選択する（１２６）ことによっ
て、ＦＥＴデバイスに関する等価回路パラメータの集合
を決定する。
ータの集合を生成するため、デバイスに関連するＳ−パ
ラメータ値集合を測定し、回路モデルを生成する（１０
２〜１０８）。次いで回路モデルに対して試行インピー
ダンス点Ｒｓを規定し（１１０）、該点毎に、モデルＳ
−パラメータ値を抽出し（１１２）、抽出されたモデル
・パラメータからモデル化Ｓ−パラメータを計算し（１
１４）、測定Ｓ−パラメータと比較する（１１８）。そ
して、試行インピーダンス点毎に、モデル化Ｓ−パラメ
ータ値を最適化し（１２２）、最適化Ｓ−パラメータ値
と測定Ｓ−パラメータ値との間の誤差度を計算し（１２
４）、誤差度が最小となった試行インピーダンス点及び
モデル・パラメータ点を選択する（１２６）ことによっ
て、ＦＥＴデバイスに関する等価回路パラメータの集合
を決定する。
Description
【０００１】
【発明の属する技術分野】本発明は、一般的に、高周波
小信号分析の分野に関し、より詳細には、具体的に測定
したＳ−パラメータをシミュレートする単一の等価回路
モデル・パラメータ集合を抽出するためのモデリング方
法に関する。非線形電界効果トランジスタ（ＦＥＴ）モ
デルの開発や、ＦＥＴの物理的構造分析にも有用であ
る。
小信号分析の分野に関し、より詳細には、具体的に測定
したＳ−パラメータをシミュレートする単一の等価回路
モデル・パラメータ集合を抽出するためのモデリング方
法に関する。非線形電界効果トランジスタ（ＦＥＴ）モ
デルの開発や、ＦＥＴの物理的構造分析にも有用であ
る。
【０００２】
【従来の技術】本出願は、２０００年４月２８日に出願
された、本出願人と同一出願人で同時係属中の以下の出
願と関連がある。その内容はこの言及により本願にも含
まれるものとする。Ｒｏｇｅｒ ＴｓａｉによるＳ−Ｐ
ＡＲＡＭＥＴＥＲ ＭＩＣＲＯＳＣＯＰＹＦＯＲ ＳＥ
ＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥ（半導体デバイ
ス用Ｓ−パラメータ顕微鏡検査法）と題する米国特許出
願第６０／２００，３０７号、Ｒｏｇｅｒ Ｔｓａｉに
よるＳＥＭＩ−ＰＨＹＳＩＣＡＬ ＭＯＤＥＬＩＮＧＯ
Ｆ ＨＥＭＴ ＤＣ−ＴＯ−ＨＩＧＨ ＦＲＥＱＵＥＮ
ＣＹ ＥＬＥＣＴＲＯＴＨＥＲＭＡＬ ＣＨＡＲＡＣＴ
ＥＲＩＳＴＩＣＳ（ＨＥＭＴ ＤＣ−高周波電子熱特性
の半物理モデリング）と題する米国特許出願第６０／２
００，６４８号、Ｒｏｇｅｒ ＴｓａｉによるＳＥＭＩ
−ＰＨＹＳＩＣＡＬ ＭＯＤＥＬＩＮＧＯＦ ＨＥＭＴ
ＨＩＧＨ ＦＲＥＱＵＥＮＣＹ ＮＯＩＳＥ ＥＱＵ
ＩＶＡＬＥＮＴ ＣＩＲＣＵＩＴ ＭＯＤＥＬ（ＨＥＭ
Ｔ高周波ノイズ等価回路モデルの半物理モデリング）と
題する米国特許出願第６０／２００，２９０号、Ｒｏｇ
ｅｒ ＴｓａｉによるＳＥＭＩ−ＰＨＹＳＩＣＡＬ Ｍ
ＯＤＥＬＩＮＧＯＦ ＨＥＭＴ ＨＩＧＨ ＦＲＥＱＵ
ＥＮＣＹ ＳＭＡＬＬ−ＳＩＧＮＡＬＥＱＵＩＶＡＬＥ
ＮＴ ＣＩＲＣＵＩＴ ＭＯＤＥＬＳ（ＨＥＭＴ高周波
小信号等価回路モデルの半物理モデリング）と題する米
国特許出願第６０／２００，６６６号 Ｒｏｇｅｒ Ｔｓａｉ及びＹａｏｃｈｕｎｇ Ｃｈｅｎ
によるＨＹＢＲＩＤＳＥＭＩ−ＰＨＹＳＩＣＡＬ ＡＮ
Ｄ ＤＡＴＡ−ＦＩＴＴＩＮＧ ＨＥＭＴＭＯＤＥＬＩ
ＮＧ ＡＰＰＲＯＡＣＨ ＦＯＲ ＬＡＲＧＥ ＳＩＧ
ＮＡＬ ＡＮＤ ＮＯＮＬＩＮＥＡＲ ＭＩＣＲＯＷＡ
ＶＥ／ＭＩＬＬＩＭＥＴＥＲ ＷＡＶＥ ＣＩＲＣＵＩ
Ｔ ＣＡＤ（大信号及び非線形マイクロ波／ミリメート
ル波回路ＣＡＤのためのハイブリッド半物理及びデータ
調整ＨＥＭＴモデリング手法）と題する米国特許出願第
６０／２００，６２２号、Ｒｏｇｅｒ Ｔｓａｉによる
ＰＭ2：ＰＲＯＣＥＳＳ ＰＥＲＴＵＲＢＡＴＩＯＮ
ＴＯ ＭＥＡＳＵＲＥＤ−ＭＯＤＥＬＥＤ ＭＥＴＨＯ
Ｄ ＦＯＲ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣ
Ｅ ＴＥＣＨＮＯＬＯＧＹ ＭＯＤＥＬＩＮＧ（ＰＭ
２：半導体デバイス技術モデリングのためのプロセス摂
動対測定モデル方法）と題する米国特許出願第６０／６
００，３０２号。
された、本出願人と同一出願人で同時係属中の以下の出
願と関連がある。その内容はこの言及により本願にも含
まれるものとする。Ｒｏｇｅｒ ＴｓａｉによるＳ−Ｐ
ＡＲＡＭＥＴＥＲ ＭＩＣＲＯＳＣＯＰＹＦＯＲ ＳＥ
ＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥ（半導体デバイ
ス用Ｓ−パラメータ顕微鏡検査法）と題する米国特許出
願第６０／２００，３０７号、Ｒｏｇｅｒ Ｔｓａｉに
よるＳＥＭＩ−ＰＨＹＳＩＣＡＬ ＭＯＤＥＬＩＮＧＯ
Ｆ ＨＥＭＴ ＤＣ−ＴＯ−ＨＩＧＨ ＦＲＥＱＵＥＮ
ＣＹ ＥＬＥＣＴＲＯＴＨＥＲＭＡＬ ＣＨＡＲＡＣＴ
ＥＲＩＳＴＩＣＳ（ＨＥＭＴ ＤＣ−高周波電子熱特性
の半物理モデリング）と題する米国特許出願第６０／２
００，６４８号、Ｒｏｇｅｒ ＴｓａｉによるＳＥＭＩ
−ＰＨＹＳＩＣＡＬ ＭＯＤＥＬＩＮＧＯＦ ＨＥＭＴ
ＨＩＧＨ ＦＲＥＱＵＥＮＣＹ ＮＯＩＳＥ ＥＱＵ
ＩＶＡＬＥＮＴ ＣＩＲＣＵＩＴ ＭＯＤＥＬ（ＨＥＭ
Ｔ高周波ノイズ等価回路モデルの半物理モデリング）と
題する米国特許出願第６０／２００，２９０号、Ｒｏｇ
ｅｒ ＴｓａｉによるＳＥＭＩ−ＰＨＹＳＩＣＡＬ Ｍ
ＯＤＥＬＩＮＧＯＦ ＨＥＭＴ ＨＩＧＨ ＦＲＥＱＵ
ＥＮＣＹ ＳＭＡＬＬ−ＳＩＧＮＡＬＥＱＵＩＶＡＬＥ
ＮＴ ＣＩＲＣＵＩＴ ＭＯＤＥＬＳ（ＨＥＭＴ高周波
小信号等価回路モデルの半物理モデリング）と題する米
国特許出願第６０／２００，６６６号 Ｒｏｇｅｒ Ｔｓａｉ及びＹａｏｃｈｕｎｇ Ｃｈｅｎ
によるＨＹＢＲＩＤＳＥＭＩ−ＰＨＹＳＩＣＡＬ ＡＮ
Ｄ ＤＡＴＡ−ＦＩＴＴＩＮＧ ＨＥＭＴＭＯＤＥＬＩ
ＮＧ ＡＰＰＲＯＡＣＨ ＦＯＲ ＬＡＲＧＥ ＳＩＧ
ＮＡＬ ＡＮＤ ＮＯＮＬＩＮＥＡＲ ＭＩＣＲＯＷＡ
ＶＥ／ＭＩＬＬＩＭＥＴＥＲ ＷＡＶＥ ＣＩＲＣＵＩ
Ｔ ＣＡＤ（大信号及び非線形マイクロ波／ミリメート
ル波回路ＣＡＤのためのハイブリッド半物理及びデータ
調整ＨＥＭＴモデリング手法）と題する米国特許出願第
６０／２００，６２２号、Ｒｏｇｅｒ Ｔｓａｉによる
ＰＭ2：ＰＲＯＣＥＳＳ ＰＥＲＴＵＲＢＡＴＩＯＮ
ＴＯ ＭＥＡＳＵＲＥＤ−ＭＯＤＥＬＥＤ ＭＥＴＨＯ
Ｄ ＦＯＲ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣ
Ｅ ＴＥＣＨＮＯＬＯＧＹ ＭＯＤＥＬＩＮＧ（ＰＭ
２：半導体デバイス技術モデリングのためのプロセス摂
動対測定モデル方法）と題する米国特許出願第６０／６
００，３０２号。
【０００３】
【発明が解決しようとする課題】測定したＳ−パラメー
タから一意的な解を得る高周波非線形ＦＥＴモデリング
・アルゴリズムの提案が求められている。この問題は、
電界効果トランジスタ（ＦＥＴ）のフィードバック・イ
ンピーダンスを一意的に決定することの難しさに関連が
ある。現在のモデリング技術では、調整したＳ−パラメ
ータに対して生成されるモデルは一意的ではない。ま
た、一意性を満足するためには、異なるバイアス点にお
いて多数回の測定（即ち、コールドＦＥＴ測定）を行な
わなければならない。これらのモデリング方法はいずれ
も、非線形ＦＥＴモデリングに関する問題がある。モデ
ルが一意的でないということは、レイアウト寸法や材料
パラメータというような、ＦＥＴ製造パラメータと物理
的に一致しないパラメータがあるということである。加
えて、コールドＦＥＴに基づくモデル抽出方法では、寄
生成分のバイアス依存性を正しく表現することができな
い。
タから一意的な解を得る高周波非線形ＦＥＴモデリング
・アルゴリズムの提案が求められている。この問題は、
電界効果トランジスタ（ＦＥＴ）のフィードバック・イ
ンピーダンスを一意的に決定することの難しさに関連が
ある。現在のモデリング技術では、調整したＳ−パラメ
ータに対して生成されるモデルは一意的ではない。ま
た、一意性を満足するためには、異なるバイアス点にお
いて多数回の測定（即ち、コールドＦＥＴ測定）を行な
わなければならない。これらのモデリング方法はいずれ
も、非線形ＦＥＴモデリングに関する問題がある。モデ
ルが一意的でないということは、レイアウト寸法や材料
パラメータというような、ＦＥＴ製造パラメータと物理
的に一致しないパラメータがあるということである。加
えて、コールドＦＥＴに基づくモデル抽出方法では、寄
生成分のバイアス依存性を正しく表現することができな
い。
【０００４】また、従来技術の等価回路モデル技術で
は、寄生成分がバイアスに対して確実に不変でない場合
でも、不変であると仮定してシミュレーションを行って
いる。この仮定のため、固有等価回路（ｉｎｔｒｉｎｓ
ｉｃ ｅｑｕｉｖａｌｅｎｔｃｉｒｃｕｉｔ）の抽出に
おいて精度が低くなってしまう。特に抵抗性の寄生成分
を正確に決定することにより、抽出の精度が決定され
る。これは、固有成分の計算値は寄生成分に依存するか
らである。特に、ＦＥＴにおけるフィードバック抵抗を
高精度で抽出することが、他の成分全ての値を高精度に
決定するために重要である。
は、寄生成分がバイアスに対して確実に不変でない場合
でも、不変であると仮定してシミュレーションを行って
いる。この仮定のため、固有等価回路（ｉｎｔｒｉｎｓ
ｉｃ ｅｑｕｉｖａｌｅｎｔｃｉｒｃｕｉｔ）の抽出に
おいて精度が低くなってしまう。特に抵抗性の寄生成分
を正確に決定することにより、抽出の精度が決定され
る。これは、固有成分の計算値は寄生成分に依存するか
らである。特に、ＦＥＴにおけるフィードバック抵抗を
高精度で抽出することが、他の成分全ての値を高精度に
決定するために重要である。
【０００５】殆どの直接抽出技術は、コールドＦＥＴ測
定を拠り所として寄生成分の値を決定しているが、最適
化に基づく技術は、多バイアスＳ−パラメータ（及びノ
イズ応答）削除測定の超次元集合（ｏｖｅｒ−ｄｉｍｅ
ｎｓｉｏｎｅｄ ｓｅｔ）を用いることが多い。いずれ
の場合でも、寄生成分の抵抗値は、これらのバイアス依
存性が非常に高い場合でも、一定に保持される。このた
めに、コールドＦＥＴ寄生に基づく直接抽出において
は、バイアスが変化すると抽出結果の精度が低下すると
いう問題がある。寄生バイアス依存性を補償するため
に、最適化抽出も試みられているが、等価回路に対する
一意的な解を与えることはできない。これは、フィード
バック・インピーダンスは、従来の最適化アルゴリズム
では一意的に決定することができないからである。この
不確実性のために、測定したＳ−パラメータの調整は高
精度であるものの、物理的には無意味となる結果を招く
ことが多い。
定を拠り所として寄生成分の値を決定しているが、最適
化に基づく技術は、多バイアスＳ−パラメータ（及びノ
イズ応答）削除測定の超次元集合（ｏｖｅｒ−ｄｉｍｅ
ｎｓｉｏｎｅｄ ｓｅｔ）を用いることが多い。いずれ
の場合でも、寄生成分の抵抗値は、これらのバイアス依
存性が非常に高い場合でも、一定に保持される。このた
めに、コールドＦＥＴ寄生に基づく直接抽出において
は、バイアスが変化すると抽出結果の精度が低下すると
いう問題がある。寄生バイアス依存性を補償するため
に、最適化抽出も試みられているが、等価回路に対する
一意的な解を与えることはできない。これは、フィード
バック・インピーダンスは、従来の最適化アルゴリズム
では一意的に決定することができないからである。この
不確実性のために、測定したＳ−パラメータの調整は高
精度であるものの、物理的には無意味となる結果を招く
ことが多い。
【０００６】したがって、単一の測定Ｓ−パラメータ集
合に対して高精度な一意的なモデル解を抽出し、精度が
高くしかも物理的に有意な非線形ＦＥＴモデルを開発す
ることを可能にするモデリング方法の提案が求められて
いる。
合に対して高精度な一意的なモデル解を抽出し、精度が
高くしかも物理的に有意な非線形ＦＥＴモデルを開発す
ることを可能にするモデリング方法の提案が求められて
いる。
【０００７】
【課題を解決するための手段】本発明は、ＦＥＴフィー
ドバック・インピーダンスに対する一意的な解を生成す
ることにより、単一のＳ−パラメータ測定値の集合に基
づいて、抵抗、容量及び誘導に関する等価回路パラメー
タ値を決定するＦＥＴモデリング・アルゴリズムを提供
する。その結果抽出される回路モデルは、一意的なグロ
ーバル解（ｇｌｏｂａｌ ｓｏｌｕｔｉｏｎ）であっ
て、非一意的なローカル極小（ｎｏｎ−ｕｎｉｑｕｅ
ｌｏｃａｌ ｍｉｎｉｍａ）ではない。加えて、抽出さ
れた値は、ＦＥＴデバイス周囲とのスケーリング、予測
バイアス依存性、ならびにゲート・メタライゼーション
抵抗、材料面抵抗、ゲート長及び陥凹寸法のような、既
知の製造パラメータに対する収束という、つじつまの合
うチェック（ｓｅｌｆ−ｃｏｎｓｉｓｔｅｎｔ ｃｈｅ
ｃｋ）を満足する。
ドバック・インピーダンスに対する一意的な解を生成す
ることにより、単一のＳ−パラメータ測定値の集合に基
づいて、抵抗、容量及び誘導に関する等価回路パラメー
タ値を決定するＦＥＴモデリング・アルゴリズムを提供
する。その結果抽出される回路モデルは、一意的なグロ
ーバル解（ｇｌｏｂａｌ ｓｏｌｕｔｉｏｎ）であっ
て、非一意的なローカル極小（ｎｏｎ−ｕｎｉｑｕｅ
ｌｏｃａｌ ｍｉｎｉｍａ）ではない。加えて、抽出さ
れた値は、ＦＥＴデバイス周囲とのスケーリング、予測
バイアス依存性、ならびにゲート・メタライゼーション
抵抗、材料面抵抗、ゲート長及び陥凹寸法のような、既
知の製造パラメータに対する収束という、つじつまの合
うチェック（ｓｅｌｆ−ｃｏｎｓｉｓｔｅｎｔ ｃｈｅ
ｃｋ）を満足する。
【０００８】本発明の一実施形態は、ＦＥＴデバイスに
対してフィードバック・インピーダンスの値を一意に決
定する方法である。この方法は、競合抽出（ｃｏｍｐｅ
ｔｉｔｉｖｅ ｅｘｔｒａｃｔｉｏｎ）ステップを含
み、ここで多数の試行解(トライアル解)を求め、フィー
ドバック・インピーダンス値の領域即ち「空間」の範囲
を決める。競合抽出における各解は、マイナシアン抽出
（Ｍｉｎａｓｉａｎｅｘｔｒａｃｔｉｏｎ）による従来
の直接抽出の同一サイクルを利用することによって得る
ことができる。次に、抽出ステップに続いて最適化ステ
ップを実行し、抽出した値を、測定Ｓ−パラメータとの
一致度が高いモデルに減数する。この最適化ステップ
は、従来の最適化アルゴリズムによって行なうことがで
きる。最後に、誤差計量（ｅｒｒｏｒ ｍｅｔｒｉｃ）
における収束速度を更に評価することにより、最も精度
が高く一意的な解を選択することができる。
対してフィードバック・インピーダンスの値を一意に決
定する方法である。この方法は、競合抽出（ｃｏｍｐｅ
ｔｉｔｉｖｅ ｅｘｔｒａｃｔｉｏｎ）ステップを含
み、ここで多数の試行解(トライアル解)を求め、フィー
ドバック・インピーダンス値の領域即ち「空間」の範囲
を決める。競合抽出における各解は、マイナシアン抽出
（Ｍｉｎａｓｉａｎｅｘｔｒａｃｔｉｏｎ）による従来
の直接抽出の同一サイクルを利用することによって得る
ことができる。次に、抽出ステップに続いて最適化ステ
ップを実行し、抽出した値を、測定Ｓ−パラメータとの
一致度が高いモデルに減数する。この最適化ステップ
は、従来の最適化アルゴリズムによって行なうことがで
きる。最後に、誤差計量（ｅｒｒｏｒ ｍｅｔｒｉｃ）
における収束速度を更に評価することにより、最も精度
が高く一意的な解を選択することができる。
【０００９】また、ＦＥＴ等価回路のパラメータ値を一
意に決定する方法も開示する。この方法は、抽出パラメ
ータ値の空間からフィードバック・インピーダンス値を
選択するステップと、ＦＥＴ等価回路モデルを生成する
ステップとからなる。この方法は、更に、収束が最も速
い、回路モデルのパラメータ値を確定することにより、
抽出Ｓ−パラメータと測定Ｓ−パラメータとの間に十分
に小さな誤差度（ｅｒｒｏｒ ｆｉｔ）を得るようにす
るステップも含む。収束を得るには、多数のマイナシア
ン抽出及び最適化サイクルを用いる。
意に決定する方法も開示する。この方法は、抽出パラメ
ータ値の空間からフィードバック・インピーダンス値を
選択するステップと、ＦＥＴ等価回路モデルを生成する
ステップとからなる。この方法は、更に、収束が最も速
い、回路モデルのパラメータ値を確定することにより、
抽出Ｓ−パラメータと測定Ｓ−パラメータとの間に十分
に小さな誤差度（ｅｒｒｏｒ ｆｉｔ）を得るようにす
るステップも含む。収束を得るには、多数のマイナシア
ン抽出及び最適化サイクルを用いる。
【００１０】本発明の技術的利点は、収束の速度を追跡
することにより、一意の物理的に有意なモデルに関する
解が、残りの解よりも速く凝縮することにある。従来の
技術では、一旦いずれかの最小二乗に基づく誤差計量が
最小になると停止する。本発明の別の技術的利点は、Ｆ
ＥＴの物理的構造を最良に表す一意のモデルの発現にあ
る。これは、広範な検証及び検査によって立証されてい
る。具体的な実施形態を含む本発明のその他の利点は、
添付図面と関連付けながら以下の詳細な説明を参照する
ことによって理解されよう。
することにより、一意の物理的に有意なモデルに関する
解が、残りの解よりも速く凝縮することにある。従来の
技術では、一旦いずれかの最小二乗に基づく誤差計量が
最小になると停止する。本発明の別の技術的利点は、Ｆ
ＥＴの物理的構造を最良に表す一意のモデルの発現にあ
る。これは、広範な検証及び検査によって立証されてい
る。具体的な実施形態を含む本発明のその他の利点は、
添付図面と関連付けながら以下の詳細な説明を参照する
ことによって理解されよう。
【００１１】
【発明の実施の形態】本発明は、ＦＥＴデバイス（図示
せず）の固有（ｉｎｔｒｉｎｓｉｃ）及び寄生等価回路
パラメータを抽出する独特かつ新規な方法である。この
能力は、高精度の高周波非線形ＦＥＴ回路モデルの生成
に極めて重要である。高精度のバイアス依存及び線形等
価回路は、回路設計に重要なだけでなく、プロセス・フ
ィードバックの物理的構造を詳細に説明するためにも必
要とされる。
せず）の固有（ｉｎｔｒｉｎｓｉｃ）及び寄生等価回路
パラメータを抽出する独特かつ新規な方法である。この
能力は、高精度の高周波非線形ＦＥＴ回路モデルの生成
に極めて重要である。高精度のバイアス依存及び線形等
価回路は、回路設計に重要なだけでなく、プロセス・フ
ィードバックの物理的構造を詳細に説明するためにも必
要とされる。
【００１２】本明細書においては、本発明を小信号回路
モデルと関連付けて説明し、本発明の抽出方法をこの回
路モデルに対して用いて、当該回路モデルのゲート、ソ
ース及びドレイン端子間のフィードバック抵抗値を抽出
する。本発明の競合抽出方法を示すプロセス・フロー図
を示し、具体例を参照しながら説明する。次に、ソース
抵抗（ＲS）、ゲート・ソース間容量（ＣGS）、トラン
スコンダクタンス（ＧM）、ゲート−ソース、ゲート−
ドレイン・ライン容量（ＣGS、ＣDG）、ならびにゲート
・ソース電圧（ＶGS）及び全デバイス周囲の関数として
ゲート・ソース・ライン容量における百分率誤差という
ような種々のモデル・パラメータに対して、１組のプロ
ットを提示する。最終的に、プロットは、測定したデバ
イス・パラメータ値の集合と抽出パラメータ値の集合と
の間の収束により、これら２つの集合間の誤差が最小化
したことの証拠となる。
モデルと関連付けて説明し、本発明の抽出方法をこの回
路モデルに対して用いて、当該回路モデルのゲート、ソ
ース及びドレイン端子間のフィードバック抵抗値を抽出
する。本発明の競合抽出方法を示すプロセス・フロー図
を示し、具体例を参照しながら説明する。次に、ソース
抵抗（ＲS）、ゲート・ソース間容量（ＣGS）、トラン
スコンダクタンス（ＧM）、ゲート−ソース、ゲート−
ドレイン・ライン容量（ＣGS、ＣDG）、ならびにゲート
・ソース電圧（ＶGS）及び全デバイス周囲の関数として
ゲート・ソース・ライン容量における百分率誤差という
ような種々のモデル・パラメータに対して、１組のプロ
ットを提示する。最終的に、プロットは、測定したデバ
イス・パラメータ値の集合と抽出パラメータ値の集合と
の間の収束により、これら２つの集合間の誤差が最小化
したことの証拠となる。
【００１３】これより、図１及び図２を参照する。図１
は、ＦＥＴデバイス（図示せず）の一意のＦＥＴパラメ
ータ値の集合を決定する方法１００のプロセス・フロー
図である。この方法は、ＦＥＴデバイス上で測定したＳ
−パラメータ、及び回路モデルから算出したＳ−パラメ
ータを用いて、ＦＥＴデバイスのパラメータを決定す
る。本発明は、回路モデル２００について現実的なパラ
メータ値を抽出し、回路モデル２００によってモデル化
されたＦＥＴデバイスに高精度に反映する方法を提供す
る。説明の明確化のために、具体的な例を参照しながら
方法１００を説明する。
は、ＦＥＴデバイス（図示せず）の一意のＦＥＴパラメ
ータ値の集合を決定する方法１００のプロセス・フロー
図である。この方法は、ＦＥＴデバイス上で測定したＳ
−パラメータ、及び回路モデルから算出したＳ−パラメ
ータを用いて、ＦＥＴデバイスのパラメータを決定す
る。本発明は、回路モデル２００について現実的なパラ
メータ値を抽出し、回路モデル２００によってモデル化
されたＦＥＴデバイスに高精度に反映する方法を提供す
る。説明の明確化のために、具体的な例を参照しながら
方法１００を説明する。
【００１４】方法１００は、ステップ１０２にて開始
し、ここで、ＦＥＴデバイスを表す回路モデルを生成す
る。図２を参照すると、ＦＥＴデバイスの等価回路モデ
ル２００の一例が示されている。このＦＥＴデバイスに
対して、本発明の抽出アルゴリズムを適用し、一意の回
路パラメータ値集合を抽出する。回路モデル２００のト
ポロジ（ｔｏｐｏｌｏｇｙ）は完全であり、全てのバイ
アス領域においてＦＥＴ小信号特性をモデル化するのに
十分である。回路モデル２００は、ゲート２０２、ドレ
イン２０４及びソース２０６端子を含み、抵抗、インピ
ーダンス及び容量パラメータの類別は、ゲート２０２、
ドレイン２０４、及びソース２０６端子間に及ぶ。これ
らのパラメータは、図に示すように、ソース抵抗ＲS、
ゲート・ソース間容量ＣGS、及びトランスコンダクタン
スＧMを含む。回路モデル２００は、本発明による測定
Ｓ−パラメータ値の単一集合によってＦＥＴフィードバ
ック・インピーダンスを一意的にかつ高精度に決定する
機能を実証するのに適した理想的なＦＥＴデバイスを表
す。
し、ここで、ＦＥＴデバイスを表す回路モデルを生成す
る。図２を参照すると、ＦＥＴデバイスの等価回路モデ
ル２００の一例が示されている。このＦＥＴデバイスに
対して、本発明の抽出アルゴリズムを適用し、一意の回
路パラメータ値集合を抽出する。回路モデル２００のト
ポロジ（ｔｏｐｏｌｏｇｙ）は完全であり、全てのバイ
アス領域においてＦＥＴ小信号特性をモデル化するのに
十分である。回路モデル２００は、ゲート２０２、ドレ
イン２０４及びソース２０６端子を含み、抵抗、インピ
ーダンス及び容量パラメータの類別は、ゲート２０２、
ドレイン２０４、及びソース２０６端子間に及ぶ。これ
らのパラメータは、図に示すように、ソース抵抗ＲS、
ゲート・ソース間容量ＣGS、及びトランスコンダクタン
スＧMを含む。回路モデル２００は、本発明による測定
Ｓ−パラメータ値の単一集合によってＦＥＴフィードバ
ック・インピーダンスを一意的にかつ高精度に決定する
機能を実証するのに適した理想的なＦＥＴデバイスを表
す。
【００１５】一般に、回路モデル２００を導出する際、
設計者は、キャリアがソース２０６を介してデバイスに
入り、ゲート端子２０２の制御即ちゲーティング作用を
受けてドレイン２０４を介して出ていく際の、モデル化
するＦＥＴデバイスの動作周波数及びバイアス条件を考
慮する。ＦＥＴデバイスでは、ソースに対してゲートに
印加される電圧（ＶGS）が、ＶGSをゼロからデバイスを
そのアクティブ領域にバイアスするスレシホルド電圧レ
ベル（ＶT）まで増大させる際の、デバイスの動作領域
を決定することができる。回路モデル２００によって表
されるデバイスのバイアス及び動作は、当業者には十分
理解されよう。
設計者は、キャリアがソース２０６を介してデバイスに
入り、ゲート端子２０２の制御即ちゲーティング作用を
受けてドレイン２０４を介して出ていく際の、モデル化
するＦＥＴデバイスの動作周波数及びバイアス条件を考
慮する。ＦＥＴデバイスでは、ソースに対してゲートに
印加される電圧（ＶGS）が、ＶGSをゼロからデバイスを
そのアクティブ領域にバイアスするスレシホルド電圧レ
ベル（ＶT）まで増大させる際の、デバイスの動作領域
を決定することができる。回路モデル２００によって表
されるデバイスのバイアス及び動作は、当業者には十分
理解されよう。
【００１６】モデル２００は、Ｒｓ、Ｌｓ、Ｒｇ、Ｌ
ｇ、Ｒｄ、Ｌｄで示す、回路パラメータ及び成分を含
む。回路モデル２００の種々の成分に対する初期インダ
クタンス（Ｌ）、抵抗（Ｒ）、トランスコンダクタンス
（Ｇ）、及び容量（Ｃ）値の選択は、基準とするデバイ
スの動作が周波数に対して線形であると仮定すると、単
純である。（しかしながら、かかる仮定は、殆どのＦＥ
Ｔデバイスモデルが高周波領域では非線形であり、更に
実際のデバイス・プロファイル環境（ｄｅｖｉｃｅｐｒ
ｏｆｉｌｅ ｐｅｒｉｐｈｅｒｉｅｓ）が与えられてい
るので、殆どの場合精度が低いことがわかっている。と
は言え、この仮定は、本発明方法の初期開始点を与える
には十分である。）
ｇ、Ｒｄ、Ｌｄで示す、回路パラメータ及び成分を含
む。回路モデル２００の種々の成分に対する初期インダ
クタンス（Ｌ）、抵抗（Ｒ）、トランスコンダクタンス
（Ｇ）、及び容量（Ｃ）値の選択は、基準とするデバイ
スの動作が周波数に対して線形であると仮定すると、単
純である。（しかしながら、かかる仮定は、殆どのＦＥ
Ｔデバイスモデルが高周波領域では非線形であり、更に
実際のデバイス・プロファイル環境（ｄｅｖｉｃｅｐｒ
ｏｆｉｌｅ ｐｅｒｉｐｈｅｒｉｅｓ）が与えられてい
るので、殆どの場合精度が低いことがわかっている。と
は言え、この仮定は、本発明方法の初期開始点を与える
には十分である。）
【００１７】本プロセスにおける次のステップは、ステ
ップ１０４において、ＦＥＴデバイスのＳ−パラメータ
を測定することである。これを行なうために、ＦＥＴデ
バイスを物理的に検査及び測定し、ＦＥＴデバイスに対
するＳ−パラメータを決定する。次に、ステップ１０６
において、測定値及び関連する測定Ｓ−パラメータ値が
正確か否かについて判定を行なう。これを行なうには、
当業者の知識が必要となる。パラメータが正確でない場
合、測定値が容認可能となるまで、Ｓ−パラメータを測
定し直す。図３及び図４は、選択したＦＥＴデバイスに
対して測定したＦＥＴのＳ−パラメータの視覚的な例を
示す。尚、４つのＳ−パラメータ測定値を示し、その内
３つはスミスチャート・フォーマット（図３）で描き、
１つは線形グラフ・フォーマット（図４）で示してい
る。測定したＳ−パラメータが正確であると仮定して、
ステップ１０８で測定Ｓ−パラメータを格納し、後の比
較時に用いる。
ップ１０４において、ＦＥＴデバイスのＳ−パラメータ
を測定することである。これを行なうために、ＦＥＴデ
バイスを物理的に検査及び測定し、ＦＥＴデバイスに対
するＳ−パラメータを決定する。次に、ステップ１０６
において、測定値及び関連する測定Ｓ−パラメータ値が
正確か否かについて判定を行なう。これを行なうには、
当業者の知識が必要となる。パラメータが正確でない場
合、測定値が容認可能となるまで、Ｓ−パラメータを測
定し直す。図３及び図４は、選択したＦＥＴデバイスに
対して測定したＦＥＴのＳ−パラメータの視覚的な例を
示す。尚、４つのＳ−パラメータ測定値を示し、その内
３つはスミスチャート・フォーマット（図３）で描き、
１つは線形グラフ・フォーマット（図４）で示してい
る。測定したＳ−パラメータが正確であると仮定して、
ステップ１０８で測定Ｓ−パラメータを格納し、後の比
較時に用いる。
【００１８】図１に戻り、プロセスのある時点におい
て、ステップ１１０で試行フィードバック・インピーダ
ンスの解に対する全ての値を定義する空間を生成する。
例えば、試行フィードバック・インピーダンス空間は、
表１に示すように生成することができる。試行(トライ
アル)値は、フィードバック抵抗値又は点の集合を生成
するために用いられる。これらの点は、１からＮまでに
及ぶものと考えることができ、Ｎはステップ１１０で生
成した空間におけるＮ番目の試行フィードバック・イン
ピーダンスの解である。表１に示す例は、３０個の試行
点を示し、この例ではＮ＝３０となる。
て、ステップ１１０で試行フィードバック・インピーダ
ンスの解に対する全ての値を定義する空間を生成する。
例えば、試行フィードバック・インピーダンス空間は、
表１に示すように生成することができる。試行(トライ
アル)値は、フィードバック抵抗値又は点の集合を生成
するために用いられる。これらの点は、１からＮまでに
及ぶものと考えることができ、Ｎはステップ１１０で生
成した空間におけるＮ番目の試行フィードバック・イン
ピーダンスの解である。表１に示す例は、３０個の試行
点を示し、この例ではＮ＝３０となる。
【００１９】本プロセスの次のステップ、ステップ１１
２では、ステップ１１０で生成したフィードバック・イ
ンピーダンス空間において、各点Ｎ毎にモデルパラメー
タを抽出する。これを行なうには、表１に示す試行空間
例、及び図１に示す回路モデル２００を用い、Ｎ＝１〜
３０までのインピーダンス点毎にＲｓ及びＬｓの値を図
１の回路モデルに適用し、Ｃｇｓ、Ｒｇｓ、Ｃｇｄ、Ｒ
ｇｄ、Ｃｄｓ、Ｒｄｓ、Ｇｍ及びＴａｕの値を、当業者
には既知のアルゴリズム及び技術を用いて、Ｎ＝１〜３
０までのインピーダンス点毎に抽出する。抽出を行なう
には、当業者には既知のマイナシアン抽出アルゴリズム
を利用することが好ましい。これらのアルゴリズムに関
する更に詳細な説明及びその使用法については、Ｍ．Ｂ
ｅｒｒｏｔｈ ｅｔ ａｌ．による”Ｂｒｏａｄ−Ｂａ
ｎｄ Ｄｅｔｅｒｍｉｎａｔｉｏｎ ｏｆ ｔｈｅ Ｆ
ＥＴ Ｓｍａｌｌ−Ｓｉｇｎａｌ Ｅｑｕｉｖａｌｅｎ
ｔＣｉｒｃｕｉｔ”（ＦＥＴ小信号等価回路の広帯域決
定）（ＩＥＥＥ−ＭＴＴｖｏｌ．３８，ｎｏ．７，１９
９０年７月）にて見出すことができる。
２では、ステップ１１０で生成したフィードバック・イ
ンピーダンス空間において、各点Ｎ毎にモデルパラメー
タを抽出する。これを行なうには、表１に示す試行空間
例、及び図１に示す回路モデル２００を用い、Ｎ＝１〜
３０までのインピーダンス点毎にＲｓ及びＬｓの値を図
１の回路モデルに適用し、Ｃｇｓ、Ｒｇｓ、Ｃｇｄ、Ｒ
ｇｄ、Ｃｄｓ、Ｒｄｓ、Ｇｍ及びＴａｕの値を、当業者
には既知のアルゴリズム及び技術を用いて、Ｎ＝１〜３
０までのインピーダンス点毎に抽出する。抽出を行なう
には、当業者には既知のマイナシアン抽出アルゴリズム
を利用することが好ましい。これらのアルゴリズムに関
する更に詳細な説明及びその使用法については、Ｍ．Ｂ
ｅｒｒｏｔｈ ｅｔ ａｌ．による”Ｂｒｏａｄ−Ｂａ
ｎｄ Ｄｅｔｅｒｍｉｎａｔｉｏｎ ｏｆ ｔｈｅ Ｆ
ＥＴ Ｓｍａｌｌ−Ｓｉｇｎａｌ Ｅｑｕｉｖａｌｅｎ
ｔＣｉｒｃｕｉｔ”（ＦＥＴ小信号等価回路の広帯域決
定）（ＩＥＥＥ−ＭＴＴｖｏｌ．３８，ｎｏ．７，１９
９０年７月）にて見出すことができる。
【００２０】１つのインピーダンス点に対するモデル・
パラメータ例、Ｎ＝１７、Ｒｓ＝１．７オーム及びＬｓ
＝０．００４５ｐＨ（表１）を表２に示す。尚、試行解
空間における各インピーダンス値毎に、同様の表を生成
するものである。したがって、表１に示す試行空間に対
して、３０個のモデル・パラメータ値の表が生成され
る。
パラメータ例、Ｎ＝１７、Ｒｓ＝１．７オーム及びＬｓ
＝０．００４５ｐＨ（表１）を表２に示す。尚、試行解
空間における各インピーダンス値毎に、同様の表を生成
するものである。したがって、表１に示す試行空間に対
して、３０個のモデル・パラメータ値の表が生成され
る。
【００２１】
【表１】
【表２】
【００２２】本プロセスにおける次のステップ、ステッ
プ１１８では、測定Ｓ−パラメータ(測定されたＳ−パ
ラメータ)をモデル化Ｓ−パラメータ(モデル化されたＳ
−パラメータ)と比較する。これを行なうには、初期寄
生値に対して、モデル解における初期推定を行なう。こ
の初期推定は、当業者によって行われる告知推定（ｉｎ
ｆｏｒｍｅｄ ｇｕｅｓｓ）である。モデル回路２００
の寄生回路パラメータＲｓ、Ｌｇ、Ｒｓ、Ｌｓ、Ｒｄに
対する初期推定の一例を表３に示す。固有値及び外部値
を回路モデルに適用し、モデル回路に対してＳ−パラメ
ータを計算する。例えば、表２及び表３に示す固有値、
及び表１に示すインピーダンス点Ｎ毎のＲｓ及びＬｓの
値を回路モデル２００に適用し、インピーダンス点Ｎ毎
にＳ−パラメータを計算する。その際、前述のマイナシ
アン抽出アルゴリズムを用いることが好ましい。
プ１１８では、測定Ｓ−パラメータ(測定されたＳ−パ
ラメータ)をモデル化Ｓ−パラメータ(モデル化されたＳ
−パラメータ)と比較する。これを行なうには、初期寄
生値に対して、モデル解における初期推定を行なう。こ
の初期推定は、当業者によって行われる告知推定（ｉｎ
ｆｏｒｍｅｄ ｇｕｅｓｓ）である。モデル回路２００
の寄生回路パラメータＲｓ、Ｌｇ、Ｒｓ、Ｌｓ、Ｒｄに
対する初期推定の一例を表３に示す。固有値及び外部値
を回路モデルに適用し、モデル回路に対してＳ−パラメ
ータを計算する。例えば、表２及び表３に示す固有値、
及び表１に示すインピーダンス点Ｎ毎のＲｓ及びＬｓの
値を回路モデル２００に適用し、インピーダンス点Ｎ毎
にＳ−パラメータを計算する。その際、前述のマイナシ
アン抽出アルゴリズムを用いることが好ましい。
【００２３】Ｓ−パラメータをモデル回路に対して計算
した後、本プロセスにおける次のステップ１１８では、
インピーンダンス点Ｎ毎に計算Ｓ−パラメータ(計算さ
れたＳ−パラメータ)を測定Ｓ−パラメータと比較す
る。測定Ｓ−パラメータは、ステップ１０８で格納して
おいたものである。図５及び図６は、インピーダンス点
の１つに対する計算及び測定Ｓ−パラメータ（Ｎ＝１
７、Ｒｓ＝１．７及びＬｓ−０．００４５）の比較を視
覚的に示す。Ｓ１１、Ｓ１２、Ｓ２２パラメータに対す
る測定値を、それぞれ、正方形、円及び反転菱形で識別
した曲線によって表す。更に、Ｓ１１、Ｓ１２、Ｓ２２
に対するシミュレート値即ちモデル化値も、それぞれ、
三角形、菱形及び星形を印した線で表す。尚、実際に
は、測定Ｓ−パラメータ及びモデル化Ｓ−パラメータの
間の差は、スミス・チャート又は線形プロット上では、
これらのプロット形式の忠実性不足のために、通常容易
には認知できないことを注記しておく。したがって、コ
ンピュータ・プログラムを用いて、測定Ｓ−パラメータ
及びモデル化Ｓ−パラメータ値間の差を比較する。測定
値及びモデル化値の緊密性の典型的な尺度の１つは、適
合度誤差（ｂｅｓｔ ｆｉｔ ｅｒｒｏｒ）であり、コ
ンピュータの補助によって容易に計算可能である。適合
度誤差が低いということは、測定及びモデル化Ｓ−パラ
メータ値が緊密に整合していることを示す。
した後、本プロセスにおける次のステップ１１８では、
インピーンダンス点Ｎ毎に計算Ｓ−パラメータ(計算さ
れたＳ−パラメータ)を測定Ｓ−パラメータと比較す
る。測定Ｓ−パラメータは、ステップ１０８で格納して
おいたものである。図５及び図６は、インピーダンス点
の１つに対する計算及び測定Ｓ−パラメータ（Ｎ＝１
７、Ｒｓ＝１．７及びＬｓ−０．００４５）の比較を視
覚的に示す。Ｓ１１、Ｓ１２、Ｓ２２パラメータに対す
る測定値を、それぞれ、正方形、円及び反転菱形で識別
した曲線によって表す。更に、Ｓ１１、Ｓ１２、Ｓ２２
に対するシミュレート値即ちモデル化値も、それぞれ、
三角形、菱形及び星形を印した線で表す。尚、実際に
は、測定Ｓ−パラメータ及びモデル化Ｓ−パラメータの
間の差は、スミス・チャート又は線形プロット上では、
これらのプロット形式の忠実性不足のために、通常容易
には認知できないことを注記しておく。したがって、コ
ンピュータ・プログラムを用いて、測定Ｓ−パラメータ
及びモデル化Ｓ−パラメータ値間の差を比較する。測定
値及びモデル化値の緊密性の典型的な尺度の１つは、適
合度誤差（ｂｅｓｔ ｆｉｔ ｅｒｒｏｒ）であり、コ
ンピュータの補助によって容易に計算可能である。適合
度誤差が低いということは、測定及びモデル化Ｓ−パラ
メータ値が緊密に整合していることを示す。
【００２４】
【表３】
【００２５】本プロセスにおける次のステップ、ステッ
プ１２２では、検査パラメータ評価基準を選択し、評価
基準を満たしたか否かについて判定を行なう。検査パラ
メータ評価基準には、時間量又は所定の実行回数を選択
することができる。選択した評価基準は、試行値毎に同
一とする。予め選択した評価基準は、１２１と印したボ
ックスで示す、抽出−最適化ルーチンの、予め選択した
所定のサイクル数であることが好ましい。このようにし
て、各フィードバック抵抗値（１〜Ｎ。表１の例では、
Ｎ＝３０）に同じ評価基準を適用する。したがって、一
意の解に最も接近して開始するフィードバック抵抗値が
含む誤差量は最も少なく、収束が速く、より素早く低適
合度値を得る。この例では、予め選択した評価基準は、
６回の抽出−最適化サイクルの完了であり、１回のサイ
クルは、参照番号１２１で示すサブルーチンで示す。
プ１２２では、検査パラメータ評価基準を選択し、評価
基準を満たしたか否かについて判定を行なう。検査パラ
メータ評価基準には、時間量又は所定の実行回数を選択
することができる。選択した評価基準は、試行値毎に同
一とする。予め選択した評価基準は、１２１と印したボ
ックスで示す、抽出−最適化ルーチンの、予め選択した
所定のサイクル数であることが好ましい。このようにし
て、各フィードバック抵抗値（１〜Ｎ。表１の例では、
Ｎ＝３０）に同じ評価基準を適用する。したがって、一
意の解に最も接近して開始するフィードバック抵抗値が
含む誤差量は最も少なく、収束が速く、より素早く低適
合度値を得る。この例では、予め選択した評価基準は、
６回の抽出−最適化サイクルの完了であり、１回のサイ
クルは、参照番号１２１で示すサブルーチンで示す。
【００２６】本プロセスにおける次のステップ、ステッ
プ１２２では、モデル・パラメータを最適化する。これ
を行なうには、既知の最適化プログラムを用いる。例え
ば、ＨＰ ＥＥｓｏｆが生産する、市販のコンピュータ
・プログラム、Ｌｏｂｒａ３．５を最適化プログラムと
して用いることができる。加えて、予め選択した制約毎
に最適化を行なう。例えば、最適化プログラムＬｉｂｒ
ａ３．５は、Ｒｓの固定値に対して、表４に示す制約と
共に用いることができる。これらの制約は、モデリング
・アルゴリズム全体と一致する。Ｒｓの値を、例えば、
１．７オームの値に固定することによって、モデル・パ
ラメータの最適化は、試行フィードバック・インピーダ
ンス点Ｒｓのみについて試行モデル解を作成することに
制限される。等価回路パラメータに対して最適化した値
を、最適化プログラムから出力する。表５及び表６は、
回路２００（図２）に対して最適化した等価回路パラメ
ータの一例を示し、Ｌｉｂｒａ３．５コンピュータ・プ
ログラムから出力したものである。前述のように、Ｒｓ
はサイクルに対して固定値である。
プ１２２では、モデル・パラメータを最適化する。これ
を行なうには、既知の最適化プログラムを用いる。例え
ば、ＨＰ ＥＥｓｏｆが生産する、市販のコンピュータ
・プログラム、Ｌｏｂｒａ３．５を最適化プログラムと
して用いることができる。加えて、予め選択した制約毎
に最適化を行なう。例えば、最適化プログラムＬｉｂｒ
ａ３．５は、Ｒｓの固定値に対して、表４に示す制約と
共に用いることができる。これらの制約は、モデリング
・アルゴリズム全体と一致する。Ｒｓの値を、例えば、
１．７オームの値に固定することによって、モデル・パ
ラメータの最適化は、試行フィードバック・インピーダ
ンス点Ｒｓのみについて試行モデル解を作成することに
制限される。等価回路パラメータに対して最適化した値
を、最適化プログラムから出力する。表５及び表６は、
回路２００（図２）に対して最適化した等価回路パラメ
ータの一例を示し、Ｌｉｂｒａ３．５コンピュータ・プ
ログラムから出力したものである。前述のように、Ｒｓ
はサイクルに対して固定値である。
【００２７】
【表４】
【表５】
【表６】
【００２８】これらの新たに最適化したパラメータをス
テップ１１２に入力し、本プロセスを繰り返す。ステッ
プ１１２〜１２２は、ステップ１２０において試行解点
毎に予め選択した評価基準が満たされるまで繰り返され
る。本プロセスを繰り返す毎に、モデル化された値は、
測定値に一層緊密に近づいていく。例えば、図７及び図
８は、図２の回路モデル２００について６回抽出−最適
化サイクル１２１を行なった後の、測定及びシミュレー
ションＳ−パラメータ値の比較を視覚的に示す。図７及
び図８をそれぞれ図４及び図５と比較すると、測定値及
びモデル値は、プロセス１００の適用によって、収束す
ることがわかる。
テップ１１２に入力し、本プロセスを繰り返す。ステッ
プ１１２〜１２２は、ステップ１２０において試行解点
毎に予め選択した評価基準が満たされるまで繰り返され
る。本プロセスを繰り返す毎に、モデル化された値は、
測定値に一層緊密に近づいていく。例えば、図７及び図
８は、図２の回路モデル２００について６回抽出−最適
化サイクル１２１を行なった後の、測定及びシミュレー
ションＳ−パラメータ値の比較を視覚的に示す。図７及
び図８をそれぞれ図４及び図５と比較すると、測定値及
びモデル値は、プロセス１００の適用によって、収束す
ることがわかる。
【００２９】本プロセスの次のステップ１２４では、新
たな誤差計量を形成する。これを行なうには、試行解点
の各々について、最終誤差及び収束速度を比較して、ど
の試行解が生成した最終誤差が最も小さいかについて判
定を行なう。例えば、図９のグラフは、Ｒｓの関数とし
て、回路モデル２００に対する最終調整誤差を示す。Ｒ
ｓは、横軸に沿ってプロットされ、誤差を調整するため
の適切なスケーリング・ファクタを縦軸に沿って示す。
なお、最終調整誤差は、試行解点Ｎ毎に生成される。
たな誤差計量を形成する。これを行なうには、試行解点
の各々について、最終誤差及び収束速度を比較して、ど
の試行解が生成した最終誤差が最も小さいかについて判
定を行なう。例えば、図９のグラフは、Ｒｓの関数とし
て、回路モデル２００に対する最終調整誤差を示す。Ｒ
ｓは、横軸に沿ってプロットされ、誤差を調整するため
の適切なスケーリング・ファクタを縦軸に沿って示す。
なお、最終調整誤差は、試行解点Ｎ毎に生成される。
【００３０】本プロセスにおける次のステップ１２６で
は、新たな誤差計量において最小誤差が得られたモデル
解を選択する。各試行解点には、ステップ１２０におい
て、同じ予め選択された評価基準、例えば、６回のサイ
クルが適用されるので、抽出−最適化サイクルの実施に
より、最良及び最速のモデル解が得られ、参照番号１２
７で示すように、全ての試行インピーダンス点の最終調
整誤差に対するグローバル極小（ｇｌｏｂａｌ ｍｉｎ
ｉｍａ）として現れる。図９のグラフで示す例では、極
小１２７は、約１．７オームのＲｓ値に対して発生す
る。最終誤差における極小１２７は、従来のアルゴリズ
ムが、デバイスのスケーリングの実際には大抵の場合従
わない、近接平面依存性（ｎｅａｒ ｆｌａｔ ｄｅｐ
ｅｎｄｅｎｃｙ）又はローカル極小解（ｌｏｃａｌ ｍ
ｉｎｉｍａ ｓｏｌｕｔｉｏｎ）を生成するのに対し
て、本発明のアルゴリズムが一意的な解に収束すること
を示している。したがって、フィードバック抵抗に対す
る一意的な解を用いて、等価回路モデル２００の残り部
分を一意に決定することができる。
は、新たな誤差計量において最小誤差が得られたモデル
解を選択する。各試行解点には、ステップ１２０におい
て、同じ予め選択された評価基準、例えば、６回のサイ
クルが適用されるので、抽出−最適化サイクルの実施に
より、最良及び最速のモデル解が得られ、参照番号１２
７で示すように、全ての試行インピーダンス点の最終調
整誤差に対するグローバル極小（ｇｌｏｂａｌ ｍｉｎ
ｉｍａ）として現れる。図９のグラフで示す例では、極
小１２７は、約１．７オームのＲｓ値に対して発生す
る。最終誤差における極小１２７は、従来のアルゴリズ
ムが、デバイスのスケーリングの実際には大抵の場合従
わない、近接平面依存性（ｎｅａｒ ｆｌａｔ ｄｅｐ
ｅｎｄｅｎｃｙ）又はローカル極小解（ｌｏｃａｌ ｍ
ｉｎｉｍａ ｓｏｌｕｔｉｏｎ）を生成するのに対し
て、本発明のアルゴリズムが一意的な解に収束すること
を示している。したがって、フィードバック抵抗に対す
る一意的な解を用いて、等価回路モデル２００の残り部
分を一意に決定することができる。
【００３１】本プロセスの次のステップは、選択したモ
デル解に対応する回路パラメータを出力することであ
る。これらの回路パラメータは、プロセス１２１の最後
のサイクルのステップ１１２において計算されている。
例えば、表７及び表８は、回路モデル２００（図２参
照）について、Ｒｓ＝１．７オームのこの解に対する最
終的モデル等価回路を示す。誤差計量における最小の誤
差及び高速収束が得られた値をステップ１２６で選択す
ることによって、ステップ１２８でＦＥＴデバイスの高
精度で一意のモデルが得られる。
デル解に対応する回路パラメータを出力することであ
る。これらの回路パラメータは、プロセス１２１の最後
のサイクルのステップ１１２において計算されている。
例えば、表７及び表８は、回路モデル２００（図２参
照）について、Ｒｓ＝１．７オームのこの解に対する最
終的モデル等価回路を示す。誤差計量における最小の誤
差及び高速収束が得られた値をステップ１２６で選択す
ることによって、ステップ１２８でＦＥＴデバイスの高
精度で一意のモデルが得られる。
【００３２】
【表７】
【表８】
【００３３】抽出された結果は、図１０、図１２及び図
１３にそれぞれ示すデバイス周囲のスケーリングと完全
に一致する。図１０は、２−フィンガ、４−フィンガ、
及び８−フィンガＦＥＴ構成におけるゲート幅（ＷG）
の関数としての、ソース抵抗のプロットである。全ての
構成において、ソース抵抗ＲSは、ほぼ破線７０に従
い、予期した通り、１／ＷGとの直接依存性を示す。
１３にそれぞれ示すデバイス周囲のスケーリングと完全
に一致する。図１０は、２−フィンガ、４−フィンガ、
及び８−フィンガＦＥＴ構成におけるゲート幅（ＷG）
の関数としての、ソース抵抗のプロットである。全ての
構成において、ソース抵抗ＲSは、ほぼ破線７０に従
い、予期した通り、１／ＷGとの直接依存性を示す。
【００３４】図１１は、１／ＷGの関数としてのゲート
・ソース容量ＣGS（縦軸に沿って示す）のプロットを示
す。ＣGSに対する抽出値は、０．２５μｍ（楕円Ａで示
す）、及び０．１２μｍＧａＡｓ疑似形態（ｐｓｅｕｄ
ｏｍｏｒｐｈｉｃ）高電子移動度トランジスタ（ＨＥＭ
Ｔ、楕円Ｂで示す）についてプロットしたものである。
各デバイス・モデル（Ａ又はＢのいずれか）を囲む線
は、上から下に２、４、８−フィンガ構成として示さ
れ、単位ゲート周囲が横軸に沿って示されている。予期
したように、ＣGSは、抽出値に対する全ゲート幅周囲Ｗ
Gとの直接依存性に追従している。
・ソース容量ＣGS（縦軸に沿って示す）のプロットを示
す。ＣGSに対する抽出値は、０．２５μｍ（楕円Ａで示
す）、及び０．１２μｍＧａＡｓ疑似形態（ｐｓｅｕｄ
ｏｍｏｒｐｈｉｃ）高電子移動度トランジスタ（ＨＥＭ
Ｔ、楕円Ｂで示す）についてプロットしたものである。
各デバイス・モデル（Ａ又はＢのいずれか）を囲む線
は、上から下に２、４、８−フィンガ構成として示さ
れ、単位ゲート周囲が横軸に沿って示されている。予期
したように、ＣGSは、抽出値に対する全ゲート幅周囲Ｗ
Gとの直接依存性に追従している。
【００３５】本発明の方法によって得られた抽出パラメ
ータ値を更に検証し、図１２に示す。図１２は、全ゲー
ト周囲ＷGの関数としてのトランスコンダクタンスＧMの
プロットである。前述と同様、０．１２ｍｍ（楕円Ａ）
及び０．２５ｍｍＧａＡｓ疑似形態ＨＥＭＴ（楕円Ｂ）
双方に対してスケーリングしたＧMについて、抽出値を
示す。図示のように、トランスコンダクタンスＧMは、
予期した通り、全ゲート幅ＷGに対する直接依存性に追
従する。
ータ値を更に検証し、図１２に示す。図１２は、全ゲー
ト周囲ＷGの関数としてのトランスコンダクタンスＧMの
プロットである。前述と同様、０．１２ｍｍ（楕円Ａ）
及び０．２５ｍｍＧａＡｓ疑似形態ＨＥＭＴ（楕円Ｂ）
双方に対してスケーリングしたＧMについて、抽出値を
示す。図示のように、トランスコンダクタンスＧMは、
予期した通り、全ゲート幅ＷGに対する直接依存性に追
従する。
【００３６】また、ＣGSはゲート長ＷGに密接に追従す
ることも予期される。何故なら、ゲート及びチャネル間
の接触面積がＣGSを殆ど決定するからである。ＧａＡｓ
疑似形態ＨＥＭＴでは、ＲS及びＧMの殆どは、ゲート長
ＷGに強く追従しない。何故なら、陥凹寸法が同様であ
り、材料特性が同一であり、速度オーバーシュートの効
果が所与のバイアスにおいてさほど顕著でないからであ
る。これは、図１１のプロットによって検証される。本
アルゴリズムのロバスト性及び計算精度も、既知のモデ
ル・パラメータから生成したシミュレートＳ−パラメー
タ集合を用いることによって、検証することができる。
ることも予期される。何故なら、ゲート及びチャネル間
の接触面積がＣGSを殆ど決定するからである。ＧａＡｓ
疑似形態ＨＥＭＴでは、ＲS及びＧMの殆どは、ゲート長
ＷGに強く追従しない。何故なら、陥凹寸法が同様であ
り、材料特性が同一であり、速度オーバーシュートの効
果が所与のバイアスにおいてさほど顕著でないからであ
る。これは、図１１のプロットによって検証される。本
アルゴリズムのロバスト性及び計算精度も、既知のモデ
ル・パラメータから生成したシミュレートＳ−パラメー
タ集合を用いることによって、検証することができる。
【００３７】本発明のパラメータ抽出方法の精度向上に
よって、物理的に有意なパラメータを有する回路モデル
を抽出することができ、ＦＥＴ内における微妙な物理系
現象が、測定したバイアス依存のＳ−パラメータから観
察することができる。この抽出を用いて行なったいくつ
かのＨＥＭＴモデル・スケーリングの研究では、既知の
スケーリング規則から、予測ゲート金属抵抗を決定する
ことができた。これらの結果は、パラメータＲGの抽出
が高精度であるだけでなく、物理的に有意であることを
示す。
よって、物理的に有意なパラメータを有する回路モデル
を抽出することができ、ＦＥＴ内における微妙な物理系
現象が、測定したバイアス依存のＳ−パラメータから観
察することができる。この抽出を用いて行なったいくつ
かのＨＥＭＴモデル・スケーリングの研究では、既知の
スケーリング規則から、予測ゲート金属抵抗を決定する
ことができた。これらの結果は、パラメータＲGの抽出
が高精度であるだけでなく、物理的に有意であることを
示す。
【００３８】図１３は、ソース抵抗ＲSの、横軸に沿っ
てプロットしたゲート・バイアス電圧ＶGSに対する関係
を示すプロットである。０．１２μｍＧａＡｓ疑似形態
ＨＥＭＴのバイアス依存Ｓ−パラメータでは、寄生及び
固有双方の等価回路パラメータ値の抽出によって、デバ
イスの物理的構造が酷似していることがわかった。空間
電荷領域の横方向変調、及び陥凹における表面状態密度
の変調が、ＲS対ＶGSのバイアス依存性において観察す
ることができる。
てプロットしたゲート・バイアス電圧ＶGSに対する関係
を示すプロットである。０．１２μｍＧａＡｓ疑似形態
ＨＥＭＴのバイアス依存Ｓ−パラメータでは、寄生及び
固有双方の等価回路パラメータ値の抽出によって、デバ
イスの物理的構造が酷似していることがわかった。空間
電荷領域の横方向変調、及び陥凹における表面状態密度
の変調が、ＲS対ＶGSのバイアス依存性において観察す
ることができる。
【００３９】ＣGS及びＣGDのバイアス依存性は、多くの
研究者の報告によって確認されているように、ＨＥＭＴ
の典型である。このバイアス依存性を、図１４のバイア
ス・プロットに示す。コールドＦＥＴ条件では、ＣGS及
びＣGDは等しく、ＦＥＴをその線形領域にバイアスする
に連れて、ＣGSは徐々に増加し、ＣGDは減少する。典型
的に、ＣGSは、双曲線接線状関数（ｈｙｐｅｒｂｏｌｉ
ｃ ｔａｎｇｅｎｔ−ｌｉｋｅ ｆｕｎｃｔｉｏｎ）に
追従し、飽和時に、ピンチ・オフ電圧付近で急激な増大
が発生し、次いでピーク値で飽和する。ＶGSが正方向に
移動するに連れてＣGSが増大するのは、電荷がチャネル
から放出され、ドナー即ちショットキーバリア層内に進
入したことを示し、場合によっては寄生導通と呼ばれる
効果が生ずるに至る。
研究者の報告によって確認されているように、ＨＥＭＴ
の典型である。このバイアス依存性を、図１４のバイア
ス・プロットに示す。コールドＦＥＴ条件では、ＣGS及
びＣGDは等しく、ＦＥＴをその線形領域にバイアスする
に連れて、ＣGSは徐々に増加し、ＣGDは減少する。典型
的に、ＣGSは、双曲線接線状関数（ｈｙｐｅｒｂｏｌｉ
ｃ ｔａｎｇｅｎｔ−ｌｉｋｅ ｆｕｎｃｔｉｏｎ）に
追従し、飽和時に、ピンチ・オフ電圧付近で急激な増大
が発生し、次いでピーク値で飽和する。ＶGSが正方向に
移動するに連れてＣGSが増大するのは、電荷がチャネル
から放出され、ドナー即ちショットキーバリア層内に進
入したことを示し、場合によっては寄生導通と呼ばれる
効果が生ずるに至る。
【００４０】ＶDSの増大に連れてＣGSが増大するのは、
いわゆるドレイン誘導バリア低下（ＤＩＢＬ：Ｄｒａｉ
ｎ−Ｉｎｄｕｃｅｄ−Ｂａｒｒｉｅｒ−Ｌｏｗｅｒｉｎ
ｇ）を示している。ＤＩＢＬは、多くの場合、サブミク
ロンＦＥＴデバイスにおいて発生する。何故なら、これ
らのデバイスのゲート長が短いために、ドレイン電位
が、ゲートの先端を超えたチャネル電位ウエルに影響を
及ぼすからである。一定寄生モデル抽出に伴う低精度も
調査することができる。抽出したパラメータを制御とし
て用いることによって、固有モデル・パラメータを、４
×２００μｍ０．１２ΦｍＧａＡｓ疑似形態ＨＥＭＴに
ついて再度抽出することができ、新たなＲ S及びＲDを、
それぞれ、２４０及び２５０ΩμｍのコールドＦＥＴオ
ン状態抽出値に設定する。
いわゆるドレイン誘導バリア低下（ＤＩＢＬ：Ｄｒａｉ
ｎ−Ｉｎｄｕｃｅｄ−Ｂａｒｒｉｅｒ−Ｌｏｗｅｒｉｎ
ｇ）を示している。ＤＩＢＬは、多くの場合、サブミク
ロンＦＥＴデバイスにおいて発生する。何故なら、これ
らのデバイスのゲート長が短いために、ドレイン電位
が、ゲートの先端を超えたチャネル電位ウエルに影響を
及ぼすからである。一定寄生モデル抽出に伴う低精度も
調査することができる。抽出したパラメータを制御とし
て用いることによって、固有モデル・パラメータを、４
×２００μｍ０．１２ΦｍＧａＡｓ疑似形態ＨＥＭＴに
ついて再度抽出することができ、新たなＲ S及びＲDを、
それぞれ、２４０及び２５０ΩμｍのコールドＦＥＴオ
ン状態抽出値に設定する。
【００４１】この仮定によって生ずるバイアス及び周囲
のスケーリングによる低精度を、図１５及び図１６にそ
れぞれ示す。図１５は、ゲート・ソース電圧ＶGSの関数
としてゲート−ソース容量ＣGSにおける百分率誤差を示
すプロットである。図１６は、スケーリングしたゲート
・ソース容量ＣGSにおける百分率誤差の、横軸に沿って
示す、スケーリングしたデバイス周囲ＷGに対する関係
を示す。見てわかるように、ＦＥＴにバイアスするＶGS
がピンチ・オフに近づくに連れて、そしてＶDSが減少し
て線形領域に入っていくに連れて、寄生を一定とする仮
定は増々誤った方向に向かうことになる。また、デバイ
ス・モデルのスケーリングを行なうことによって、バイ
アスによる寄生は大幅に拡大すると仮定した場合、等価
回路の調整において生じた誤差は小さかった。元のデバ
イスの固有モデルは、始めから誤差が小さかったという
だけの理由で、１０％誤差／２０μｍでデバイスのスケ
ーリングを行った。
のスケーリングによる低精度を、図１５及び図１６にそ
れぞれ示す。図１５は、ゲート・ソース電圧ＶGSの関数
としてゲート−ソース容量ＣGSにおける百分率誤差を示
すプロットである。図１６は、スケーリングしたゲート
・ソース容量ＣGSにおける百分率誤差の、横軸に沿って
示す、スケーリングしたデバイス周囲ＷGに対する関係
を示す。見てわかるように、ＦＥＴにバイアスするＶGS
がピンチ・オフに近づくに連れて、そしてＶDSが減少し
て線形領域に入っていくに連れて、寄生を一定とする仮
定は増々誤った方向に向かうことになる。また、デバイ
ス・モデルのスケーリングを行なうことによって、バイ
アスによる寄生は大幅に拡大すると仮定した場合、等価
回路の調整において生じた誤差は小さかった。元のデバ
イスの固有モデルは、始めから誤差が小さかったという
だけの理由で、１０％誤差／２０μｍでデバイスのスケ
ーリングを行った。
【００４２】以上具体的な実施形態に関連付けて本発明
を説明したが、本発明の真の範囲及び精神から逸脱する
ことなく、本発明の変形や変更が当業者には明白である
ことは理解されよう。したがって、かかる変形及び変更
は、本発明の一部であり、特許請求の範囲に含まれるこ
とを意図するものである。
を説明したが、本発明の真の範囲及び精神から逸脱する
ことなく、本発明の変形や変更が当業者には明白である
ことは理解されよう。したがって、かかる変形及び変更
は、本発明の一部であり、特許請求の範囲に含まれるこ
とを意図するものである。
【図１】本発明の一実施形態による抽出及び収束方法を
示すプロセス・フロー図である。
示すプロセス・フロー図である。
【図２】ＦＥＴ等価回路の一例を示す図である。
【図３】ＦＥＴデバイスに対して測定したＳ−パラメー
タを示すプロット図である。
タを示すプロット図である。
【図４】ＦＥＴデバイスに対して測定したＳ−パラメー
タを示すプロット図である。
タを示すプロット図である。
【図５】初期モデル化Ｓ−パラメータと測定Ｓ−パラメ
ータとの比較を示すプロット図である。
ータとの比較を示すプロット図である。
【図６】初期モデル化Ｓ−パラメータと測定Ｓ−パラメ
ータとの比較を示すプロット図である。
ータとの比較を示すプロット図である。
【図７】本発明の方法の一実施形態の適用後における、
モデル化パラメータと測定パラメータとの比較を示すプ
ロット図である。
モデル化パラメータと測定パラメータとの比較を示すプ
ロット図である。
【図８】本発明の方法の一実施形態の適用後における、
モデル化パラメータと測定パラメータとの比較を示すプ
ロット図である。
モデル化パラメータと測定パラメータとの比較を示すプ
ロット図である。
【図９】図２の回路に対して本発明の方法を用いて得ら
れた、抽出寄生フィードバック抵抗値の最終的な調整を
示すプロット図である。
れた、抽出寄生フィードバック抵抗値の最終的な調整を
示すプロット図である。
【図１０】デバイス周囲のスケーリングの関数として
の、抽出値のスケーリングを示すプロット図である。
の、抽出値のスケーリングを示すプロット図である。
【図１１】デバイス周囲のスケーリングの関数として
の、抽出値のスケーリングを示すプロット図である。
の、抽出値のスケーリングを示すプロット図である。
【図１２】デバイス周囲のスケーリングの関数として
の、抽出値のスケーリングを示すプロット図である。
の、抽出値のスケーリングを示すプロット図である。
【図１３】Ｒｓ対Ｖｇｓのバイアス依存性を示すグラフ
である。
である。
【図１４】典型的なＨＥＭＴにおけるＣGS及びＣGDのバ
イアス依存性を示すグラフである。
イアス依存性を示すグラフである。
【図１５】一定の寄生モデル・パラメータ値を用いた場
合の低精度及び予測誤差を示すグラフである。
合の低精度及び予測誤差を示すグラフである。
【図１６】一定の寄生モデル・パラメータ値を用いた場
合の低精度及び予測誤差を示すグラフである。
合の低精度及び予測誤差を示すグラフである。
Claims (14)
- 【請求項１】 ＦＥＴデバイスに関する等価回路パラメ
ータの集合を生成する方法であって、 ＦＥＴデバイスに関連するＳ−パラメータ値集合を測定
するステップと、 ＦＥＴデバイスの回路モデルを生成するステップと、 ＦＥＴ回路モデルに対して試行インピーダンス点を規定
するステップと、 ＦＥＴ回路モデルに対する各試行インピーダンス点毎
に、モデルＳ−パラメータ値を抽出するステップと、 各試行インピーダンス点毎の回路モデルに対する抽出さ
れたモデル・パラメータから、モデル化Ｓ−パラメータ
を計算するステップと、 各試行インピーダンス点毎に、モデル化Ｓ−パラメータ
を測定Ｓ−パラメータと比較するステップと、 各試行インピーダンス点毎に、モデル化Ｓ−パラメータ
値を最適化するステップと、 各試行インピーダンス点毎に、最適化Ｓ−パラメータ値
と測定Ｓ−パラメータ値との間の誤差度を計算するステ
ップと、 誤差度が最小となった試行インピーダンス点及びモデル
・パラメータ点を選択することによって、ＦＥＴデバイ
スに関する等価回路パラメータの集合を決定するステッ
プとからなることを特徴とする方法。 - 【請求項２】 請求項１記載の方法において、該方法は
更に、 予め選択された評価基準を選択するステップと、 試行インピーダンス点毎に評価基準を満たすまで、モデ
ルＳ−パラメータ値の抽出するステップと、モデル化Ｓ
−パラメータを計算するステップと、モデル化Ｓ−パラ
メータステップを比較するステップとを反復実行するス
テップとを含むことを特徴とする方法。 - 【請求項３】 請求項２記載の方法において、予め選択
された評価基準を選択するステップが、予め選択された
回数を選択するステップからなり、モデルＳ−パラメー
タ値を抽出するステップと、モデル化Ｓ−パラメータを
計算するステップと、モデル化Ｓ−パラメータ・ステッ
プを比較するステップとは、試行インピーダンス点毎に
実行されることを特徴とする方法。 - 【請求項４】 請求項１記載の方法において、モデル・
パラメータを抽出するステップが、マイナシアン抽出技
術を用いてモデル・パラメータを抽出するステップから
なることを特徴とする方法。 - 【請求項５】 ＦＥＴ型デバイスに対して、測定Ｓ−パ
ラメータを密接にモデル化する一意的なデバイス等価回
路パラメータ値の集合を生成する方法であって、 ＦＥＴ型デバイスの回路モデルを生成するステップと、 ＦＥＴ型デバイスに関連するＳ−パラメータ集合を測定
するステップと、 フィードバック・インピーダンス試行値の集合を含む空
間内にある試行解を表す、固定フィードバック・インピ
ーダンス値に関する、ＦＥＴ型デバイスに関連する等価
回路モデル・パラメータ値を抽出するステップと、 等価回路モデル・パラメータを回路モデルに適用するこ
とによって、Ｓ−パラメータをモデル化するステップ
と、 モデル化Ｓ−パラメータ及び測定Ｓ−パラメータの間の
誤差度を判定するステップと、 モデル化Ｓ−パラメータ及び測定Ｓ−パラメータの間の
誤差度を限定することによって、抽出等価回路パラメー
タを最適化するステップと、 モデル化Ｓ−パラメータ及び測定Ｓ−パラメータの間の
誤差度を評価することによって、ＦＥＴデバイスに関す
る一意的な等価回路パラメータの集合を導出するステッ
プとからなることを特徴とする方法。 - 【請求項６】 請求項５記載の方法において、該方法は
更に、モデル化Ｓ−パラメータ及び測定Ｓ−パラメータ
の間で最小の誤差度を有するモデル・パラメータ値集合
を選択するステップを含むことを特徴とする方法。 - 【請求項７】 請求項５記載の方法において、該方法は
更に、比較ステップにおいて用いるために、フィードバ
ック・インピーダンス値の空間を生成するステップを含
むことを特徴とする方法。 - 【請求項８】 請求項５記載の方法において、最適化す
るステップは、既知の予測値空間に及ぶ多数の試行解を
適用し、試行インピーダンス点毎にモデル化Ｓ−パラメ
ータを最適化するステップからなることを特徴とする方
法。 - 【請求項９】 請求項５記載の方法において、抽出する
ステップは、マイナシアン抽出技術を適用してＦＥＴデ
バイスに関するモデル・パラメータ値に到達するステッ
プからなる方法。 - 【請求項１０】 請求項５記載の方法において、 誤差度を判定するステップは、試行インピーダンス点毎
に収束速度を判定するステップを含み、 導出するステップは、試行インピーダンス点毎に収束速
度を評価することによって、ＦＥＴデバイスに関連する
一意的な等価回路パラメータの集合を導出するステップ
からなることを特徴とする方法。 - 【請求項１１】 請求項５記載の方法において、導出す
るステップは、測定Ｓ−パラメータに最も速く収束する
抽出パラメータ値を利用することによって実行されるこ
とを特徴とする方法。 - 【請求項１２】 ＦＥＴ等価回路のパラメータの集合を
一意的に決定する方法であって、 予測パラメータ値の空間を規定するフィードバック・イ
ンピーダンス値の集合を生成するステップと、 ＦＥＴ等価回路モデルを生成するステップと、 フィードバック・インピーダンス値を回路モデルに適用
して、フィードバック・インピーダンス値毎にモデル化
Ｓ−パラメータを計算するステップと、 実際のＦＥＴからＳ−パラメータ集合を測定するステッ
プと、 測定Ｓ−パラメータをモデル化Ｓ−パラメータと比較す
るステップと、 モデル化Ｓ−パラメータ及び測定Ｓ−パラメータの間に
十分に小さな誤差度が得られるように収束するＳ−パラ
メータ値を、回路モデルに選択するステップであって、
収束を多数回のマイナシアン抽出サイクルによって得
る、ステップとからなることを特徴とする方法。 - 【請求項１３】 請求項１２記載の方法において、一意
的なパラメータを選択するステップは、ＦＥＴ等価回路
モデルに関する、抵抗、容量、及び誘導の等価回路パラ
メータを選択するステップを含むことを特徴とする方
法。 - 【請求項１４】 請求項１３記載の方法において、選択
するステップは、ＦＥＴ等価回路モデルに基づいて、デ
バイスの物理的構造を表す等価回路パラメータを選択す
るステップを含むことを特徴とする方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US20043600P | 2000-04-28 | 2000-04-28 | |
| US60/200436 | 2000-04-28 | ||
| US09/680339 | 2000-10-05 | ||
| US09/680,339 US6594594B1 (en) | 2000-04-28 | 2000-10-05 | Method for unique determination of FET equivalent circuit model parameters |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001318118A true JP2001318118A (ja) | 2001-11-16 |
| JP3437959B2 JP3437959B2 (ja) | 2003-08-18 |
Family
ID=26895760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001047656A Expired - Fee Related JP3437959B2 (ja) | 2000-04-28 | 2001-02-23 | Ｆｅｔ等価回路モデル・パラメータの決定方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6594594B1 (ja) |
| EP (1) | EP1150127A3 (ja) |
| JP (1) | JP3437959B2 (ja) |
| KR (1) | KR100413214B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004200581A (ja) * | 2002-12-20 | 2004-07-15 | Nec Electronics Corp | Ｍｏｓｆｅｔの等価回路モデルの容量パラメータ算出方法および容量パラメータ算出プログラム |
| KR100716798B1 (ko) | 2005-12-29 | 2007-05-14 | 전자부품연구원 | 고주파용 디바이스의 모델링 방법 |
| JP2007265894A (ja) * | 2006-03-29 | 2007-10-11 | Yokogawa Electric Corp | 燃料電池の特性測定装置及び方法 |
| JP2015138032A (ja) * | 2014-01-24 | 2015-07-30 | テクトロニクス・インコーポレイテッドＴｅｋｔｒｏｎｉｘ，Ｉｎｃ． | 試験測定システム及び等化フィルタ計算方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW522246B (en) * | 2001-11-20 | 2003-03-01 | Yung-Ling Lai | Method of using discrete capacitance transmission line model to extract parasitic capacitance of field effect transistor |
| US20040002844A1 (en) * | 2002-06-27 | 2004-01-01 | Jess Jochen A.G. | System and method for statistical modeling and statistical timing analysis of integrated circuits |
| US6691285B1 (en) * | 2002-08-27 | 2004-02-10 | Hewlett-Packard Development Company, L.P. | Exponential increments in FET size selection |
| US20050183048A1 (en) * | 2004-01-30 | 2005-08-18 | Harald Kinzelbach | Method to simulate the influence of production-caused variations on electrical interconnect properties of semiconductor layouts |
| US7741857B2 (en) * | 2008-03-06 | 2010-06-22 | International Business Machines Corporation | System and method for de-embedding a device under test employing a parametrized netlist |
| US8010930B2 (en) * | 2008-12-29 | 2011-08-30 | International Business Machine Corporation | Extracting consistent compact model parameters for related devices |
| US9164159B2 (en) * | 2012-12-14 | 2015-10-20 | Apple Inc. | Methods for validating radio-frequency test stations |
| CN106202627B (zh) * | 2016-06-23 | 2023-09-22 | 南京展芯通讯科技有限公司 | 包含本征电感的晶体管小信号等效电路模型及参数提取方法 |
| CN109884490B (zh) * | 2019-01-09 | 2021-02-12 | 惠科股份有限公司 | 一种薄膜晶体管的检测方法和检测装置 |
| CN110717241B (zh) * | 2019-08-27 | 2021-07-16 | 西安电子科技大学 | 一种InP HEMT小信号等效电路模型及其参数提取方法 |
| CN117556770B (zh) * | 2024-01-12 | 2024-05-07 | 华南理工大学 | 一种新型GaN HEMT晶体管高频噪声等效电路模型 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5467291A (en) * | 1991-09-09 | 1995-11-14 | Hewlett-Packard Company | Measurement-based system for modeling and simulation of active semiconductor devices over an extended operating frequency range |
-
2000
- 2000-10-05 US US09/680,339 patent/US6594594B1/en not_active Expired - Fee Related
-
2001
- 2001-02-23 JP JP2001047656A patent/JP3437959B2/ja not_active Expired - Fee Related
- 2001-03-06 KR KR10-2001-0011549A patent/KR100413214B1/ko not_active IP Right Cessation
- 2001-04-27 EP EP01110452A patent/EP1150127A3/en not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004200581A (ja) * | 2002-12-20 | 2004-07-15 | Nec Electronics Corp | Ｍｏｓｆｅｔの等価回路モデルの容量パラメータ算出方法および容量パラメータ算出プログラム |
| JP4608179B2 (ja) * | 2002-12-20 | 2011-01-05 | ルネサスエレクトロニクス株式会社 | Ｍｏｓｆｅｔの等価回路モデルの容量パラメータ算出方法 |
| KR100716798B1 (ko) | 2005-12-29 | 2007-05-14 | 전자부품연구원 | 고주파용 디바이스의 모델링 방법 |
| JP2007265894A (ja) * | 2006-03-29 | 2007-10-11 | Yokogawa Electric Corp | 燃料電池の特性測定装置及び方法 |
| JP2015138032A (ja) * | 2014-01-24 | 2015-07-30 | テクトロニクス・インコーポレイテッドＴｅｋｔｒｏｎｉｘ，Ｉｎｃ． | 試験測定システム及び等化フィルタ計算方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010098396A (ko) | 2001-11-08 |
| EP1150127A2 (en) | 2001-10-31 |
| EP1150127A3 (en) | 2006-01-25 |
| JP3437959B2 (ja) | 2003-08-18 |
| KR100413214B1 (ko) | 2003-12-31 |
| US6594594B1 (en) | 2003-07-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3437959B2 (ja) | Ｆｅｔ等価回路モデル・パラメータの決定方法 | |
| Ortiz-Conde et al. | A review of recent MOSFET threshold voltage extraction methods | |
| US6711723B2 (en) | Hybrid semi-physical and data fitting HEMT modeling approach for large signal and non-linear microwave/millimeter wave circuit CAD | |
| WO2018010078A1 (zh) | 基于大信号等效电路模型的GaN器件工艺参数统计分析方法 | |
| JP2004501509A6 (ja) | ハイブリッド非線形大信号のマイクロ波／ミリ波モデル | |
| US20030055613A1 (en) | Semi-physical modeling of HEMT DC-to high frequency electrothermal characteristics | |
| McAndrew | Statistical modeling for circuit simulation | |
| EP0997833A2 (en) | Large signal model for a pseudomorphic heterojunction electron mobility transistor | |
| US20020055193A1 (en) | Process perturbation to measured-modeled method for semiconductor device technology modeling | |
| Jarndal et al. | A new small signal model parameter extraction method applied to GaN devices | |
| Ferndahl et al. | A general statistical equivalent-circuit-based de-embedding procedure for high-frequency measurements | |
| US6573744B2 (en) | S-parameter microscopy for semiconductor devices | |
| US6503774B2 (en) | Embedding parasitic model for pi-fet layouts | |
| JP3340535B2 (ja) | 半導体特性測定システム | |
| Khalaf et al. | Novel technique for estimating metal semiconductor field effect transitor parasitics | |
| Debie et al. | Fast and accurate on-wafer extraction of parasitic resistances in GaAs MESFET's | |
| JP2004513505A (ja) | 半導体デバイス技術モデリングのための測定‐モデル化方法に対するプロセス摂動 | |
| Zhang et al. | A hybrid model of III-V FETs with accurate high-order derivatives | |
| Wenrui | Advanced Modelling of GaAs HBTs and GaN HEMTs for RF Applications | |
| Salnikov et al. | A Golden Device Selection Algorithm for Microwave Monolithic Integrated Circuit Elements Modeling | |
| Lee et al. | Accurate Non-Quasi-Static Gate-Source Impedance Model of RF MOSFETs | |
| Lenk et al. | Improved parameter extraction of small-sized FETs for low-power applications | |
| JPH06215059A (ja) | 回路シミュレーション方法及びその装置 | |
| CN116595928A (zh) | 一种GaN-HEMT栅极开关振荡的预测方法 | |
| JP2003532308A (ja) | Ｈｅｍｔのｄｃ−高周波電熱特性の半物理的モデリング |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080606 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080606 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090606 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |