JP2005229069A - 半導体装置の評価方法 - Google Patents
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Abstract
【課題】トランジスタの電気特性からゲート長を簡易かつ迅速に推定するための半導体装置の評価方法を提供する。
【解決手段】ゲートバイアスVd,キャリア移動度μ,電気的実効チャネル長Leff及び相互コンダクタンスGmの関係を示す第1の関係式と、ターゲットトランジスタ及び基準トランジスタの各最大相互コンダクタンスの比GmmaxL=Lref/GmmaxL=Ltarと各電気的実効チャネル長Leff,Lrefとの関係を示す第2の関係式とを用い、ゲートバイアスVdを変化させたときの最大相互コンダクタンスGmmaxを求め、第2の関係式に最大相互コンダクタンスGmmaxの値を代入することにより、電気的実効チャネル長Leffを推定演算する。1/Gmmax−Lgsemの相関度は、物理的ゲート長のプロセスばらつきのモニタリングとして最大相互コンダクタンスGmmaxを用いるためには、十分高い。
【選択図】 図1
【解決手段】ゲートバイアスVd,キャリア移動度μ,電気的実効チャネル長Leff及び相互コンダクタンスGmの関係を示す第1の関係式と、ターゲットトランジスタ及び基準トランジスタの各最大相互コンダクタンスの比GmmaxL=Lref/GmmaxL=Ltarと各電気的実効チャネル長Leff,Lrefとの関係を示す第2の関係式とを用い、ゲートバイアスVdを変化させたときの最大相互コンダクタンスGmmaxを求め、第2の関係式に最大相互コンダクタンスGmmaxの値を代入することにより、電気的実効チャネル長Leffを推定演算する。1/Gmmax−Lgsemの相関度は、物理的ゲート長のプロセスばらつきのモニタリングとして最大相互コンダクタンスGmmaxを用いるためには、十分高い。
【選択図】 図1
Description
本発明は、MISトランジスタの電気的特性からMISトランジスタの物理的ゲート長を推定するための半導体装置の評価方法に関する。
MISトランジスタの物理的ゲート長は、半導体デバイスの性能やプロセス条件を評価するための重要なパラメータである。例えば、MISトランジスタのドレイン電流,しきい値電圧及び半導体回路性能のばらつきは、ゲート長に大きく依存するため、ゲート長の正確な評価が望まれる。そこで、CMOSデバイスを開発するに際しては、測定対象であるトランジスタのゲート長LをSEMによる測長により評価しているが、時間的制約から全ての測定パターンを実測によって評価するのは困難である。
一方、生産管理では、ロケットマークにより寸法モニタを行なっているが、チップ内の様々なトランジスタサイズのゲート長,及びウエハ面内/チップ面内のばらつきデータを取得するのは困難である。試作完了したウエハの電気的特性から物理的ゲート長(電気特性から評価した物理的ゲート長であるので、「電気的ゲート長」と呼ばれる)を評価する手法が確立できれば、デバイス開発の省略化、生産工程でのばらつき評価及び不良要因の特定に役立つことができる。
電気的ゲート長の評価手法としては、例えば非特許文献1に開示されているShift and Ratio (S&R)法が一般的に用いられている。S&R法は、電気的実効チャネル長Leff がチャネル抵抗Rchに比例するという仮定に基づいて電気的実効チャネル長Leff を求める方法である。S&R法では、同時にソース・ドレイン寄生抵抗Rsdを推定演算することもできるので、S&R法を半導体デバイスの開発の際に用いることは非常に有効である。以下、S&R法の概要について説明する。
図13は、MISトランジスタのゲート電極に関する寸法の定義を説明するための図である。同図において、Lmaskはゲート電極をパターニングする際のエッチングマスクの寸法、Lgateは電気的ゲート長、Lmet はソース・ドレイン間の冶金学的なpn接合部同士の間の距離、Leff は電気的実効チャネル長である。
図14は、ドレインおよびソースの寄生抵抗を考慮したMISトランジスタの等価回路を示す図である。図14に示す回路における全抵抗Rtot は、ドレイン電流をIdとし,ドレイン電圧をVdとし、ソースとドレインのトータルの寄生抵抗をRsdとし、線形領域でのチャネル抵抗をRchとすると、下記式(1),(2)
Rtot (Vg)=Vd'/Id (1)
=Rsd+Rch (2)
Rtot (Vg)=Vd'/Id (1)
=Rsd+Rch (2)
図15は、全抵抗Rtot のゲート長依存性を示す図である。同図から分かるように、全抵抗Rtot は電気的ゲート長Lgateに比例する。同図において、ゲートバイアスVgが異なる3本の直線L1〜L3の交点Pは、Rtot =Rsdの時、つまり電気的実効チャネル長Leff =Lgate−ΔL=0の時を示す。このときのRsdは約200Ωμm、ΔLは約0.04μmである。
線形領域での電流‐電圧特性は理想的には、下記式(3)
Id=W・μeff ・Co[(Vg−Vth)Vd−(1/2)Vd2] (3)
と表すことができる。低ドレインバイアス領域では、式(3)の第2項を無視することができるので、Rtot は、下記式(4)
Rtot(Vg)=Rsd+[Leff /[μeff ・Co・W(Vg−Vth)]] (4)
と表すことができる。
Id=W・μeff ・Co[(Vg−Vth)Vd−(1/2)Vd2] (3)
と表すことができる。低ドレインバイアス領域では、式(3)の第2項を無視することができるので、Rtot は、下記式(4)
Rtot(Vg)=Rsd+[Leff /[μeff ・Co・W(Vg−Vth)]] (4)
と表すことができる。
ここで、μeff は実効キャリア移動度であり、Coはゲート酸化膜のキャパシタンス、Wはゲート幅、Vd,VgはそれぞれMISトランジスタのドレイン電圧,ゲートバイアスであり、Vthはしきい電圧である。Rchが電気的実効チャネル長Leff に比例し、(Vg−Vth)の関数であるという仮定のもとに、式(3)を一般化すると、下記式(5)
Rtot (Vg)=Rsd+Leff ・f(Vg−Vth) (5)
と表すことができる。寄生抵抗Rsdのゲートバイアス(Vg)依存性は小さいので、寄生抵抗Rsdはゲートバイアス(Vg)の関数ではないと仮定すると、式(5)の両辺をVgで微分することにより、寄生抵抗Rsdの影響を取り除いた下記式(6),(7)
Si(Vg)≡dRitot/dVg
=Lieff・df(Vg−Vith)/dVg (6)
S0(Vg)≡dR0tot/dVg
=L0eff・df(Vg−V0th)/dVg (7)
が得られる。式(6),(7)において、添字iはターゲットデバイス、添字0は基準デバイスを意味している。
Rtot (Vg)=Rsd+Leff ・f(Vg−Vth) (5)
と表すことができる。寄生抵抗Rsdのゲートバイアス(Vg)依存性は小さいので、寄生抵抗Rsdはゲートバイアス(Vg)の関数ではないと仮定すると、式(5)の両辺をVgで微分することにより、寄生抵抗Rsdの影響を取り除いた下記式(6),(7)
Si(Vg)≡dRitot/dVg
=Lieff・df(Vg−Vith)/dVg (6)
S0(Vg)≡dR0tot/dVg
=L0eff・df(Vg−V0th)/dVg (7)
が得られる。式(6),(7)において、添字iはターゲットデバイス、添字0は基準デバイスを意味している。
式(6),(7)において、Vith=V0とすると、df(Vg−Vith)/dVg=df(Vg−V0th)/dVgであるので、比Si/S0はLieff/L0effと一定になる。
S&R法は、ターゲットデバイスと基準デバイスとのS(=dRtot/dVg)の比r(S0=Si)が一定になるように、つまり、両デバイスのチャネル抵抗のゲートバイアス(Vg)依存性の関数f(Vg−Vth)が同一になるように、ΔVth(Vthの差)だけシフトさせることにより、r=L0eff/Lieffという簡単な比例式を成り立たせ、これにより、電気的実効チャネル長Leff を求める手法である。ΔVthは統計計算から求められる。Rtot はVd/Idで与えられるため、必要な実測データは、MISトランジスタのId−Vg特性のうちの線形領域のデータだけである。
IEEE Transctions on Electron Device, Vol.47, No.1, Jan.2000, 160-169 Proc. of IEDM 1999 pp. 827-830 Proc. of IEDM 2002 pp. 117-120
IEEE Transctions on Electron Device, Vol.47, No.1, Jan.2000, 160-169 Proc. of IEDM 1999 pp. 827-830 Proc. of IEDM 2002 pp. 117-120
しかしながら、S&R法には上述のような利点があるものの、大量のデータを解析する場合、ならびに標準ライブラリセルに用いられるトランジスタのゲート長を推定演算する場合には、以下のような課題がある。
(1) 推定演算アルゴリズムが複雑で測定後に電気的実効チャネル長Leff を計算する必要があるので、大量のId−Vg特性の測定データを蓄積する必要があるとともに、計算量も膨大になることから、大量のデータを解析する場合には、S&R法を適用することが困難となる。
(2) 例えば、非特許文献1など、各種文献には電気的実効チャネル長Leff の推定手法が開示されているが、物理的なゲート長の推定手法は不明のままである。
(3) S&R法は、ターゲットデバイスと基準デバイスのキャリア移動度は同一であるという仮定の下に用いられるが、例えば、非特許文献2に開示されているように、STIに起因する応力によってキャリア移動度は大きく変化する。そして、その変化量は、非特許文献3に開示されているように、STIと活性領域との境界部からチャネル領域の中央部までの距離(フィンガー長)に反比例する。標準ライブラリセルで用いられるトランジスタでは、フィンガー長は任意の値を採るので、MISトランジスタのキャリア移動度も様々な値を採ることから、S&R法を用いて推定演算された電気的実効チャネル長Leff はキャリア移動度のレイアウト依存性に影響される。
(1) 推定演算アルゴリズムが複雑で測定後に電気的実効チャネル長Leff を計算する必要があるので、大量のId−Vg特性の測定データを蓄積する必要があるとともに、計算量も膨大になることから、大量のデータを解析する場合には、S&R法を適用することが困難となる。
(2) 例えば、非特許文献1など、各種文献には電気的実効チャネル長Leff の推定手法が開示されているが、物理的なゲート長の推定手法は不明のままである。
(3) S&R法は、ターゲットデバイスと基準デバイスのキャリア移動度は同一であるという仮定の下に用いられるが、例えば、非特許文献2に開示されているように、STIに起因する応力によってキャリア移動度は大きく変化する。そして、その変化量は、非特許文献3に開示されているように、STIと活性領域との境界部からチャネル領域の中央部までの距離(フィンガー長)に反比例する。標準ライブラリセルで用いられるトランジスタでは、フィンガー長は任意の値を採るので、MISトランジスタのキャリア移動度も様々な値を採ることから、S&R法を用いて推定演算された電気的実効チャネル長Leff はキャリア移動度のレイアウト依存性に影響される。
図16(a)〜(c)は、それぞれ順に、ターゲットデバイスのレイアウトを示す平面図,基準デバイスのレイアウトを示す平面図、及び複雑な形状を有する標準セルのレイアウトを示す平面図である。図16(a),(b)において、FA,FBは、各々STIと活性領域の境界からチャネル中央の距離である。図16(a),(b)からわかるように、FA<FBであるため、nMISトランジスタではμA<μBであり、pMISトランジスタではμA>μBである。したがって、MISトランジスタのチャネル直下のキャリア移動度が等しいという仮定が間違いであり、電気的実効チャネル長Leff の推定演算誤差の要因となる可能性がある。また、図16(c)に示すように、複雑な活性領域を有する標準セルにおいては、キャリア移動度を修正して電気的実効チャネル長Leff を推定演算する必要がある。
本発明の目的は、トランジスタのゲートバイアスを変化させたときの相互コンダクタンスの最大値がしきい値電圧のばらつきによってはほとんど変化しないという発見に基づいて、トランジスタの電気特性からトランジスタの物理的パラメータを高精度かつ迅速に評価する手法を実現することにある。
本発明の第1の半導体装置の評価方法は、ゲートバイアス,キャリア移動度,電気的実効チャネル長及び相互コンダクタンスの関係を示す第1の関係式と、ターゲットトランジスタ及び基準トランジスタの各最大相互コンダクタンスの比と各電気的実効チャネル長との関係を示す第2の関係式とを用い、第1の関係式からターゲットトランジスタのゲートバイアスを変化させたときの相互コンダクタンスの最大値を最大相互コンダクタンスとして求め、第2の関係式に最大相互コンダクタンスの値を代入することにより、電気的実効チャネル長を推定演算する方法である。
この方法により、トランジスタのゲートバイアスを変化させたときの相互コンダクタンスの最大値がしきい値電圧のばらつきによってはほとんど変化しないという発見に基づいて、S&R法による電気的実効チャネル長を求める方法と比較して、アルゴリズムが簡単で、かつ、測定時間も短くて済ませることができる。すなわち、電気的実効チャネル長を高速に、また大量のデータを評価するのに適した半導体装置の評価方法を実現することができる。この方法を利用すると、高速にゲート長Lgateのプロセスばらつきのモニタリングが可能である。
その場合、実測データを用いて第2の関係式を求め、この第2の関係式を上記記憶手段に格納しておくこともできる。
また、トランジスタの電気的実効チャネル長と物理的ゲート長との相関関係を利用して、算出された電気的実効チャネル長からターゲットトランジスタの物理的ゲート長を推定演算することにより、ターゲットトランジスタの相互コンダクタンス特性から物理的ゲート長を、いわば電気的ゲート長として簡易に求めることができる。
レイアウト情報を用いて、ターゲットトランジスタのキャリア移動度をより精度よく算出しておいて、相互コンダクタンスを補正することにより、レイアウトに依存しない電気的実効チャネル長Leff を算出することができ、電気的実効チャネル長の推定演算精度を高めることができる。
最大相互コンダクタンスの値を、ターゲットトランジスタのソース,ドレインの寄生抵抗に応じて補正することにより、電気的実効チャネル長の推定演算精度の向上を図ることができる。補正方法は、ターゲットトランジスタのレイアウト形状に応じて、適宜選択することが好ましい。
本発明の第2の半導体装置の評価方法は、トランジスタの電気的実効チャネル長と、物理的ゲート長との相関関係を利用して、ターゲットトランジスタの電気的実効チャネル長を算出し、この値を用いてターゲットトランジスタの物理的ゲート長を電気的ゲート長として算出する方法である。
この方法により、何らかの手段でターゲットトランジスタの電気的実効チャネル長がわかると、ターゲットトランジスタの物理的ゲート長を迅速に求めることができる。
本発明の半導体装置の評価方法によると、簡単なアルゴリズムによって、簡易かつ迅速にトランジスタの電気的実効チャネル長や電気的ゲート長を推定することができる。
本発明の実施形態において説明する半導体装置の評価方法においては、演算は全てコンピュータにより行なわれるものとする。
(第1の実施形態)
線形領域のMISトランジスタ のドレイン電流Idは、下記式(20)
Id=(W・μeff ・Co/Leff )・[(Vg−Vth)Vd−Vd2/2] (20)
と記述され、ドレイン電流のゲート電圧微分である相互コンダクタンスGmは、第1の関係式である下記式(21)
Gm=δId /δVg=(W・μeff ・Co/Leff )Vd (21)
のように記述される(δは、偏微分を表している)。
線形領域のMISトランジスタ のドレイン電流Idは、下記式(20)
Id=(W・μeff ・Co/Leff )・[(Vg−Vth)Vd−Vd2/2] (20)
と記述され、ドレイン電流のゲート電圧微分である相互コンダクタンスGmは、第1の関係式である下記式(21)
Gm=δId /δVg=(W・μeff ・Co/Leff )Vd (21)
のように記述される(δは、偏微分を表している)。
ここで、ドレイン電流Idは、電気的実効チャネル長Leff に反比例するが、しきい値電圧Vthのゲート長Lgate依存性が大きいため、デバイス間の単純な比較はできない。そこで、第1の実施形態においては、しきい値電圧Vthのばらつきに起因する電気的実効チャネル長Leff の推定誤差をできるだけなくすために、ターゲットデバイスの相互コンダクタンスGmの最大値Gmmax (最大相互コンダクタンス)を計算し、これと電気的実効チャネル長Leff がマスク寸法であると仮定できる基準デバイスの最大相互コンダクタンスGmmax との比からターゲットデバイスの電気的実効チャネル長Leff を計算する。つまり、第2の関係式である下記式(22)
Leff =(Gmmax L=Lref /Gmmax L=Ltar) ×Lref (22)
の関係式を記憶装置に記憶しておいて、電気的実効チャネル長Leff を求めたいときには、記憶装置から式(22)の関係式を取り出して、これに、Gmmax L=Lref ,Gmmax L=Ltar,Lrefの値を代入することにより、電気的実効チャネル長Leff を計算する。なお、第2の関係式(22)は半導体装置の種類によって予め標準化しておいて、予め式(22)の関係式を格納した記憶装置又は記録媒体を用いてもよい。
Leff =(Gmmax L=Lref /Gmmax L=Ltar) ×Lref (22)
の関係式を記憶装置に記憶しておいて、電気的実効チャネル長Leff を求めたいときには、記憶装置から式(22)の関係式を取り出して、これに、Gmmax L=Lref ,Gmmax L=Ltar,Lrefの値を代入することにより、電気的実効チャネル長Leff を計算する。なお、第2の関係式(22)は半導体装置の種類によって予め標準化しておいて、予め式(22)の関係式を格納した記憶装置又は記録媒体を用いてもよい。
ここで、試作ウエハを用いて、式(22)に示すようにターゲットデバイスの相互コンダクタンスGmmax が電気的実効チャネル長Leff にほぼ反比例しているかどうかの確認を行った。
図1は、第1の関係式(21),第2の関係式(22)と、試作ウエハ中のターゲットデバイスの相互コンダクタンスの逆数1/Gmmax −側長SEMゲート長Lgsemの相関関係とを示す図である。同図に示すように、相互コンダクタンスの逆数1/Gmmax とゲート長Lgsemとの相関度は、物理的ゲート長のプロセスばらつきのモニタリングとして最大相互コンダクタンスGmmax を用いるためには、十分高いことが分かる。すなわち、式(22)に基づいて、電気的実効チャネル長Leff を簡易に求めることができる。
ただし、1/Gmmax −Lgsemの直線は原点を通らないことが分かる。これは、トランジスタのゲート長が小さくなるとチャネル抵抗が小さくなるのに対して、寄生抵抗Rsdは一定であることから、ゲート長が小さくなるにつれて寄生抵抗Rsdの割合が大きくなるためである。したがって、ゲート長の絶対値を評価する場合には、後述する実施形態のように、寄生抵抗Rsdの影響を補正する必要があることが分かる。
次に、最大相互コンダクタンスGmmax のしきい値Vth依存性が非常に小さいことについて説明する。
図2は、第1の関係式(21)に基づいて得られる相互コンダクタンスGmのゲートバイアスVg依存性を実測した結果を示す図である。このような相互コンダクタンスGmのゲートバイアスVg依存性は、実効キャリア移動度μeff のゲートバイアスVg依存性で説明できる。
すなわち、ゲートバイアスVgが低い領域(Vth<Vg<Vth+0.3(V))ではクーロン散乱のために実効キャリア移動度μeff が低下し、ゲートバイアスVgが高い領域(Vg>Vth+0.3(V))ではフォノン散乱のために実効キャリア移動度μeff が劣化するため、相互コンダクタンスGmが最大値Gmmax を採る。ここで、実効キャリア移動度μeff は基板濃度に依存し、基板濃度が低いと実効キャリア移動度μeff は大きくなり、基板濃度が高いと実効キャリア移動度μeff は小さくなる。したがって、ゲートバイアスを変化させると、相互コンダクタンスが最大となる箇所が存在することになるので、この相互コンダクタンスの最大値を最大相互コンダクタンスGmmax ということにする。
図3は、基板濃度(しきい値電圧Vth)を実際のプロセスばらつきの範囲で変化させたときに、相互コンダクタンスGmのゲートバイアスVg依存性がどのように変化するかをシミュレーションした結果を示す図である。同図から分かるように、基板濃度のプロセスばらつきのためにしきい値電圧Vthは±20mVの範囲内で変化するが、それに伴う最大相互コンダクタンスGmmax の変化量は、±1.7%である。この変化量±1.7%は、実効キャリア移動度μeff の変化のみに起因し、ドレイン電流の飽和値Idsat の変化量±6.5%に比較すると非常に小さい。よって、最大相互コンダクタンスGmmax は、しきい値電圧Vthのばらつきの影響を殆ど受けていないことが分かる。
そこで、本実施形態では、ゲートバイアスVd,キャリア移動度μeff,電気的実効チャネル長Leff及び相互コンダクタンスGmの関係を示す第1の関係式(21)と、ターゲットトランジスタ及び基準トランジスタの各最大相互コンダクタンスの比GmmaxL=Lref/GmmaxL=Ltarと各電気的実効チャネル長Leff,Lrefとの関係を示す第2の関係式(22)とを用い、ゲートバイアスVdを変化させたときの最大相互コンダクタンスGmmaxを求め、第2の関係式(22)に最大相互コンダクタンスGmmaxの値を代入することにより、電気的実効チャネル長Leffを推定演算する。
本実施形態のように、第1の関係式(21)及び第2の関係式(22)に基づいて電気的実効チャネル長Leff を求める方法(本明細書では、「Gmmax 法」いう)は、S&R法による電気的実効チャネル長Leff を求める方法と比較して、アルゴリズムが簡単で、かつ、測定時間も短くて済むため、電気的実効チャネル長を高速に、また大量のデータを評価するのに適している。
(第2の実施形態)
第1の実施形態においては、電気的実効チャネル長Leff の推定演算手法について説明したが、実際の解析への適用には、電気的ゲート長Lgateに変換する手法が必要であり、ここではその手法と効果について説明する。ただし、本実施形態にいう電気的ゲート長Lgateとは、トランジスタの電気的特性(特に相互コンダクタンス)の測定を経て推定演算されたトランジスタの物理的ゲート長を意味する。また、側長SEMゲート長Lgsemとは、側長SEMにより測定されたトランジスタの物理的ゲート長を意味する。
第1の実施形態においては、電気的実効チャネル長Leff の推定演算手法について説明したが、実際の解析への適用には、電気的ゲート長Lgateに変換する手法が必要であり、ここではその手法と効果について説明する。ただし、本実施形態にいう電気的ゲート長Lgateとは、トランジスタの電気的特性(特に相互コンダクタンス)の測定を経て推定演算されたトランジスタの物理的ゲート長を意味する。また、側長SEMゲート長Lgsemとは、側長SEMにより測定されたトランジスタの物理的ゲート長を意味する。
図4は、電気的実効チャネル長Leff と側長SEMゲート長Lgsemとの関係を示す図である。ここで、側長SEMゲート長Lgsemとしては、ドライエッチングによってポリシリコン膜からパターニングされたMOSトランジスタのゲート長を測定したデータを用いている。同図から分かるように、電気的実効チャネル長Leff と、側長SEMゲート長Lgsemとの間には緊密な相関関係がある。同一プロセスで、プロセスばらつきがそれほど大きくなければ、この関係式を違うロットに適用することが可能である。ただし、側長SEMゲート長に代えて、他の測定手段によって測定された物理的ゲート長を用いてもよい。
そこで、本実施形態では、予め実験により電気的実効チャネル長Leff と側長SEMゲート長Lgsemとの関係を把握しておいて、側長SEMゲート長Lgsemと電気的実効チャネル長Leff の相関関係を示す直線の表データ又は関数式を作成し、これを記憶装置に記憶しておく。そして、電気的実効チャネル長Leff を第1の実施形態又は他の方法によって求め、図4の直線又は直線に相当する関係式に基づいて、電気的実効チャネル長Leff から推定される側長SEMゲート長Lgsemである電気的ゲート長Lgateを求める。具体的には、直線に相当する関数式に電気的チャネル長Leff の値を代入するか、直線を作成するのに用いた表データを用い、もっとも近いデータに電気的チャネル長Leff の値を当てはめる。したがって、この電気的ゲート長Lgateは、電気的実効チャネル長Leff から換算された物理的ゲート長であるといえる。
図5は、第1の実施形態及び第2の実施形態を併せたGmmax 法により求められた電気的ゲート長Lgateと、従来法であるS&R法により求められた電気的ゲート長Lgateとの比較を示す図である。同図から分かるように、Gmmax 法により求められた電気的ゲート長Lgateと、従来法であるS&R法により求められた電気的ゲート長Lgateとはほぼ一致している。したがって、Gmmax 法により、簡易な方法でありながら、S&R法と遜色ない精度で電気的ゲート長Lgateを測定することができる。
これよりプロセス条件が同じトランジスタでは、電気的実効チャネル長Leff と、物理的な方法で測定された側長SEMゲート長Lgsemとの相関性を一度把握しておくことにより、電気的実効チャネル長Leff から電気的ゲート長Lgateを求めることが可能であることが示された。
図6は、測長SEMゲート長Lgsem,電気的ゲート長Lgateをそれぞれ横軸にとった場合の、Nチャネル型MISトランジスタのVthロールオフのデータを示す図である。ただし、ここでいうロールオフとは、ゲート長Lgが小さくなるほどしきい値電圧Vthがなだらかに低下していう形状を示す意味である。図7は、測長SEMゲート長Lgsem,電気的ゲート長Lgateをそれぞれ横軸にとった場合の、Pチャネル型MISトランジスタのVthロールオフのデータを示す図である。図6,図7共に、ドレイン電圧Vdが、1.5Vのときのデータである。
図6,図7からわかるように、本実施形態の方法によって電気的実効チャネル長Leff から推定演算された電気的ゲート長LgateのVthロールオフの特性は、側長SEMゲート長Lgsemとほとんど差がなく、本実施形態の方法を実際のデバイスに有効に適用することができる。
(第3の実施形態)
ここでは、標準ライブラリセルに用いられるトランジスタのゲート長を推定する手法について説明する。
ここでは、標準ライブラリセルに用いられるトランジスタのゲート長を推定する手法について説明する。
上述の非特許文献3に記載されているように、aをフィンガー長(STIと活性領域の境界からゲート端までの距離)、amin をフィンガー長の最小デザインルール、a0を窒化膜,シリサイド膜等による応力を換算した等価的なフィンガー長、U0(a)をフィンガー長がaのときのキャリア移動度とすると、U0(a)は、フィンガー長aに反比例する成分とフィンガー長aに依存しない一定成分(窒化膜,シリサイド膜等に依存しない応力)との和であるため、下記式(23)
U0(a) /U0(amin)=(1/a+1/a0)/(1/amin+1/a0) (23)
が成立する。
U0(a) /U0(amin)=(1/a+1/a0)/(1/amin+1/a0) (23)
が成立する。
ここで、下記式(24)
Vmu0(W,L)=−a/(a0+amin) (24)
のように定義すると、式(23)は、下記式(25)
U0(a) =U0(amin) [1+Vmu0(W,L)(a−amin )/a] (25)
に変形される。
Vmu0(W,L)=−a/(a0+amin) (24)
のように定義すると、式(23)は、下記式(25)
U0(a) =U0(amin) [1+Vmu0(W,L)(a−amin )/a] (25)
に変形される。
この式(25)は、フィンガー長が非対称な場合や、活性領域の平面形状が矩形でない(切り欠き部を有する矩形である)場合にも適用可能である。
図8,図9は、それぞれ順に、フィンガー長が非対称な場合、活性領域の平面形状が矩形でない場合のMISトランジスタのレイアウトを模式的に示す平面図である。図8,図9において、OD1,OD2は、各々活性領域のレイアウトパターン、GA1,GA2は各々ゲートのレイアウトパターン、L,Wは各々トランジスタのゲート長及びゲート幅、aS,aDは各々ソース及びドレインのフィンガー長、W1,W2活性領域の平面形状が切り欠き部を有する矩形である場合のゲート幅、a1,a2は各々活性領域の平面形状が切り欠き部を有する矩形である場合の大きい方及び小さい方のフィンガー長である。
ここで、図9に示す場合には、下記式(26),(27)
U0(aeq) =[U0(a1)+UO(a2)W2] /W (26)
1/aeq =W1/(W・a1)+W2/(W・a2) (27)
として評価すればよい。
U0(aeq) =[U0(a1)+UO(a2)W2] /W (26)
1/aeq =W1/(W・a1)+W2/(W・a2) (27)
として評価すればよい。
本実施形態では、式(21)中の実効キャリア移動度μeff として、式(23)のUO(a)を用いることにより、レイアウト情報から、最大相互コンダクタンスGmmax を算出するためのキャリア移動度μeff が補正されることになる。具体的には、式(21),(23)の関係を記憶装置に格納しておいて、かつ、記憶装置に格納されているレイアウト情報と、記憶装置に格納されている式(21),(23)の関係式を取り出して、補正されたキャリア移動度を用いた電気的実効チャネル長Leff を算出する。したがって、例えば、活性領域の平面形状が切り欠き部を有する矩形のような場合にも、レイアウトがキャリア移動度に与える誤差(移動のレイアウト依存性)を補正して、第1の実施形態においては、より正確に電気的実効チャネル長Leff を推定することができ、第2の実施形態においては、電気的ゲート長Lgateの見積もり精度の向上を図ることができる。
(第4の実施形態)
本実施形態においては、ソース抵抗Rs及びドレイン抵抗Rdを考慮して相互コンダクタンスGmの推定演算を行なう手法について説明する。
本実施形態においては、ソース抵抗Rs及びドレイン抵抗Rdを考慮して相互コンダクタンスGmの推定演算を行なう手法について説明する。
図10は、ドレインの寄生抵抗Rdおよびソースの寄生抵抗Rsを考慮したMISトランジスタの等価回路図である。図10において、Rs,Rdは各々ソース,ドレインの寄生抵抗、VG,VDは各々外部から印加したゲート電圧及びドレイン電圧、Vg,Vdはトランジスタ内部のゲート電圧及びドレイン電圧、Idはドレイン電流である。
このとき、外部印加ドレイン電圧VD,外部印加ゲート電圧VGは、それぞれ下記式(28),(29)
VD=Vd+(Rs+Rd)Id (28)
VG=Vg+RRs・Id (29)
によって表される。また、前述したように、ドレイン電流Idは、下記式(30),(31)
Id=β (Vg−Vth)Vd (30)
β=W・μeff ・Cox/Leff (31)
で表される。実際に、測定される相互コンダクタンスGmは、下記式(32)
Gm=δId /δVG (32)
で演算されるものである(δは偏微分を表す)。トランジスタ内部の純粋な相互コンダクタンスGm'は、下記式(33)
Gm'=δId /δVg
=β・Vd (33)
で表される。したがって、式(28),(29)を考慮すると、下記式(34),(35)
δId /δVG=−(Rs+Rd)・Gm (34)
δVg /δVG=1−Rs・Gm (35)
が成り立つので、相互コンダクタンスGmをこれらの定義に基づいて計算すると、
Gm=δId /δVg
=β[ (Vg−Vth)(δVD/δVg)+Vd(δVg/δVg) ]
=β[−(Rs+Rd) Gm (Vg-Vth)+(1−Rs・Gm)Vd]
=β・Vd−β・Rs・Gm・Vd−(Rs+Rd)・Gm・β・(Vg−Vth)
=β・Vd−β・Rs・Gm・Vd−(Rs+Rd)・Gm・(Id/Vd) (36)
になるから、式(36)をGmについて整理すると、
Gm=β・Vd/ [1+Rs・β・Vd+(Rs+Rd)(Id/Vd) ]
=Gm'/ [1+Rs・Gm'+(Rs+Rd) (Id/Vd) ] (37)
となり、トランジスタ内部の純粋なGm'は、下記式(38)
Gm'=Gm [1+(Rs+Rd) (Id/Vd)]/[1−Rs・Gm] (38)
であらわされる。
VD=Vd+(Rs+Rd)Id (28)
VG=Vg+RRs・Id (29)
によって表される。また、前述したように、ドレイン電流Idは、下記式(30),(31)
Id=β (Vg−Vth)Vd (30)
β=W・μeff ・Cox/Leff (31)
で表される。実際に、測定される相互コンダクタンスGmは、下記式(32)
Gm=δId /δVG (32)
で演算されるものである(δは偏微分を表す)。トランジスタ内部の純粋な相互コンダクタンスGm'は、下記式(33)
Gm'=δId /δVg
=β・Vd (33)
で表される。したがって、式(28),(29)を考慮すると、下記式(34),(35)
δId /δVG=−(Rs+Rd)・Gm (34)
δVg /δVG=1−Rs・Gm (35)
が成り立つので、相互コンダクタンスGmをこれらの定義に基づいて計算すると、
Gm=δId /δVg
=β[ (Vg−Vth)(δVD/δVg)+Vd(δVg/δVg) ]
=β[−(Rs+Rd) Gm (Vg-Vth)+(1−Rs・Gm)Vd]
=β・Vd−β・Rs・Gm・Vd−(Rs+Rd)・Gm・β・(Vg−Vth)
=β・Vd−β・Rs・Gm・Vd−(Rs+Rd)・Gm・(Id/Vd) (36)
になるから、式(36)をGmについて整理すると、
Gm=β・Vd/ [1+Rs・β・Vd+(Rs+Rd)(Id/Vd) ]
=Gm'/ [1+Rs・Gm'+(Rs+Rd) (Id/Vd) ] (37)
となり、トランジスタ内部の純粋なGm'は、下記式(38)
Gm'=Gm [1+(Rs+Rd) (Id/Vd)]/[1−Rs・Gm] (38)
であらわされる。
本実施形態によると、トランジスタのソースの寄生抵抗Rs及びドレインの寄生抵抗Rdとしたときに、下記式(39)
Gmmax'=Gmmax[1+(Rs+Rd)(Id/Vd)]/[1−Rs・Gmmax] (39)
から寄生抵抗による誤差を補正したより正確な最大相互コンダクタンスGmmax を算出することができる。したがって、第1の実施形態においては、より正確に電気的実効チャネル長Leff を推定することができ、第2の実施形態においては、電気的ゲート長Lgateの見積もり精度の向上を図ることができる。
Gmmax'=Gmmax[1+(Rs+Rd)(Id/Vd)]/[1−Rs・Gmmax] (39)
から寄生抵抗による誤差を補正したより正確な最大相互コンダクタンスGmmax を算出することができる。したがって、第1の実施形態においては、より正確に電気的実効チャネル長Leff を推定することができ、第2の実施形態においては、電気的ゲート長Lgateの見積もり精度の向上を図ることができる。
(第5の実施形態)
ここでは、活性領域の形状が対称な場合のソース・ドレイン抵抗Rs/Rdの推定演算方法について説明する。
ここでは、活性領域の形状が対称な場合のソース・ドレイン抵抗Rs/Rdの推定演算方法について説明する。
図11(a),(b)は、ゲートの形状は同一で活性領域の形状が異なり、かつ、ソースとドレインの平面形状がゲートに関して対称であるレイアウトA,Bを有する2つのトランジスタの例を模式的に示す平面図である。
ここで、Id_A、Id_Bをドレイン電流のレイアウトA,Bにおける実測値とし、Gm_A、Gm_Bを最大相互コンダクタンスGmmax のレイアウトA,Bにおける実測値とし、レイアウトA,Bにおけるキャリア移動度をμeff_A、μeff_Bとすると、レイアウトA,Bにおける内部の最大相互コンダクタンスGm'_A,Gm'_Bは、それぞれ式(40),(41)
Gm'_A=β_A・Vd=W・μeff_A・Cox/Leff (40)
Gm'_B=β_B・Vd=W・μeff_B・Cox /Leff (41)
のように表される。活性領域のレイアウト形状が対称であるため、レイアウトAとレイアウトBのドレインの寄生抵抗Rdがソース寄生抵抗Rsと同じであるとすると、Rd=Rsで置き換えて、
Gm'_A/Gm'_B=μeff_A/μeff_B
=[Gm_A[1+2Rs (Id_A/Vd)]/[1−Rs・Gm_A]]
/[Gm_B[1+2Rs (Id_B/Vd)]/[1−Rs・Gm_B]] (42)
となるので、式(42)により、レイアウトAとレイアウトBにおける内部の最大相互コンダクタンスGm'_A,Gm'_Bの比からソース・ドレインの寄生抵抗Rsを推定演算することができる。
Gm'_A=β_A・Vd=W・μeff_A・Cox/Leff (40)
Gm'_B=β_B・Vd=W・μeff_B・Cox /Leff (41)
のように表される。活性領域のレイアウト形状が対称であるため、レイアウトAとレイアウトBのドレインの寄生抵抗Rdがソース寄生抵抗Rsと同じであるとすると、Rd=Rsで置き換えて、
Gm'_A/Gm'_B=μeff_A/μeff_B
=[Gm_A[1+2Rs (Id_A/Vd)]/[1−Rs・Gm_A]]
/[Gm_B[1+2Rs (Id_B/Vd)]/[1−Rs・Gm_B]] (42)
となるので、式(42)により、レイアウトAとレイアウトBにおける内部の最大相互コンダクタンスGm'_A,Gm'_Bの比からソース・ドレインの寄生抵抗Rsを推定演算することができる。
すなわち、ゲートの形状は同一で活性領域の形状が異なり、かつ、ソースとドレインの平面形状がゲートに関して対称であるレイアウトを有する2つのトランジスタにおいて、寄生抵抗Rs,Rdが等しいと仮定して、最大相互コンダクタンスGmmax の内部値の比から寄生抵抗Rsを推定演算する手法により、高速に寄生抵抗Rs,Rdを求めることができる。そして、図1において1/Gmmax −Lgsemの直線は原点を通らないことに起因する誤差は無視することが可能になる。したがって、第1の実施形態においては、より正確に電気的実効チャネル長Leff を推定することができ、第2の実施形態においては、電気的ゲート長Lgateの見積もり精度の向上を図ることができる。
次に、活性領域の形状が非対称な場合のソース・ドレインの寄生抵抗Rs,Rdの推定方法について説明する。
図12(a),(b)は、ゲートの形状は同一で、活性領域の形状が異なり、かつ、ゲートに関して非対称であるレイアウトC,Dを有するトランジスタの例を模式的に示す平面図である。図12(a),(b)に示すように、活性領域の形状はいずれもゲートに関して非対称である。
ここで、Id_C_for,Id_D_forをレイアウトC,Dにおける順方向ドレイン電流の実測値とし、Id_C_rev,Id_D_revをソースとドレインとを入れ替えたレイアウトC,Dにおける逆方向ドレイン電流の実測値とし、Gm_C_for,Gm_D_forを順方向ドレイン電流に対するGmmax のレイアウトC,Dにおける実測値とし、Gm_C_rev、Gm_D_revを逆方向ドレイン電流に対するGmmax のレイアウトC,Dにおける実測値とし、レイアウトC,Dのソース及びドレインの寄生抵抗をRs、Rdとすると、レイアウトC,Dにおける内部の最大相互コンダクタンスGm'_C,Gm'_Dは、それぞれ式(43),(44)
Gm'_C_for/Gm'_D_for
=[Gm_C_for[1+(Rs+Rd)(Id_C_for/Vd)]/[1−Rs・Gm_C_for]]
/[Gm_D_for[1+(Rs+Rd)(Id_D_for/Vd)]/[1−Rs・Gm_D_for]] (43)
Gm'_C_rev/Gm'_D_rev
=[Gm_C_rev[1+(Rd+Rs)(Id_C_rev/Vd)]/[1−Rd・Gm_C_rev]]
/[Gm_D_rev[1+(Rd+Rs)(Id_D_rev/Vd)]/[1−Rd・Gm_D_rev]] (44)
となり、式(44),(45)のように、ソースとドレインの向きを入れ替えた2種類のGmmax の内部の値の比から寄生Rs,Rdを推定演算することができる。
Gm'_C_for/Gm'_D_for
=[Gm_C_for[1+(Rs+Rd)(Id_C_for/Vd)]/[1−Rs・Gm_C_for]]
/[Gm_D_for[1+(Rs+Rd)(Id_D_for/Vd)]/[1−Rs・Gm_D_for]] (43)
Gm'_C_rev/Gm'_D_rev
=[Gm_C_rev[1+(Rd+Rs)(Id_C_rev/Vd)]/[1−Rd・Gm_C_rev]]
/[Gm_D_rev[1+(Rd+Rs)(Id_D_rev/Vd)]/[1−Rd・Gm_D_rev]] (44)
となり、式(44),(45)のように、ソースとドレインの向きを入れ替えた2種類のGmmax の内部の値の比から寄生Rs,Rdを推定演算することができる。
すなわち、活性領域の形状が非対称な場合に、ソースとドレインの向きを入れ替えた2種類のGmmax の内部における実測値の比から寄生抵抗Rs,Rdを推定演算する手法により、高速に寄生抵抗Rs,Rdを求めることができる。そして、図1において1/Gmmax −Lgsemの直線は原点を通らないことに起因する誤差は無視することが可能になる。したがって、第1の実施形態においては、より正確に電気的実効チャネル長Leff を推定することができ、第2の実施形態においては、電気的ゲート長Lgateの見積もり精度の向上を図ることができる。
本発明は、各種電子機器に搭載されるLSI中のMISトランジスタの特性の評価に利用することができる。
L ゲート長
W ゲート幅
a フィンガー長
G 相互コンダクタンス
Id 電流
μ キャリア移動度
Vd ドレイン電圧
Vg ゲートバイアス
Vth しきい値電圧
R 寄生抵抗
W ゲート幅
a フィンガー長
G 相互コンダクタンス
Id 電流
μ キャリア移動度
Vd ドレイン電圧
Vg ゲートバイアス
Vth しきい値電圧
R 寄生抵抗
Claims (8)
- トランジスタのゲートバイアス,キャリア移動度,電気的実効チャネル長及び相互コンダクタンスの関係を示す第1の関係式と、ターゲットトランジスタ及び基準トランジスタの各最大相互コンダクタンスの比と各電気的実効チャネル長との関係を示す第2の関係式とを格納した記憶手段を用いた半導体装置の評価方法であって、
上記記憶手段から上記第1の関係式を取り出して、ターゲットトランジスタのゲートバイアスを変化させたときの相互コンダクタンスの最大値を最大相互コンダクタンスとして求めるステップ(a)と、
上記記憶手段から上記第2の関係式を取り出して、第2の関係式に上記ステップ(a)で求められたターゲットトランジスタの最大相互コンダクタンスの値を代入することにより、上記ターゲットトランジスタの電気的実効チャネル長を推定演算するステップ(b)と
を含む半導体装置の評価方法。 - 請求項1記載の半導体装置の評価方法において、
上記ステップ(a)の前に、実測データを用いて、上記第2の関係式を求め、この第2の関係式を上記記憶手段に格納しておくステップをさらに含む半導体装置の評価方法。 - 請求項1又は2記載の半導体装置の評価方法において、
上記記憶手段には、トランジスタの電気的実効チャネル長と物理的ゲート長との相関関係が格納されており、
上記記憶手段から上記相関関係を取り出して、上記相関関係に上記ステップ(b)で算出された電気的実効チャネル長を代入することにより、ターゲットトランジスタの物理的ゲート長を推定演算するステップ(c)
をさらに含む半導体装置の評価方法。 - 請求項1又は2記載の半導体装置の評価方法において、
上記記憶手段にはレイアウト情報が格納されており、
上記記憶手段から上記ターゲットトランジスタのレイアウト情報を取り出して、レイアウトに基づいてターゲットトランジスタのキャリア移動度を算出するステップ(d)をさらに含み、
上記ステップ(a)では、上記第1の関係式中のキャリア移動度として、上記ステップ(d)で算出されたキャリア移動度を用いる,半導体装置の評価方法。 - 請求項1〜4のうちいずれか1つに記載の半導体装置の評価方法において、
上記ステップ(a)では、上記ターゲットトランジスタのソース−ドレイン間に電圧Vdを印加し、ターゲットトランジスタの相互コンダクタンスが最大値Gmmaxとなるときの電流値をIdとし、ターゲットトランジスタのソース,ドレインの寄生抵抗をそれぞれRs,Rdとしたときに、下記式(A)
Gm'=Gmmax [1+(Rs+Rd)(Id/Vd)]/[1−Rs・Gmmax] (A)
を用いて、ターゲットトランジスタにおける寄生抵抗に起因する誤差が補正された最大相互コンダクタンスを求める,半導体装置の評価方法。 - 請求項5記載の半導体装置の評価方法において、
上記ステップ(a)では、ゲートの形状が同一で活性領域の形状が異なり、かつ、活性領域のソースとドレインの平面形状がゲートに関して対称なレイアウトを有する2つのターゲットトランジスタについて、上記式(A)におけるRs,Rdが互いに等しいと仮定して、2つのターゲットトランジスタのGm'の比から寄生抵抗Rs,Rdを推定演算する,半導体装置の評価方法。 - 請求項5記載の半導体装置の評価方法において、
上記ステップ(a)では、ゲートの形状が同一で活性領域の形状が異なり、かつ、活性領域のソースとドレインの平面形状がゲートに関して非対称なレイアウトを有する2つのターゲットトランジスタについて、順方向ドレイン電流と逆方向ドレイン電流に対する2種類のGm'の比から寄生抵抗Rs,Rdを推定演算する,半導体装置の評価方法。 - トランジスタの電気的実効チャネル長と、物理的ゲート長との相関関係を格納した記憶手段を用いた半導体装置の評価方法であって、
ターゲットトランジスタの電気的実効チャネル長を算出するステップ(a)と、
上記記憶手段から上記相関関係を取り出して、上記相関関係に上記ステップ(a)で算出された電気的実効チャネル長を代入することにより、ターゲットトランジスタの物理的ゲート長を電気的ゲート長として算出するステップ(b)と
を含む半導体装置の評価方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009253043A (ja) * | 2008-04-07 | 2009-10-29 | Advanced Lcd Technologies Development Center Co Ltd | 結晶化領域に設けられた薄膜トランジスタの電気特性を求めるシミュレータによりシミュレーションする方法および結晶化領域に設けられた薄膜トランジスタのチャネル領域に含まれるクーロン散乱中心密度を計算及び抽出するための物理解析モデル。 |
KR20220109685A (ko) * | 2021-01-29 | 2022-08-05 | 포항공과대학교 산학협력단 | 3단자 시냅스 소자 및 이를 이용한 최대 컨덕턴스 제한 방법 |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7447606B2 (en) * | 2006-10-23 | 2008-11-04 | International Business Machines Corporation | Method of separating the process variation in threshold voltage and effective channel length by electrical measurements |
DE102009028918B4 (de) * | 2009-08-26 | 2014-11-06 | Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. | Halbleiterbauelement, Verfahren zur Bestimmung der Struktur eines Transistors und Basisstation für ein Mobilfunknetzwerk |
US9678140B2 (en) * | 2013-09-10 | 2017-06-13 | Texas Instruments Incorporated | Ultra fast transistor threshold voltage extraction |
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Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
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US6618837B1 (en) * | 2000-09-14 | 2003-09-09 | Cadence Design Systems, Inc. | MOSFET modeling for IC design accurate for high frequencies |
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2004
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009253043A (ja) * | 2008-04-07 | 2009-10-29 | Advanced Lcd Technologies Development Center Co Ltd | 結晶化領域に設けられた薄膜トランジスタの電気特性を求めるシミュレータによりシミュレーションする方法および結晶化領域に設けられた薄膜トランジスタのチャネル領域に含まれるクーロン散乱中心密度を計算及び抽出するための物理解析モデル。 |
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